DE2165160C2 - CMOS-Schaltung als exklusives ODER-Glied - Google Patents

Description

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Die Erfindung betrifft eine CMOS-Schaltung als exklusives ODER-Glied nach dem Oberbegriff des Anspruchs 1.

Eine solche Schaltung ist aus der Veröffentlichung »RCA Integrated Circuits Application Note, ICAN -5593« vom Dezember 1967 bekannt

Weiterhin ist in der US-PS 35 00 062 eine weitere bekannte Schaltung beschrieben, bei welcher ein Kontrollsignal in Form eines invertierten Eingangssignals verwendet wird. Weiterhin bildet sich bei dieser bekannten Anordnung ein Lade- und Entladepfad zur Signalausgangsklemme aus. Ein wesentlicher Nachteil dieser bekannten Schaltung besteht darin, daß stets ein Eingangssignal vom Ausgangssignal subtrahiert werden muß, wenn das Eingangssignal auf einem tiefen logischen Pegel liegt

Dieser Vorgang erfordert verhältnismäßig viel Zeit.

Weiterhin ist eine ähnliche Schaltung aus der US-PS 32 52 011 bekannt, welcher jedoch der Nachteil eigen ist, daß sie eine große Anzahl von Eingangsklemmen benötigt. Weiterhin erfordert diese bekannte Schaltung eine verhältnismäßig große Anzahl von Eingangssignalen, die über eine relativ große Zahl von Bauelementen geführt werden, so daß sich eine geringe Arbeitsgeschwindigkeit ergibt.

Der Erfindung liegt die Aufgabe zugrunde, eine CMOS-Schaltung als exklusives ODER-Glied der eingangs benannten Art zu schaffen, welche bei besonders geringem Energieverbrauch zugleich mit außerordentlich hoher Geschwindigkeit arbeitet.

Zur Lösung dieser Aufgabe dienen die Merkmale im kennzeichnenden Teil des Anspruchs 1.

Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß bei einfachem Schaltungsaufbau eine sehr hohe Arbeitsgeschwindigkeit erreicht werden kann.

Ausführungsbeispiele des Erfindungsgegenstandes werden nachfolgend anhand der Zeichnung beschrieben; in dieser zeigt

Fig. IA ein Schaltschema eines exklusiven ODER-Gliedes mit einer Umkehrstufe, die auf ein logisches Eingangssignal A anspricht und ein Komplementärs!- gnal A erzeugt,

Fig. IB eine Wahrheitstabelle für das exklusive ODER-Glied,

F i g. 2 eine schematische Darstellung eines exklusiven ODER-Gliedes mit_einer Umkehrstufe, die das t'i komplementäre Signal B in Abhängigkeit von dem logischen Eingangssignal & erzeugt,

Fig.3A ein exklusives ODER-Glied, welches auf zwei logische Eingangssignale A und B sowie auf ein Kontrollsignal A anspricht und bei welchem der Strom für zwei logische Zustände angegeben ist

F i g. 3B eine schematische Darstellung eines exklusiven ODER-Gliedes, welches auf zwei logische Ein-_ gangssignale A und B sowie auf ein Kontrollsignal B anspricht und in welchem zwei Ladestrecken für zwei logische Bedingungen eingezeichnet sind,

Fig.3C eine Wahrheitstabelle für die mit den Anordnungen nach den F i g. 3A und 3B verwirklichten logischen Funktionen,

F i g. 4A eine der F i g. 3A entsprechende Schaltung, in der die Ladestrecken zur Signalausgangsklemme für die logischen Eingangssignale 1 und 0 eingetragen sind,

F i g. 4B eine Schaltung nach der F i g. 3B, in der die Ladestrecken zur Signalausgangsklemme für die logischen Eingangssignale 1 und 0 eingetragen sind,

Fig.4C eine Wahrheitstabelle für die Schaltungen nach den F i g. 4A und 4B,

F i g. 5A eine Schaltung nach der F i g. 3A, in welcher die Entladestrecken zur Signalausgangsklemme für die logischen Eingangssignale 1 und 1 eingetragen sind,

F i g. 5B eine Schaltung nach der F i g. 3B, in der die Entladestrecker, zu der Signalausgangsklemme für die logischen Eingangssignale 1 und 1 dargestellt sind,

Fig.5C eine Wahrheitstabelle für die Schaltungen nach den F i g. 5A und 5B und

F i g. 6 eine Wahrheitstabelle für die Schaltung nach der Fig. IA.

In der Fig. IA ist schematisch ein exklusives ODER-Glied mit einer Umkehrstufe dargestellt, die in Verbindung mit einem logischen Eingangssignal A arbeitet. Die Schaltung hat Klemmen 12 und 14, an denen diese logischen Eingangssignale wirksam sind. Ein erstes logisches Eingangssignal wird an die Klemme 12 angelegt und ist als Eingangssignal A identifiziert. Ein zweites logisches Eingangssignal wird an die Klemme 14 angelegt und ist als logisches Eingangssignal B identifiziert. Die Ausgangssignale stehen an einer Klemme 16 zur Verfügung und sind als exklusive /4©ß-Ausgangssignale identifiziert. Die für den Betrieb der Schaltung benötigten Spannungen werden über die Klemmen 18 und 20 zugeführt. Dabei liegt die Klemme 18 auf einem Potential V_ss, welches stärker negativ ist als das Potential VdA auf welchem die Klemme 20 liegt.

In der F i g. IB sind eine Vielzahl von Kombinationen der logischen Signalkonfigurationen dargestellt, die an die entsprechenden Eingangsklemmen der Schaltung angelegt werden können, und dann die entsprechenden dargestellten Ausgangssignale erzeugen. Diese Ausgangssignale stellen die Werte für eine exklusive ODER-Funktiondar.

In der ersten Betriebskonfiguration haben die logischen Eingangssignale A und B den logischen Wert 0. Es wird der Wert 0 oder das entsprechend stärker negative Potential über die Eingangsklemme 12 jeweils an das Gate einer Anzahl von MOS-Halbleiterbauelementen angelegt, die als N-Kanal-MOSFET 22, als P-Kanal-MOSFET 24, als P-Kanal-MOSFET 26 und als N-Kanal-MOSFET 28 ausgebildet sind. Es ist die Source des N-Kanal-MOSFET 36 mit dem Gate des P-Kanal-MOSFET 30 verbunden. Das an der Klemme 14 wirksame logische Eingangssignal B wird an dem Gate eines N-Kanal-MOSFET 32 sowie am Gate des MOSFET 30 wirksam. Jedes der Verstärkungselemente gemäß Fig. IA umfaßt eine Gate-, eine Source-, eine Drain- sowie eine Substratelektrode. Die Substratelektrode ist an eine der beiden Versorgungsspannungen

angeschlossen und dient zur Identifizierung der Art des MOS-Elementes. In der Zeichnung sind die Substratanschlüsse mit entsprechenden Pfeilen gekennzeichnet, wobei ein von dem Element hinwegweisender Pfeil einen P-Kanal und ein auf das Element hinweisender Pfeil einen N-Kanal kennzeichnen. Die Substratelektrode ist überdies für den P-Kanal an das stärker positive Potential und für den N-Kanal an das stärker negative Potential der Versorgungsspannung angeschlossen. Der logische Wert 0 des Eingangssignals A wird an das Gate des N-Kanal-MOSFET 22 angelegt und schaltet diesen ab, da die Gate-Source-Spannung gleich 0 ist. Dieser Wert des Eingangssignals A wirkt auch auf das Gate des MOSFET 24 und schaltet diesen wegen des P-Kanals ein, da an der Gate-Source-Strecke nunmehr eine negative Ausiösespannung wirksam ist. Die Einschaltung des P-Kanal-MOSFET 24 legt ein positives Potential an die Drain des MOSFET 24 an, wobei dieses Potential über die Leitung 34 auch an dem Gate des N-Kanal-MOSFET 36 wirksam ist. Mit dem stärker positiven Potential, welches am Gate des MOSFET 36 wirksam ist, wird dieser wegen des N-Kanals eingeschaltet.

Das logische Eingangssignal B befindet sich ebenfalls auf dem stärker negativen Potential und hat somit den logischen Wert O, der an das Gate des N-Kanal-MOSFET 32 angelegt wird, der von dem negativen, am Gate wirksamen Spannungswert abgeschaltet wird. Dieses an dem Gate des MOSFET 30 wirksame negative Potential ist für das Verhalten des Elementes mit P-Kanal ausschlaggebend. Da die Source sich auf dem stärker negativen, dem logischen Eingangssignal A entsprechenden Potential befindet, welches gleich dem Potential des logischen, am Gate wirksamen Potential des logischen Eingangssignals B ist, ergibt sich an der Gate-Source-Strecke keine Spannungsdifferenz, so daß sich auch in dem Kanal auf Grund des dem Gate zugeführten Signals kein Strom ausbilden kann. Das logische Eingangssignal A ist auch am Gate des P-Kanal-MOSFET 26 wirksam, so daß sich keine <to Kanalwirkung zwischen den Source- und Drain-Bereichen dieses Bauelementes ausbildet Die Source wird auf dem Spannungsniveau des Eingangssignals B gehalten, während am Gate das stärker negative Potential der Versorgungsspannung wirksam ist und sich somit ein Kanalbereich ausbildet, da die Drain mit der Ausgangsklemme verbunden ist Dies führt dazu, daß alle Bedingungen erfüllt sind, um das Bauelement in den leitenden Zustand zu bringen bzw. die Ausgangsklemme auf das dem logischen Eingangssignal B entsprechende so Potential zu entladen. Beim normalen Betrieb eines MOS-Elernentes ist an der Ausgangsklemme eine Kapazität wirksam, die von dem Strom umgeladen wird, welche durch das Element fließt Obwohl in der Zeichnung eine solche Kapazität nicht dargestellt ist, ist davon auszugehen, daß der durch die Klemme 16 representierte Verbindungspunkt mit einer solchen Kapazität belastet ist, die durch den fließenden Strom umzuladen ist Der Wert der Kapazität wird von der nachgeschalteten Anordnung bestimmt bzw. von dem Kondensator, der zu diesem Zweck an die Ausgangsklemme angeschlossen ist In der Fig.3A ist mit einer gestrichelten linie 50 der primäre Strom angedeutet, der sich zwischen der Ausgangsklemme 16 und der Eingangsklemme 14 für das logische Eingangssignal B ausbildet Dieser primäre Strom teilt sich über die Elemente 36 und 26 in zwei Zweige 50a und 506, da beide Elemente gleichzeitig eingeschaltet bzw. ausgeschaltet sind. Die Pfeilspitze an der gestrichelten Linie gibt die Stromrichtung an, um die Kapazität an der ausgangsseitigen Klemme 16 entweder aufzuladen oder zu entladen. Die gestrichelte Linie 52 beschreibt einen zweiten Strom, der zwischen der ausgangsseitigen Klemme 16 und der Eingangsklemme 12 für das logische Eingangssignal A sich beim Nullzustand ausbildet, wenn der ausgangsseitige Anschlußpunkt auf den logischen Wert 0 über die Stromzweige 50 und 52 umgeladen wird. In der F i g. 3C sind für die logischen Eingangssignale A und ßdie logischen Werte 0 angegeben, die von dem stärker negativen Potential repräsentiert werden. Das logische Signal A hat ein logisches Potential, welches dem Zustand 1 entspricht. Dieses Signal A wird als Eingangssignal an das Gate des Bauelementes 36 über die Leitung 34 angelegt und wird in einer Schaltung nach der Fig. IA von einer Umkehrstufe erzeugt die als Teil des exklusiven ODER-Gliedes dieser Schaltung ausgebildet ist. Dieses logische Signal A kann auch von einer anderen Schaltung geliefert werden, die normalerweise bei einem logischen Schaltungsaufbau vorhanden ist, so daß die Umkehrstufe nicht notwendigerweise vorhanden sein muß. So kann beispielsweise ein normales Flip-Flop Ausgangssignale A und A liefern. Ein zweites Flip-Flop kann Ausgangssignale B und ~B liefern. Um mit diesen beiden Flip-Flop-Schaltungen ein exklusives ODER-Glied zu bilden, ist keine Umkehrstufe erforderlich, da alle Signale von den beiden Flip-Flop-Schaltungen geliefert werden können.

Unter Bezugnahme auf die F i g. IA wird nachfolgend für einen weiteren logischen Schaltzustand davon ausgegangen, daß das logische Eingangssignal A auf dem Wert 0 bleibt und sich das logische Eingangssignal ßzum Wert 1 hin ändert, d. h. in Richtung auf ein stärker positives Potential. Wenn das Eingangssignal B mit einem stärker positiven Potential an das Gate des MOSFET 32 angelegt wird, wird dieses Bauelement auf Grund des N-Kanals eingeschaltet Der P-Kanal-MOSFET 30 wird dabei abgeschaltet weil das stärker positive Signal, welches an das Gate angelegt ist, keine Ausbildung eines Kanalbereichs bewirkt Die übrigen MOS-Elemente in der Fig. IA sind mit der Eingangsklemme 12 für das logische Eingangssignal A verbunden und werden von hier aus derart gesteuert, daß sie ihren Leitfähigkeitszustand nicht ändern. Wenn das logische Eingangssignal B seinen logischen Wert ändert erfahren nur die MOS-Bauelemente 30 und 32 entsprechende direkte Änderungen. Ferner wird das an das Gate des Bauelementes 30 angelegte Eingangssignal B auch als Source-Potential für das Bauelement 26 wirksam, so daß dieses Bauelement 26 leitend wird und die ausgangsseitige Klemme 16 auf das Spannungsniveau der Eingangsklemme 14 für das Eingangssignal B in derselben Weise anhebt wie sie für den logischen Zustand 00 beschrieben wurde. In der Fig.3A ist der primäre Strom 50 repräsentativ für den Strom beim logischen Zustand 01. Die Kapazität am Ausgang, d. h. an der ausgangsseitigen Klemme 16 wird von demjenigen Signal, welches an der Eingangsklemme 14 für das Eingangssignal B zur Verfugung steht, fiber die Bauelemente 36 und 26 aufgeladen.

Es wird nachfolgend anhand der Fig. IA die Änderung des Leitfähigkeitszustandes der MOS-Bauelemente beschrieben, der sich aus der Änderung der Eingangssignale in einen logischen Zustand 01 ergibt Wenn das Eingangssignal an der Klemme 12 den logischen Zustand 1 annimmt, welcher dem stärker positiven Spannungspotential entspricht, wird der

P-Kanal-MOSFET 24 abgeschaltet, und es wird der N-Kanal-MOSFET 22 eingeschaltet, womit die an der Klemme 18 zur Verfügung stehendeJJpannung V_ss über den Strompfad 34 für das Signal A an das Gate des MOS-Bauelementes 36 angelegt wird. Mit dem Einschalten des P-Kanal-MOSFET 24 wird die Spannung Vdd an das Gate des MOS-Bauelementes 36 angelegt, und es wird ferner durch das Einschalten des N-Kanal-MOSFET 22 die Spannung V₅₅ über die Leitung 34 am Gate des MOS-Bauelementes 36 wirksam. Da dieses MOS-Bauelement 36 als N-Kanal-MOSFET mit einem stärker negativen Spannungspotential am Gate angesteuert wird, bleibt es im abgeschalteten Zustand. Mit einer stärker positiven Spannung an dem Gate des P-Kanal-MOSFET 26 wird auch dieses Bauelement abgeschaltet. Dagegen wird mit der stärker positiven Spannung, welche an das Gate des N-Kanal-MOSFET 28 angelegt wird, entsprechend dem logischen Wert 1 dieses Bauelement in den leitenden Zustand gesteuert. Das dem logischen Wert 0 entsprechende, stärker negative Potential wird an das Gate des N-Kanal-MOSFET32 angelegt und hält dieses Bauelement im abgeschalteten Zustand. Das stärker negative Potential des Eingangssignals B, welches an den P-Kanal-MOSFET 30 angelegt wird, schaltet auch dieses Bauelement in den leitenden Zustand. Da der Kanalbereich dieses Bauelementes auf Grund des stärker negativen Potentials des Eingangssignals B ausgebildet wird und da die Source des P-Kanal-MOSFET 30 von dem durch das Eingangssignal A festgelegten Potential beaufschlagt wird, nimmt das Potential an der Klemme 16 den Wert des Eingangssignal A an. Der sich dabei ergebende Strom ist in der Fig.4A mit dem Bezugszeichen 54 bezeichnet. Die verschiedenen logischen Werte, welche sich jeweils durch dasjenige Potential ergeben, welches gemäß der obigen Beschreibung an die Schaltung gemäß der F i g. 4A angelegt wird, ergeben sich aus der F i g. 4C.

Nachfolgend wird die Funktion der Schaltung gemäß der F i g. IA für den Fall beschrieben, daß die logischen Eingangssignale A und B jeweils den logischen Wert 1 haben. Das Spannungspotential am Eingang für das Signal A ändert sich nicht, so daß sich auch der Schaltungszustand der MOS-Bauelemente nicht ändert, die mit dem logischen Wert 1 des Eingangssignals A beaufschlagt werden. Die MOS-Bauelemente 32 und 30 werden mit einem dem Eingangssignal B entsprechenden Spannungspotential beaufschlagt und sind die einzigen Bauelemente in der Schaltung, die ihren Schaltungszustand ändern. Das Eingangssignal B, welches einem stärker positiven Potential entspricht, wird an das Gate des N-Kanal-MOSFET 32 angelegt und versetzt dieses Bauelement damit in den leitenden Zustand. Das stärker positive Spannungspotential, welches an das Gate des P-Kanal-MOSFET 30 angelegt wird, schaltet dieses Bauelement ab. Da das stärker positive Potential des Eingangssigna] A an dem Gate des N-Kanal-MOSFET 28 wirksam wird, wird dieses

Bauelement eingeschaltet, so daß sich nunmehr eine Entladungsstrecke zur ausgangsseitigen Klemme 16 aufbaut, die über die MOS-Bauelemente 28 und 32 zu der mit dem stärker negativen Spannungspotential beaufschlagten Klemme 18 verläuft. Diese Entladestrekke ist in der F i g. 5A dargestellt. Aus der F i g. 5C gehen die Potentialverhältnisse der drei Eingangssignale hervor, die an die Schaltung im logischen Zustand 11 angelegt werden. Aus den Fig. 3A, 4A und 5A ist ersichtlich, daß sich nur ein aktives Verzögerungselement in der Ladestrecke für drei der logischen Zustände befindet, die durch die F i g. 3A und 4A beschrieben sind. Es gibt somit für drei logische Zustände nur eine Ladeverzögerung. In der F i g. 5A sind in der Ladestrekke 56 zwei MOS-Bauelemente dargestellt, so daß diese Schaltung beim Betrieb zwei Ladeverzögerungen aufweist. Es ist wichtig, daß die Anzahl der Ladeverzögerungen auf einem Minimum gehalten wird, so daß die Ausführungsformen gemäß den F i g. 3A und 4A, welche durch die Fig. IA repräsentiert werden, nur eine Ladeverzögerung aufweisen, während herkömmliche Schaltungen zwei Ladeverzögerungen haben. In der F i g. 2 ist ein exklusives ODER-Glied dargestellt, bei welchem die dem Eingangssignal B zugeordnete Stufe mit einer Umkehrstufe ausgestattet ist. Da die Schaltung gemäß der F i g. 2 spiegelbildlich gleich der Schaltung gemäß der Fi g. IA ist, wobei die einzige Änderung in der Anordnung der Umkehrstufe und des MOS-Bauelementes 36 auf der Seite der Eingangssignale B besteht, entspricht auch die Funktion dieser Schaltung gemäß der Fig.2 der Funktion der Schaltung gemäß der Fig. IA. Es liegen lediglich bei der Schaltung nach der Fig. IA die Umkehrstufe und das MOS-Bauelement 36 auf der Eingangsseite des Eingangssignals A.

In der Fig.3B ist eine zweite Entladestrecke durch die Linie 58 dargestellt Die erste Entladestrecke ist durch die Linie 60 angedeutet und ergibt sich für den Fall, daß die Eingangssignale A und B jeweils den logischen Wert 0 haben. Wenn die Eingangssignale A und θ dem logischen Wert 0 oder 1 entsprechen, ist nur die zweite Entladestrecke wirksam. Die erste Entladestrecke 60 verzweigt sich über die MOS-Bauelemente 36' und 30', wodurch die Zweige 60a und 606 gemäß der F i g. 3B ausgebildet werden.

In der Fi g. 4B ist eine Ladestrecke 62 dargestellt, die vom Eingang für das Signal A ausgeht und sich in die beiden Zweige 62a und 62£> aufspaltet, welche über die MOS-Bauelemente 30' bzw. 36' geführt sind, wenn das Signal B den logischen Wert 1 hat. In der F i g. 5B ist eine Entladestrecke 64 von der ausgangsseitigen Klemme 16 zur Potentialquelle V_M dargestellt, welche über zwei aktive Verzögerungselemente verläuft, die von den MOS-Bauelementen 28' und 32' gebildet werden.

In der F i g. 6 sind die Einschalt- und Ausschaltzustände der MOS-Bauelemente für die Fig. IA und 2 entsprechend dem jeweiligen logischen Schaltzustand dargestellt

Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. CMOS-Schaltung als Exklusives ODER-Glied, bei der ein erstes logisches Eingangssignal Ober eine erste Signaleingangsklemme zuführbar ist, bei der ein zweites logisches Eingangssignal über eine zweite Signaleingangsklemme zuführbar ist, bei der ein Steuersignal in Form des Komplements eines der beiden Eingangssignale vorhanden ist und bei der ι ο eine aufladbare und eine entladbare kapazitive Einrichtung an den Ausgang anschlossen ist, bei der eine Potentialquelle vorgesehen ist, die einen ersten und einen zweiten Spannungspegel liefert, wobei der zweite Spannungspegel stärker negativ ist als der is erste Spannungspegel, bei der weiterhin ein erster Strom-Lade- und -Entladepfad vorhanden ist, welcher die Ausgangsklemme umfaßt, bei der weiterhin ein erster N-Kanal-MOSFET vom Anreicherungstyp vorgesehen ist, dessen GATE auf das erste logische Signal anspricht und dessen DRAIN mit dem Ausgang verbunden ist, bei der weiterhin ein zweiter N-Kanal-MOSFET vom Anreicherungstyp vorhanden ist, dessen DRAIN mit der SOURCE des ersten N-Kanal-MOSFET verbunden ist und dessen SOURCE mit dem zweiten Spannungspegel beaufschlagbar ist, bei der die Substrat-Klemme des ersten N-Kanal-MOSFET mit der Substrat-Klemme des zweiten N-Kanal-MOSFET verbunden ist und beide gemeinsam mit dem zweiten Spannungspegel beaufschlagbar sind, bei der das GATE des zweiten N-Kanal-MOSFET auf das zweite logische Signal anspricht, bei der das erste logische Signal und das zweite logische Signal auf dem ersten Spannungspege! sind, wodurch der erste N-Kanal-MOSFET und « der zweite N-Kanal-MOSFET in der Weise aktiviert werden, daß der Ausgang mit dem zweiten Spannungspegel beaufschlagt wird und Ladungsträger einen Entladungspfad in Richtung auf den zweiten Spannungspegel haben, bei der weiterhin «o ein zweiter Lade- und Entladepfad gebildet ist, welcher einen ersten P-Kanal-MOSFET vom Anreicherungstyp aufweist, dessen DRAIN mit dem Ausgang verbunden ist, dessen GATE mit dem zweiten logischen Signal und dessen Substrat-Klemme mit dem ersten Spannungspegel beaufschlagbar sind, bei der das erste logische Signal auf dem ersten Spannungspegel liegt und das zweite logische Signal auf dem zweiten Spannungspegel liegt und bei der ein dritter Lade- und Entladepfad gebildet ist, der einen zweiten P-Kanal-MOSFET umfaßt, dessen GATE mit der ersten Signaleingangsklemme verbunden ist, dessen Substrat-Klemme mit dem ersten Spannungspegel beaufschlagbar ist und dessen DRAIN mit dem Ausgang verbunden ist, dadurch gekennzeichnet, daß die SOURCE des ersten P-Kanal-MOSFET (30) mit der ersten Signaleingangsklemme verbunden ist, wodurch der erste P-Kanal-MOSFET (30) aktiviert wird, um einen Ladepfad von der ersten Eingangsklemme zu dem Ausgang zu bilden, daß ein vierter Lade- und Entladepfad gebildet ist, welcher einen dritten N-Kanal-MOSFET (36) vom Anreicherungstyp umfaßt, dessen SOURCE mit der Drain des ersten P-Kanal-MOSFET (30) verbunden ist, dessen DRAIN mit der zweiten Signaleingangsklemme verbunden ist und dessen Substrat-Klemme mit dem zweiten Spannungspegel beaufschlagbar ist, während sein GATE mit dem Komplement-Signal zu dem ersten logischen Signal zu beaufschlagen ist, wobei das erste logische Signal auf dem ersten Spannungspegel liegt und das zweite logische Signal auf dem zweiten Spannungspegel liegt, wodurch der erste P-Kanal-MOSFET (30) aktiviert wird, um einen Ladepfad von der ersten Eingangsklemme zu dem Ausgang zu bilden, und daß die SOURCE des zweiten P-Kanal-MOSFET (26) mit der zweiten Signaleingangsklemme verbunden ist

2. CMOS-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß an Stelle des dritten N-Kanal-MOSFET (36) ein vierter N-Kanal-MOSFET (36') vom Anreicherungstyp vorhanden ist, dessen Drain mit der ersten Signaleingangsklemme verbunden ist, dessen Source mit der Signalausgangsklemme verbunden ist, dessen Gate mit dem Komplement des zweiten logischen Signals beaufschlagbar ist und dessen Substrat auf dem zweiten Spannungspegel liegt, wobei das zweite logische Signal auf dem zweiten Spannungspegel liegt, wodurch der vierte N-Kanal-MOSFET (36') derart aktivierbar sind, daß sich sin Entladepfad von der Signalausgangsklemme zu der ersten Signaleingangsklemme ausbildet

3. CMOS-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein fünfter Ladepfad den ersten P-Kanal-MOSFET umfaßt, welcher im aktivierten Zustand einen Entladepfad von der Signalausgangsklemme zu der ersten Signaleingangsklemme bildet, wodurch die Kapazität auf eine Vielzahl zweiter Spannungspegel entladbar ist.

4. CMOS-Schaltung nach dem Anspruch 1, dadurch gekennzeichnet, daß das Komplement des ersten logischen Eingangssignals von einer Umkehrstufe gebildet wird, die aus einem vierten P-Kanal-MOSFET (24) vom Anreicherungstyp und einem fünften N-Kanal-MOSFET (22) vom Anreicherungstyp besteht, daß die Source des vierten P-Kanal-MOSFET (24) mit dem ersten Spannungspegel beaufschlagbar ist, daß das Gate mit der ersten Signaleingangsklemme verbunden ist und daß das Substrat mit dem ersten Spannungspegel beaufschlagbar ist, daß der fünfte N-Kanal-MOSFET (22) mit seiner Drain an einen Verbindungspunkt angeschlossen ist, an welchen auch die Drain des vierten N-Kanal-MOSFET (24) und das Gate des dritten N-Kanal-MOSFET (36) angeschlossen sind, daß Substrat und Source des fünften N-Kanal-MOSFET (22) gemeinsam auf dem zweiten Spannungspegel liegen, und daß das Gate des fünften N-Kanal-MOSFET mit der ersten Signaleingangsklemme verbunden ist, wodurch das Komplement des ersten logischen Eingangssignals an dem Verbindungspunkt zur Verfügung steht.

5. CMOS-Schaltung nach dem Anspruch 2, dadurch gekennzeichnet, daß das Komplement des zweiten logischen Eingangssignals von einer Umkehrstufe gebildet wird, die aus einem fünften P-Kanal-MOSFET (24') vom Anreicherungstyp und einem sechsten N-Kanal-MOSFET (22') vom Anreicherungstyp besteht, daß die Source des fünften P-Kanal-MOSFET (24') mit dein ersten Spannungspegel beaufschlagbar ist und das Gate mit der zweiten Signaleingangsklemme verbunden ist, wobei das Substrat mit dem ersten Spannungspegel beaufschlagt ist, daß der sechste N-Kanal-MOSFET (22') mit seiner Drain an einen zweiten Verbindungs-

punkt angeschlossen ist, an den auch die Drain des fünften P-Kanal-MOSFET (24') und das Gate des vierten N-Kanal-MOSFET (36') angeschlossen sind, wobei Substrat und Source des sechsten N-Kanal-MOSFET (22') verbunden sind und beide gemeinsam mit dem zweiten Spannungspegel beaufschlagt sind, und daß das Gate des sechsten N-Kanal-MOSFET mit der zweiten Signaleingangsklemme (22') verbunden ist, wodurch das Komplement des zweiten logischen Eingangssignals an dem zweiten Verbindungspunkt zur Verfügung steht