DE2238687A1

DE2238687A1 - Binaere addieranordnung

Info

Publication number: DE2238687A1
Application number: DE19722238687
Authority: DE
Inventors: Peter Lycett Gardner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-09-10
Filing date: 1972-08-05
Publication date: 1973-03-22
Also published as: JPS4838038A; GB1322657A; FR2151977A5; JPS5526749B2

Description

Aktenzeichen der Anmelderin: UK 970 015

Binäre Addieranordnung

Die Erfindung betrifft eine Addieranordnung zur Erzeugung der Summe von zwei mehrstelligen binären Operanden (A^,, A^_ /

V' ^(BN' ^BN-l^{f B}N-2' *· Speichers.

B) unter Benutzung eines assoziativen

Es ist bereits bekannt, assoziative Speicher zur Ausführung arithmetischer Operationen zu benutzen (Deutsche Offenlegungsschrift 1 952 020). Bei diesen Anordnungen ist der eine Operand (oder eine Operandengruppe) im assoziativen Speicher enthalten, und der andere Operand wird für eine Abfrageoperation des Speichers benutzt. In der durch die assoziative Abfrageoperation ermittelten Wortspeicherstelle wird der Inhalt der Bitstellen nacheinander ausgelesen und in Übereinstimmung mit den Regeln der arithmetischen Binärverknüpfung in invertierter Darstellung wieder eingeschrieben. Zur Verarbeitung eines mehrstelligen Wortes sind mehrere Entnahme- und Wiedereinschreibzyklen nötig.

Es ist ferner beim Aufbau von Addierschaltungen bekannt, den gesamten Stellenbereich in Teilbereiche zu untergliedern (Proceedings of the IRE, Jan. 1961, Seiten 68 bis 70). Auf diese Weise wird der Schaltungsaufwand zur Verwirklichung einer vorausschauenden Übertragsbildung reduziert.

Die Aufgabe vorliegender Erfindung ist es, eine unter Verwendung des assoziativen Speichers aufgebaute Addieranordnung anzugeben,

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die die Nachteile bekannter Anordnungen dieser Art vermeidet und eine hohe Arbeitsgeschwindigkeit bzw. weniger Speicherzugriffe pro Additionsoperation und/oder Subtrationsoperation gestattet. Gemäß der Erfindung wird dies dadurch erzielt, daß wenigstens zwei Paare von serial gekoppelten assoziativen Speichern vorgesehen sind, die Ausgangssignale für jede Bitstelle auf einem Leitungspaar liefern und die Funktionstafeln enthalten, deren Einträge den einzelnen Operandenkombinationen zugeordnet und in Abhängigkeit von diesen assoziativ aufrufbar sind, daß der erste Speicher eines jedes Paares Zwischenfunktionen und der zweite Speicher eines jedes Paares Resultatfunktionen enthält, und daß zum assoziativen Aufruf der Einträge im ersten Speicher des einen Paares ein niedrigstelliger Teil beider Operanden und zum Aufruf der Einträge im ersten Speicher des anderen Paares der restliche Teil der Stellen beider Operanden dient.

Nachfolgend ist ein Ausführungsbeispiel der Erfindung anhand von Zeichnungen beschrieben. Es zeigen:

Fig. 1 eine Schaltung eines assoziativen Speicherelementes, wie es in der dargestellten Addieranordnung Verwendung findet,

Fig. 2 ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der Addieranordnung gemäß der Erfindung und

Fig. 3 ein Blockdiagramm einer abgewandelten Ausführung

eines Teiles der Anordnung von Fig. 2.

Ein Speicherelement, wie es in der Schaltungsanordnung des Ausführungsbeispiels verwendbar ist, umfaßt eine Betriebsleitung 10, eine Übereinstimmungsleitung 11, zwei Bitleitungen 12, 13 und eine Exklusiv-ODER-Schaltung 14. Das Element kann vier stabile Zustände einnehmen, die mit "1", "0", "X" und "Y" bezeichnet sind.

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Es kann sich dabei um ein Speicherelement der Art handeln, wie sie in der Deutschen Offenlegungsschrift 1 801 215 beshhrieben ist. Das Speicherelement von Fig. 1 weist vier Transistoren T , T„, T_ und T. auf, die untereinander in Form von zwei bistabilen Schaltungspaaren T , T₂ und T₃, T. verbunden sind. Die vier Zustande sind den Leitzuständen der Transistoren T und T. in der folgenden Weise zugeordnet: .

^τι	^Τ2	■ 3	^Τ4	= O.
FTl	^Τ2	*3	^Τ4	= 1
ITl	^Τ2	^Τ3	V	= X
T₁	*2	T₃	^Τ4	= γ

Jeder der Transistoren T und T₄ hat zwei Emitter, von denen der eine mit der Übereinstimmungsleitung 11 und der andere mit der zugeordneten Bitleitung 12 oder 13 verbunden ist. Während einer Suchoperation führen die Bitleitungen 1.2, 13 eine Signalspannung entsprechend der folgenden Tabelle:

	13 =	0
12	It =	1
T2	Ϊ3 =	X
12	13 =	Y

Wenn daher die mit einem leitenden Transistor verbundene Bitleitung ein erhöhtes Spannungssignal führt, kann der Transistorstrom über die betreffende Bitleitung nicht abgeleitet werden und gelangt daher zur Übereinstimmungsleitung 11. Die Speicherelemente von Fig. sind in Form einer Matrix zeigen- und spaltenweise angeordnet, wobei den Speicherelementen einer jeden Zeile die Betriebsleitung und die Übereinstimmungsleitung 11 gemeinsam zugeordnet sind und den Speicherelementen jeder Spalte die Bitleitungen 12 und 13 und die Exklusiv-ODER-Schaltung 14 gemeinsam zugeordnet sind. Wenn daher von keinem Speicherelement einer Zeile ein Strom zu der zugeordneten Übereinstimmungsleitung 11 fließt, dient dies als An-

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zeige dafür, daß eine Übereinstimmung gefunden wurde, und es wird eine mit dieser Leitung verbundene Verriegelungsschaltung 15 in den Ein-Zustand gestellt. Wenn entweder das Speicherelement oder das Suchargument im Zustand X ist, wird für das betreffende Speicherelement eine Übereinstimmung angezeigt, und. wenn entweder das Speicherelement oder das Suchargument im Zustand Y ist, kann keine Übereinstimmung für die betreffende Zeile der Speicherelemente erzeugt werden, es sei denn, der zu vergleichende Zustand ist X, da ein X-Zustand einem Y-Zustand vorgeht.

Beim Auslesen von Informationen aus dem Speicherelement von Fig.l sind diejenigen Übereinstimmungsleitungen 11, die mit im Ein-Zustand befindlichen Verriegelungsschaltungen 15 verbunden sind, auf einem erhöhten Signalniveau, so daß ein in den Transistoren T bis T. fließender Strom zur zugeordneten Bitleitung 12 oder 13 geleitet wird. Wenn Strom nur auf einer der Bitleitungen fließt, was bedeutet, daß alle Speicherelemente der ausgelesenen Spalte im gleichen Speicherzustand (1 oder 0) sind, mit der Möglichkeit, daß einige, aber nicht alle von ihnen den X-Zustand einnehmen, hat der Ausgang der Exklusiv-ODER-Schaltung 14 dieser Spalte den Wert 1, während er im anderen Falle den Wert "0" führt. Ein gemischter Ausgang von 1- und O-Werten aus den Speicherelementen einer Spalte oder die Anwesenheit eines Y-Ausgangssignals führt stets zu einem Sammelausgangssignal "0". Der Zustand Y dient daher als ein mögliches Löschsignal beim Suchen und als ein bestimmtes Löschsignal beim Lesen. Das letztere Merkmal ist für das beschriebene Ausführungsbeispiel der Erfindung von Interesse, da es die Bedeutung hat, daß ein Ausdruck "das Resultat ist 1, es sei denn" kann mit einer kleinen Anzahl von Worten behandelt werden, wenn die "es sei denn"-Situationen relativ selten sind. Im Beispiel, (L + M) * 1 werden drei Worte 101, 011, 111 (1+0=1, 0+1=1, 1+1=1) ohne Y-Zustand und zwei Worte XXl, 0OY mit dem Y-Zustand benötigt. Der gleiche Effekt könnte in diesem Beispiel erreicht werden durch (XXl, 000) so daß ein Dreizustandsspeicher Verwendung finden könnte (ein Dreizustandsspeicher entspricht einem Vierzustandspeicher, in welchem der Y-Zustand nicht benutzt wird). Der letztgenannte

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Effekt liegt jedoch nicht immer vor. In einer komplexeren Funktion, in welcher die "es sei denn"-Bedingung auftreten kann, ohne daß eine der restlichen Bedingungen erhalten wird, und wo die Möglichkeit besteht, daß das Resultat möglicherweise falsch ist, wenn die "es sei denn"-Bedingung alleinaauftritt, muß der Y-Zustand bei der Entnahme benutzt werden, da eine gelesene "0" allein als eine "1" erscheint, nachdem sie die Exklusiv-ODER-Schaltung 14 passiert hat.

Für Ladezwecke, oder für andere Zwecke werden die eine Übereinstimmung anzeigenden Verriegelungsschaltungen 15 normalerweise zusammengeschaltet, um ein Schieberegister zu bilden. Es kann deshalb eine 1 in einem solchen Register verschoben ,werden, um. ein Wort nach dem anderen in einer gegebenen Reihenfolge auszuwählen, unabhängig von einer Suchoperation* JoiLese Einrichtung kann auch dazu benutzt werden, nicht das bei einer Suchoperation als übereinstimmend ermittelte Wort auszulesen, sondern jeweils das nächste Wort in der gespeicherten Reihenfolge, wobei das Suchfeld die Breite des Speichers haben kann, wie es auch für das R9sultatfeld zutrifft.

Die in Fig. 2 dargestellte Addierschaltung enthält ein assoziatives Speicherpaar 20, 21 für einen niedrigen Stellenteil (niedrigstelliges Speicherpaar) und ein assoziatives.Speicherpaar 22, für einen hohen Stellenteil (hochstelliges Speicherpaar). Jeder Speicher der genannten Speicherpaare besteht aus einer Anzahl von Speicherelementen der in Verbindung mit Fig. 1 beschriebenen Art. Die Schaltung erhält als Eingangssignale einen A-Operanden von einem Register 24 und einem B-Operanden von einem Register 25 zugeführt. Der Inhalt von einem niedrigen Stellenteil 34, 36 beider Register 25, 24 wird zum Speicher 20 übertragen, und der Inhalt eines hohen Stellenteils 37, 39 beider Register 25, 24 wird zum Speicher 22 übertragen. Der Speicher 20 erzeugt P- und G-Funktionen der niedrigstelligen Bits sowie weitere Funktionen C und C_p entsprechend den Verknüpfungen P=A V B ; G=A · B , wobei C,

X. J_ L · X· J- -Σ. J-

der Übertrag aus der höchsten Bitstelle des niedrigen Stellenteiles

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und C die Übertragsausbreitungsfunktion sind. Der Speicher 21 empfängt die niedrigstelligen P- und G- Funktionen sowie an einem Eingang 26 einen übertrag C.. Dieser Speicher erzeugt den niedrigstelligen Teil des Resultats, der vom Ausgang des Speichers 21 zu einem Ausgangsregister 27 übertragen wird. Der Speicher 23 empfängt den hochstelligen Teil der P- und G-Funktionen sowie die Funktionen C_T und C_n sowie den übertrag auf Leitung 26 und erzeugt den hochstelligen Teil des Resultats, der ebenfalls zum Ausgangsregister 27 geleitet wird. Der Speicher 24 erzeugt auch ein Übertragsausgangssignal, das als Resultatbit der Bitstelle (N + 1) erscheint. Zum Zwecke einer einfachen Darstellung wurde angenommen, daß jeder Operand lediglich acht Bits aufweist, nämlich vier niedrigstellige Bits und vier hochstellige Bits. Das Übertragsausgangsbit ist das Resultatbit 9. Alle Ausgangsleitungen der vier Speicher sind über in Fig. 2 nicht dargestellte Exklusiv-ODER-Schaltungen nach Art der Exklusiv-ODER-Schaltung 14 von Fig. 1 geführt. Die vier C_-Lesepfade sind bei 32 untereinander verbunden, wodurch praktisch eine ODER-Verknüpfung erhalten wird, deren Ergebnis als ein einzelnes zusammengesetztes C -Eingangssignal dem Speicher 23 zugeführt wird.

In Fig. 2 sind die vollständigen Tabellen für die Ausführung der Addition angegeben. Die Grundmethode beruht auf der herkömmlichen Zweizyklus-Addition, bei der die folgenden Beziehungen benutzt werden:

*N ^=AN ^{V B}N ^{V 0}N-I

^CN-1 = ^AN-1 * ^BN-1 ^{+ {A}N-1 ^{V 1}W * ^CN-2

worin R das Resultatbit der Stelle N und C Überträge sind.

C ist identisch mit C.. Es wird deutlich, daß bei Fehlen eines Übertrages in C die Speicher 22 und 23 nur die Bits A₀ bis A

8 5 B₈ bis B₅ und C₄ benötigen. C₁ kann jedoch nicht ignoriert werden,

und C_p ist ebenfalls erforderlich, da C₁ nicht in den Speicher 20

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eingegeben wird. C =1 wird daher indirekt aus den Suchfeldern abgeleitet, welche Umstände definieren, in denen C- nicht in die höherstelligen Felder übertragen werden darf. Es handelt sich dabei um folgende Fälle:(A₁ · B₁ + Ä · B₃ + A₃ . B₃ + A₄ · B₄). Im Speicher befinden sich bereits die geeigneten vier Süchausdrücke (Worte 5 bis 8 im Speicher 20). Außerdem ist der "Alle X"-Suchausdruck vorhanden (Wort 9 im Speicher 2Q). C kann daher mit Hilfe einer einzigen Spalte (XXXXOOOOl) abgeleitet werden. Diese Spalte ist Teil der Einträge, die auch benötigt würden, wenn C₁ unberücksichtigt bleiben könnte. Da der "1"-Eintrag aus dem "Lauter X"-Suchfeld abgeleitet wird, ist er stets auszulesen, weshalb ein "0"-Löschausdruck ausreichend ist.

Die P-Funktionen sind stets "Γ" es sei denn A · B =1 oder Ä · B = 1. Daher sind mit dem Wort 9, das einen "1"-Wert für P-Ausdruck in Speicher 20 erzeugt, "O"-Löschausdrücke für A · B = 1 und A · B = 1 ausreichend.·

Die G-Funktionen, von denen nur G₃ G_ und G₁ benötigt werden, werden im dargestellten Beispiel direkt aus den Worten 1 bis 3 im Speicher 20 erhalten.

Die. zusammengesetzte Funktion C_T ist 1, wenn:

Jj

(A. · B. = l) oder
4 4

^(A3

* ^B3

= 1;

es

sei

•

denn

^A4 *

i

= D

oder

^A3

-B₃ =

D

) oder

(A,

* ^B2

= 1>

es

sei

denn

(A₄

t

= 1

oder

•^B3 ⁼

1

oder

* ^Bl

= 1/

es

sei

denn

(A₄

1 = 1

oder

^A2 *

B₂ =

D

C₁. ? 1, wenn Ä_o · B₀ = 1 allein steht. Es sind daher "Y'^Lösch-

L /Z

ausdrücke in den Wörtern 6 bis 8 des Speichers 20 erforderlich. Die Ausgangssignale der Spalten C werden nach dem Auslesen durch Exklusiv-ODER verbunden über die geeigneten Leitungspaare, wie alle Ausgängssignale der Speicher. Die Resultatsignale der Exklüsiv-ODER-Verknüpfung werden direkt zu einer gemeinsamen

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Übertragungsleitung geführt, wobei zusätzlich eine ODER-Verknüpfung durch die Leitungszusammenftihrung 32 erhalten wird.

Der Speicher 22 ist ähnlich dem Speicher 20 ausgebildet, mit der Ausnahme, daß die Lesefelder C_T und C_ fehlen und daß G₀ er-

LP ο

handen ist.

Der Speicher 21 erzeugt die Resultatbits R., R_, R und R₁ in der folgenden Weise:

R₁ = 1 wenn P₁ = 1; es sei denn C₁ = 1; oder

wenn C₁ = 1; es sei denn Ρ_χ = 1 (Α_χ ¥ Β_χ ¥ C₃.) R₂ = 1 wenn P_ = 1; es sei denn G=I, oder

P₁ = 1 und C₁ =1, oder

wenn Ρ_χ = 1 und C₁ =1; es sei denn P₃ = 1, oder wenn G₁ = 1; es sei denn P„ = 1; (A ¥ B₃ V C.) R₃ = 1 wenn P₃ = 1; es sei denn G_ = 1, oder

P₂ = 1 und G = 1, oder P=I und P₁ = 1 und C₁ = 1, oder wenn G_ = 1; es sei denn P₃ = 1, oder wenn P₃ = 1 und G = 1; es sei denn P₃ = 1, oder wenn P„ = 1 und P = 1 und C₃. = 1; es sei denn

P₃ = 1 (A₃ V B₃ V C₂) R. = 1 wenn P. = 1, es sei denn G₃ =1, oder

P₃ = 1 und G₂=I, oder

P_ = 1 und P₂ = 1 und G=I, oder

P₃ = 1 und P₂ = 1 und Ρ_χ = 1 und

C₁=I, oder wenn G₃ = 1; es sei denn P₄ = 1, oder

P₃ = 1 und G₂ = 1, es sei denn P₄ = 1; oder P=I und P₂ = 1 und G₁ =1, es sei denn P₄ =1, oder P- = 1 und P_=l und P₁ = 1 und C₁ = 1, es sei denn P₄ = 1 (A₄ ¥ B₄ V C₃) .

Durch diese Angaben sind alle möglichen Kombinationen ausgeschöpft so daß entweder "1"-Einträge oder "O"-Einträge Löschfunktionen ausführen und "Y"-Einträge in den Lesefeldern nicht erforderlich sind.

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Der Speicher 23 ist ähnlich dem Speicher 21. C und C sowie C und C₁ sind zusätzliche Einträge, so daß das niedrigste Resultatbit dieses Speichers in der folgenden Weise erhalten wird:

R,- = 1 wenn P- = 1, es sei denn GL. = 1, oder

Gp = 1 und C₇ = .1; oder wenn C_x = 1, es sei denn P₁. = 1, oder wenn C=I und C₁ = 1, es sei denn P₁. = .1; (A₅ ¥ B₅ V (C_x + Cp · C₁ )) .

Wenn man in Betracht zieht, daß bei einer Tabellenbildung in herkömmlicher Weise für jede Addition zwishhen 15 und 4 Wörter benötigt werden, um allein C_x auszudrücken, wird deutlich, daß die

Jj

beschriebene Schaltungsanordnung einen kompakten Speicher und Schaltungsaufbau gestattet. Da der Speicher 20 mehr Lesespalten aufweist, als in der herkömmlichen Tabelle vorhanden sind, werden in der Praxis bei der Aufsplittung der Operanden in einen hohen Stellenteil und in einen niedrigen Stellenteil dem hohen Stellenteil mehr Bits als dem niedrigen Stellenteil zugeordnet. Es ist möglich, das C_x-FeId des Speichers 20 auf zwei Leitungen zu reduzieren. Dies geschieht in der aus Fig. 3 ersichtlichen Weise. In dieser Fig. sind nur die Wörter 1 bis 8 dargestellt, und von jedem Wort ist nur. das Such feld und das C_x-FeId dargestellt. Die Einträge

Jj

bringen folgendes zum Ausdruck:

C_x=(A.«Β. oder A_°B_) es sei denn (A₄-B₄) oder

(A₀-B₀ oder A-B₁) es sei denn (A.«B. oder A--B- oder A₀-B₀). Zz 11 4 4 Jj δ δ

Dieser Ausdruck bedeutet eine wechselweise Verwirklichung der beiden Aussagen: , ·

a) für jede Bitposition erzeugt die UND-Verknüpfung der zwei Operandenbits dieser Bitposition einen Übertrag zum hochstelligen Ende unter der Voraussetzung, daß keine übertragsverbrauchende Bitposition in dem Stellenteil vorhanden ist, der im Stellenwert oberhalb der betrachteten Bitposition liegt,

b) für jede Bitposition erzeugt die UND-Verknüpfung der zwei

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Operandenbits dieser Bitposition einen Obertrag zum hochstelligen Ende unter der Voraussetzung, daß keine übertragsverbrauchende Bitstelle vorliegt, es sei denn, diese Bitstelle befindet sich in der Stellenordnung unterhalb der betrachteten Bitstelle.

Diese beiden Aussagen sind zwar einander ähnlich, jedoch ihre wechselweise Verwirklichung in der Addierschaltung führt zu einer Halbierung der Länge des C_T-Feldes.

Im dargestellten Ausführungsbeispiel ist eine Summe von 38 Wörtern in den Speichern 21 und 23 enthalten. Die Anzahl der Wörter im Speicher 23 ist wesentlich größer als die Anzahl der Wörter im Speicher 21. Wenn das Speicherpaar 20, 21 dazu eingerichtet wird, die Bits 5 bis 1 eines jeden Operanden zu behandeln, und wenn das Speicherpaar 22, 23 dazu eingerichtet wird, die Bits 8 bis 6 eines jedes Operanden zu behandeln, wird die Gesamtsumme der Wörter in den Speichern 21 und 23 um 1 reduziert, und es wird für jeden dieser beiden Speicher eine im wesentlichen gleich große Anzahl von Wörtern erhalten. Im gleichen Sinne sind Abänderungen hinsichtlich der.Aufteilung der Operanden auf die beiden Speicher eines jeden Speicherpaares möglich, wenn sich die Operandengröße erhöht.

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Claims

' P A-TE-W TA ¹N S PR Ü C HE

Addieranordnung zur Erzeugung der Summe von zwei mehrstelligen binären Operanden (JL,, &*,_■,/ ^V-o'

A₁), (B_n, B_n-1, B_n_₂, B₁) unter Benutzung eines

assoziativen Speichers, dadurch gekennzeichnet, daß wenigstens zwei Paare von serial gekoppelten assoziativen Speichern (20, 21 und 22, 23) vorgesehen sind, die Ausgangssignale für jede Bitstelle auf einem Leitungspaar (12, 13) liefern und die Funktionstafeln enthalten, deren Einträge den einzelnen Operandenkombinationen zugeordnet und in Abhängigkeit von diesen assoziativ aufrufbar sind, daß der erste assoziative Speicher (20, 22) eines jeden Paares Zwischenfunktionen und der zweite Speicher (21, 23) eines jeden Paares Resultatfunktionen enthält, und daß zum assoziativen Aufruf der Einträge im ersten Speicher (20) des einen Paares ein niedrigstelliger Teil beider Operanden und zum Aufruf der Einträge im ersten Speicher (22) des anderen Paares der restliche Teil beider Operanden dient.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens ein Teil der Ausgangsleitungen der ersten Speicher (20, 22) eines jeden Paares über logische Verknüpfungsschaltungen (14, 32) mit dem zweiten Speicher (21, 23) des jeweils gleichen Paares und, soweit die Ausgangsleitungen des Speichers (20) betroffen sind, der die niedrigstelligen Operandenteile zugeführt erhält, mit den zweiten Speichern (21 und 23) beider Paare verbunden sind.

3. Anordnung nach den Ansprüchen 1 und 2, dadurch gekenn- . zeichnet, daß die Speicher (20 bis 23) in für sich bekannter Weise wortorganisiert sind und Such- und Auslesebereiche aufweisen, und daß die Ausgänge von wenigstens einem Teil der Speicherelemente gleicher Stellenordnung in den Auslesebereichen gemeinsam an eine Exklusiv-ODER-Schaltung

(14) angeschlossen sind.

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4. Anordnung nach den Ansprüchen 1 bis 3 ,dadurch gekennzeichnet, daß an den Ausgang des ersten Speichers (20) wenigstens eines Speicherpaares die Ausgangsleitungen mehrerer Exklusiv-ODER-Schaltungen (1.4) miteinander zur Bildung einer ODER-Verknüpfung (32) verbünden sind.

5. Anordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß gesplitterte Operandenregister (24, 25) vorgesehen sind, von denen die niedrigstelligen Teile (34, 36) mit dem ersten Speicher (20) des einen Paares und die hochstelligen Teile (37, 39) mit dem ersten Speicher (22) des anderen Paares verbunden sind.

6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die im ersten Speicher (20, 22) eines jeden Paares gespeicherten Zwischenfunktionen die Exklusiv-ODER-Verknüpfung (P ) gleichstelliger Operandenbits, die UND-Verknüpfung (G ) gleichstelliger Operandenbits und eine Ubertragsbedingung (C_r) der höchsten Bitstelle im niedrigstelligen Operandenteil enthalten.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Zwischenfunktionen "Übertragsbedingung (CL)" durch ODER-Verknüpfung (32) von wenigstens zwei Zwischenresultatsignalen gebildet werden, die durch Exklusiv-OpER-Verknüpfung (14) der AusgangsSignaIe der zugehörigen Speicherzellenspalten, erhalten werden.

8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speicher (20 bis 23) Dreizustandsspeicherelemente enthalten, die gruppenweise (spaltenweise) mit ihrem Ausgang an eine gemeinsame Exklusiv-ODER-Schaltung

(14) angeschlossen sind, über die Funktionswerte der Form U, es sei denn V auslesbar sind, wobei U und V durch die Binärwerte "1" und "0" dargestellt sind.

9. Anordnung nach einem der Ansprüche 1 bis 8, dadurch ge-

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kennzeichnet, daß die Speicher (20 bis 23) Vieraustandsspeichereleffiente enthalten, die gruppenweise (spaltenweise) mit ihrem Ausgang an eine gemeinsame Exk^ GDER-Schaltung■. (.1.4) angeschlossen-"-sind,--'über die Funktionswerte der Form S, es sei denn T auslesbar sind, wobei S ein Binarwert der ersten beiden Speicherzustände und T durch einen der beiden anderen SpeiGherzustände dargestellt sind. : - -:■' -,:;:-:- , "'Λ-":.-- "-. "'--- - ^:.- .-■■'■" ^ ■■- ^: -

ΙΟ» Anordnung naöh Anspruch^ 8 oder 9, dadurch gekennzeichnet, daß ein;VSpeichersustand'.--als^^ neutraler Speicherzustand (X) dient, der unabhängig vom assoziativen Adressierungssignal in jedem Falle ein tibereinstimmungssignal aitt Ausgang des Speicherelementes erzeugt,

11. Anordnung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß ein Speicherzustand als Sperr- oder loschzustand (Γ ) dient, der bei assoziativem Aufruf einen binären 1-Wert am Ausgang der Exklusiv-ODER-Schaltung (1.4) durch Zuführung von zwei gleichen Eingangssignalen blockiert.

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