DE1241159B - UEbertragschaltung fuer ein Schnelladdierwerk - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

G06f

Deutsche Kl.: 42 m3 - 7/50

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

R33695IXc/42m3
16. Oktober 1962
24. Mai 1967

Die Erfindung betrifft eine Übertragungsschaltung für ein Schnelladdierwerk mit η getrennten Summenstufen zur jeweiligen Vereinigung zweier Operandenziffern gleichen Stellenwertes mit einer Übertragsziffer nächstniederen Stellenwertes unter Erzeugung eines Summensignals, wobei n—l Übertragsbildungskreise in Richtung vom niedrigsten zum höchsten Stellenwert hintereinander geschaltet sind, derart, daß sie jeweils ein empfangenes Übertragssignal zum Übertragsbildungskreis sowie zur Summenstufe nächsthöheren Stellenwertes übertragen oder entsprechend den empfangenen Operandensignalen ein neues Übertragssignal erzeugen, und wobei in der Kette von Ubertragsbildungskreisen alternierend die einen Kreise ein die Anwesenheit eines Übertragssignals verkörperndes Signal einer gegebenen Polarität (Übertragssignal) und die anderen Kreise ein die Umkehrung eines Übertragssignals verkörperndes anderes Signal (Nichtübertragssignal) erzeugen und wobei ferner jeder Kreis der Kette aus drei logischen Stufen mit jeweils einem die NOR-Funktion erfüllenden logischen Element aufgebaut ist.

Bei einem Paralleladdierwerk, das bekanntlich eine wesentlich höhere Arbeitsgeschwindigkeit als ein Serienaddierwerk ermöglicht, wird jedes Ziffernpaar gleichen Stellenwertes in einer Summenstufe mit einem Übertragssignal unter Erzeugung eines Summensignals und eines neuen Übertragssignals addiert, wobei die Übertragssignale die verschiedenen Stufen des Addierwerkes in Serie durchlaufen. Dieser Serienfluß der Übertragungssignale bringt trotz gleichzeitiger Anwesenheit sämtlicher Addenden- und Augendenziffern eine beträchtliche Verzögerung des Additionsvorganges mit sich.

Es ist bekannt, für die Übertragsschaltung von Schnelladdierwerken eine Kette von Übertragsbildungskreisen zu verwenden, die an die nächsthöhere Summenstufe, je nach den in der übertragenden Stufe anstehenden Addenden- und Augendenziffern, entweder ein Übertragssignal übertragen oder nicht. Dabei werden in den Übertragskreisen logische Elemente verwendet, welche die sogenannte NOR-Funktion oder NAND-Funktion, d. h. die Weder-Noch-Funktion, erfüllen. Die NOR- und die NAND-Funktion sind insofern als äquivalent anzusehen, als in beiden Fällen ein bestimmter Ausgangspegel dann und nur dann erzeugt wird, wenn sämtliche Eingänge den entgegengesetzten Pegel haben, wobei der Unterschied zwischen beiden Funktionen lediglich dadurch bestimmt wird, ob man den höheren oder den niedrigeren Pegel als Null bzw. Eins wählt.

Ein bei derartigen Anordnungen im Hinblick auf die Übertragschaltung für ein Schnelladdierwerk

Anmelder:

Radio Corporation of America,
New York, N. Y. (V. St. A.)

Vertreter:

Dr.-Ing. E. Sommerfeld, Patentanwalt,
München 23, Dunantstr. 6

Als Erfinder benannt:

Walter Allen Heibig, Woodland Hills, Calif.;
William Eugene Woods,

Northridge, Calif. (V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 17. Oktober 1961
(145 594)

Arbeitsgeschwindigkeit des Addierwerkes auftretendes Problem besteht darin, die Anzahl der Stufen oder logischen Elemente, die das Übertragssignal in den einzelnen Übertragsbildungskreisen durchlaufen muß, möglichst gering zu halten. Es ist in diesem Zusammenhang bekannt (»Arithmetic Operations in Digital Computer«, 1955, S. 95, F i g. 4 bis 9), in der Kette von Übertragsbildungskreisen jeweils alternierend den regulären und den komplementären Übertrag bereitzustellen und ferner die einzelnen Übertragsbildungskreise mit jeweils nur drei die logische NOR-Funktion (bzw. NAND-Funktion) erfüllenden Elementen aufzubauen, wobei der Übertrag jeweils eines dieser Elemente durchläuft. Dabei ist die Anordnung so getroffen, daß für die Summenbildung in den betreffenden Summenstufen nicht nur die Operanden und deren Komplemente zusammen mit dem Übertrag, sondern auch die nach der NOR- oder NAND-Funktion behandelten Operanden bzw. deren Komplemente benötigt werden, wofür jeweils ein zusätzliches logisches Element erforderlich ist. Dieses zusätzliche Element bedeutet, indem es für den gesamten Vorgang unentbehrlich ist, nicht nur einen erhöhten Schaltungsaufwand, sondern es belastet außerdem mit seiner Ausgangskapazität die angeschalteten aktiven Elemente, wodurch sich die Arbeitsgeschwindigkeit entsprechend verlangsamt. Namentlich bei modernen Großrechnern mit in der

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Stufenanzahl praktisch unbegrenzten Schnelladdierwerken ist eine solche Verlangsamung, da sie sich von Stufe zu Stufe in der Übertragsschaltung addiert, von erheblicher Bedeutung.

Der Erfindung liegt die Aufgabe zugrunde, eine Übertragsschaltung für ein Schnelladdierwerk unter Vermeidung der genannten Nachteile der bekannten Anordnung mit ebenfalls nur drei die logische NOR-Funktion (bzw. NAND-Funktion) erfüllenden Elementen unter Aufteilung der Additionsschaltung in Kreise zur Summenbildung und Kreise zur Übertragsbildung, wie es an sich bekannt ist (»IRE Transactions on Electronic Computer«, Juni 1960, S. 216, Fig. 5), aufzubauen.

Zur Lösung dieser Aufgabe ist erfindungsgemäß bei einer Übertragsschaltung der eingangs genannten Art vorgesehen, daß das erste logische Element in den zweitgenannten der alternierenden Kreise und das zweite logische Element in den erstgenannten der alternierenden Kreise in jedem Kreis eine erste Einrichtung aufweisen, die ein binäres AUS-Steuersignal erzeugt, wenn eines oder beide OperandensignaleEIN sind; daß in den zweitgenannten der alternierenden Kreise das zweite logische Element und in den erstgenannten der alternierenden Kreise das erste logische Element eine zweite Einrichtung in jedem Kreis aufweisen, die ein binäres EIN-Steuersignal erzeugt, wenn beide Operandensignale EIN sind; daß das NOR-EIement im dritten logischen Element der erstgenannten und der zweitgenannten Kreise mit seinem Eingang an den Ausgang des entsprechenden NOR-Elementes des vorausgehenden Kreises und mit seinem Ausgang an den Eingang des entsprechenden NOR-Elementes des nächstfolgenden Kreises angeschlossen ist; daß das von der ersten Einrichtung in den zweitgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-Elementes des dritten logischen Elementes des gleichen Kreises zugeleitet wird; daß das von der zweiten Einrichtung in den erstgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-Elementes des dritten logischen Elementes des nächstfolgenden Kreises zugeleitet wird; daß das von der ersten Einrichtung in den zweitgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-Elementes des dritten logischen Elementes des nächstfolgenden Kreises zugeleitet wird; und daß das von der zweiten Einrichtung in den erstgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-Elementes des dritten logischen Elementes des gleichen Kreises zugeleitet wird, wobei die Anordnung so getroffen ist, daß die beiden dem NOR-Element des dritten logischen Elementes in jedem Kreis zugeleiteten Signale Übertragseingangssignale bilden, wobei ein Übertragseingang in jedem zweiten Kreis dann erzeugt wird, wenn beide Eingangssignale AUS sind, während ein Übertragseingang in den restlichen Kreisen dann erzeugt wird, wenn eines der Eingangssignale EIN ist.

Durch diese Maßnahmen wird erreicht, daß das Übertragseingangssignal in jedem Übertragsbildungskreis nur ein einziges, durch kein zusätzliches Element belastetes logisches Element durchläuft, um das Übertragsausgangssignal des betreffenden Kreises zu erzeugen. Die Laufzeit des Übertragssignals in den einzelnen Übertragsbildungskreisen ist daher auf die Eigenverzögerung eines einzigen logischen Elementes, das z. B. durch einen Transistor gebildet werden kann, beschränkt. Da lediglich die Übertragsbildung in Serie, dagegen die Summenbildung parallel erfolgt und außerdem die für die Übertragsbildung benötigten Operanden parallel, also gleichzeitig in die Übertragsbildungskreise eingespeist werden, erhält man auf diese Weise die höchste überhaupt mögliche Arbeitsgeschwindigkeit für das Addierwerk mit einem minimalen Aufwand an Schaltungselementen in der Übertragsschaltung.

In Ausgestaltung der Erfindung ist die Anordnung so getroffen, daß von den alternierenden Übertragsbildungskreisen die erstgenannten den logischen Ausdruck

C(A + B) + (A -B)

und die zweitgenannten den logischen Ausdruck

C(A + B)+ (A-B)

erfüllen, wobei A und B die Operandensignale und C das Übertragseingangssignal des betreffenden Kreises bedeutet. In besonders vorteilhafter Weise können dabei in den einzelnen Übertragsbildungskreisen die Ausgänge des zweiten und des dritten logischen Elementes jeweils zusammengeschaltet sein. Für besondere Zwecke kann in den einzelnen Übertragsbildungskreisen jeweils ein zusätzlicher Ausgang mit einer Inverterstufe zum Gewinnen des Komplementes des jeweiligen NichtÜbertrags- bzw. Übertragsausgangssignals vorgesehen sein.

In der Zeichnung zeigt

F i g. 1 ein Blockschaltbild eines «-stufigen Addierwerkes mit einer erfindungsgemäß ausgebildeten Kette von Zwischenstellengattern und

F i g. 2 ein detaillierteres Schaltbild einer Folge von Zwischenstellengattern gemäß F i g. 1.

Das in F i g. 1 gezeigte Addierwerk 10 hat η Stufen, wobei η eine beliebige Zahl, gewöhnlich gleich der Wortlänge in dem mit dem Addierwerk arbeitenden System, ist. Die ersten drei Summenstufen S₁ bis S₃ sowie die Summenendstufe S_n sind durch Blöcke angedeutet. Die strichpunktierte Linie zwischen den Stufen S₃ und S_n deutet die nicht gezeigten Summenzwischenstufen S₄ bis S_n-X an. Die Summenstufen empfangen von irgendeiner geeigneten Quelle, beispielsweise einem «-stufigen Z-Register 12 und einem «-stufigen F-Register 14, Addenden- und Augenden-Binärzahlen. Die Register 12 und 14 können als übliche Flip-Flop-Register ausgebildet sein. Jeder Flip-Flop hat zwei stabile Zustände, einen Stell- oder Vorschaltzustand und einen Rückstell- oder Rückschaltzustand, und liefert zwei entsprechende Ausgangssignale X bzw. X (nicht X). Die auf den Buchstaben X oder Y folgende Zahl zeigt den Stellenwert in dem betreffenden Wort an. Dabei soll die niedrigstwertige Stelle X₁ (oder F₁) und die höchstwertige Stelle X_n (oder Y_n) sein. Wenn das Ausgangssignal X eines Flip-Flops den einen, beispielsweise niedrigen Pegel hat, so hat das dazugehörige Ausgangssignal X einen verhältnismäßig hohen Pegel und umgekehrt. Das Γ-Register 14 ist ähnlich eingerichtet. Im vorliegenden Falle soll willkürlich angenommen werden, daß jeweils der niedrige Pegel die Binärziffer »1« und der hohe Pegel die Binärziffer »0« darstellt.

Die Binärzahlen X und Y werden den Registern 12 und 14 von irgendeiner geeigneten Quelle (nicht gezeigt) zugeleitet und in diesen Registern gespeichert. Die gleichwertigen Stufen 1 bis « der X- und Γ-Register sind jeweils an die entsprechenden Summenstufen S₁ bis S_n des Addierwerkes 10 angeschaltet. Es werden sowohl die entriegelten als auch die ver-

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riegelten Ausgänge der einzelnen Register-Flip-Flops zweite Stufe 22 empfängt das Ausgangssignal der ersten

verwendet. Stufe 20 und das ursprüngliche Übertragssignal C₀.

Das Addierwerk 10 enthält ferner eine Kette von Eine dritte Stufe 24 empfängt die Eingangssignale X₁,

Zischenstellengattern für den Übertrag C₁ bis C_n, Y₁- Die Ausgänge der zweiten und der dritten Stufe 22,

deren jedes entsprechende Ausgangssignale 1 bis κ 5 24, die unmittelbar zusammengeschaltet sind, liefern in

des X- und 7-Registers empfängt. Die Zwischen- die Übertragsausgangsleitung 26 einen Nichtüber-

stellengatter zwischen C₃ und C_n—ι sind durch die trag (T₁. Der NichtÜbertrag (T₁ gelangt zur zweiten

strichpunktierte Linie angedeutet. Summenstufe S₂ und zum Eingang des zweiten Zwi-

Die erste Summenstufe S₁ und die erste Übertrags- Stellengatters C₂. Der wahre Übertrag C₁ kann ge-

stufe C₁ empfangen ein Übertragseingangssignal C₀. io wünschtenfalls mit Hilfe eines gestrichelt angedeuteten

Das Signal C₀ wird in bestimmten Komplement- Umkehrers 28 erhalten werden, der an die Übertrags-

bildungs- oder Komplementieroperationen verwendet, leitung 26 angeschaltet ist, so daß das Signal C₁ (Nicht-

beispielsweise, wenn das Addierwerk eingesetzt wird, Übertrag) in das Signal C₁ (Übertrag) umgewandelt

um eine binäre Subtraktion mit »Zweier«-Komple- wird. Das Übertragssignal C₁ und sein Komplement C₁

mentbildung vorzunehmen. In einem derartigen Falle 15 werden in der Summenstufe S₂ für die Bildung des

wird eine der X- oder F-Zahlen komplementiert und Summensignals S₂ in bekannter Weise verwendet. Der

diese Zahl mit der anderen der beiden Zahlen normal Umkehrer 28 kann zweckmäßigerweise in der Sum-

zusammenaddiert. Das ursprüngliche Übertragssignal menstufe eingebaut sein.

C₀ befindet sich während eines Additionsvorganges Jede der hier verwendeten logischen Schaltungen ist normalerweise auf dem einen Pegel. Während einer 20 so beschaffen, daß sie einen bestimmten Ausgangs-Subtraktion unter Verwendung von »Zweier«-Komple- pegel, beispielsweise den hohen Pegel, dann und nur mentierung wird das Signal C₀ auf den entgegen- dann erzeugt, wenn sämtliche Eingangssignale den gesetzten Pegel umgeschaltet, um die komplementierte entgegengesetzten oder niedrigen Pegel haben. Im vor-Operandenzahl von der »einser«-komplementierten liegenden Falle soll der hohe Pegel die Binärziffer »0« Form in die gewünschte »zweier«-komplementierte 25 und der niedrige Pegel die Binärziffer »1« verkörpern. Form überzuführen. Das Signal C₀ braucht dann Wenn daher irgendeiner der Eingänge die Binärnicht verwendet zu werden, wenn mit »Einser«- ziffer »0«, d. h. einen hohen Pegel, hat, so liefert die Komplementbildung substrahiert wird, beispielsweise betreffende logische Schaltung einen die Binärziffer »1« wenn zusätzlich Zeit zur Verfügung steht, um die darstellenden niederpegeligen Ausgang. Das heißt, die »einser«-komplementierte Summe zwecks Gewinnung 30 Funktion der einzelnen logischen Schaltungen läßt sich der korrekten Summe zu komplementieren. Die An- durch eine der beiden folgenden Gleichungen, in wendung von Binäraddierwerken in Subtraktionen denen F der Ausgang und A, B und C die Eingänge mit »Einser«-Komplementierung ist bekannt. Ebenso sind, darstellen.

ist die »Zweier«-Komplementierung bei Binärsubtrak- F = A-B-C. (1)

tionen bekannt. 35 F = Ä -+- B + C (T\

Das Ausgangssignal des Zwischenstellengatters C₁ τ -r · K)
wird dem nächstfolgenden Zwischenstellengatter C₂ Werden weniger als drei Eingänge verwendet, so und dem Summengatter S₂ nächsthöherer Ordnung zu- werden die fehlenden Eingänge als logische »Einsen« geleitet, und so weiter bei jedem der verschiedenen interpretiert. In den Gleichungen (1) und (2) sowie in Zwischenstellengatter. Das Ausgangssignal des Zwi- 40 den später angegebenen anderen Gleichungen bezeichschenstellengatters C_n^₁ wird der Summenendstufe S_n net das Punktzeichen (·) das logische Produkt und das zugeleitet. Das letzte Zwischenstellengatter C_n wird Pluszeichen (+) die logische Summe. An sich können dazu verwendet, einen Ausgangsübertrag Cout zu ge- irgendwelche geeignete Einrichtungen dazu verwendet winnen, der für verschiedene, außerhalb des Rahmens werden, die logische Schaltung zu erfüllen. Im vorder vorliegenden Erfindung liegende Zwecke verwendet 45 liegenden Falle verwendet man jedoch im Hinblick auf wird. Beispielsweise kann das Signal Coot dazu die Verstärkung und Arbeitsgeschwindigkeit des Trandienen, ein Alarmsignal zu erzeugen, das anzeigt, daß sistors eine Dioden-Transistor-Anordnung,
die Kapazität des Addierwerkes überschritten ist. Eine Umkehrschaltung arbeitet in der Weise, daß

Die einzelnen Summengatter S₁ bis S_n können in sie bei Empfang eines Eingangssignals an ihrem Ausüblicher Weise ausgebildet sein. Zu beachten ist jedoch, 50 gang das Komplement dieses Signals liefert. Beispielsdaß es nicht erforderlich ist, ein Übertragssignal in den weise eignet sich als Umkehrer ein Transistorver-Summenstufen selbst zu erzeugen, da dies erfindungs- stärker, dessen Eingang an die Basiselektrode und gemäß durch die Zwischenstellengatter besorgt wird. dessen Ausgang an die Kollektorelektrode ange-Gewünschtenfalls kann man auch anderweitige ge- schaltet ist. Geeignete Dioden-Transistor-Gatterschaleignete Summenschaltungen verwenden. Vorzugsweise 55 tungen und Umkehrer sind bekannt,
verwendet man jedoch transistorbestückte Summen- Das Übertragsgatter C₁ erfüllt die folgende Gleischaltungen, so daß keine Pegelverschiebung zwischen chung, in der η gleich 1 ist;

den Zwischenstellengattern und den Summenstufen -^- _ -; — -^ γ-.—j—=-r ,,.

erforderlich ist. C_n-A_n- B_n - C_n--, {A_n + B_n). _κό)

In der Zwischenstellengatterkette erzeugen die unge- 60 Die Ausgänge der drei Gatterstufen 20, 22 und 24 radzahligen Zwischenstellengatter jeweils ein umge- entsprechen den verschiedenen Ausdrücken der Gleikehrtes Übertragssignal, beispielsweise C₁, C₃ usw., chung (3). Man kann zeigen, beispielsweise durch Aufwährend die geradzahligen Zwischenstellengatter Über- zeichnen von Tabellen, daß die Gleichung (3) gleich ist tragssignale, beispielsweise C₂, C₄ usw., erzeugen. — _ 7; 5"Τ ca\

Ein schematisches Schaltbild der ersten drei Zwi- 65 ^c» - ^c»-i' \.^A* + *η) + \A_n - H_n)- W

schenstellengatter der Kette ist in F i g. 2 gezeigt. Das Es liefern mithin die Ausgänge_der Gatter 22 und 24

erste Zwischenstellengatter C₁ enthält eine erste Stufe gemeinsam ein Ausgangssignal Q, d. h. die Umkeh-

20, welche die Eingangssignale Y₁, Y₁ empfängt. Eine rung des Übertragssignals C₁.

Zu beachten ist, daß das Ausgangssignal C₁ erhalten werden kann, indem man die Ausgänge der beiden Stufen 22 und 24 direkt an den Verbindungspunkt 25 anschaltet. Diese direkte Zusammenschaltung ist deshalb erlaubt, weil, wenn eines der Gatter 22 oder 24 einen Null-Ausgang erzeugt, der Verbindungspunkt 25 den Null-Pegel annimmt und wenn beide Gatter 22 und 24 einen Eins-Ausgang erzeugen, der Verbindungspunkt 25 den Eins-Pegel annimmt. Diese direkte Anschaltung ergibt eine wirtschaftlichere und einfachere Anordnung, da keine logische Schaltung benötigt wird, um den »Und«-Vorgang, der durch das die beiden Ausdrücke der Gleichung (3) verbindende Punktzeichen gefordert wird, zu erfüllen. In bestimmten Systemen kann es jedoch erwünscht sein, den einen oder den anderen Ausdruck der Gleichung (3) für anderweitige, hier nicht interessierende logische Operationen zur Verfügung zu haben. In einem solchen Falle nimmt man das Ausgangssignal C₁ über zwei getrennte Leitungen statt über die Einzelleitung ab.

Das Zwischenstellengatter C₂ enthält drei logische Stufen 30, 32 und 34. Die erste Stufe 30 empfängt an ihren Eingängen die Rechengrößen oder Operanden X₂, Y₂ und liefert ein Ausgangssignal an die zweite Stufe 32. Die zweite Stufe 32 empfängt ferner das Nicht-Übertrag-Signal C^₁ Die _dritte Stufe 34 empfängt die Komplemente Y₂ und y₂ der Operanden. Die Ausgänge der zweiten und dritten Stufe 32 und 24 liefern zusammen das Ubertragssignal C₂. Das zweite Zwischenstellengatter C₂ erfüllt die nachstehende Gleichung (5), in der η gleich 2 ist;

C_n = Cn-! · [Xn + Yn) + [Xn · Yn) ■ (5)

Man kann zeigen, daß die Gleichung (5) sich reduzieren läßt auf:

C_n = Cn-x (X_n + Yn) + (Xn · Yn), (6)

die das Übertragssignal von einem Binäraddierer mit zwei Operandeneingängen X_n, Y_n und einem Über- 4<> tragseingang C_n-₁ definiert. Zu beachten ist, daß die beiden C₂ bildenden Ausgänge ebenso wie im Falle des Übertragssignals Q direkt an einem Verbindungspunkt vereinigt werden können. Diese direkte Vereinigung ist deshalb erlaubt, weil C₂ für die Erzeugung eines Eins-Ausganges nur dann benötigt wird, wenn beide Gatter 32 und 34 einen Eins-Ausgang liefern.

Das dritte Zwischenstellengatter C₃ entspricht dem Zwischenstellengatter C₁ mit Ausnahme der Tatsache, daß die zweite logische Stufe 42 drei Eingänge hat, von denen zwei das Ausgangssignal des Zwischenstellengatters C₂ und die dritte das Ausgangssignal der ersten logischen Stufe 40 empfangen. Die dreieingängige Stufe 42 des Zwischenstellengatters C₃ führt die »Oder«- Funktion durch, die durch das Pluszeichen zwischen den beiden Ausdrücken der Gleichung (6) verlangt wird, um das Übertragssignal C₂ zu erhalten. Zur gleichen Zeit vereinigt die zweite Stufe 42 die Ausgänge der ersten Stufe 40, um den zweiten Ausdruck der Gleichung (3), wobei η nunmehr gleich 3 ist, zu erhalten. Man sieht somit, daß die ungeradzahligen Zwischenstellengatter die Übertragsgleichung (3) und die geradzahligen Zwischenstellengatter die Gleichung (6) erfüllen.

Im Betrieb der Einrichtung sind die Signale X_x bis X_n und Y₁ bis Y_n, welche die beiden Operanden X und Y darstellen, bereits anwesend. Das Signal C₀ kann in Form eines Operationssignals sein, das während einer Binäraddition normalerweise einen die Binärziffer »1« darstellenden niedrigen Pegel und während einer Binärsubtraktion normalerweise einen die Binärziffer »0« darstellenden hohen Pegel hat. Zu beachten ist, daß bei jedem Zwischenstellengatter das Übertragseingangssignal lediglich eine logische Stufe zu durchlaufen braucht, ehe es dem nächstfolgenden Zwischenstellengatter zugeleitet wird. Demnach braucht im »schlechtesten Falle« das Übertragssignal lediglich (n — 1) Gatterstufen zu durchlaufen. Ferner sind, ebenfalls im schlechtesten Falle, die durch Signale ^R₁ bis R_n verkörperten Addierwerkausgänge nach einer Zeitspanne verfügbar, die den Eigenverzögerungen von (κ — 1) Gatterstufen plus der zusätzlichen Zeit, die für die Bildung der Endsumme R_n in der Summenstufe S_n benötigt wird, entspricht.

Claims (4)

Patentansprüche:

1. Übertragsschaltung für ein Schnelladdierwerk mit η getrennten Summenstufen zur jeweiligen Vereinigung zweier Operandenziffern gleichen Stellenwertes mit einer Übertragsziffer nächstniederen Stellenwertes unter Erzeugung eines Summensignals, wobei n — l Übertragsbildungskreise in Richtung vom niedrigsten zum höchsten Stellenwert hintereinander geschaltet sind, derart, daß sie jeweils ein empfangenes Übertragssignal zum Übertragsbildungskreis sowie zur Summenstufe nächsthöheren Stellenwertes übertragen oder entsprechend den empfangenen Operandensignalen ein neues Übertragssignal erzeugen, und wobei in der Kette von Übertragsbildungskreisen alternierend die einen Kreise ein die Anwesenheit eines Übertragssignals verkörperndes Signal einer gegebenen Polarität (Übertragssignal) und die anderen Kreise ein die Umkehrung eines Übertragssignals verkörperndes anderes Signal (Nichtübertragssignal) erzeugen und wobei ferner jeder Kreis der Kette aus drei logischen Stufen mit jeweils einem die NOR-Funktion erfüllenden logischen Element aufgebaut ist, dadurch gekennzeichnet, daß das erste logische Element (20,40) in den zweitgenannten (z. B. ungeradzahligen C₁, C₃ usw.) der alternierenden Kreise und das zweite logische Element (34) in den erstgenannten (z. B. geradzahligen C₂, C₄) der alternierenden Kreise in jedem Kreis eine erste Einrichtung aufweisen, die ein binäres AUS-Steuersignal erzeugt, wenn eines oder beide Operandensignale EIN sind; daß in den zweitgenannten (ungeradzahligen C₁, C₃) der alternierenden Kreise das zweite logische Element (24, 44) und in den erstgenannten der alternierenden Kreise das erste logische Element (30) eine zweite Einrichtung in jedem Kreis aufweisen, die ein binäres EIN-Steuersignal erzeugt, wenn beide Operandensignale EIN sind; daß das NOR-EIement im dritten logischen Element (32; 22, 42) der erstgenannten und der zweitgenannten Kreise mit seinem Eingang an den Ausgang des entsprechenden NOR-Elementes des vorausgehenden Kreises und mit seinem Ausgang an den Eingang des entsprechenden NOR-Elementes des nächstfolgenden Kreises angeschlossen ist; daß das von der ersten Einrichtung in den zweitgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-Elementes des dritten logischen Elements des gleichen

Kreises (die Ausgänge der Elemente 20, 40 jedes zweiten Kreises dem NOR-Element 22, 42 des gleichen Kreises) zugeleitet wird; daß das von der zweiten Einrichtung in den erstgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-EIementes des dritten logischen Elementes des nächstfolgenden Kreises (der Ausgang des Elementes 34 in den geradzahligen Kreisen C₂, C₄ dem NOR-Element 42 des nächstfolgenden Kreises) zugeleitet wird; daß das von der ersten Einrichtung in den zweitgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-Elementes des dritten logischen Elementes des nächstfolgenden Kreises (der Ausgang des Elementes 24 in den ungeradzahligen Kreisen dem NOR-Element 32 des nächstfolgenden Kreises) zugeleitet wird; und daß das von der zweiten Einrichtung in den erstgenannten Kreisen erzeugte Binärsignal dem Eingang des NOR-Elementes des dritten logischen Elements des gleichen Kreises (der Ausgang des Elements 30 der geradzahligen Kreise dem NOR-Element 32 des gleichen Kreises) zugeleitet wird, wobei die Anordnung so getroffen ist, daß die beiden dem NOR-Element des dritten logischen Elements in jedem Kreis zugeleiteten Signale Übertragseingangssignale bilden, wobei ein Ubertragseingang in jedem zweiten Kreis dann erzeugt wird, wenn beide Eingangssignale AUS sind, während ein Übertragseingang in den restlichen Kreisen dann erzeugt wird, wenn eines der Eingangssignale EIN ist.

2. Übertragsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß von den alternierenden Übertragsbildungskreisen die erstgenannten den logischen Ausdruck

C(A + B) + (A -B)
und die zweitgenannten den logischen Ausdruck

C(A +B) + (A -B)

erfüllen, wobei A und B die Operandensignale und C das Übertragseingangssignal des betreffenden Kreises bedeuten.

3. Übertragsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in den einzelnen Übertragsbildungskreisen die Ausgänge des zweiten und des dritten logischen Elementes (24,22; 34,32; 44,42) jeweils zusammengeschaltet sind.

4. Übertragsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in den einzelnen Übertragsbildungskreisen jeweils ein zusätzlicher Ausgang mit einer Inverterstufe (28, 36) zum Gewinnen des Komplementes des jeweiligen NichtÜbertrags- bzw. Übertragsausgangssignals vorgesehen ist.

In Betracht gezogene Druckschriften:

»Arithmetic Operations in Digital Computers«, D. van Nostrand Comp., Inc., New York, 1955, S. 93 bis 95;

»Proc. J. E. E.«, 1960, S. 573 bis 584;

»IRE-Transactions on Electronic Computers«, Juni 1960, S. 216;

»Instruments & Control Systems«, Mai 1961, S. 864, 865.

Hierzu 1 Blatt Zeichnungen

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