DE1948387A1 - Arithmetische und logische Einheit - Google Patents

Description

IBM Deutschland Internationale Büro-Maschinen Gesellschaft mbH

Böblingen, 1. August 1969 km-rz

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: Docket YO 967 133

Arithmetische und logische Einheit

Die Erfindung bezieht sich auf eine arithmetische und logische Einheit zur Behandlung von Datensignalen.

Es sind bereits arithmetische und logische Einheiten bekannt, die eine Anzahl Binärstellen oder Stufen aufweisen, von denen jede zur Verknüpfung zweier einstelliger Binärsignale dient (z.B. deutsche Auslegeschrift 1 237 363). Die Stufen sind wahlweise auf die Durchführung arithmetischer Operationen, wie Addition, oder logische Operationen, wie UND, ODER einstellbar. Diese Einstellung erfolgt über Steuerleitungen, die allen Stufen der Einheit gemeinsam sind. Die Einheit kann somit nur entweder arithmetische oder logische Operationen ausführen. Sollen mit einem Satz binärer Ziffern mehrere arithmetische und logische Operationen durchgeführt werden, so ist nach jeder Teiloperation eine Rückführung

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des Zwischenresultates auf die Eingangsregister der Einheit und eine Neueinstellung der Signale notwendig.

Es ist in der Datenverarbeitung häufig notwendig, daß eine bestimmte Signalgruppe zu einer anderen Signalgruppe in eine logische Beziehung gesetzt werden muss, um eine Aussage über das Verhältnis dieser beiden Signalgruppen zu gewinnen. Beispielsweise kommt es in der Zeichenerkennungstechnik vor, daß ein Abtastsignalvektor mit einem Mustersignalvektor verglichen werden muss und ein Maß über den Grad der vorliegenden Übereinstimmung (Zahl der übereinstimmenden Bits) gewonnen werden soll. Die Aufgabe kann auch darin bestehen, eine Anzeige zu erhalten, daß bestimmte Mustersignal-Untergruppen im Abtastsignalvektor enthalten sind. Da bei den bekannten arithmetischen und logischen Einheiten alle Stufen einheitlich eingestellt werden, sind zur Ausführung derartiger Operationen zusätzliche Maskierungsschaltungen notwendig. Außerdem müssen die Signale mit Hilfe von zeitaufwendigen Übertragungsoperationen wiederholt durch die arithmetische und logische Einheit hindurchgeführt werden, um die gewünschte Aussage zu erhalten*

Ziel der vorliegenden Erfindung ist es, eine arithmetische und logische Einheit anzugeben, die diese Nachteile weitgehend vermeidet und eine hohe Flexibilität beiia Zusammenstellen von Art und Anzahl der auszuführenden Operationen sowohl hinsichtlich , ,_t der verschiedenen Operandenstellen als auch der aufeinanderfolgenden Verknüpfungsphasen gestattet* Gemäß der Erfindung wird Docket YO 967 133 0 0 9 8 27 /16 9 6

dies dadurch erreicht* daß eine Matrix logischer Zellen vorgesehen ist, von denen jede zur wahlweisen Ausführung arithmetischer und logischer Operationen und zum Datendurchlaß bzw, zur Datenübertragung zu einer der nachgeschalteten logischen Zellen eingerichtet ist, daß der Matrix Operanden über Zeilen- bzw. Spalten-Eingangsleitungen zugeführt werden, die jeweils mit der Randspalte bzw, -Zeile und/oder mit allen logischen Zellen der jeweiligen Zeile bzw, Spalte verbunden sind, daß jede logische Zelle einen Zeilen-Datenausgang und einen Spalten*Datenausgang aufweist, die jeweils in Zeilen- bzw. Spaltenrichtung mit einem Eingang der benachbarten logischen Zelle verbunden sind oder die Matrixausgänge bilden und daß Steuersignalleitungen der logischen Zellen an selektiv einstellbare Steuersignalspeicherzellen angeschlossen sind, deren Inhalt zur Operationssteuerung der zugeordneten Zelle dient.

Aufgrund der Ausbildung der arithmetischen und logischen Einheit als eine Matrix logischer Zellen, die durch diesen zugeordnete selektiv einstellbare Steuersignalspeicherzellen steuerbar sind, können mit Hilfe der erfindungsgemäßen Anordnung vielfältige arithmetische, logische oder kombinierte arithmetische und logische Operationen ausgeführt werden. Da die Resultate einer Zelle oder Zellengruppe direkt der in Datenflußrichtung folgenden Zelle oder Zellengruppe zugeführt werden, sind auch mehrphasige Verknüpfungsoperationen mit einer einzigen Steuersignaleinstelloperation durchführbar. So kann beispielsweise bei einer Zeichenerkennung der oben genannten Art sowohl eine Feststellung bestimmter Mustersignal-Untergruppen als auch die Ableitung einer den Grad der

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Übereinstimmung angebenden Anzeige in einem einzigen Signaldurchlauf vorgenommen werden. Die erfindungsgemäße Anordnung eignet sich auch vorteilhaft zur Bestimmung der Hamming-Abstände zwischen zwei binären Bitgruppen.

Verschiedene vorteilhafte Ausgestaltungen der Erfindung sind aus den Ansprüchen ersichtlich* Nachfolgend ist ein Ausführungsbeispiel der Erfindung anhand von Zeichnungen dargestellt,. Es zeigen;

Fig. 1 ein Blockschaltbild einer arithmetischen und logisehen Einheit gemäß der Erfindung,

Fig. 2 die Zusammengehörigkeit der Fign. 2A und ZB,

Fign. 2A + 2B ein detailliertes Blockschaltbild einer logischen Zelle, wie sie in der Anordnung von Fig. 1 Verwendung finde tv,

Fig. 3 eine schematische Darstellung einer logischen Zelle von Fig. ί zur Erläuterung der Durchlaß-Operation,

Fig. 4 eine schematische Darstellung der Zelle von Fig. 1 zur Erläuterung einer Übertragen-Operation,

Fig. 5 eine vereinfachte Darstellung einer Funktionseinheit, die durch eine logische Zelle und die zugehörigen Steuer*·

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Signalspeicherzellen gebildet wird und die in der Anordnung von Fig. 1 verwendet wird,

Fig. 6 eine Funktionstabelle zur Erläuterung der Arbeitsweise der Funktionseinheit von Fig. 5,

Fig. 7 eine vereinfachte Darstellung der Matrix von Fig. 1 zur Erläuterung der Arbeitsweise der erfindungsgemäßen Anordnung als logische Verknüpfungseinheit,

Fign. 8A + 8B vereinfachte Darstellungen der Anordnung von Fig. 1 zur Erläuterung der Arbeitsweise der erfindungsgemäßen Anordnung bei der Ausführung kombinierter arithmetischer und logischer Operationen,

Fig. 9 ein Blockschaltbild mehrerer miteinander gekoppelter Matrizen der in Fig. 1 dargestellten Art und

Fig. 10 eine aus einer Serienschaltung mehrerer Matrizen der in Fig. 1 dargestellten Art bestehende arithmetische und logische Einheit gemäß der Erfindung.

Die in Fig. 1 dargestellte arithmetische und logische Einheit besteht aus einer Matrix von logischen Zellen, von denen jede unter anderem mit einer zweistelligen Bezugsnummer bezeichnet sind. Die erste Ziffer dieser Bezugsnummer bezeichnet die Zeile, welcher die betreffende Zelle angehört, und die zweite Ziffer bezeichnet

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die Kolonne, welcher die Zelle angehört. Dementsprechend sind die Zellen der obersten Zeile mit den Nummern 10 bis 1N bezeichnet, und die Zellen der äußersten linken Seilte tragen die Nummerierungen 10 bis MO. Die Matrix enthält somit M . N Zellen.

Jeder Spalte der Matrix sind zwei Speicherzellen U und V zugeordnet, welche zur Steuerung der von der zugeordneten Spalte auszuführenden Operationen dienen. Wie aus Fig. 1 ersichtlich ist, sind die V-Speicherzellen mit V₀₀ bis V_QN und die U-Speicherzellen mit U_Q0 bis U_Q bezeichnet. Die Ausgänge der V- und U-Speichersteilen sind mit jeder der logischen Zellen der zugeordneten Spalte verbunden.

Des weiteren weist die Matrix für jede logische Zelle zwei Steuerschaltungen X und Y auf, Z.B. sind den Zellen 10 bis 1N der obersten Zeile der Matrix die X-Speichersteuerschaltungen X₁₀ bis X. und die Y-Speichers teue rs chal tungen Y., bis Y zugeordnet. Dem-'

¹O 1N entsprechend sind in der Reihe M die X- und Y-Schaltungen der

Spalte N mit XMN und YMN bezeichnet.

Jede der logischen Zellen besitzt außer den an die Speicherzellen U und V und an die Steuerschaltungen X. und Y angeschlossenen Eingangsleitungen drei Eingänge A, B und C. Von diesen Eingängen sind die Eingänge A und B den Matrixzeilen und die Eingänge C den Matrixspalten zugeordnet. Die Eingänge A führen zu allen logischen Zellen einer Matrixzeile, während die Eingänge B jeweils nur an die logische Zelle der ersten Spalte angeschlossen Docket YO 967 133 009827/1695

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sind. Die Eingänge A und B sind entsprechend der Zeilennumerierung bezeichnet mit Α., B ,A-, B₂ bis A.,, B^. Die C-Eingänge sind entsprechend der Spaltennumerierung bezeichnet mit Cq, C bis C , Jede dieser Eingangs leitungen ist in der betraffenden Spalte nur mit der logiseben Zelle der obersten Zeile der Matrix verbunden.

Jede der logischen Zellen besitzt ferner eine horizontale und eine vertikale Ausgangs leitung* Die horizontalen Ausgänge sind mit D und die vertikalen Aus-gänge mit E ,bezeichnet» Wie die Fig* 1 erkennen läßt, ersetzen die D-Ausgangsleitungen die B-Eingangsleitungen in den logischen Zellen der Spalten 1 - K. Ebenso treten die E"Ausgangsleitungen anstelle der OEingangsleitungen der logischen Zellen in den Spalten 2 - N, Die D-Ausgangs leitungen der logischen Zellen der Spalte N sind mit D₁ bis D. bezeichnet. Die Ε-Ausgangsleitungen der logischen. Zellen in der Zeile M sind mit E₀ bis E bezeichnet. Jede Speicherstufe V weist einen Eingang S auf» Die S-Eingänge sind entsprechend der Spaltennumerierung S_Q * bis S^ bezeichnet. Sofern die U-, V-, X- und T-Stufen einer jeden Matrixspalte zu einem Schieberegister zusammengefaßt sind, stellen die S-Eingänge die Sehieberegistereingänge dar; auf ihnen treten beispielsweise Schiebeimpulse auf* Die Ausgänge der V-Stufen sind mit den Eingängen der U-Stufen verbunden, an die wiederum ebenfalls in Serie die X- und Y-Stufen der betreffenden Spalte angeschlossen sind.

Wie in einem späteren Abschnitt noch erklärt werden wird, weisen die X- und Y-Stufen je eine Speicherzelle auf, die in Verbindung Docket YO 967 133 0 09827/169 B

mit den Stufen U und V die Ausgänge D und E der logischen Zellen als Funktionen der Zelleneingänge A, B und C definieren. Die Ausgangsleitungen D und E einer jeden logischen Zelle führen in der oben erläuterten Weise zu den Eingangsleitungen der benachbarten Zelle oder, sofern der Rand der Matrix erreicht ist, zu nachgeschalteten Einheiten.

Jede Spalte kann durch die mit ihr verbundene Speicherstufe U zur Ausführung einer arithmetischen oder logischen Operation ausgewählt werden. Außerdem kann jede Spalte durch die mit ihr verbundene Speicherstufe V zur Ausführung einer UND- oder ODER-Funktion ausgewählt werden, wenn die zugeordnete Speicherstufe U zur Auswahl einer logischen Operation für die betreffende Spalte benutzt wird. Die Speicherstufen V dienen auch als binäre Dateneingänge zu der angeschlossenen Spalte, wenn die der gleichen Spalte zugeordnete Speicherstufe U diese Spalte zur Ausführung einer arithmetischen Operation ausgewählt hat. Die Speichersteuerschaltungen X und Y werden als separate Steuerschaltungen für jede einzelne Zelle verwendet. Dabei dient die Speichersteuerschaltung X zur Steuerung einer "Beachten/Nicht Beachten"-Funktion und die Speichersteuerschaltung Y zur Steuerung einer ^uEcht/Komplement"-Funktion. Die X- und Y-Schaltungen werden in Kombination in der folgenden Weise benutzt:

Wenn die X-Schaltung eine "Beachten"-Steuerung ausführt (Bedingung X) kann die Y-Schaltung den echten Eingang B (Bedingung YB) oder den komplementären Eingang von B (Bedingung YB) auswählen.

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Wenn die Schaltung X zur Steuerung einer "Nicht Beachten"-Funktion dient (Bedingung X), wählt die Schaltung Y eine von zwei Umgehungsleitungen aus, die nachfolgend als "Durchlaß"- und "Übertragung"-Funktionen der Eingänge B und C bezeichnet sind (Bedingungen YC, YB, YB und YC).

Der Aufbau einer jeden der logischen Zellen 1O-MN gestattet die Bildung von AusgangsSignalen auf den Aus gangsleitungen D und £ entsprechend der folgenden logischen Verknüpfungen: D = X (YC+YB) +x[UA+UC(YB+YB)]

ε - x(YB+Yc) +x (Qw+üc+uc) (yb+ybÜ +[uc(yb+yb)]+[Ovc]j

In den Fign. 2A und 2B ist ein Ausführungsbeispiel einer logischen Zelle, wie sie als Zelle 10-MN in der Anordnung von Fig. 1 verwendbar ist, dargestellt. Aus diesen Fign. ist zu ersehen, daß die V-, U-, X- und Y-Stufen außerhalb der eigentlichen Zellenstruktur liegen und auch von außen entsprechend einem vorgegebenen Programm eingestellt werden. Diese Stufen sind in der Ausfuhrungsform von Fig. 2A und 2B als bistabile Schaltungen, wie beispielsweise Flipflops, ausgebildet. Eine Art und Weise, wie diese bistabilen Schaltungen geladen werden können, wurde anhand der Fig.1 bereits angedeutet. Diese Methode besteht darin, daß die Stufen U, V, X und Y als Stellen eines Schieberegisters benutzt werden, das spaltenweise über eine Eingangsleitung S, die zugleich die Funktion eines Schiebesteuereinganges hat, geladen werden. Die Anzahl der Spalten, die in dieser Form parallel geladen werden, hängen von der Wortgröße des Speichers oder der Verarbeitungseinheit ab, die zum La-

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den benutzt wird. Eine solche Methode geht von der Annahme aus, daß das Verarbeitungsprogramm im Vergleich zu der Zahl seiner Durchläufe nicht häufig geändert wird· Wenn dagegen häufigere Programmänderungen notwendig sind, ist es zweckmäßiger, daß jede logische Zelle Zwischenspeiäßr-Schieberegisterstufen aufweist, wobei die gesamte Matrix einschließlich der Zwischenspeicherstufen mit Daten von einer externen Einrichtung geladen werden können. Die Anordnung kann auch so getroffen sein, daß durch ein Schiebesignal ein anderes Programm von einem Zwischenspeicher geladen werden kann, indem alle Speicherstufen ihren Speicherzustand gleichzeitig ändern. Die Matrix der verschiedenen Speicherstufen kann auch als ein adressierbarer Speicher organisiert sein, wodurch eine hohe Flexibilität in der Ansteuerung erhalten wifd.

Ein anderes Verfahren der Programmspeicherung und Eingabe kann darin bestehen, daß jede Speicherstufe U, V, X und Y über eine lichtempfindliche Diode oder einen lichtempfindlichen Transistor gesteuert wird, wobei die Matrix eine derartige Packungsdichte aufweist, daß über eine konstante Lichtquelle und veränderbare Masken das benötigte Programm eingegeben werden kann.

Innerhalb der gebrochenen Linie in den Fign. 2A und 2B ist der Schaltungsaufbau der logischen Zelle dargestellt. Eine UND-Schaltung 9 erzeugt ein Ausgangssignal UV, und eine UND-Schaltung 12 erzeugt ein Ausgangssignal UC. Ein Inverter 14 liefert das Signal C, während eine UND-Schaltung 16 aus diesem Signal und dem Signal U das logische Produkt UC erzeugt· Eine an die Ausgänge Docket YO 967 133 0 0 9027/1 69S

der UND-Schaltungen 9, 12 und 16 angeschlossene ODER-Schaltung liefert ein Ausgangssignal, das den Ausdruck (UV+ÜC+UC) darstellt. Eine UND-Schaltung 18 liefert ein Ausgangssignal UC, und eine UND-Schaltung 20 ein Ausgangssignal YB, Ein Inverter 22 erhält das Eingangssignal B zugeführt und erzeugt das Signal B. Eine an den Ausgang des Inverters 22 angeschlossene UND-Schaltung 24 liefert das Ausgangssignal YB. Die Ausgänge der UND-Schaltungen 19 und 24 sind mit einer ODER-Schaltung 26 verbunden, deren Ausgangssignal den Ausdruck (YB+YB) darstellt, der gemeinsam mit dem Ausgangssignal von der UND-Schaltung 18 einer weiteren UND-Schaltung 28 zugeführt wird, deren Ausgangssignal den Ausdruck -UC(YB+YB) darstellt. Eine UND-Schaltung 32 (Eig. 2B) verknüpft die Signale UCV und liefert ein Ausgangssignal zu einer ODER-Schaltung 40, die über weitere Eingangsleitungen die Ausgangssignale der UND-Schaltung 28 und der UND-Schaltung 30 zugeführt erhält. Eine UND-Schaltung 35 (Fig. 2B) erzeugt das Ausgangssignal YB, und eine ihr nachgeschaltete ODER-Schaltung 36 liefert ein Ausgangssignal, das den Ausdruck (YB+YC) darstellt. Der Ausgang dieser ODER-Schaltung führt zu einer UND-Schaltung 38, an deren Ausgang ein den Ausdruck X(YB+YC) darstellendes Signal erscheint. Eine UND-Schaltung 37 bildet ein Ausgangssignal YB, das einer ODER-Schaltung 39 zugeführt wird, die ein Ausgangssignal YB+YB bildet. Der Ausgang der ODER-Schaltung 39 steht mit einem der Eingänge der UND-Schaltung 30 in Verbindung an deren Ausgang ein Signal erscheint, das den Ausdruck (Gv+ÜC+UC) (ΥΒ+ΫΒ) darstellt. Dieses Signal wird in der beschriebenen Weise der ODER-Schaltung 40 zugeführt. Das von dieser gelieferte Ausgangssignal stellt

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den Ausdruck (UV+tJc+UC) (YB+YB)+UC(YB+YB)+UVC dar, der nach einer UND-Verknüpfung mit dem Signal X in der UND-Schaltung 42 auf der Ausgangsleitung einer ODER-Schaltung 44 das zu bildende Ausgangssignäl E ergibt.

Eine UND-Schaltung. 46 (Fig. 2B) liefert ein Ausgangssignal YC, und eine UND-Schaltung 48 ein Ausgangssignal UA. Das Ausgangssignal der UND-Schaltung 46 wird zusammen mit dem Ausgangssignal der UND-Schaltung 19 einer ODER-Schaltung SO zugeführt, an deren Ausgang der Ausdruck (YB+YC) erscheint, der einem Eingang der UND-Schaltung 52 zugeführt wird, wo er mit dem Signal X zum Ausdruck X(YC+YB) verknüpft wird. Eine UND-Schaltung 54 empfängt das Signal (YB+YB) von der ODER-Schaltung 39 und das Signal UC von der UND-Schaltung 18 und bildet den Ausdruck UC(YB+YB), welcher der ODER-Schaltung 56 zugeführt wird, die auf einem zweiten Eingang das Aus gangs signal von der UND-Schaltung 48 empfängt und an deren Ausgang der Ausdruck UA+UC(YB+YB) erscheint. Dieses Signal wird mit dem Signal X in einer UND-Schaltung 58 zum Ausdruck X[uA+UC(YB+YB)] verknüpft. Schließlich erzeugt eine ODER-Schaltung 60, deren Eingänge mit der UND-Schaltung 52 und der,UND-Schaltung 58 verbunden sind das Zellenausgangssignal D.

Anhand der Fig. 3-und.4 ist die Operation der Zelle für die Be- -■-. ■ dingung Y, d.h. die "Durchlaß"-Bedingung und für die Bedingung Y, d.h. die "Übertragen"-Bedingung dargestellt, wenn die Stufe X am Eingang der Zelle ihren "Nicht Beachten"-Zustand einnimmt, d.h. ein Ausgangssignal X erzeugt. Es ist ersichtlich, daß bei Vor-Docket YO 967 133 0 09827/1695

liegen der "Durchlaß"-Bedingung (Fig. 3) das Eingangssignal B unverändert auf der Ausgangsleitung D und das Eingangssignal C unverändert auf der Ausgangsleitung E erscheint. In der "Oberr tragen"-Bedingung (Fig. 4) wird das Eingangssignal C unverändert zur Ausgangsleitung D übertragen und das Eingangssignal B unverändert zur Aus gangs leitung E übertragen. Die ^flDurchlaß"-Operationen werden durch die Signalkombinationen XYB bzw. XYC bewirkt. Die "ÜbertTagen"-Oper"ationen werden durch die Signalkombinationen XYC bzw. XYB bewirkt. In Figur 5 ist die logische Zelle von Fig. 2A und 2B zusammen mit den Steuerspeicherstufen U, V, X und Y als eine geschlossene Funktionseinheit dargestellt, wie sie in einer Matrix derartiger Zellen benützt werden kann. Die Speicherstufen U, V, X und Y steuern die Behandlung der Eingangssignale A, B und C innerhalb der Zelle, um bestimmte Ausgangssignale auf den Ausgangsleitungen D und E zu erzeugen.

Die Fig. 6 zeigt eine Tabelle zur zusammenfassenden Erläuterung der Operationen, die von einer der Zellen 10 bis MN durch die spaltenweisen Steuersignale U und V und die zeilenweisen Steuersignale X und Y mit den Eingangsignalen A, B und C ausgeführt werden· Aus dieser Tabelle ist ersichtlich, daß bei Vorliegen einer binären Eins für das Steuersignal U, d.h. der Bedingung U, eine arithmetische Operation ausgeführt wird. Wenn ein U-Aufrufsignal für eine arithemtische Operation vorliegt und V durch eine binäre Eins dargestellt wird (Bedingung UV), so wird eine binäre Eins zu einer Spalte addiert. Bei V = 0 und U = 1 wird eine binäre Null zu einer Spalte addiert. Wenn U den Binärwert Null

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einnimmt (Bedingung U) und V hat den Binärwert 1, d.h. Vorliegen der Bedingung UV, wird eine UND-Operation in der betreffenden Spalte ausgeführt, und bei Vorliegen der Bedingung UV, d.h. V = O₉ wird eine ODER-Operation in der betreffenden Spalte ausgeführt. In Zeilenrichtung entspricht die X-Bedingung wie bereits erläutert der Ausführung einer "Nicht Beachten"-Operation. Die Bedingung XY stellt den Aufruf für eine "Öbertragen"-Operation und die Bedingung XY den Aufruf für eine ^llDurchlaß"-Operation dar. Wenn sich X im binären Eins-Zustand befindet, d.h. die Bedeutung des Aufrufes einer "Beachten"-Operation hat, stellt die Bedingung XY den Aufruf für die Auswahl des echten Eingangssignales B und die Bedingung XY den Aufruf für das Komplement des Eingangssignals B dar.

Die Fig. 7 zeigt eine Darstellung einer Matrix, in der die logischen Zellen ausschließlich zur Ausführung einer logischen Operation verwendet werden. Die Matrix besteht aus einem Netzwerk von 8 . 8 logischen Zellen der oben erläuterten Art, so daß sich 8 Zeilen und 8 Spalten ergeben. Die Eingänge A. bis A_g stellen die Eingänge der verschiedenen Matrixzeilen dar, wobei angenommen wird, daß die B-Eingänge der ersten Spalte mit den A-Eingängen verbunden sind, weshalb sie nicht gezeigt werden. Die 8 Spalten sind mit 0 bis 7 bezeichnet, und dementsprechend sind die Ausgangsleitungen E mit E bis E- benannt« Die Spalten O, 1, 2 und 4 sind zur Ausführung einer logischen UND-Operation ausgewählt durch entsprechendes Anlegen der Steuersignalbedingung UV. Die Spalten 3, 5, 6 und 7 sind zur Ausführung einer logischen ODER-

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Operation ausgewählt durch entsprechendes Anlegen der Steuerbedingung UV. Die C-Eingangsleitungen derjenigen Spalten, die zur Ausführung einer UND-Operation gesteuert werden, erhalten eine binäre Eins zugeführt, während die zur Ausführung einer ODER-Operation gesteuerten Spalten als OEingangssignal eine binäre Null zugeführt erhalten. In der Matrix von Fig. 7 bedeutet das Symbol T innerhalb der einzelnen Zellen, daß die betreffende Zelle zur Ausführung einer ^MEcht-Beachten^H-Operation aufgerufen ist (Steuersignalbedingung XY). Das Symbol C zeigt an, daß eine "Komplement-Beachten"-Operation von der betreffenden Zelle ausgeführt wird (Steuersignalbedingung XY). Das Symbol R bedeutet, daß eine "Übertragen"-Operation stattfinden soll, wie sie anhand der Fig. 4 erläutert wurde (Steuersignalbedingung XY), und ein Fehlen eines der vorgenannten Buchstaben gibt an,, daß die betreffende Zelle eine "Durchlaß"-Operation ausführt, wie sie anhand der Fig. 3 erläutert wurde (Steuersignalbedingung XY). Eine Betrachtung der Funktionsweise der Matrix von Fig. 7 ergibt, daß das Aus gangssignal auf Leitung E₀ den Ausdruck A . A . A_ß, das Signal auf Leitung

E₁ den Ausdruck A₁ . A, . A_ . Ä_o und das Signal auf Leitung E₀ 1 I ά 5 ο _. t-

den Ausdruck A, . A . A .A darstellen. Die Spalte 3 ist zur 3 4 5 6

Ausführung einer logischen ODER-Operation aufgerufen. Eine "Durchlaß"-Operation (Steuersignalbedingung XY) gestattet den unveränderten Signaldurchlaß durch die Zelle in horizontaler und vertikaler Richtung. Demzufolge werden in Spalte 4 die Signale A^, Ä und A in den Zellen 14, 24 und 34 durch eine UND-Operation verknüpft.

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Das Ergebnis dieser Verknüpfung «wird daraufhin durch die Zelle zu der auf die ODER-Operation eingestellten Zelle 45 in Spalte übertragen. Das Signal A ,das als Einzelsignal am Eingang der auf eine ODER-Operationeingestellten Zelle 23 erscheint, wird durch die Zelle 33 hindurchgelassen und daraufhin durch die Zelle 43 zur Zelle 44 übertragen. Da die Zelle 44 ebenfalls eine Übertragungszelle ist, wird das Eingangssignal A über diese Zelle zum Eingang der auf die UND-Operation eingestellten Zelle 54 übertragen, wo es mit den Eingangssignalen A und A in den Zellen

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54 und 64 durch UND verknüpft wird. Das Resultat dieser UND-Verknüpfung, der AusdruckA-A-A₆ wird über die Zelle 74 zur Zelle übertragen. Das Eingangssignal A-- in Zelle 42 wird durch die Zelle 43 zur Zelle 53 übertragen, von wo es von der Zelle 63 hindurchgelassen zu Zelle 73 gelangt und dort durch eine ÖDER-Operation mit dem Eingangssignal A verknüpft wird. Das Resultat (A +A) dieser Verknüpfung wird daraufhin über die Zelle 83 zur Zelle 84 übertragen, die es zu der auf die logische ODER-Operation eingestellten Zelle 85hindurchläßt. Auf der Ausgangsleitung E₅ dieser Zelle tritt somit ein Signal auf, das den Ausdruck

darstellt.

Aus der vorausgehenden Beschreibung ist ersichtlich, daß in den Spalten 3, 4 und 5 eine mehrstufige logische Verknüpfung unter Verwendung der ''Übertragen"-Bedingung stattfindet.

In Fig. 8A ist eine Matrix dargestellt, die der von Fig. 7 Docket YO 967 ,33 -009827/Ie₉V : ί

gleicht, im Unterschied zu dieser jedoch für die kombinierte Ausführung von logischen und arithmetischen Operationen einstellbar ist und sich erfindungsgemäß auch zur Ausführung von Schwellwert· operationen eignet* Wie aus der Matrix von Pig* 8A ersichtlich ist. sind die Spalten 0, 1, 4 und S zur Ausführung arithmetischer Operationen durch die Steuersignalbedingung U eingestellt. Die Spalten 0, 1 und 5 sind entsprechend der Bedingung V eingestellt, um eine binäre Null zu addieren, und die Spalte 4 ist entsprechend der Bedingung V zur Addition einer binären Eins eingestellt. Die Spalten 2, 6 und 7 sind zur Ausführung einer logischen ODER-Operation entsprechend der Bedingung UV und die Spalte 3 ist zur Ausführung einer logischen UND-Operation entsprechend der Bedingung ÜV eingestellt. Den Spalten der Matrix von Fig. 8 sind verschiedene binäre Signalgewichte zugeordnet. So entspricht die Spalte O der Binärstelle 1. die Spalte 1 der Binärstelle 2 und die Spalte 2 der Binärstelle 4 entsprechend der binären Schreibweise. Es ist jedoch ersichtlich, daß die Spalte 2 nicht zur Ausführung einer arithmetischen Operation, sondern zur Ausführung der logischen ODER-Operation gesteuert wird. Dies geschieht in vorteilhafter Weise deswegen, da mit 7 Α-Eingängen die maximale Zählung in einer Spalte nur 7 sein kann, wodurch nur ein einzelner Obertrag in Spalte 2 auf den Zeileneingängen der Zellen 52, 62, 72 und 82 verfügbar wäre. Durch Steuerung dieser Kolonne zur Ausführung einer logischen Funktion werden dagegen die Reiheneingänge für die Spalte 3 zur Erzeugung einer unabhängigen Funktion verfügbar gemacht, ohne daß in dieser Spalte Überträge von einer vorausgehenden, auf eine arithmetische Operation

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eingestellten Spalte zu behandeln sind.

Die C-Eingänge in den auf eine Addition einer binären Null eingestellten Spalten 0, T und S wurden durch den Binärwert 0 dargestellt, während der Übertrags eingang der auf die Addition einer binären Eins eingestellten Spalte 4 ein binäres Eins-Signal zugeführt erhält. Wie außerdem vorausgehend anhand von Fig. 7 erläutert wurde, wird ein binäres Null-Signal den C-Eingangsleitungen in den Spalten zugeführt, die zur Ausführung einer logischen ODER-Operation eingestellt sind, während auf den C-Eingangsleitungen der zur Ausführung einer logischen UND-Operation eingestellten Spalten eine binäre Eins auftritt.

Zur Erläuterung der Arbeitsweise der Matrix von Fig. 8A wird auf Fig. 8B Bezug genommen. Es sei angenommen, daß alle A-Eingänge binäre Einsen führen. In die Zelle 10 läuft daher als C-Eingangssignal eine binäre Null und als A-Eingangssignal eine binäre Eins ein, wodurch diese Zelle eine binäre Eins zur Zelle 20 liefert, ohne daß ein Übertrag zur Zelle 11 geleitet wird. Der binäre Eins-Eingang von Leitung A, und der binäre Eins-Eingang von Zelle 1.0 werden in der Zelle 20 addiert. Die Summe Null dieser Addition gelangt zur Zelle 30, während ein Übertrag der Zelle 21 zugeführt wird. In der Zelle 30 wird aus der binären Null von Zelle 20 und der binären Eins vom Eingang A_ als Resultat der auszuführenden Addition eine binäre Eins erzeugt, die zur Zelle 40 übertragen wirid, und von dieser hindurchgelassen zu einem Eingang der Zelle SO gelangt. Die binäre Eins vom Ein-

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gang A wird in-der Zelle SQ zu der Eins-Summe von Zelle 30 addiert. Die dabei entstehende Null-Summe gelangt zur Zelle 60, und außerdem wird ein Übertrag an Zelle 51 abgegeben. In Zelle 60 wird durch Addition der binären Eins vom Eingang A und der

binären Null vom Ausgang der Zelle 50 wiederum eine binäre Eins erzeugt, die zu einem Eingang der Zelle 70 geleitet wird. Die Zelle 70 erzeugt als Folge der binären Eins vom Eingang, A_ und der binären Eins von Zelle 60 einen Übertrag zu Zelle 7T und ein Null-Ausgangssignal zu Zelle 80. In Zelle 80 wird durch Addition . der binären Eins vom Eingang A und des Null-Ausgangssignals von

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Zelle 70 ein binäres Eins-Ausgangssignal auf der Ausgangsleitung I erzeugt.

In Spalte 1 wird das Null-Eingangssignal vom Eingang C und die binäre Null von Zelle 10 addiert, und die dabei entstehende Summe Null gelangt zu Zelle 21, wo sie zum Übertrag von Zelle addiert wird. Das entstehende Eins-Ausgangssignal von Zelle 21 gelangt zu Zelle 31. Diese Zelle erzeugt daraufhin ein binäres Eins-Ausgangssignal, da von Zelle 30 nur eine Null vorliegt. Das Ausgangssignal von Zelle 31 gelangt zur Zelle 41 und wird von dieser zu Zelle 51 hindurchgelassen. In Zelle 51 werden der binäre Übertrag von Zelle 50 und die binäre Eins vom Ausgang der Zelle 31 addiert, so daß ein Übertrag zur Zelle 52 und eine binäre Null zur Zelle 61 geleitet werden. In Zelle 61 werden das Null-Ausgangssignal von Zelle 51 und das Null-Übertragssignal von Zelle 60 addiert; das sich ergebende Null-Resultatsignal wird der Zelle 71 zugeführt. Die Zelle 71 addiert den Übertrag von Zelle 70 und das Null-Ausgangssignal von Zelle 61 und liefert eine binäre Eins zur Zelle 81, die aufgrund des Fehlens eines Docket YO 967 133 009827/1695

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Übertrages von Zelle 80 unverändert zum Ausgang E 'der"Matrix weitergeleitet wird.

In Spalte 2 der Matrix erscheinen binäre Nullen auf den B-Eingängen der Zellen 12, 22, 32, 62, 72 und 82, während die Zelle 52 eine binäre Eins auf ihrem B-Eingang empfängt. Da die Spalte zur Ausführung einer ODER-Operati on gesteuert wird, erscheint auf der Ausgangsleitung E die binäre Eins von Zelle 52. Hieraus ist ersichtlich, warum die Spalte 2 für die Ausführung einer ODER-Operation bestimmt worden ist. Da aufgrund der gewählten Einstellungen die maximale Summe nicht größer als 7 sein kann, so daß nur ein einzelner Übertrag am Eingang der Zellen von Spalte 2 erscheinen kann, wird durch Auswahl dieser Spalte zur Ausführung einer logischen Operation sichergestellt, daß die Zelleneingänge A₁ bis A von Spalte 3 zur Erzeugung einer Funktion zur . ■ ■ 1 8

Verfügung stehen, die von der in den Spalten O, 1 und 2 gebildeten Binärsumme unabhängig ist. Die Operation der Spalte O, 1 und 2 der Matrix von Fig. 8A kann durch den folgenden Ausdruck beschrieben werden:

= J¹

, E.,(2), E /4) = J¹ (A_H AAAAAA). f ji j» .₂i j £ ^v 1 2 3 5 6 7 8

Anhand der in den Spalten 3 bis 6 der Matrix von Fig. 8A erzeugten Funktion Wird die kombinierte Verwendung einer logischen und arithmetischen Auswahl sowie die Möglichkeit der Auswahl einer Schwellwextverknüpfung veranschaulicht. In Spalte 3, die zur Ausführung einer logischen UND-Operation aufgerufen ist, werden die Eingangssignale A und A durch UND in den Zellen

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13 und 23 verknüpft, und das Resultat der Verknüpfung wird über die Zelle 33 zur Zelle 34 übertragen. Das Eingangssignal A₃ gelangt über die auf die Durchführung einer Übertragungsoperation eingestellte Zelle 33 zur Zelle 43, wo es durch eine UND-Operation mit dem Eingangssignal A verknüpft wird. Das Aus gangssignal

von Zelle 43 gelangt über die auf eine Übertragungsoperation eingestellte Zelle 53 zur Zelle 54. Das Eingangssignal A wird über die Zelle 53 zur Zelle 63 übertragen, wo es mit dem Eingangssignal A₆ durch eine UND-Operation verknüpft wird, deren Resultat durch die auf eine Übertragungsoperation eingestellte Zelle 73 zur Zelle 74 übertragen wird. Das Eingangssignal A₀ erscheint auf dem B-

Eingang der Zelle 84. Wie oben bereits erwähnt, ist es der Zweck dieser Funktion, ein Signal-bei Vorliegen einer bestimmten Schwellwertbedingung, insbesondere des Vorhandenseins dreier Eingangssignale auf 4 Eingängen zu erzeugen. Um diese Schwellwertfunktion zu erfüllen/ wird die Summe der binären Einsen in den Spalten 4 und 5 gebildet, d.h. eine binäre Eins wird zur Spalte addiert und eine binäre Null wird zur Spalte 5 addiert. Aus den Spalten 4, 5 und 6, von denen die Spalten 4 und 5 zur Ausführung arithmetischer Operationen und die Spalte 6 zur Ausführung einer logischen ODER-Operation aufgerufen sind, ist ersichtlich, daß diese Spalten die gleichen Gewichte einnehmen, wie sie sich im Falle der Spalten 0, 1 und 2 ergeben haben, d.h. die Binärstellen 1, 2 und 4. Durch Addition einer binären Eins zum Gesamtbetrag der· Spalten 4 und 5 wird ein Schwellwertsignal am Ausgang der Spalte 6 erzeugt, wenn 3 oder mehr der Spalteneingänge Eins-Signale führen.

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Nachfolgend soll nun die Operation der Spalten 4, 5 und 6 von Fig. 8A erläutert werden. Bei der Addition einer binären Eins in Zelle 34 zu dem von der Zelle 33 gelieferten Ausdruck A₁A wird vom Ausgang der Zelle 34 eine binäre Null durch die Zelle 44 zur Zelle 54 geliefert. In Zelle 54 liegt ein binäres Eins-Eingangssignal in Form des Ausdruckes A A vor, zu dem die von der Zelle 34 einlaufende Null addiert wird. Die Zelle 54 liefert daher ein Eins-Ausgangssignal zur Zelle 74. In dieser Zelle wird das von Zelle 54 empfangene Eins-Signal und das Eins-Signal A A von

5 6

Zelle 73 addiert,,wobei ein Null-Signal an die Zelle 84 und ein Übertrag an die Zelle 75 abgegeben wird. In Zelle 84 wird das Null-Ausgangssignal von Zelle 74 und das Eins-Eingangssignal A durch Addition zu einem Eins-Ausgangssignal auf Leitung E verknüpft. In Spalte 5 wird der binäre Übertrag von Zelle 34 zum C-Eingangssignal 0 addiert, woraufhin die Zelle 35 eine binäre Eins an die Zelle 55 abgibt, sowie ein© binäre Null an die Zelle 36. In der Zelle 55 wird die binäre Eins von Zelle 35 und das Null-Übertragssignal von Zelle 54 addiert und eine binäre Eins durch die Zelle65 an die Zelle 75 abgegeben. Die Zelle 75 addiert die binäre Eins von Zelle 55 und den Übertrag von Zelle

74 und liefert ein binäres Null-Ausgangssignal zur Zelle 85 sowie einen Übertrag zu Zelle 76. Da die Zelle 85 sowohl von Zelle

75 als auch von Leitung A₀ binäre Null-Eingangssignale erhält, erzeugt sie auf Leitung E ein Null-Ausgangssignal.

In Spalte 6 wird die binäre Eins, die dies© Zelle als Resultat der arithmetischen Operationen in den Spalten 4 und 5 empfangen

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hat, über die Zelle 86 zur Ausgangs leitung E, weitergeleitet. Durch die Addition der konstanten binären Eins zu der Summe der Eingangssignale zu den Spalten 4 und 5 wird somit stets dann ein Schwellwertsignal an den Ausgang der Binärstelle 4 abgegeben, wenn 3 oder mehr der Zelleneingänge Eins-Signale führen. Mit anderen Worten, auf der Ausgangs leitung E, der Spalte 6 erscheint stets dann ein Eins-Signal, wenn 3 oder mehr der Zelleneingänge A die durch die Steuersignale U, V, X und Y in den Zellen der betreffenden Spalte eingestellten Bedingungen erfüllen.

Die Anordnung gemäß der Erfindung kann auch zur Prüfung eines Maßzahlenvektors gegen einen binären oder ternären Bezugsvektor benutzt werden sowie zur Bestimmung der Formation der Nichtübereinstimmung derartiger Vektoren. Bei einer solchen Anwendung wird der Meßwertvektor den Eingängen A der Matrix zugeführt und für jeden Bezugswert wird eine Anzahl von Spalten, die für eine Unterbringung der größten zulässigen Zahl nicht übereinstimmender Binärstellen ausreicht, entsprechend einem vorgegebenen Programm für die Ausführung einer arithmetischen Operation eingestellt. Die "Nicht Beachten"-Bedingungen im Bezugsvektor werden dahingehend eingestellt, daß die betreffenden Reihen auf "Djurchlaß"-Bedingungen eingestellt werden· Die signifikanten Bits (Schwarz-Weiß-Bestimmungsbits) werden durch "Echt/Komplement^M-Bedingungen in der ersten der arithmetischen Spalten eingestellt. Die Zahl der nicht übereinstimmenden Stellen wird am unteren Ende der betreffenden arithmetischen Spalten erhalten*

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Die entsprechend vorliegender Erfindung aufgebaute Matrix kann sowohl in Zeilenrichtung als auch in Spaltenrichtung entsprechend der Darstellung von Fig* 9 erweitertwerden. Jeder Block von Fig. 9 entspricht einer Matrix von der in den Fign. 1, 7 und-BA dargestellten Art. Die V-Eingänge können mit den C-Eingängen verbunden werden, wenn keine externe Steuerschaltung verwendet wird.*

Die Fig. 10 zeigt, wie entsprechend vorliegender Erfindung mehrstufige Matrizen aufgebaut werden können durch Kopplung der Aus·? gänge E der einen Matrix oder einer Gruppe derartiger Matrizen mit den Α-Eingängen einer änderen Matrix oder einer Gruppe anderer Matrizen. Es sei abschließend darauf hingewiesen, daß die regelmäßige und uniforme Struktur der erfindungsgemäßen Matrix gut für eine Ausführung als integrierte Schaltung geeignet ist.

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Claims (18)

PATENTANSPROCHE

1. Arithmetische und logische Einheit, dadurch gekennzeichnet, daß eine Matrix logischer Zellen (10 - MN) vorgesehen ist, von denen jede wahlweise zur Ausführung arithmetischer und logischer Operationen und zum Datendurchlaß bzw. zur Datenübertragung zu einer nachgeschalteteη logischen Zelle eingerichtet ist, daß der Matrix Operanden über Zeilen- bzw. Spalteneingangsleitungen (A, B, C) zugeführt werden, die jeweils mit der Randspalte bzw. -zeile und/oder mit allen logischen Zellen der jeweiligen Zeile bzw. Spalte verbunden sind, daß jede logische Zelle einen Zeilen-Datenausgang (D) und einen Spalten-Datenausgang (E) aufweist, die jeweils in Zeilen- bzw. Spaltenrichtung mit einem Eingang der benachbarten logischen Zelle verbunden sind oder den Matrixausgang bilden, und daß Steuersignalleitungen der logischen Zellen an selektiv einstellbare Steuersignalspeicherzellen (U, V, X, Y) angeschlossen sind, deren Inhalt zur Operationssteuerung der zugeordneten Zellen dient.

2* Arithmetische und logische Einheit nach Anspruch 1, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) mit zwei Gruppen von Steuersignalspeicherzellen (X, Y und U, V) verbunden sind, von denen die eine Gruppe aus den logischen Zellen einzeln zugeordneten Speicherzellen und die andere aus. jeweils mehreren logischen Zellen gemeinsam zügeordne-

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ten Speicherzellen besteht, und daß die logischen Zellen von den Speicherzellen beider Gruppen Steuersignalkomponenten zugeführt erhalten.

3. Arithmetische und logische Einheit nach Anspruch 2, dadurch gekennzeichnet, daß die Steuersignalspeicherzellen (U, V) der anderen Gruppe jeweils mit allen logischen Zellen einer Spalte bzw. Zeile der Matrix verbunden sind*

4. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) wahlweise zum Durchlaß von EingangsSignalen zu einer nachgeschalteten logischen Zelle der gleichen Zeile bzw. Spalte oder zur Übertragung von einem in Zeilenrichtung eingehenden Signal zur logischen Zelle der benachbarten Zeile bzw. zur Übertragung von einem in Spaltenrichtung eingehenden Signal zur logischen Zelle der benachbarten Spalte eingerichtet sind.

5. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) zur wahlweisen Ausführung von ODER-Verknüpfungen, UND-Verknüpfungen und Additionen eingerichtet sind.

6. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) mit zwei Steuersignalspeicherzellen (X, Y) ver-

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bunden sind, von denen die eine die logische Zelle auf eine Verarbeitung oder Übertragung der zugeführten Operandensignale einstellt und die andere eine bestimmte Art der Verarbeitung oder Übertragung steuert.

7. Arithmetische und logische Einheit nach Anspruch 6, dadurch gekennzeichnet» daß die logischen Zellen (IO - MN.) so ausgebildet sind, daß bei Einstellung einer Übertragung durch die eine Steuersignalspeicherzelle (X) die Steuersignale der anderen Steuersignalspeicherzelle (Y) entweder einen einfachen Signaldurchlaß in Zeilen- bzw. Spaltenrichtung oder eine Signalübertragung von einem Zeileneingang zu einem Spaltenausgang bzw. von einem Spalteneingang zu einem Zeilenausgang der logischen Zelle bewirken.

8. Arithmetische und logische Einheit nach Anspruch 6, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) so ausgebildet sind, daß bei Einstellung einer Verarbeitung durch die eine Steuersignalspeicherzelle (X) die Steuersignale der anderen Steuersignalspeicherzelle (Y) entweder eine Verarbeitung der echten Operandeneingangssignale oder des logischen Komplements dieser Signale bewirken.

9. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß Operandeneingangssignale auf Zeilenleitungen (A, B) zugeführt werden und daß die logischen Zellen (10 - MN) einer jeden Spalte mit zwei

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Steuersignalspeicherzellen (U, V) verbunden sind, von denen die eine die logischen Zellen auf die Ausführung logischer oder arithmetischer Operationen einstellt und die andere die Art der in den logischen Zellen auszuführenden Operation steuert.

10. Arithmetische und logische Einheit nach Anspruch 9, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) so ausgebildet sind, daß bei Einstellung einer logischen Operation durch die eine Steuersignalspeicherzelle (U) die Steuersignale der anderen Steuersignalspeicherzelle (V) die Durchführung einer ODER-Operation oder einer UND-Operation bewirken.

11. Arithemtische und logische Einheit nach Anspruch 9, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) so ausgebildet sind, daß bei Einstellung einer arithemtischen Operation durch die eine Steuersignalspeicherzelle (U) die Steuersignale der anderen Steuersignalespeicherzelle (V) unabhängig von den übrigen Operandeneingangssignalen die Addition.einer Null oder einer Eins zu wenigstens einer der logischen Zellen der betreffenden Spalte bewirken.

12. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die logischen Zellen (10 - MN) aus Schaltungen bestehen, die entsprechend den Booleschen Beziehungen

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D = X(YC+YB)+x[ÖA+UC(YB+YB)j

E = X(YB+YC)+X££(ÜV+ÜC+UC) (YB+YB)J+[uC(Yb+YB)J+/wcJ>) oder deren Äquivalent aufgebaut sind, worin A, B, C binäre Operanden-Eingangssignale, U, V, X, Y binäre Zellensteuersignale und D, E binäre Resultatsignale sind.

13. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Steuersignalspeicherzellen (U, V, X, Y) mit einem Speicher einer programmgesteuerten Datenverarbeitungsanlage in Verbindung stehen und von diesen in Abhängigkeit vom jeweiligen Verarbeitungsprogramm gruppenweise mit Steuersignalen geladen werden.

14. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Steuersignalspeicherzellen (U, V, X, Y) einer Spalte bzw. Zeile Teil eines Schieberegisters sind, das vom Programmsteuerwerk einer Datenverarbeitungsanlage die Operationssteuersignale und Schiebesteuersignale zugeführt erhält.

15. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß für bestimmte Anwendungen die Zeilen-Eingangs leitungen (A, B) der Matrix miteinander verbunden· sind.

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16. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß für bestimmte Anwendungen die Spalten-Eingangsleitungen (C) an die Ausgangsleitung einer der Steuersignalspeicherzellen (U, V) angeschlossen sind.

17. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß mehrere Matrizen von logischen Zellen (10 - MN) vorgesehen sind, die in einer oder in beiden Koordinatenrichtungen in Serie geschaltet sind, indem die Ausgangsleitungen (D oder/und E) einer Matrix mit den Eingangs leitungen (A, B oder/und C) von wenigstens einer anderen Matrix verbunden sind.

18. Arithmetische und logische Einheit nach einem der Ansprüche 1 bis 1.7, dadurch gekennzeichnet, daß ein Teil der Operandeneingangsleitungen (A) mit mehreren Matrizen gemeinsam verbunden ist, und daß ein anderer Teil der Eingangsleitungen (B) der nachgeschalteten Matrizen an die Ausgangsleitungen (D) der in der Serienschaltung vorausgehenden Matrizen angeschlossen ist.

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