DE1079358B - Dezimal-Addiervorrichtung - Google Patents

Description

DEUTSCHES

Die vorliegende Erfindung betrifft digitale Addiervorrichtungen, insbesondere nach dem Parallelverfahren arbeitende elektrische Addierschaltungen.

Bei elektronischen Rechenmaschinen ist es sehr erwünscht, Dezimalziffern durch einen vierziffrigen Binärschlüssel darzustellen, da die meisten Maschinenbediener gewohnt sind, nach dem Dezimalsystem zu arbeiten. Weiterhin ist es sehr vorteilhaft, Add'ierschaltungen vorzusehen, welche unmittelbar solche Binärsignale erzeugen können, die die verschlüsselte Dezimalziffer der Summe als Ergebnis der eingegebenen verschlüsselten Dezimalziffern darstellen. Diese Voraussetzung ermöglicht die Addition zweier binärverschlüsselter Dezimalziffern während jeder zugrunde liegenden Taktgeberperiode der Rechenoperation, d. h. mit einer gleich hohen Geschwindigkeit, mit der einfachere Rechenoperationen, wie z. B. Umlaufen, Vergleichen usw., normalerweise durchgeführt werden.

Eine derartige Anordnung einer Addierschaltung erfordert insbesondere ein genügend schnelles Ansprechen der einzelnen binären Stufen, so daß -die zwischenstufigen Überträge schnell von der ersten bis zur letzten Stufe durchlaufen, wodurch das Ausgangssummensignal innerhalb kurzer Zeit eine definierte Form erreicht.

Demgemäß ist es ein Gegenstand der vorliegenden Erfindung, eine Addierschaltung für verschlüsselte Dezimalziffern vorzusehen, die eine Paralleladdition während jeder Taktgeberperiode der Rechenmaschine durchführt.

Bekannt sind Summen- und Übertragssignale liefernde Reihenaddierer mit logischen Schaltungen für verschlüsselte Dezimalziffern.

Ein weiterer Gegenstand dieser Erfindung ist eine Paralleladdiervorrichtung für binärverschlüsselte Dezimalzahlen, die Schaltungen verwendet, welche die binären zwischenstufigen Übertragsziffern so weiterleitet, daß die Einschwingzeit des entstehenden Summensignals auf ein Minimum verkürzt wird.

Ferner ist es Gegenstand dieser Erfindung, eine Addiervorrichtung für verschlüsselte Dezimalziffern vorzusehen, welche den SubtraktionsVorgang, zweier Dezimalzahlen vereinfacht.

Die vorliegende Erfindung enthält eine Paralleladdierschaltung zum Addieren binärer Signale, welche die ankommenden Dezimalziffern darstellen. Die Addiervorrichtung enthält zwei gleichzeitig arbeitende Addierwerke. Einem Addierwerk werden die zwei zu summierenden Dezimalziffern in reiner Binärverschlüsselung zugeführt, während dem zweiten Addierwerk eine Dezimalziffer ebenfalls in reiner Binärverschlüsselung und die andere Dezimalziffer in binärer »Exzeß-os-Verschlüsselung zugeführt wird. Dasjenige Addierwerk, welchem eine der Dezimalziffern in »Ex-Dezimal -Addiervorrichtung

Anmelder:

The National Cash Register Company, Dayton, Ohio (V. St. A.)

Vertreter: Dr. A. Stäppert, Rechtsanwalt,
Düsseldorf, Feldstr. 80

Beanspruchte Priorität:

V. St. v. Amerika vom 2. April 1957

zeß-OÄ-Verschlüsselung zugeführt wird, erzeugt die rein binärverschlüsselte Ausgangssumme jedesmal dann, wenn die äquivalente Dezimalsumme größer als die Ziffer 9 ist. Dasjenige Addierwerk, welches auf beide rein binärverschlüsselte Ziffern anspricht, liefert die Ausgangssumme, wenn die äquivalente Dezimalsumme gleich der Ziffer 9 oder kleiner ist. Es sind Torkreise vorgesehen, welche vom Dezimalübertrag des mit einer »Exzeß-6« verschlüsselten Dezimalziffer belieferten Addierwerkes gesteuert werden. Diese Torkreise führen die richtige, im reinen Binärsystem dargestellte Summe, wie sie von einem der Addierwerke erzeugt wird, zum Ausgang.

Demgemäß geht die Erfindung aus von einem elektrischen Dezimaladdierer mit logischen Schaltungen und einem Übertragsspeicher und ist gekennzeichnet durch eine erste Additionsvorrichtung,· in die die eine Ziffer im Exzeß-6-Schlüssel und die andere rein binärdezimal verschlüsselt und ein etwa vorhandener Übertrag in paralleler Form eingegeben werden und an deren Ausgang die Summe der beiden Dezimalziffern in Form eines Übertrages und einer rein binärdezimalen Ziffer erscheint, wenn die Summe größer als neun ist, und durch eine zweite Additionsvorrichtung, in die ein etwa vorhandener Übertrag und rein binärdezimal beide Ziffern in paralleler Form eingegeben werden und an deren Ausgang die Summe der

beiden Dezimalziffern erscheint, wenn diese gleich oder kleiner als neun ist, und durch Gatter, die abhängig von dem am Ausgang der ersten Additionsvorrichtung erscheinenden Übertrag die eine oder die andere Additionsvorrichtung wirksam machen.

Die Erfindung wird nachstehend an Hand von Zeichnungen erläutert.

Fig. 1 ist ein Blockschaltbild der Addiervorrichtung der vorliegenden Erfindung;

Fig. 2 ist ein Schaltbild der Umsetzermatrix für die Addiervorrichtung der Fig. 1;

Fig. 3 ist ein Schaltbild einer typischen Binärstufe, welche in den Addierwerken der vorliegenden Erfindung verwendet wird;

Fig. 4 ist ein Blockschaltbild des Addierwerkes, welches die Stufen E₁ bis E₁ enthält;

Fig. 5 ist ein Schema des Addierwerkes, welches die Stufen B₁ bis B_i enthält;

Fig. 6 ist ein Schaltbild eines im Blockschaltbild der Fig. 1 gezeigten Inverters;

Fig. 7 ist ein Schaltbild eines im Blockschaltbild der Fig. 1 gezeigten Torkreises;

Fig. 8 ist ein Blockschaltbild, welches die Schaltung der Addiervorrichtung der Fig. 1 beim Durchführen einer Subtraktion zeigt;

Fig. 9 ist ein Schaltbild eines Inverter-Torkreises des Blockschaltbildes der Fig. 8;

Fig. 10 ist ein Schaltbild eines in Fig. 8 gezeigten Torkreises.

Fig. 1 zeigt außer dem Blockschaltbild der Addiervorrichtung auch noch Wellenformen von binären Signalen, welche die ankommenden Dezimalziffern und ausgegebene Summendezimalziffer darstellen.

Die Schaltung der vorliegenden Erfindung enthält zwei binäre Addierwerke 61 und 62, welche so aufgebaut sind, daß sie nach dem Parallelverfahren arbeiten. Das Addierwerk 61 enthält vier binäre Stufen E₁ bis E₁ und das Addierwerk 62 vier binäre Stufen B₁ bis 5₄. Die Eingangssignal des Addierwerkes 61 bestehen aus einer Gruppe von vier binären Signalen H_el bis H_ei, welche eine Dezimalziffer im binären »Exzeß-6«-System ausdrücken, und einer Gruppe von binären Signalen G₁ bis G₄, welche eine zweite Dezimalziffer im reinen Binärsystem darstellen. Die Eingangssignale des Addierwerkes 62 enthalten eine Gruppe binärer Signale H₁ bis H₄, welche die gleiche Dezimalziffer wie die SignaleH_el bis H_ei, aber im reinen Binärsystem darstellen, sowie die Signalgruppe G₁ bis G₄. Die rein binäre Verschlüsselung der Dezimalziffern durch die Signale^ bis H₁ ist in TabelleI gezeigt; die binäre »Exzeß-6«-Verschlüsselung der gleichen Dezimalziffern durch die Signale H_el bis H_ei zeigt Tabelle II.

Tabelle I Tabelle II

	HA	Hs	*2	H1
	23	22	21	20
O	O	O	O	0
1	O	O	O	1
2	O	O	1	0
3	O	O	1	1
4	O	1	O	0
5	O	1	O	1
6	O	1	T-I	0
7	O	1	1	1
8	1	O	O	0
9	1	O	O	1

	23	22	21	20
0	0	1	1	0
1	0	1	1	1
2	1	0	0	0
3	1	O	0	1
4	1	0	1	0
5	1	0	1	1
6	1	1	0	0
7	1	1	0	1
8	1	1	1	0
9	1	1	1	1

In der Addierschaltung der Fig. 1 ist eine Umsetzermatrix 21 dem Eingang des Addierwerkes 61 vorgeschaltet. Der Umsetzermatrix 21 werden die Signale H₁ bis H₁ zugeführt, welche eine ankommende, im reinen Binärsystem verschlüsselte Dezimalziffer darstellen. Die Matrix 21 erzeugt die S ignalei?_e jbisiJ^, welche dieselbe Dezimalziffer im binären »Exzeß-6«- System ausdrücken. Fig. 2 ist ein Schaltbild der Umsetzermatrix 21 zum Durchführen obiger Übersetzung.

Wie aus den Tabellen I und II zu ersehen ist, zeigt das Signal H₁ einer im reinen Binärsystem verschlüsselten Dezimalziffer denselben Wert an wie das Signal H_el für die gleiche, im binären »Exzeß-6«-System verschlüsselte Dezimalziffer. Das Signal H₂ jedoch muß umgekehrt werden, um das Signal H_e2 zu erhalten. Das Signal H₃ muß in Übereinstimmung mit dem Gleichungsausdruck (H₂ H₃+H₂H₃) umgesetzt werden, um das Signal H_e3 zu erhalten. Signal H₁ muß entsprechend dem Gleichungsausdruck (Η₂+Η₃ + Η±)

zur Gewinnung des Signals H_el umgesetzt werden. Inverter 100 und 101 sind gleichartig einem Inverter 69 (Fig. 1) aufgebaut. Dieser ist in Fig. 6 gezeigt und wird später noch beschrieben. Die Torkreise und Inverter der Fig. 2 führen die Umsetzung einer Ziffer vom reinen Binärsystem in das binäre »Exzeß-6«- System in bekannter Weise aus, so daß eine nähere Erläuterung nicht nötig ist.

Wie Fig. 1 zeigt, spricht das Addierwerk 61 auf verschlüsselte Dezimalziffern an, die im binären »Exzeß-6«-System ausgedrückt werden, und auf Dezimalziffern an, die im reinen Binärsystem dargestellt werden. Dabei wird die rein binärverschlüsselte Dezimalsumme dann erzeugt, wenn die Dezimalsumme größer als neun ist. Das Addierwerk 62 spricht auf die zwei Dezimalziffern an, die beide im reinen Binärsystem ausgedrückt werden, wobei die rein binärverschlüsselte Ausgangssumme dann erzeugt wird, wenn die Dezimalsumme kleiner als oder gleich neun ist. Es versteht sich, daß ein dezimales Übertragsignal K_el dann eine »Eins« ausdrückt, wenn die Dezimalsumme größer als neun ist, und eine »Null« ist, wenn die Dezimalsumme kleiner als oder gleich neun ist. Deshalb werden die Ausgänge der Addierwerke 61 und 62 in Erwiderung auf die dezimalen Übertragsignale K_ei und K_ei' des Addierwerkes 61 geöffnet, so daß die erwünschten Summenziffern am Ausgang erscheinen.

Es sei bemerkt, daß die Summe der binären Addition der niedrigsten Stellenwertziffern der zwei Gruppen von vier Binärziffern die gleiche ist, unabhängig davon, ob im »Exzeß-6«-System oder im reinen Binärsystem addiert wird. Deshalb wird die Summenziffer der niedrigsten Stellenwertreihe JT₆₁' unmittelbar so, wie sie vom Addierwerk 61 erzeugt wird, an den Leiter für das Ausgangssummensignal .S₁ gelegt. Zur Aus-

gäbe der übrigen Signale der Summe wird ein Tor-

diese Transistoren werden die zwei Eingangssignale H_el und G₁ angelegt. Das Signal H_el wird sowohl an den Emitter des Transistors 28 als auch an die Basis des Transistors 29 angelegt. Das Signal G₁ wird an 5 die Basis des Transistors 28 und an den Emitter des Transistors 29 geführt. Die Kollektoren der beiden genannten Transistoren sind am Verbindungspunkt 31 miteinander verbunden, welcher mit einem —50-Volt-PoI 32 über einen »Oder«-Widerstand 33 und mit

kreis 65 mit Signalen ^e₂ und S₀₂, ein Torkreis 66
mit Signalen ^e₃' und S_bs' und ein Torkreis 67 mit
Signalen S_ei und S₀₄ beliefert. Diese Signale werden
durch die Addierwerke 61 bzw. 62 erzeugt. Die genannten Torkreise 65, 66 und 67 sind so angeordnet,
daß an ihrem Ausgang ein binäres Summensignal entweder von dem Addierwerk 61 oder 62 in Abhängigkeit von dem Dezimalübertragsignal K_ei' des Addierwerkes 61, welches zusammen mit seinem Komplement
K_el als Steuersignal an die genannten Torkreise gelegt io einem Ausgangsleiter 40 in Verbindung steht. Eine wird, erscheint. Da das Ausgangssignal des Torkreises Begrenzerdiode 34 ist zwischen dem Leiter 40 und 66 das Summensignal S_s' ist, wird dieses Signal aus einem — 8-Volt-Pol angeordnet. Der Torkreis 18 arspäter noch zu erläuternden Gründen einem Inverter beitet als ausschließlicher »Oder«-Kreis, da er zwei 82 zum Erzeugen des Summensignals S₃ zugeführt. binäre Eingangssignale addiert und ein »Eins«-Aus-Die Inverter 69 und 77 erzeugen die zwei Signale K_ei 15 gangssignal nur dann erzeugt, wenn eines der binären

Eingangssignale »Eins« und das andere »Null« darstellt. Diese Bedingung kann durch den Gleichungsausdruck (He₁G₁+He₁G₁) dargestellt werden. Es sei darauf hingewiesen, daß der Torkreis 18 lediglich

und K_e/ aus dem Dezimalübertragsignal eines Leiters 60. Das Signal K_ei ^r wird mittels eines Inverters aus dem Signal K_ei erneut gewonnen, da eine unmittelbare Verwendung des aus dem Addierwerk 61 kom

menden Signals aus Anpassungsgründen nicht ohne 20 die binären Eingangssignale H_{e 1} und G₁ benötigt, ohne weiteres möglich ist. Die Übertragsignale K_ei und daß weitere Signale erzeugt werden müssen, welche K_ei', welche sich beim Durchführen einer Addition die Komplemente dieser Zahlen darstellen. Aus diesem während jeder Taktgeberperiode ergeben, werden im Grunde ist obiger Gleichungsausdruck erfüllt, wenn Flip-Flop Ka gespeichert, dessen Ausgangssignale K₀ die Eingangssignale verschieden sind, d. h., das eine und Kα dem Addierwerk 61 zugeführt werden. Das 25 Eingangssignal führt hohes und das andere niedriges Signal K_a' wird dem Addierwerk 62 zur Addition der Potential. Die in vorliegender Erfindung verwendeten nächsthöheren Stellenwertziffern während der folgen- Spannungspegel sind 0 und -8VoIt, wobei OVoIt den Taktgeberperiode zugeführt. einen »Eins«- oder »hohen« Zustand und —8VoIt

Zur Erläuterung der Wirkungsweise der vorliegen- einen »Null«- oder »niedrigen« Zustand des digitalen den Erfindung wird als Beispiel die Addition der De- 30 Signals darstellt.

zimalzahl 35 und der Dezimalzahl 27 gezeigt. Die Transistoren 28 und 29 des Torkreises 18 er-

Wie durch die Wellenformen der Periode/^ in Fig. 1 zeugen im Leitzustand jeweils einen der »Und«-Ausangezeigt wird, stellt die Gruppe binärer Ziffernsignale drücke des Ausgangssummensignals, welcher durch H₁ bis H₄ die Dezimalziffer 5 und die Gruppe G₁ bis das Gleichungsglied (H_el G₁+H_elG₁) dargestellt G₄ die Dezimalziffer 7 im reinen Binärsystem dar. Die 35 wird. Deshalb nimmt der Verbindungspunkt 31 das Signale der Dezimalziffer 5 werden in der Umsetzer- hohe Potential von OVoIt an, wenn das Eingangssignal matrix 21 in das binäre »Exzeß-6«-System umgesetzt. G₁ hohe und das Eingangssignal H_el niedrige Span-Die zwei Gruppen von vier Binärziffern werden gleich- nung führt, da der Transistor 29 leitet, wodurch Strom zeitig in beiden Addierwerken addiert. Da die Dezi- über den Widerstand 33 nach dem Pol 32 fließt. Dieses malsumme größer als neun ist, werden die Summen- 40 hohe Potential zeigt den »Und«-Ausdruck H_{e t}' G₁ an. signale 5^ ₂ und S_es sowie S_el des Addierwerkes 61 Auf dieselbe Weise leitet der Transistor 28, so daß auf die entsprechenden Ausgangsleiter gegeben. Das Strom durch den Widerstand 33 fließt, wenn sich das Signal S₁ braucht nicht durch einen Torkreis geführt Eingangssignal H_ei auf hohem und das Eingangssignal zu werden, da es das Signal S_el des Addierwerkes 61, G₁ auf niedrigem Potential befindet, so daß der Verwie bereits beschrieben, ist. Da bei dieser Addition ein 45 bindungspunkt 31 ebenfalls auf das hohe Potential andezimaler Übertrag entsteht, weist das Signal K_e4 gehoben wird. Dieses hohe Potential am Verbinhohes Potential auf, wodurch das Einspeichern einer dungspunkt 31 zeigt den »Und«-Ausdruck H₀₁G₁ an, Eins in den Flip-Flop Ka durch den Taktgeberim- Es sei darauf hingewiesen, daß ein umgekehrter puls C bewirkt wird. Stromfluß durch den jeweils nichtleitenden Transistor

Während der Taktgeberperiode P₂ werden die Si- 50 nicht stattfinden kann, da die Basis des nichtleitenden gnale H₁ bis H₄ bzw. H_el bis H_e4, welche die Dezimal- Transistors mit dem Emitter des leitenden Transistors ziffer 3 darstellen, und die Signale G₁ bis G₄, welche verbunden ist.

die Dezimalziffer 2 ausdrücken, sowie die Dezimal- Es sei weiterhin angeführt, daß, sobald beide

Übertragsignale K_a und K_a' in die Addierwerke 61 und Signale H_{e 1} und G₁ hohes oder niedriges Potential 62 geführt, wodurch die die verschlüsselte Dezimal- 55 aufweisen, keiner der Transistoren 28 oder 2-9 leitet, ziffer 6 darstellenden Signale S₁ bis S₄ erzeugt werden. da die Emitter und die Basen der Transistoren das ~ - . .- gleiche Potential aufweisen. Unter diesen Bedingun

gen fließt kein Strom durch den Widerstand 33, und die niedrige Spannung (—8 Volt) des Pols 36 herrscht 60 am Verbindungspunkt 31 vor.

Ein Torkreis 19, welcher aus p-n-p-Transi.storen 42 und 43 besteht, ist genau wie der Torkreis 18 aufgebaut. Als Eingangssignale werden letzterem aber das Ausgangssignal des Torkreises 18 auf dem Leiter 40

Da diese Dezimalsumme kleiner als neun ist, wird die binäre Summe des Addierwerkes 62, welche durch Signale .S₆₂, S_b3' und S₀₄ dargestellt wird, auf die entsprechenden Ausgangsleiter gegeben..

Fig. 3 zeigt eine grundsätzlich verwendete 'binäre Addierstufe, welche aus zwei p-n-p-Transistoren besteht, deren Basen und Emitter verbunden sind und einen »Und«-Ausdruck einer ausschließlichen »Oder«-

Funktion bilden, Dieses Netzwerk, welches in Korn- $5 und das Dezimalübertragsignal K_a zugeführt. Dar-

binationen als Binäraddierwerk in der vorliegenden Erfindung verwendet wird, ist nicht Gegenstand der vorliegenden Erfindung.

Die Addierstufe E₁ enthält einen Torkreis 18, welcher aus p-n-p-Transistoren 28 und 29 besteht. An 70

aus folgt, daß die SummeS,_ei vom Torkreis 19 erhalten wird, was durch folgende Gleichung ausgedrückt werden kann:

^e 1—{H e 1 G₁+H_{e ±} G₁') K_a

+ (H_e / G₁+H_{e t} G₁) 'K₁₁.

Sobald die Eingangssignale des Torkreises 19 verschiedene Potentiale aufweisen, leitet entweder der Transistor 42 oder der Transistor 53, so daß Strom über einen Widerstand 46 zu einem -50-VoIt-Po^S fließt, wodurch ein Verbindungspunkt 44 im wesentlichen auf das hohen Potential von OVoIt angehoben wird.

Ein Übertragsschaltkreis 22, welcher p-n-p-Transistoren 48 und 49 enthält, ist ähnlich dem Torkreis 18 aufgebaut, empfängt aber drei Eingangssignale. Das eingehende Übertragssignal K_a' wird an die Basis des Transistors 48 und das Ausgangssignal (H₀₁G₁ +Hg₁G₁') des Torkreises 18 wird sowohl an den Emitter des Transistors 48 als auch an die Basis des Transistors 49 gelegt.

Das Eingangssignal G₁ wird an die Basis des Transistors 49 angelegt. Aus obigem kann ersehen werden, daß die Arbeitsweise dieses Schaltkreises folgende logische Gleichung erfüllt:

K_ei=(H_e ( G₁-¹S-He₁ G₁) 'G₁

maschine. Deshalb sind die Stromkreise so angeordnet, daß jede Stufe nur auf das Übertragsignal der vorhergehenden Stufe anspricht, d.h., es ist kein Inverter zum Erzeugen des Komplements des Übertragsignals vorgesehen. Wie Fig. 3 zeigt, wird das Dezimalübertragsignal sowie dessen Binärkomplement in die Addierstufe E₁ eingebracht. Da lediglich die echte Form des Binärübertragsignals K_{e 1} der Stufe E₁ (Fig. 4) verfügbar ist, wird dieses Signal in die Stufe E₂ zusammen mit dem Binärkomplement des Signals G₂ geleitet, was bewirkt, daß die unechte Form oder das Binärkomplement K_e2 des Binärübertrags der Stufe E₂ erzeugt wird. Letzterer Vorgang läßt sich durch folgende Gleichung ausdrucken:

_e2'=(H_e2'G₂+H_e2G₂')G₂'

+ (H_e2'G₂+H_e2G₂')K

_el

₁ (H_ei ^r G

₁') K_a.

Das Einführen dieses Binärübertragsignals K_e2' in

die Stufe E₃ bewirkt das Erzeugen der echten Form des Binärübertragsignals K_e3 am Ausgang der Stufe E₃, was durch die folgende Gleichung ausgedrückt werden kann:

Wenn die an die Basis und den Emitter entweder des Transistors 48 oder des Transistors 49 angelegten Signale obiger Gleichung verschiedene Potentiale führen, leitet der jeweilige Transistor, wodurch Strom über einen Widerstand 54 zu einem — 50-Volt-Pol 52 fließt, so daß ein Verbindungspunkt 51 auf hohes Potential angehoben wird. Sobald die an die Basis und den Emitter des Transistors 48 oder 49 angelegten Signale gleiches Potential haben, weist der Verbindungspunkt 51 die —8-Volt-Spannung eines Pols 59 auf, d.h., das Binärübertragssignal K_{e 1} befindet sich auf niedrigem Potential.

Da die Basis des Transistors 48 nicht mit dem Emitter des Transistors 49 verbunden ist, kann an der Basis des Transistors 48 niedriges Potential liegen, selbst wenn der Transistor 49 leitet. Dieser Zustand konnte bei den Torkreisen 18 und 19 nicht auftreten, da dort die Basen mit den Emittern verbunden sind. Unter den obengenannten Bedingungen liegt am Kollektor des Transistors 48 hohes Potential. Um einen umgekehrten Stromfluß durch den Transistor 48 unter diesen Bedingungen zu verhindern, ist eine Diode 57 vorgesehen, welche mit dem Kollektor des Transistors in Serie liegt.

Wie Fig. 4 zeigt, bildet jede binäre Addierstufe E₁ bis E₄ des Addierwerkes 61 eine binäre Summe als Ergebnis der binären Eingangsziffern und der binären Übertragsziffern, was durch Signale S_el, S_e2, S_e3 und S_ei ausgedrückt wird. Die Addierstufe E₁ addiert die zwei durch die SignaleH_el und G₁ dargestellten niedrigsten Stellenwertziffern. Die Addierstufen E₂, E₃ und E₄ addieren die entsprechenden höheren Stellenwertziffern der zwei Gruppen von Binärziffern, welche die zwei Eingangsdezimalziffern darstellen. Der Dezimalübertrag der während der vorausgegangenen Taktgeberperiode erfolgten Addition wird durch Signale K_a und K_a' vom Flip-Flop Ka (Fig. 1) aus in die Addierstufe E₁ gebracht. Die Stromkreise sind so angeordnet, daß das Binärübertragsignal K_el der Addierstufe E₁ an den Eingang der Addierstufe E₂ gelegt wird, das Binärübertragsignal K₀₂, das in der Stufe E₂ erzeugt wird, wird an den Eingang der Addierstufe E₃ gelegt, und das Binärübertragsignal K_es, das in der Addierstufe E₃ erzeugt wird, wird an den Eingang der Addierstufe E₁ gelegt. Wie bereits ausgeführt, muß das Durchlaufen der Überträge durch alle Addierstufen in sehr kurzer Zeit erfolgen, d. h. innerhalb einer einzigen Taktgeberperiode der Rechen

K_ea—(H_eaG_a+H_eaG_a)'G

_a G_s+H_eaG_a)K_e2.

Das Einführen dieses Signals zusammen mit der unechten Form des Signals G₄ in die Stufe E₄ bewirkt die Erzeugung des Binärübertragsignals K_ei' am Ausgang der Stufe E₄, was durch folgende Gleichung ausgedrückt werden kann:

_e I — (H_e IG₄+H_{e 4} G₄') G/ + (H

_e I

G₄') K

_{e 3}

Die Addierstufe E₃ ist genau wie die Stufe E₁ auf-

gebaut. Ihrem Eingang wird aber das Signal K_e2, d. h. das Komplement des Binärübertrags der Stufe E₂, zugeführt. Deshalb entsteht am Ausgang das Signal des Komplements der Summenziffer. Dieses Signal S_e3 wird in einem Inverter 81 (Fig. 1) in das Signal S₃ umgewandelt.

Wie die Fig. 5 zeigt, enthält das Addierwerk 62 die Addierstufen B₁ bis B₁. Die Addierstufe B₁ benötigt keinen Summenausgang, da, wie bereits erwähnt, das Summensignal S₁ stets von der Addierstufe E₁ erhalten wird. Deshalb enthält die Addierstufe E₁ ledigstellt wird, und einen Übertragsstromkreis, welcher durch das Gleichungsglied (H₁ G₁^-H₁G₁) dargestellt wird, und einen bertragsstromkreis, welcher den Binärübertrag K_{b ±} genauso bildet, wie es in der Stufe E₁ der Fig. 3 geschieht. Die Addierstufe B₂, welche das Summensignal S_b2 und das Komplement K_b2 des Binärübertrags bildet, benötigt keine weitere Erklärung, da sie genauso aufgebaut ist wie die Addierstufe E₂. Ein Inverter 86 dient zum Umkehren des Signals G₂. Die Addierstufe S₃, welche das Summensignal Sf₁₃ und das Binärübertragsignal K_b3 bildet, ist genau wie die Addierstufe E₃ aufgebaut. Die Addierstufe S₄ bildet lediglich das Summensignal .S¹^₄, da wie bereits erwähnt, im Addierwerk 62 ein Dezimal-Übertragsignal nicht erzeugt wird. Die Stufe enthält also nur Torkreise zum Bilden des Summensignals ^₆₄ in gleicher Weise, wie die Bildung des Summensignals S_ei der Addierstufe E₁ erfolgt.

Fig. 6 zeigt die Schaltung des Inverters 69, der im Blockschaltbild der Fig. 1 gezeigt wird. Dabei sei angeführt, daß alle Inverter, welche in den Fig. 1, 2, 4 und 5 gezeigt werden, genau wie der Inverter 69 aufgebaut sind. Der Inverter 69 enthält einen Transistor 70, dessen Emitter geerdet, dessen Basis das Eingangssignal K_ei' zugeführt wird und dessen Kollektor

9 10

mit einem — 50-Volt-Pol 71 über einen Widerstand 72 Bei Betrachtung der Fig. 4 wird das Durchlaufen verbunden ist. Ein Leiter 73, welcher das Signal K_ei der Überträge im Addierwerk 61 bei der Addition der führt, ist mit dem Kollektor verbunden und wird auf zwei Dezimalziffern 5 und 7 während der Periode P₁ — 8VoIt eines Pols 75 durch eine geeignet gepolte ersichtlich. Das Binärübertragsignal i^_{e 1} der AddierDiode 74 begrenzt. Sobald das Signal K_ei' niedriges 5 stufe .E₁ weist hohes Potential auf, das Komplement Potential aufweist, leitet der Transistor 70, so daß am des Binärübertragsignals der Addierstufe E₂, das Widerstand 72 ein Spannungsabfall entsteht, wodurch Signal K_e2', weist niedriges Potential auf. Das Binärsich das Signal K_ei im wesentlichen auf dem hohen Übertragsignal K_es der Addierstufe E₃ weist hohes Potential (0 Volt) befindet. Führt das Signal K_ei' Potential auf, das Komplement des Binärübertrags hohes Potential, so kann der Transistor 70 nicht leiten, io der Stufe E₄, das Signal K_ei', weist niedriges PotenweshaVb das Signal K_ei auf das niedrige Potential von tial auf. Jede nachfolgende Stufe ist so angeordnet, — 8 Volt begrenzt wird. daß sie die Ausgangssumme in Erwiderung auf den

Fig. 7 zeigt den Torkreis 65 der Fig. 1. Es sei an »echten« Binärübertrag oder auf das Komplement dieser Stelle angeführt, daß die Torkreise 66 und 67 dieses Übertrags ergibt, je nachdem, welcher in der der Fig. 1 genau wie der Torkreis 65 aufgebaut sind. 15 vorhergehenden Stufe erzeugt wird. Diese Anordnung Der Torkreis 65 enthält Transistoren 89 und 90. Dem verhindert Verzögerungen, welche durch Einschwing-Emitter des Transistors 89 wird das Summensignal vorgänge verursacht werden, die sich beim Vorsehen S_e2 und der Basis das Dezimalübertragsignal K_ei' zu- von Invertern zwischen den Addierstufen ergeben geführt. Dem Emitter des Transistors 90 wird das würden. Deshalb wird die zeitliche Verzögerung beim Summensignal 6¹J₂ und der Basis das Übertragsignal ao Bilden des Übertrags, welcher aufeinanderfolgend in K_ei zugeführt. Die Kollektoren der Transistoren 89 allen Stufen zum Erhalten der Ausgangssumme er- und 90 sind an einem Verbindungspunkt 97 mitein- zeugt werden muß, dadurch auf ein Minimum verander verbunden, welcher über einen Widerstand 93 kürzt, daß keine Inverter zum Bilden der Binärmit einem — 50-Volt-Pol 92 sowie über eine Begrenzer- komplemente der zwischenstufigen Binärüberträge diode 95 mit einem — 8-Volt-Pol 94 in Verbindung 25 zwischen den Addierstufen E₁ bis .E₄ verwendet steht. Die Diode 95 ist so gepolt, daß die Spannung werden. Aus diesem Grunde ist die während jeder am Verbindungspunkt 97 nicht unter — 8VoIt ab- Taktgeberperiode zum Erhalten der Ausgangssumme sinken kann. Die Dezimalübertragsignale K_ei' und erforderliche Zeit auf ein Minimum zurückgeführt, K_ei bestimmen, welches der beiden Summensignale d. h., die Addiervorrichtung arbeitet mit hoher Ge- S_e2 oder S_b2 über den Torkreis 65 dem Ausgang als 30 schwindigkeit. Da bei der besprochenen Addition das Summensignal S₂ zugeführt wird. Befindet sich das abgehende Dezimalübertragsignal K_ei eine »Eins« Signal K_ei' auf niedrigem Potential als Folge eines darstellt, was eine Summe größer als »Neun« anzeigt, Dezimalübertrags der binären Addition des Addier- stellen die vom Addierwerk 61 erhaltenen Signale S_ei Werkes 61 (Fig. 1), so verursacht ein hohes Potential bis S_ei die richtige Summe dar. Das Signal S_el wird des Signals S_e2 ein Leiten des Transistors 89. Der 35 unmittelbar als Signal S₁ an den Ausgang geführt, Stromfluß des Transistors 89 erfolgt über den Wider- währenddessen die Signale S_e2, S_e3' und S_ei die Torstand 93 zum Pol 92, wodurch der Leiter des Summen- kreise 65, 66 und 67 durchlaufen müssen. Das Signal signals S₂ hohes Potential führt. Befindet sich das S3 des Torkreises 66 wird darauf im Inverter 81 umSignal S_e2 auf niedrigem Potential, so kann der Tran- gekehrt, so daß das Ausgangssignal S₃ entsteht,
sistor 89 nicht leiten, so daß das Summensignal S₂ das 40 Das Addierwerk 62 (Fig. 1) arbeitet gleichzeitig niedrige Potential von — 8VoIt des Pols 94 aufweist. mit dem Addierwerk 61. Es empfängt die Signale JT₁ Sobald sich das Dezimalübertragsignal K_ei auf bis U₄ und G₁ bis G₄, welche die Dezimalziffer 5 niedrigem Potential befindet, was anzeigt, daß bei der bzw. 7 im reinen Binärsystem ausdrücken. Wie bereits binären Addition im Addierwerk 61 (Fig. 1) kein beschrieben, wird jedoch das Ergebnis des Addier-Dezimalübertrag entstanden ist, leitet der Transistor 45 werkes 62, d.h. die Signale S_b2, S_b3 und S_bi, wäh-90, wenn sich das Signal S_b2 auf hohem Potential be- rend der Periode P₁ nicht benutzt. Am Ende der Taktfindet, was zum Ergebnis hat, daß das Summen- geberperiode P₁ wird das abgehende Dezimalübertragsignal 6*2 hohes Potential aufweist. Befindet sich das signal K_?i' des Addierwerkes 61 im Flip-Flop. Ka für Signal S₆₂ auf niedrigem Potential, so weist das die Addition während der nachfolgenden Taktgeber-Summensignal S₂ das niedrige Potential des Pols 94 50 Periode gespeichert. Da das Signal K_ei (die umauf. gekehrte Form von K_ei') eine »Eins« darstellt, d. h.

Zum besseren Verständnis der Erfindung wird nun hohes Potential aufweist, wird der Taktgeberimpuls C

unter Zuhilfenahme von Fig. 1 die Arbeitsweise der dem »echten« Eingang des Flip-Flops Ka zugeführt, Dezimal-Addiervorrichtung bei der Addition der was zur Folge hat, daß das Ausgangssignal K_a hohes

durch die während der Taktgeberperioden P₁ und 55 Potential aufweist.

P₂ auftretenden Eingangswellenformen dargestellten Während der Periode P₂ empfängt das Addierwerk

Ziffern beschrieben. 61 die durch binäre Signale H_ei bis H_ei und G₁ bis G₄

Während der Taktgeberperiode P₁ erscheinen auf ausgedrückten, verschlüsselten Dezimalziffern 3 bzw.. 2

den entsprechenden Leitern solche Signale H₁ bis H₄ sowie das Dezimalübertragsignal K_a. Das abgehende

und G₁ bis G₁, welche die Dezimalziffern 5 bzw. 7 ent- 60 Dezimalziffernübertragsignal K_ei' des Addierwerkes

sprechend Tabelle I darstellen. Die vier Ziffernsignale 61 ist »Null« als Ergebnis der binären Addition der

H₁ bis H_i werden in der Umsetz er matrix 21 in das genannten zwei Gruppen binärer Ziffern. Dadurch

»Exzeß-6«-System umgesetzt, so daß sie als Signale wird angezeigt, daß die Dezimalsumme neun oder

H_ei bis H_ei entsprechend Tabelle II erscheinen. Da weniger beträgt, so daß die richtige Summe vom

die Dezimalsumme der während der Periode P₁ emp- 65 Addierwerk 62 kommen muß.

fangenen Ziffern größer als neun ist, erzeugt das Das Addierwerk 62 empfängt während der Periode Addierwerk 61 in Abhängigkeit von den Signalen H_el P₂ ebenfalls die verschlüsselten Dezimalziffern 3 bis H_ei und G₁ bis G₄ die binären Signale^ bis S_i: und 2, welche durch die Signale H₁ bis H_i bzw. G₁ welche die Dezimalziffer 2 im rein binären System bis G₄ dargestellt werden, sowie die »Eins« des Überausdrücken. 70 trag-Flip-Flops Ka. Dadurch werden die Summen-

signale S₁ bis S± erzeugt, welche die Dezimalziffer 6 im reinen Binärsystem ausdrücken. Das Durchlaufen der zwischenstufigen Binärüberträge während der Periode P₂ erfolgt ähnlich wie im Addierwerk 61. Die Addierstufe B₁ erzeugt zuerst das Signal K_bl mit hohem Potential, dann erzeugt die Addierstufe B₂ das Signal K_b2 mit niedrigem Potential. In Erwiderung auf das Binärübertragsignal K_b2' erzeugt die Addierstufe B_a das Binärübertragsignal K_b3 mit niedrigem Potential als Eingangssignal für die Addierstufe B_r Es sei -darauf hingewiesen, daß das Komplement desjenigen Binärübertrags, welcher in der Stufe B₂ erzeugt wird, unmittelbar der Addierstufe B₃ zugeführt wird, wodurch, genau wie im Addierwerk 61, Verzögerungen, beim Bilden der Summensignale ausgeschaltet werden. Da das Signal S_el, welches im Addierwerk 61 erzeugt wird, gleich dem Signal S_bl ist, wird ersteres unmittelbar dem Ausgang als Summensignal S₁ zugeführt. In diesem Fall werden, da das Signal K_ei' der Stufe E₁ des Addierwerkes 61 hohes Potential führt, die Signale S_b2, S_bs' und S_bi durch die Torkreise 65 und 66 bzw. 67 geleitet, so daß sie an deren Ausgängen als Signale JT₂, S₃' und S± erscheinen. Das Signal S₃ wird darauf im Inverter 81 umgekehrt, so daß das Summensignal Ji₃ erhalten wird.

Fig. 8 ist ein Blockschaltbild, welches die Anordnung der Addiervorrichtung der Fig. 1 beim Durchführen einer Subtraktion zeigt.

Es ist bekannt, daß beim Durchführen einer Subtraktion das »Neuner«-Komplement des Subtrahenden gebildet und der Dezimalübertrag-Flip-Flop Ka zu Beginn in den »Eins«-Zustand geschaltet werden muß. Das »Neuner«-Komplement des Subtrahenden wird alsdann zum Minuenden addiert, wodurch die Differenz der beiden Zahlen erhalten wird. Das »Neuner«- Komplement des Subtrahenden wird auf einfache Weise dann erhalten, wenn die verschlüsselte Dezimalziffer des Subtrahenden sowohl im reinen Binärsystem als auch im binären »Exzeß-6«-System dargestellt wird. Wie aus den Tabellen I und II zu ersehen ist, ist das Komplement einer verschlüsselten, im binären »Exzeß-6«-System ausgedrückten Dezimalziffer das »Neuner«-Komplement derselben im reinen Binärsystem ausgedrückten Ziffer. Umgekehrt ist das Komplement einer im reinen Binärsystem dargestellten Dezimalziffer das »Neuner«-Komplement derselben im binären »Exzeß-6«-System dargestellten Dezimalziffer. Deshalb kann bei der vorliegenden Addierschaltung eine Subtraktion einfach dadurch durchgeführt werden, daß lediglich die binäre »Exzeß-6«-Darstellung des Subtrahenden umgekehrt in das Addierwerk 62 geführt und gleichzeitig die reine Binärdarstellung derselben Eingangsziffern umgekehrt und in das Addierwerk 61 gebracht wird. Fig. 9 zeigt ein Schaltbild eines Inverter-Torkreises 103 der Fig. 8. Ein p-n-p-Transistor 106 wird durch an seinen Emitter angelegte Signale geöffnet bzw. gesperrt. Das Signal H_el wird an die Basis des Transistors 106 angelegt, so daß es am Kollektor als Signal H_el erscheinen kann. Weist das Signal A₁ hohes und das Signal H_ei niedriges Potential auf, so ist der Inverter-Torkreis 103 geöffnet, wodurch Strom durch den Transistor 106 über einen Widerstand 108 zu einem — SO-VoIt-PoI fließt. Deshalb befindet sich das Signal H_el an einem Verbindungspunkt 109 auf hohem Potential als Ergebnis der Umkehrung des niedrigen Potentials des Eingangssignals H_{e v} Weist das Signal H_ei hohes Potential auf, kann der Transistor 106 nicht leiten, so daß die —8-Volt-Spannung eines Pols 110 dem Leiter des Signals H_el über eine geeignet gepolte Diode 111 aufgedrückt wird.

Das Schaltbild des Torkreises 102 ist in Fig. 10 gezeigt. Ein p-n-p-Transistor 114 dient als ein durch das Signal A₁ gesteuerter Schalter. Das Signal A₁ wird an die Basis eines Transistors 115 gelegt, dessen Emitter geerdet und dessen Kollektor über einen Widerstand 117 mit einem — 50-Volt-Pol 116 verbunden ist. Aus diesem Grunde leitet der Transistor 115, und das

ίο Signal A₁ weist hohes Potential auf, sobald das Signal A₁ sich auf niedrigem Potential befindet. Befindet sich das Signal A₁ auf hohem Potential, so kann der Transistor 115 nicht leiten, wodurch die —8-Volt-Spannung eines Pols 118 dem Leiter des Signals A₁

durch eine Diode 119 aufgedrückt wird. Das niedrige Potential des Signals A₁ hat zur Folge, daß ein Transistor 114 als geschlossener Schalter wirkt.

Das Signal H₁ wird dem Emitter des Transistors 114 zugeführt, dessen Kollektor mit dem Leiter 124

ao verbunden ist. Befindet sich das Signal H₁ auf hohem und das Signal A₁ auf niedrigem Potential, so leitet der Transistor 114, so daß Strom über einen Widerstand 121 zu einem — 50-Volt-Pol 120 fließt, wodurch bewirkt wird, daß das Signal des Leiters 124 hohes Potential aufweist. Weist das Signal H₁ niedriges Potential auf, so wird der Transistor 114 gesperrt, und die niedrige Spannung von —8VoIt eines Verbindungspunktes 122 wird durch eine Diode 123 dem Leiter 124 aufgedrückt.

Der Transistor 114 wirkt daher als Torkreis für die Signale des Leiters H₁, der durch das Additionssignal A₁ geöffnet bzw. gesperrt wird. Wie bereits erwähnt, stellen die Eingangssignale H₁ bis /J₄ in Fig. 8 den Subtrahenden dar. Das Steuersignal A₁ befindet sich auf hohem Potential, wenn eine Addition durchgeführt werden soll. Das Steuersignal A₁ weist hohes Potential auf, wenn eine Subtraktion durchzuführen ist. Die beiden Signale sind zueinander spiegelbildlich. Weist das Signal A₁ hohes Potential auf, so ist der Torkreis 102 geöffnet und der Inverter-Torkreis 103 gesperrt, wodurch eine Addition durchgeführt werden kann. Dies wurde bereits im Zusammenhang mit der Addierschaltung der Fig. 1 beschrieben. Weist das Signal A₁ hohes Potential auf, so sind die Inverter-Torkreise 103 geöffnet und die Torkreise 102 gesperrt. Durch diese Maßnahme können die Eingangssignale nicht den in Fig. 1 gezeigten, für die Addition vorgesehenen Weg nehmen. Die eine verschlüsselte Dezimalziffer darstellenden Binärsignale H₁ bis H_t werden durch die Inverter-Torkreise 103 umgekehrt, so daß sie in das Addierwerk 61 als »Neuner«-Komplement der Subtrahendenziffer zusammen mit den binären Eingangssignalen G₁ bis G₁, welche die Minuendenziffer darstellen, gebracht werden. Die eine Dezimalziffer im binären »Exzeß-6«-System darstellenden Signale H_el bis H_ei werden in Inverter-Torkreisen 103 umgekehrt, so daß sie in das Addierwerk 62 als »Neuner«-Komplement der Subtrahendenziffer zusammen mit den binären Eingangssignalen G₁ bis G₁ der Minuendenziffer gebracht werden.

Wie bereits erwähnt, wird beim Durchführen einer Subtraktion der Übertrag-Flip-Flop Ka der Fig. 1 bei Beginn der Operation durch eine Signalquelle (nicht gezeigt) über den Leiter des Signals K_ei in den »Eins «-Zustand geschaltet. Die Addition des Komplements des Subtrahenden zum Minuenden wird dann in den Addierwerken 61 und 62 durchgeführt. Das Ergebnis wird der Torkreisanordnung der Fig. 1, wie bereits im Zusammenhang mit der Addiervorrichtung

der vorliegenden Erfindung beschrieben wurde, zugeführt, so daß Signale·^ bis S± an deren Ausgang erscheinen, welche die verschlüsselte Differenz der eingegebenen verschlüsselten Dezimalziffern darstellen. Die parallele Anordnung der zwei Addierwerke hat zum Ergebnis, daß eine Subtraktion mit emem Minimum von Stromkreisen durchgeführt werden kann, und zwar dadurch, daß die Eingangssignale des Subbtrahenden umgekehrt werden und gleichzeitig den zwei verschiedenen Addierwerken zugeführt werden.

Claims (4)

Patentansprüche:

1. Elektrischer Dezimaladdierer mit logischen Schaltungen und einem Übertragsspeicher, gekennzeichnet durch eine erste Additionsvorrichtung (E₁ bis E₁), in die die eine Ziffer imExzeß-6-Schlüssel (H_el bis H_el) und die andere rein binärdezimal (G₁ bis G₄) verschlüsselt und ein etwa vorhandener Übertrag in paralleler Form eingegeben werden und an deren Ausgang die Summe der beiden Dezimalziffern in Form eines Übertrags und einer rein binärdezimalen Ziffer erscheint, wenn die Summe größer als neun ist, durch eine zweite Additionsvorrichtung (2J₁ bis S₄), in die ein etwa vorhandener Übertrag und rein binärdezimal beide Ziffern in paralleler Form eingegeben werden und an deren Ausgang die Summe der beiden Dezimalziffern erscheint, wenn diese gleich oder kleiner als neun ist, und durch Gatter (65, 66, 67), die abhängig von dem am Ausgang der ersten Additionsvorrichtung erscheinenden Übertrag die eine oder die andere Addiervorrichtung wirksam machen.

2. Elektrischer Dezimaladdierer nach An-Spruch 1, dadurch gekennzeichnet, daß der Übertragspeicher (Ka) einen etwa von der ersten Additionsvorrichtung während einer Taktperiode erzeugten Übertrag speichert, so daß dieser in den Additionsvorrichtungen während der folgenden Taktperiode zur Verwendung gelangen kann.

3. Elektrischer Dezimaladdierer nach Anspruch 2, gekennzeichnet durch zwei Eingangsleitergruppen für die Signale jeweils einer Dezimalziffer, durch erste und zweite Gatter (102) zum Sperren oder Durchlassen der Signale der beiden Ziffern, durch erste und zweite invertierende Gatter (103) zur Umkehrung der die erste und zweite Ziffer darstellenden Signale, durch einen Schalter, der bei Subtraktion die invertieren^ den Gatter öffnet und die ersten und zweiten Gatter sperrt, so daß die eine Ziffer (G₁ bis G₄) und das Komplement der anderen (H₁ bis H₄') darstellende Signale der einen Additions vorrichtung (It₁ bis Is₄) und die andere Ziffer (H₁ bis H₄) und das Komplement der einen (G₁' bis G₄') darstellende Signale der anderen Additionsvorrichtung (U₁ bis S₄) zugeführt werden, und ferner durch eine Signalquelle, die bei Beginn einer Subtraktion in den Übertragsspeicher (Ka) einen Übertrag eingibt, so daß die eine rein binärdezimal verschlüsselte Ziffer von der anderen durch Komplementäraddition in den Additionsvorrichtungen subtrahiert wird und am Ausgang einer der Additionsvorrichtungen die Differenzziffer rein binärdezimal erscheint.

4. Elektrischer Dezimaladdierer nach Anspruch3, dadurch gekennzeichnet, daß der Schalter bei Addition die invertierenden Gatter (103) sperrt und die ersten und zweiten Gatter (102) öffnet, so daß die Signale der in den Exzeß-6-Schlüssel umgesetzten Ziffer (ii_el bis H_ei) und die die zweite rein binärdezimal verschlüsselte Ziffer (G₁ bis G₄) darstellenden Signale der ersten Additionsvorrichtung (E₁ bis U₄) und die Signale der beiden Ziffern rein binärdezimal der zweiten Additionsvorrichtung (B₁ bis .S₄) zugeführt werden und die Summe der beiden Ziffern rein binärdezimal am Ausgang der einen oder anderen Additionsvorrichtung erscheint.

Hierzu 2 Blatt Zeichnungen

© 90s mim 3.60