DE2133063A1 - Verfahren und System zur Erzeugung eines fuer eine in wenigstens einer Speicherzelle eines Speichermediums in binaerer Form gespeicherte Information charakteristischen Ausgangssignals - Google Patents

Description

Dipl.-Ing. Heinz Bardehle

D-8 München W. ^t* fach 4

Telefon öS 11/2J 25 55 ,O Ju|j 1Q71 Mein Zeichen: P 1249 Anmelder: Honeywell Information Systems Inc.

200 Smith Street, Waltham/Mass., V. St. A.

Verfahren und System zur Erzeugung eines für eine in wenigstens einer Speicherzelle eines Speichermediums in binärer Form gespeicherte Information charakteristisehen Ausgangssignals

Die Prfindung bezieht sich auf ein Binärdaten-Speichersystem und -.'iederbereitstellungssystem und insbesondere auf Verfahren und Vorrichtungen zur Ermittlung von Binärziffern von einem elektrischen Signal, das von einem Speichermedium abgeleitet ist, auf welchem eine binäre Information darstellende Signale gespeichert sind, und zwar bei Vorhandensein von äusseren elektrischen Signalen oder Störsignalen und in dem Fall, dass das betreffende elektrische Signal verzerrt ist und von seiner idealen Form abweicht.

Es gibt eine Anzahl von Anwendungsfällen auf dem mit hoher Geschwindigkeit arbeitenden Informationsverarbeitungsgebiet, bei dem Binärziffern aus elektrischen Informationssignalen mit niedrigem Signalpegel bei Vorhandensein von Störsignalen ermittelt werden. Dabei können die elektrischen Informationssignale durch derartige Störsignale oder durch andere Zustände verzerrt sein. Ein Beispiel für eine derartige Anwendung stellt das G-ebiet der Speicherwiederbereitstellungssysteme dar, bei denen digitale Daten in relativ grosser Menge aua einem relativ kleinen Speicherteil eines Speichermediums herausgeführt werden, wobei die gespeicherten Daten genau aus den elektrischen Signalen wiedergewonnen werden müssen. Dieae

109882/1761

elektrischen Signale sind jedoch häufig durch die in unmittelbarer Nähe benachbarte gespeicherte Information verzerrt sowie durch unerwünschte elektrische Störsignale beeinflusst.

Es ist bereits bekannt, dass digitale Informationen in einem Speichermedium mit einer magnetischen Oberfläche gespeichert werden können und dass eine derart gespeicherte Information dadurch wiederbereitgestellt v/erden kann, dass zwischen dem betreffenden Speichermedium und einem elektromagnetischen Wandler eine Relativbewegung hervorgerufen wird. Der betreffende

^ Wandler ist dabei im Stande, Muster von magnetischen Polaritätswechseln oder -Übergängen zwischen diskreten Bereichen auf der Oberfläche des Speichermediums festzustellen bzw. zu ermitteln und ein elektrisches Wechselatrom-Lesesignal mit wechselnder Polarität entsprechend den magnetischen Polaritätsübergangsmustern zu erzeugen. Diese ermittelte^Muster der magnetischen Polaritätsübergänge oder "Flussumkehrungen", wie die betreffenden Erscheinungen üblicherweise bezeichnet werden, sind bei Auswertung in Verbindung mit einem zusätzlichen Parameter, wie der Zeit oder Lage, kennzeichnend für die Injbrmation in einer Vielzahl diskreter magnetisierter Bereiche. Die betreffenden magnetisieren Bereiche auf der Oberfläche des Speichermediums werden auch als "Zellen" bezeichnet. Die auf

) diese Weise ermittelten Muster der magnetischen Polaritätsübergänge werden allgemein als "Code" bezeichnet.

Bei einem bereits bekannten System zur Speicherung einer Information auf einem Magnetband, auf Magnettrommel!} und Magnetscheiben, wird mit einem Code gearbeitet, der als "Doppelfrequenz-Code" bekannt ist. Dieser Doppelfrequenz-Code umfasst die Anwendung zweier Frequenzen, nämlich einer Einheitsfrequenz und einer doppelten Einheitsfrequenz. Dabei wird eine Binärziffer in Form des Fehlens eines Polaritätsübergangs auf-

109882/176

gezeichnet, während die andere Binärziffer durch das Fehlen eines Polaritätsübergangs in einer Zelle dargestellt wird. Die aufgezeichnete Information wird mit Hilfe eines elektromagnetischen Wandlers und zugehöriger elektronischer Schaltungen gelesen, die elektrische Lesesignale erzeugen. Diese L°sesignale weisen analoge Wellenformen auf, deren Amplitudenspitzen und Knoten kennzeichnend sind für das Vorhandensein und Fehlen der betreffenden Polaritätsübergänge. Die analoge üignalform bzw. Wellenform wird dann in einem bestimmten Zeitintervall oder "Abtastfenster" überprüft, welches der Übergangsposition in der jeweiligen Zelle entspricht. Ausserdem erfolgt eine digitale Entscheidung hinsichtlich der Übergangslage, um zu bestimmen, welche Binärziffer zu irgendeinem bestimmten Zeitpunkt gelesen worden ist.

Bei dem oben beschriebenen bekannten System werden das Speichermedium, der Wandler und die elektronischen Schaltungen dazu herangezogen, insgesamt die Information aufzuzeichnen bzw. die magnetisch aufgezeichnete Infomation zu lesen. Dies führt zur Einführung einer Vielzahl von unerwünschten Signalen, die insgesamt als "Störsignale" oder "Störungen" bezeichnet werden. Das Auftreten von Störungen führt oft zu einer Verzerrung der Lesesignalfolgen und zu einem damit verbundenen Informationsverlust. Unerwünschte Signale können sich zum Beispiel ergeben aus

1) einem Nebensprechen von benachbarten Zellen,

2) Fehlern in dem Speichermedium und

3) dem Vorhandensein von ex lernen Speisequellen, wie der Speisespannungsquelle, die die elektronischen Detektorschaltungen mit Arbeitspotentialen versorgt. Damit tritt das Problem auf, dass Störsignale in dem Lesesignal zu einem Zeitpunkt auftreten können, der dem Abtastfenster entsoricht. Dies wiederum führt zu Lesefehlern.

109882/1761

- 4 - 2 Ί 33063

Ein weiteres, bei bisher bekannten Systemen vorhandenes bedeutendes Problem geht darauf zurück, dass das Lesesignal ala eine Signalspitze oder als ein abgeleiteter iiulldurchgang bzw. als Knotenposition der jeweiligen Zelle innerhalb eines festen Abtastfensters ermittelt v/ird. Dies führt zum Auftreten von Fehlern bei der Ermittlung von mit hoher Dichte auftretenden Daten, und zwar aufgrund von Impulszusammendrängungseffekten, die als Signalspitzenverschiebung und als Amplitudenverschlechterung bekannt sind. Dabei sind nämlich die Signalspitzen und ihre abgeleiteten Uulldurchgänge aus dem Abtastfenster h_ erausgeschoben, oder aber die Amplitude kann einen ungenügenden Wert aufweisen, um die Ermittlung des Vorhandenseins eines Plussübergangs zu ermöglichen. Ferner sind bei sehr hohen Dichten mechanische Toleranzen kritisch, so dass bereits geringe Änderungen in der Geschwindigkeit des Aufzeichnungsmediums zu einer schnellen Zeitverschiebung des Lesesignals führen können, und. zwar derart, dass die Ermittlung in einem genauen Zeitintervall innerhalb eines Abtastfensters zu einem fehlerhaft ermittelten Zeichen führen kann.

Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie auf relativ einfache Weise aus einer gestörten Signalfolge die eigentlichen Informationssignale ermittelt werden können.

G-elöst v/ird die vorstehend aufgezeigte Aufgabe mit einem Verfahren zur Erzeugung eines Ausgangssignals, das kennzeichnend ist für eine in einer Zelle eines Speichermediums in einem Darstellungsmuster entsprechend einer Binärziffer gespeicherte binäre Information, erfindungsgemäss dadurch, dass ein erstes Summensignal für die betreffende Zelle erzeugt wird, das kennzeichnend ist für eine von zwei Polaritäten, die dem Darstellungsmuster innerhalb eines ersten Bereichs der Zelle entsprechen, dass ein zweites Summensignal für die betrefferde

109882/1761

Zelle erzeugt wird, das kennzeichnend ist für eine der beiden Polari.t^:iten und zwar entsprechend dem Darstellungsmuster innerhalb üiriea zweiten Bereichs der Zelle, und dass auf das erste und zweite erzeugte Summensignal hin ein Ausgangssignal erzeugt wird, das kennzeichnend ist für den Binärziffernwert.

Durch die Erfindung ist ferner ein Datenfeststellsystem zur Erzeugung einen Ausgangssignals geschaffen, das kennzeichnend ist für eine in aufeinanderfolgenden Zellen eines Speichermediums gespeicherte binäre Information, die in den betreffenden Zellen in Form eines den Binärziffern entsprechenden Daro tf-llungsmusters gespeichert ist. Bei diesem System sind Fühleinrichtungen vorgesehen, die auf das Darstellungamuster hin ein elektrisches Wechselstromsignal erzeugen. Ferner sind Integrationseinrichtungen für die -Aufnahme und Integration des Wechselstromsignals vorgesehen, wobei diese Integrationseinrichtungen ein Summensignal erzeugen, das kennzeichnend ist für die Polarität und Amplitude des betreffenden Wechselstrom-3ignal3. Ferner sind Einrichtungen zur Aufnahme des betreffenden Summensignals für eine entsprechende Zelle vorgesehen. Diese Einrichtungen erzeugen ein Ausgangssignal, das kennzeichnend ist für den Binärziffernwert, und zwar entsprechend der Polarität des Summensignals.

Durch das Verfahren gemäss der Erfindung wird die durch die Übergänge in der jeweiligen Zelle der aufeinanderfolgenden Zellen tatsächlich dargestellte binäre Information ermittelt bzw. festgestellt, undausserdem wird ein differenziertes elektrisches Wechselstrom-Lesesignal erzeugt, so dass ein der jeweiligen Zelle entsprechender Lesesignalteil eine Umhüllende aufweist, die kennzeichnend ist für die binäre Information. Die betreffenden Teile werden in Bereiche unterteilt, und jeder Bereich ist durch Spannungen dargestellt, deren Amplituden und Polaritäten kennzeichnend sind für die binäre Information.

109882/17Gt

BAD ORIGINAL

Durch Summieren oder Integrieren des Lesesignals während aufeinanderfolgender Integrationsintervalle oder -Zeitspannen und durch entsprechenden Vergleich werden elektrische Summen-Signale mit einer Amplitude und einem Polaritätsvorzeichen erzeugt, die bzw. das den Bereichen der jev/piligeu Zelle entspricht. Zufolge des Vergleichs v/erden Ausgangssignale abgegeben, die kennzeichnend sind für die durch die Polaritätsvorzeichen dargestellte Dateninformation.

Der in einer Signalfeststellschaltung gemäss der Erfindung vorgesehene Integrator gibt ein Ausgangssignal ab, das eine

" gewünschte Polarität erhält, wenn ein Signal einer Polarität mit Störsignalen entgegengesetzter Polarität integriert wird und wenn die GesamtZeitdauer des Auftretens der Störsignale kürzer ist als die Zeitdauer des gewünschten Signals. In der nachstehend noch näher beschriebenen Ausführungsform der Erfindung beträgt die Integrationszeitspanne eine halbe Zellenzeitspanne. Diese Betriebsart führt zu einer Ausscheidung von mit hoher Amplitude während kurzer Dauer auftretenden unerwünschten Signalen, deren Perioden kürzer sind als einer halben Integrationsperiode entspricht. Da die G-esamtintegrationsperiode im übrigen ein langes Zeitintervall im Vergleich zu dem Zeitintervall eines Abtastfensters ist» wird das

fc Integrationsausgangssignal nicht wesentlich durch Impulszusammendrängungseffekte während !!irgendeines kurzen Abtastfensterintervalle beeinflusst. Infolge der Summierung oder Integration des Lesesignals über eine Zeitspanne hinreichender Länge innerhalb der jeweiligen Zelle sind somit Fehler aufgrund einer Signalspitzenverschiebung und Amplitudenverschlechterung sowie aufgrund des Auftretas von Störsignalen, wie sie bei bisher bekannten Systemen auftreten, vermindert.

Anhand von Zeichnungen wird die Erfindung nachstehend näher erläutert.

109882/1761

Fig. 1 zeigt eine Binärdaten-flfiederbereitstellungslogikschaltung zur Verwendung gemäss der Erfindung.

Fig. 2 zeigt in einem Signalfolgendiagramm Signale, wie sie in der Logikschaltung gemäss Fig. 1 auftreten.

Fig. 3 zeigt in vergrössertent Maßstab einen Ausschnitt eines Summensignalzuges und eines Vergleicherausgangssignalzuges gemäss Fig. 2.

Fig. 4 zeigt einen vergrösserten Ausschnitt eines Summensignal· zuges und eines Vergleicherausgangssignalzuges gemäss Fig. 2 während des Auftretens von Störsignalen.

Zur Erzielung eines vollständigen Verständnisses der Erfindung sei im folgenden auf das in Fig. 1 dargestellte Verknüpfungsschaltbild sowie auf die zugehörigen, in Fig. 2 dargestellten Zeitdiagramme eingegangen, und zwar auf die mit Schreibstrom, Lesespannung, differenzierte Spannung, Vergleicherausgangsspannung, Taktimpulse, 2X, Summe 1, Summe 2, C1, C2, FF1 , FF2, S und DATA bezeichneten Signalfolgen.

Die im folgenden näher beschriebenen Signale werden als mit hohem Signalpegel auftretende Freigabesignale bzw. als mit niedrigem Pegel auftretende Sperrsignale bezeichnet werden. Die dargestellte Verknüpfung bzw. Logik ist von herkömmlicher Art. Dies bedeutet, dass ein UKD-Glied ein mehrere Eingänge aufweisendes Verknüpfungselement ist, das an seinem Ausgang ein mit hohem Pegel auftretendes Freigabesignal dann abgibt, wenn jedes seiner Eingangssignale mit hohem Pegel auftritt bzw. ein Freigabesignal ist. Ein ODER-Glied ist ein mehrere Eingänge aufweisendes Verknüpfungsglied, das ein mit hohem Pegel auftretendes Freigabeausgangssignal dann abgibt, wenn eines oder mehrere seiner Eingangssignale mit hohem Pegel auftreten bzw. Freigabesignale sind. Mit dem im Rahmen der

109882/1761

vorliegenden Beschreibung benutzten Ausdruck Flipflop ist eine bistabile Kippschaltung bezeichnet, die zwei stabile Zustände aufweist. Diese bistabile Kippschaltung gibt im Setzzustand ein Binärzeichen "1" bzw. ein mit hohem Pegel auftretendes Freigabesignal an ihrem "1"-Ausgang ab, während, sie ϊ im Rückstellzustand ein Binärzeichen "0" bzw. ein mit niedrigem Pegel auftretendes Sperrsignal an ihrem "1"-Ausgang abgibt.

Das Flipflop des hier benutzten Typs weist drei Eingänge auf, nämlich einen Setzeingang S, einen Triggereingang T und einen Rückstelleingang R. Dieser Flipfloptyp wird als getriggertes Flipflop bezeichnet. In dieser Einrichtung bewirkt das Auftreten eines Freigabesignals mit hohem Pegel an dem Setzeingang S gleichzeitig mit Auftreten eines einen hohen Pegel auf v/eisenden Freigabesignals an dem T-Eingang, dass das betreffende getriggerte Flipflop in seinen Setzzustand übergeführt wird, während ein mit hohem Pegel auftretendes Freigabesignal an dem R-Eingang gleichzeitig.mit Auftreten eines einen hohen Pegel besitzenden Freigabesignals an dem T-Eingang bewirkt, dass das betreffende getriggerte Flipflop in seinen Rückstellzustand übergeführt wird.

Bei dem im Rahmen der vorliegenden- Anmeldung verwendeten Typ von monostabiler Kippschaltung handelt es sich um eine zwei Zustände einnehmende Schaltung, die ηοmalerweise in einem stabilen Rückstellzustand ist. Ein geeignetes Eingangssignal triggert die monostabile Kippschaltung dabei in ihren astabilen Setzzustand. In diesem Zustand verbleibt die betreffende monostabile Kippschaltung entsprechend einer bestimmten, durch den Aufbau festgelegten Zeitspanne. Danach kehrt die betreffende Kippschaltung automatisch in ihren Rückst?llnustand zurück. Ein Beispiel für eine derartige monostabil^ Krooschaltung ist in Fig. 11 bis 15 des Buches "Design of Transistorized Circuits for Digital Computers" von A.I.Pressman in Fig. 11 bis 15, John F. Rider Publisher, Inc. New York 1959 bezeichnet.

109882/1761

BAD

Im folgenden sei die Zeitsteuerung bzw. Tak[,steuerung des Systems n»her betrachtet. Gemäss Fig. 1 ist ein Speichermedium 10 in Form einer Speicherscheibe mit einem magnetisierbar^n Überzug vorgesehen. Diese Speicherscheibe ist zur Drehung im Uhrzeigersinn um eine Achse 12 entsprechend gelagert. Die betreffende Speicherscheibe wird mit Hilfe geeigneter AntriDbseinrichtungen, die hier nicht näher gezeigt sind, angetrieben. Zur Speicherung von Informationen ist auf dem Speichermedium 10 eine Informationsspur 16 vorgesehen. Die betreffenden Informationen bzw. Nachrichten werden dabei in Form von diskreten magnetisch polarisierten Bereichen in aufeinanderfolgenden Datenzellen gespeichert, die gemäss Fig. 2 als Zellen in dem Schreibstrom-Signal angedeutet sind, ■^iese Zellen weisen Grenzen und Mittelpunkte entsprechend den Zeitpunkten Tq bzw. T. auf. Neben der Spur 16 ist ein geeigneter Wandler 24 vorgesehen. Eine Relativbewegung zwischen der Speicherscheibe bzw. Scheibe 10 und dem Wandler führt zur Abgabe von elektrischen Signalen vom Ausgang des Wandlers 24, und zwar auf das Auftreten von Änderungen in d'ir magnetischer. Polarität diskreter Spurbereiche. Die so erzeugten Ausgangssignale werden mit Hilfe eines Veräärkers verstärkt als Lesespannungs-Signal gemäss Fig. 2 abgegeben. Das Lesnapannungs-Signal wild einem Differenzierglied 28 zugeführt. Das Differenzierglied 28 gibt ein differenziertes Signal ab, das dann mit Hilfe eines zweiten Verstärkers 30 verstärkt wird. Day Ausgangssignal dieses zweiten Verstärkers 30 wird dann "intim Eingang eines Vergleicherverstärkers 32 zugeführt.

Eine geei ;nety VergleicherverstärkerschaLtung ist zum Beispiel in d'iffi Buch "Puls, Digital- and Swi t chin g''/a ve forms" von -J. Iviiilman und H. Taub, McGraw-Hill Book Comp. 1965, Fig. 7-26, 3*31 te 257, angegeben. Der Vergleicherverstärker 32 arbeitet 'iaoei in der Weise, dass dann, wenn das von dem Verstärker abgegebene Signal mit einem niedrigeren Pegel auftritt als olnera Uu 1.1-Volt-Bezugspegel, das Auagangssignal des Vergleicher-

109882/ 1761
' BADORJQiNAJL

Verstärkers 32 mit einem niedrigen Sparpegel auftritt. Wenn das Ausgangssignal des Verstärkers 30, das dem Eingang des Vergleicherverstärkers 32 zugeführt wird, den Iiull-Volt-Schwellwertpegel übersteigt, tritt das Ausgangssignal des Verglßicherverstärkers 32 mit einem hohen Freigabepegel auf. Demgemäss stellt das Ausgangssignal des Vergleicherverstärkers 32 ein auf der Vergleicherausgangsspannungsleitung auftretendes Signal dar, das den in Fig. 2 mit Vergleicherausgangsspannung bezeichneten Signalverlauf besitzt. Das Ausgangssignal des Vergleicherverstärkers 32 wird einer Impulsverarbeitungseinrichtung 34 und zwei Integratoren 48 und 49 zugeführt.

Obwohl bei der dargestellten bevorzugten Ausführungsform der Erfindung ein Vergleicherverstärker 32 benutzt ist, um eine Rechtecksignalfolge des differenzierten Signals zu liefern, dürfte einzusehen sein, dass das differenzierte Signal oder das Ausgangssignal des Verstärkers 30 auch direkt dem Eingang der Integratoren 48 und 49 zugeführt werden könnte, wenn es erwünscht wäre, ein lineares analoges Signal zu untegrieren.

Die am Ausgang eines Phasendetektors 40 auftretende Ausgangsspannung ist eine Fehlervorzeichen-Spannung, die einem spannungsfc geregelten Oszillator 42 zugeführt wird, dessen Ausgangssignale in Fig. 2 mit 2X bezeichnet sind. Die Rechtecksignale 2X treten bei dieser Ausführungsform mit einer Frequenz auf, die dem Zweifachen der Yifiederholungsfrequenz des Auftretens der Datenzellen in der Informationsspur 16 (siehe Fig. 1) entspricht. Die Ausgangssignale des spannungsgeregelten Oszillators 42 werden über eine Rückkopplungsschleife 41 dem Phasendetektor 40 zurückübertragen.

Der Phaaendetektor 40 vergleicht die Phase seines Eingangssignals von der Impulsverarbeitungseinrichtung 43 her mit der Phase des Ausgangssignals des spannungsgeregelten

109882/1761

Oszillators 42, um ein Ausgangsspannungssignal zu erzeugen, das entweder mit positiver oder negativer Polarität auftritt. Dieses Ausgangsspannungssignal ist damit kennzeichnend für die Phasendifferenz zwischen den beiden miteinander verglichenen Signalen. Dieses Ausgangsspannungssignal wird dem spannungs-ςerekelten Oszillator 42 zugeführt; es veranlasst den Oszillator 42, seine Ausgangsfrequenz derart zu ändern, dass das 2X-Au3gan.gssignal nahezu auf die Grundfrequenz der von der Informationsspur der Speicherscheibe 10 her gewonnenen Signale synchronisiert ist. Im vorliegenden Rahmen werden die Ausdrücke Information und Daten als synonym benutzt.

Das von dem Oszillator 42 abgegebene 2X-Signal wird dem T-Eingang eines Flipflops 44 zugeführt. Das dem T-Eingang des Flipflops 44 zugeführte 2X-Signal dient zur Steuerung des Setzer^.s und Zurückstellene des Flipflops 44, und zwar zur Erzeugung der Ausgangssignale G1 und C2 von den Ausgängen 1 bzw. 0. Diese Ausgangssignale sind in Fig. 2 mit C1 bzw. C2 bezeichnet.

Das C2-Ausgangssignal wird einer monostabilen Kippschaltung 46 zugeführt, wodureh ein S-Ausgangsimpuls erzeugt wird, wie ihn die in Fig. 2 dargestellte Signalfolge S erkennen lässt. Der G1-Ausgangsimpuls wird einem Schalter 50 und über eine geeignete Verzögerungseinrichtung 53 dem T-Eingang des Flipflops 60 zugeführt. In entsprechender Weise wird der C2-Ausgangsimpuls einem Schalter 52 und über eine geeignete Verzögerungseinrichtung 51 dem T-Eingang eines Flipflops zugeführt. Die Schalter 50 und. 52 können zum Beispiel durch Feldeffekttransistor-Schalter gebildet sein, die so ausgelegt sind, dass sie während des Vorhandenseins bzw. Fehlens von rait hohem Pegel auftretenden Freigabesignalen 01, 02 zu arbeiten vermögen. Die 01- und C2-Signalimpulse werden dabei dazu herangezogen, ein integriertes Vergleicherauagangsspannungssignal oder ein Signal "Summe 1" zu einem Zeitpunkt

109882/1761

zu speichern, der dem Ende der ersten Hälfte einer Zelle entspricht. Ferner werden die betreffenden Impulse dazu herangezogen, ein integriertes Vergleicherauagangsspannungs-Signal oder ein Signal "Summe 2" zu einem Zeitpunkt zu speichern, der dem Ende der zweiten Hälfte einer Zelle entspricht, und zwar in einer nachstehend noch näher zu beschreibenden Weise.

Die für die Wiederbereitstellung bzw. Gewinnung der Information, die in dem Doppelfrequenzcode aufgezeichnet 1st, dienende Leselogik ist in Pig. 1 gezeigt. Sie enthält zwei Integratoren 48 und 49, zwei Vergleicherverstärker 56 und 58, zwei ™ Schalter 50 und 52, Verzögerungseinrichtungen 51 und 53» Flipflops 60 bis 62, Inverter 63 bis 65, UND-Glieder 68 und 70 und ein ODER-Glied 72.

Das Ausgangssignal des Vergleicherverstärkers 32 wird direkt' jedem Integrator 48, 49 gemäss Fig. 1 zugeführt. Die Vergleicherausgangsspannungs-Signalfolge wechselt dabei in der Polarität zwischen einer positiven und einer negativen Amplitude. Auf diese Weise erfolgt eine Darstellung der positiven und negativen Magnetisierungspolarität in jeder der sechs Zellen, wie sie in Fig. 2 veranschaulicht sind. Die Integratoren 48 und 49 sind an sich bekannte Integratorschaltungen des fc Typs, wie er zum Beispiel in dem Buch "Electronic Analog Computers" von Granino A. Korn and Theresa M.Korn, zweite Auflage, McGraw-Hill Book Co., Inc., 1956, Fig. 4.11, Seite 166, angegeben ist. Der Integrator integriert das Vergleicherausgangsspannungs-Signal während einer Zeitspanne, die einer halben Zellenzeitspanne entspricht. Die Steuerung erfolgt dabei durch die Schalter 50 und 52,

Der Schalter 50 arbeitet auf das Auftreten eines mit niedrigem Pegel auftretenden Sperrsignals C1 hin, um Erd- bzw. Null-Potential vom Ausgang des Integrators 48 abzuschalten und damit die Integration eines Teiles des Vergleicherausgangs-

109882/1761

Spannungssignals während einer Zeitspanne zu steuern, die einer ersten Hälfte eines Zellenbereichs entspricht. In entsprechender Weise arbeitet der Schalter 52 auf das Auftreten eines mit niedrigem Pegel auftretenden Sperrsignals 02 hin, um Erd- bzw. Nullpotential vom Ausgang des Integrators 49 abzuschalten und damit die Integration eines Teiles des Vergleicherausgangs-Spannungssignals während einer Zeitspanne zu steuern, die einer zweiten Hälfte eines Zellenbereichs entspricht. Die Integratoren 48 und 49 arbeiten demgemäss in Verbindung mit den Schaltern 50 und 52, um einen Satz von Summensignalen je Zellenbereich abzugeben, die in Fig. als Signale "Summe 1" und "Summe 2" bezeichnet sind.

Die Polarität und die Amplitude jedes integrierten Signalteils ist kennzeichnend für den Bereich des Vergleicherausgangsspannungssignalteilea, der einem ersten oder zweiten Zellenbereich entspricht. Die Signale "Summe 1" und "Summe 2" treten demgemäss mit einer Amplitude und Polarität entsprechend der Summierung einer Grosse des Magnetisierungsmusters innerhalb der jeweiligen ersten und zweiten Hälfte einer jeden Zelle auf. Die Signale "Summe 1" und "Summe 2" werden dann von dem Vergleicherverstärker 56 bzw. dem Vergleicherverstärker 58 dazu herangezogen, Signale zur Einspeicherung in den Speicher-Flipflops 60 und 61 zu erzeugen.

In Fig. 2 ist eine in einem Doppelfrequenzcode aufgezeichnete Binärzeichen- bzw. Binärziffernkonfiguration, der für die Ermittlung durch die nachstehend noch näher zu beschreibende Leselo^jk goä^net ist, durch eine Schreibstrom-Signalfolge veranschaulicht. In Fig. 2 veranschaulicht dabei die Schreibstrom-Signal folge die Flussuir&ehrpositionen oder Darstellungsmuster, die/auf einer magnetischen Aufzeichnungsfläche bei einer Binärzeichen-Konfiguration 110010 aufgezeichnet würden, wenn man die betreffende Signalfolge von links nach

109882/1761

-H-

rechts betrachtet. Diese sechs Bits werden in sechs entsprechenden Zellen gespeichert. So ist zum Beispiel ein Binärzeichen als FIussumkehrung an den Zeitpositionen Tq und T. der ersten Zelle aufgezeichnet, und ein Binärzeichen 0 ist als eine Flussumkehrung lediglich an der T^-Position einer dritten Zelle aufgezeichnet. Die Schreibstrom-Signalfolge veranschaulicht eine idealisierte Stromsignalfolge, die einer Aufzeichnungskopfwicklung eines Wandlers zugeführt werden kann, um auf einem geeigneten Speichermedium Magnetiaterungsmuster entsprechend der Binärzeichenkonfiguration zu speichern.

In Fig. 2 veranschaulicht eine Lesespannung3-Signalfolge eine sich ergebende elektrische Wechselspannungs-Lesesignalfolge, die dem Flussumkehrumster entspricht, das durch die Lesestrom-Signalfolge veranschaulicht ist. Die Lesespannungs-Signalfolge kann von einem Wandler oder einer Fühleinrichtung erhalten v/erden, die das Flussumkehrmuster ermittelt. Die differenzierte Signalfolge veranschaulicht die differenzierte Lesespannungs-Signalfolge. Die Nulldurchgangspunkte und Signalspitzen der Lesespannungs-Signalfolge sind in der differenzierten Signalfolge als Signalspitzen bzw. Fulldurchgangspunkte veranschaulicht. In Fig. 2 sind ferner die Vergleicherausgangssparmungs-Signalfolge und die differenzierte Signalfolge veranschaulicht, die durch Abgabe an den Vergleicherverstärker 32 die Abgabe eines Rechtecksignalzuges der differenzierten Signalfolge bewirkt.

Unter Bezugnahme auf Fig. 2 sei nunmehr angenommen, dass die dargestellte Binärzeichenkonfiguration von den sechs Zellen gelesen wird, indem der Lesevorgang von links nach rechts ausgeführt wird. Damit tritt zum Zeitpunkt Tq der ersten Zelle ein Freigabe-Signalimpuls 02 mit hohem Pegel auf, wodurch der Schalter 52 freigegeben wird. Der Schalter 52 verbindet damit oirien Erd- bzw. Nullpotential führenden Schal tungapunkt mit, dem Ausgang des Integrators 49· Dadurch

109882/1761

wird der Integrator 49 zurückgestellt, indem ein gesteuerter Entlädeweg nach Erde hin für einen in dem Integrator 49 enthaltenen Integrationakondensator (nicht gezeigt) geschaffen ist. Gleichzeitig damit wird ein mit nMrigem Pegel auftretendes Sperrsignal C1 dem Schalter 50 zugeführt, der damit gesperrt oder geöffnet wird. Auf diese Weise wird die Erd- Idzw. NuIlpotential-Ausgangsverbindung zu dem Integrator 48 unterbrochen. Demgemäss wird der Integrator 48 in einen Zustand zur Integration eines Teiles der Vergleicherausganga^annung versetzt, welcher eigner ersten Hälfte der ersten Zelle entspricht.

Beginnend zum Zeitpunkt Tq der ersten Zelle lässt sich feststellen, daß ein Vergleioherausgangsspannungssignal negativer Polarität auftritt, weshalb der Integrator 48 ein Signal "Summe 1^M liefert, das einen negativen öägezahnförmigen Verlauf besitzt, der für die erste Hälfte der ersten Zelle charakteristisch ist. Bezugnehmend auf Fig. 2 sei bemerkt, dass das Signal !"Summe 1" von dem Integrator 48 zu einem Zeitpunkt, der dem Auftreten eines Freigabesignals C1 mit hohem Pegäl und eines Sperrsignals 02 mit niedrigem Pegel entspricht, mit einem negativen Spitzenpegel eines negativen Sägezahnsignalzuges auftritt.

Im Zusammenhang mit Fig. 2 sei ferner bemerkt, dass das von dem Integrator 48 während der ersten Hälfte der ersten Zelle abgegebene Ausgangssignal "Summe 1" bei Abgabe an den Vergleicherverstärker 56 dazu führt, dass von diesem Vergleicherverstärker 56 ein Sperrsignal mit niedrigem Pegel abgegeben wird. Der Vergleicherverstärker 56 arbeitet in ähnlicher Weise wie der zuvor beschriebene Vergleicherverstärker 32; er spricht dabei verzögert an, wie dies nachstehend im Zusammenhang mit Fig. 3 noch näher erläutert werden wird.

Wenn der in Fig. 2 dargestellte erste Freigabe-Ausgangsimpuls C1 mit hohem Pegel nach Verzögerung um ein Zeitintervall D

109882/1761

mit Hilfe einer geägneten Verzögerungseinrichtung 53 dem T-Eingang des Speicher-Flipflops 60 zugeführt wird, wird auf dem Vergleicherausgangssignal des Vergleichers 56 ein der Signalspitze des Signals "Summe 1" entsprechender Punkt für die Speicherung einer Polaritätsanzeige in dem Flipflop 60 geprüft. Das Ausgangssignal des Vergleicherverstärkers tritt dabei mit niedrigem Sperrpegel auf, da das Signal "Summe 1" von dem Integrator 48 mit einem negativen Pegel auftritt. Nach anschliessender Invertierung durch den Inverter 63 wird ein Freigabesignal mit hohem Pegel dem R-Eingangj des Speicher-Flipflops 60 zugeführt. Mit gleichzeitigem Auftreten des verzögerten Freigabesignals 01 mit hohem Pegel am T-Eingang und des Freigabesignals 01 mit hohem Pegel am R-Eingang des Flipflops 60 wird dieses Flipflop 60 somit in einen Rückstellzustand übergeführt. Das Flipflop 60 gibt im-Rückstellzustand Ausgangssignale ab, die kennzeichnend sind für eine negative Polarität während einer Zeitspanne, die d?r ersten Hälfte der ersten Zelle entspricht.

Der erste Freigabe-Signalimpüs 01 mit hohem Signalpegel, der zu Beginn einer zweiten Hälfte der ersten Zelle auftritt, wird ebenfalls dem Schalter 50 zugeführt, der dadurch freigegeben wird und eine Verbindung zwischen einer Erd- oder Nullpotential führenden Schaltungsklemme und dem Ausgang des Integrators 48 herstellt. Der Integrator 48 wird damit zurückgestellt. Gleichzeitig tritt das Signal C2 mit niedrigem Sperrpegel auf. Dadurch wird der Schalter 52 abgeschaltet, wodurch vom Ausgang des Integrators 49 Erd- oder Nullpotential abgeschaltet wird. Der Integrator 49 befindet sich damit in einem Zustand, in welchem er das Vergleicherausgangsspannungssignal während der zweiten Half 'te des Zellenzeitintervalls zu integrieren vermag. Da das Yergleichürausgangsspannungssignal mit hohem Freigabepegel auftritt, das kennzeichnend ist für eine positive Polarität zum Zeitpunkt des Auftretens des Sperrsignalimpulses 02 mit niedrigem Pegel, integriert der Integrator 49 das mit hohem Pegel auftretende Freigabe-

1 09882/ 1 761

Vergleicherausgangsspannungssignal unter Abgabe eines Ausgangssignals "Summe 2". Dieses Ausgangsaignal weist einen positiven Sägezahnverlauf auf, wie dies Fig. 2 veranschaulicht.

Anhand der Fig. 3 soll nadhstehend näher die Wirkungsweise der Integratorschaltung betrachtet werden, und zwar beginnend zu einem Zeitpunkt, der einer Verzögerung D entspricht. Dabei ist angenommen, dass das Ausgangssignal von dem Vergleicherverstärker 58 mit hohem Freigabepegel auftritt. Das mit positiver Polarität auftretende Ausgangssignal "Summe 2" von dem Integrator 49 steigt an und stellt damit eine Summierung einer Fläche dar, die durch die Vergleicherausgangsspannungsamplitude festgelegt ist, und zwar soweit, bis eine Signalspitze zum Zeitpunkt des Auftretens eines nächsten Freigabesignals 02 mit hohem Pegel erreicht ist. Das mit hohem Pegel auftretende Freigabesignal G2 gibt den Schalter 52 frei, wodurch der Integrator 49 erneut zurückgestellt wird. Dadurch wird das Ausgangssignal "Summe 2" von seinem Spitzenpegel auf seinen Null-Volt-Pegel vermindert. Nach Ablauf der Verzögerungszeit D tritt das Ausgangssignal des Vergleichers 58 noch mit einem hohen Fraigabepegel auf, mit dem es dem S-Eingang des Flipflops 61 zugeführt wird, und zwar in Verbindung mit einem mit hohem Pegel auftretenden Freigabesignal 02, das durch eine geeignete Verzögerungseinrichtung 51 verzögert dem T-Eingang des FlipfIoos 61 zugeführt v/ird. Das Flipflop 61 wird dadurch in einen Setzzustand übergeführt. Demgemäss wird eine positive Polaritätsanzeiger« in dem Flipflop Gl gespeichert, wie dies der Zeitspanne dor zweiten Hälfte der ersten Zelle entspricht.

Im HirihLLck auf die Signal impulse 01 und 02, die der ersten Zeile eirtaprwehen, und im Hinblick auf den Impuls 02, der ά··:Γ ζ¹/:-! !.nil Zelle entyurioht, aei bezugnehmend auf Fig. 1 mu^a.ri:'· , d;-'3.^f". d:i η Speiche r-Flipf lop 60 und u\ . ο in ο Bit-Konf'i- ■>\n cn ι,. ;;, 01 enthalten, die die Ermlt tiling e i.ner ne-Λ'ΐ tiven Ϊ'-\-ι.ηγ' '' : l während dor er;;!;.;?; ir;. 1. P; ?-,» und di>.- Mr'in i t f. Lan·¹; >"ii;*-r -.■;!!.: ■ ·;ι P..j.ari h^:-;t •/.^ihf.Jir"! ir -/./■/>;.] te:i if^:t.li'te -ier ,!i'tit·,. '. ; 1 L .^

1 ίι i-i is i) :> / ι ν γ; ι

BAD ORIGINAL

anzeigt. Die Vergleicherverstärker 56 und 58, die Verzögerungsglieder 51 und 53, die Flipflops 60 und 61, die UND-Glieder 68 und 70, das ODER-Glied 72 und die Inverter 63 bis 65 stellen Elemente dar, die als Vergleichereinrichtung bezeichnet werden können, welche die in den Speicher-Flipflops 60 und gespeicherten Polaritätsanzeigen vergleicht, um die Binärziffer bzw. das Binärzeichen zu bestimmen, das aus einer Zelle gelesen worden ist. Die in den Flipflops 60 und 61 gespeicherten Anzeigen werden dabei mit Hilfe der OTD-G-lieder 68 und 70 verglichen, um nämlich festzustellen, ob ein Binärzeichenwert "1" oder ein Binärzeichenwert "0" aus der ersten Zelle gelesen " worden ist.

Da das Flipflop 61 sich im Setzzustand befindet, wird ein mit niedrigem Pegel auftretendes Sperr-Ausgangssignal von dem Mull-Ausgang dieses Flipflops an den einen Eingang des UND-Gliedes 68 abgegeben, wodurch dieses UND-Glied gesperrt ist. Da sich das Flipflop 60 im Rückstellzuataad befindet, gibt es von seinem 1-Ausgang ein mit niedrigem Pegel auftretendes Sperrausgangssignal FF1 ab, das dem einen Eingang des UND-Gliedes 70 zugeführt wird. Dieses UND-Glied 70 ist damit gesperrt. Die somit gesperrten UND-Glieder 68 und 70 geben Sperrausgangssignale mit niedrigem Pegel an jeweils einen ^ Eingang des ODER-Gliedes 72 ab, das damit ebenfalls gespeist ist. Auf diese Weise wird ein mit niedrigem Pegel auftretendes Sperrausgangssignal von diesem ODER-Glied 72 abgegeben. Dieses mit niedrigem Pegel auftretende Sperr-Ausgangssignal von dem ODER-Glied 72 wird mit Hilfe des Inverters 65 invertiert als ein mit hohem Pegel auftretendes Freigabesignal dem S-Eingang eines DATA-Flipflops 62 zugeführt.

Die Übertragung des Ziffernwertes bzw. Zeichenwertes der ersten Zelle in das DATA-Flipflop 62 erfolgt während der ersten Hälfte der aeiten Zelle. Zum Zeitpunkt des Auftretens eine 3 einen hohen Pegel besitzenden Freigabe signals G2 ±i:

0 9

der ersten Hälfte der zweiten Zelle wird eine monostabile Kippschaltung 46 in ihren astabilen Zustand getriggert, wodurch ein mit hohem Pegel auftretender Freigäbeimpuls S abgegeben wird, wie dies die in Fig. 2 dargestellte Signalfolge S erkennen lässt. Die monostabile Kippschaltung 46 kann eine solche garantierte Verzögerung besitzen bzw. hervorrufen, dass ,-jeder S-Impuls nahezu in der Mitte des ,jeweiligen, mit hohem Pegel auftretenden Freigabeimpulses C2 auftritt. Der mit hohem Pegel auftretende Freigabeimpuls S wird dem T-Eingang des DATA-Flipflops 62 zugeführt, und zwar in Verbindung mit einem Freigabesignal, das am S-Ein-gang des betreffenden Flipflops auftritt. Damit wird das betreffende Flipflop 62 in einen Setzzustand übergeführt, wodurch angezeigt wird, dass ein Binsrzeichen "1" aus der ersten Zelle gelesen worden ist. Bei im Setzu3tand befindlichem DATA-Flipflop 62 wird von dessen 1-Ausgang ein mit hohem Pegel auftretendes Freigabesignal über die DATA-Leitung an Datenauarerteschaltungen bzw. Datennutzschaltungen abgegeben, bei denen es sich zum Beispiel um einen Teil eines Datenverarbeitungssystems handeln kann, welches die gelesenen Daten anwendet bzw. auswertet. Im Anschluss an den mit hohem Pegel auftretenden Freigabesignalimpuls G2 wird somit ein S-Impuls erzeugt und zur Steuerung des Zustande des DATA-Flipflops 62 herangezogen. Das DATA-Flipflop 62 liefert über die DATA-Leitung ein Signal, das kennzeichnend ist für das Ablesen eines Binärzeichens "1" oder eines Binärzeichens "0" aus einer Zelle.

In entsprechender Weise werden bei der zweiten Zelle mit aufeinanderfolgendem Auftreten der Freigabesignale 02 und C1 mit hohem Pegel die Integratoren 48 und 49 abwechselnd veranlasst, das Vergleicherausgangsspannungs-Signal zu integrieren und ein negatives bzw. positives Sägezahnsignal abzugeben, um eine 01-Bitkonfiguration in die Speicher-Flipflops

109882/1761

FF1 und FF2 einspeichern zu können. Ein einem Binärzeichen ¹M" entsprechendes Signal wird damit wieder ermittelt. Das dem Binärzeichen ¹M" entsprechende Signal der zweiten Zelle wird während der ersten Hälfte der dritten Zelle in der oben beschriebenen Weise in das DATA-Flipflop 62 übertragen.

Bezugnehmend auf Fig. 1 und 2 sei bemerkt, dass die dritte Zelle ein Binärzeichen "0" enthält, so dass mit Auftreten des einen niedrigen Pegel besitzenden Sperrsignals 01 der Integrator 48 ein mit niedrigem Pegel auftretendes Sperr-Vergleicherausgangsspannungs-Signal während der ersten Zellenhälfte integriert und ein negatives Ausgangssignal "Summe 2" mit einem negativen Sägezahnverlauf erzeugt. Das mit negativer Polarität auftretende Ausgangssignal "Summe 1" wird dem Vergleicherverstärker 56 zugeführt, der daraufhin ein mit niedrigem Pegel auftretendes Vergleicherausgangssignal abgibt, das durch den Inverter 63 invertiert als Freigabesignal mit hohem Pegel dem R-Eingang des Flipflops 60 zugeführt wird. Mit Auftreten des nächsten Freigabesignalimpulses 01 mit hohem Pegel, das durch die Verzögerungseinrichtung 53 verzögert und dem T-Eingang de? Flipflops 60 zugeführt wird, wird das betreffende Flipflop 60 in den Rückstellzustand übergeführt. Demgemäss/in dem Flipflop 60 ein für eine negative Polarität kennzeichnendes Signal gespeichert, und zwar entsprechend der Zeitspanne der ersten Hälfte der dritten Zelle.

Mit Auftreten des nächsten Sperrsignals 02 mit niedrigem Pegel während der zweiten Hälfte der dritten Zelle integriert der Integrator 49 das mit niedrigem Pegel auftretende Sperr-Vergleicherausgangsspannungssignals um ein Signal "Summe 2" mit negativem Säge zahnverlauf zu erzc-ngen. Aufgrund des negativen Sägezahnverlaufs gibt der Vergl^icherverstärker 58 ein Sperr-Vergleicherausgangssignal mit niedrigem Pegel ab. Dieses Ausgangssignal wird mit HiIf^e des Inverters 64 invertiert und als mit hohem Pegel auftretendes Freigabesignal

109882/1761

dem Ε-Eingang des Flipflops 61 zugeführt. Zu Beginn der vierten Zelle wird ein Sperrsignalimpuls 02 mit hohem Pegel über die Verzögerungseinrichtung 51 dem T-Eingang des Flipflops 61 zugeführt, und zwar zusammen mit dem mit hohem Pegel auftretenden Freigabeeingangssignal am R-Eingang, wodurch das betreffende Flipflop 61 in seinen Rückstellzustand gelangt. Demgemäss ist in dem Flipflop 61 ein für eine negative Polarität kennzeichnendes Signal gespeichert, und zwar entsprechend der Zeitspanne der zweiten Hälfte der dritten Zelle.

Die beiden Speicher-Flipflops 60 und 61 liefern, wenn sie beide im Rückstellzustand sind, mit hohem Pegel auftretende Freigabeausgangssignale von ihren Null-Ausgängen an einen Eingang des UFD-Gliedes 68, das dadurch übertragungsweg ist. Bei übertragungsfähigem UND-Glied 68 wird ein mit hohem Pegel auftretendes Freigabesignal dem einen Eingang des ODER-Gliedes 72 zugeführt, das daraufhin ein mit hohem Pegel auftretendes Freigabeausgangssignal dem R-Eingang des DATA-Flipflops 62 zuführt. Das mit hohem Pegel auftretende Freigabesignal C2, da3 zu Beginn der ersten Hälfte der vierten Zelle abgegeben wird, wird der monostabilen Kippschaltung 46 zugeführt. Die monostabile Kippschaltung 46 gibt, wie dies Fig. 2 veranschaulicht, einen S-Impuls an den T-Eingang des DATA-Flipflops ab. Das Flipflop 62 wird dadurch in den Rückstellzustand übergeführt, wodurch von seinem 1-Ausgang über die DATA-Leitung ein mit niedrigem Pegel auftretendes Sperrsignal an Datenauswerteschaltungen abgegeben wird. Das betreffende Signal zeigt damit an, dass ein Binärzeichen "0" aus der dritten Zelle gelesen worden ist.

In der vorstehend erläuterten Weise entsprechender Weise wird ein Binärzeichen "0" aus der vierten Zelle gelesen. Eine Ausnahme bildet jedoch hier der Zustand, dass in den Flipflops und 61 eino Bitkonfiguration 11 gespeichert wird und dass day Und-G-lifjd 70 anstelle des ÜIJD-Gliedes 68 übertragungsSaig gemacht wird. Aua der fünften Zelle wird ein Binärzeichen "1"

1 09882/176 1

in der zuvor bezüglich der Zellen 1 und 2 beschriebenen Weise ausgelesen,und aua der Zelle 6 wird in der zuvor im Zusammenhang mit der dritten Zelle beschriebenen Weise ein Binärzeichen "0" ausgelesen.

Unter Bezugnahme auf Fig. 3 in Verbindung mit Fig. 1 sei bemerkt, dass ein auf einem Vergleicherausgangssignalzug des Vergleichers 58 bezeichneter Punkt χ der Spitze eines Signals "Summe 2" mit positivem Polaritätsvorzeichen entspricht, und zwar um eine Verzögerungsdauer D nach Auftreten der Signalspitze des Ausgangssignals des Integrators 4-9 verzögert. Der Zeitpunkt des Auftretens des Punktes χ stellt einen optimalen Zeitpunkt für die Einspeicherung des Signals "Summe 2" in das Flipflop 61 dar. Im Falle eines mit negativer Polarität auftretenden Signals "Summe 2" wären die Sigr.alfolgen gemäss Fig. 3 lediglich invertiert, Die Zeitspanne bzw. das Zeitintervall D bezeichnet dabei die Versogerungszeitspanne, die zuvor im Hinblick auf das Ansprechen auf die Abgabe eines mit positiver Polarität am Eingang des Vergleicherverstärkers 58 auftretenden Signals "Summe 2" erwähnt worden ist. Demgemäss stellt eine Verzögerungszeitspanne D vom Beginn eines Sägezahnsignalzuges bis zu einem Punkt M die Ansprechzeit des Vergleichers 58 dar, der daraufhin ein mit hohem Pegel auftretendes Freigabeausgangssignal abgibt. In entsprechender Weise zeigt sich im Anschluss an das Auftreten des Spitzensignalpegels am Ausgang des Integrators 49 eine Verzögerungszeit D, und zwar nach dem Auftreten der Signalspitze N am Ausgang des Integrators. Nach der Zeitspanne D werden die Amplitude und die Polarität des Summensignals ermittelt, so dass das durch eine geeignete Verzögerungseinrichtung 51 verzögerte Signal G2 zu einem richtigen Zeitpunkt auftritt, um die Vergleicherausgangssignale des Vergleichers 58 in das Speicher-Flipflop 61 eingeben zu können. Das-verzögerte Signal G2 tritt somit zu Zeitpunkten auf, die dem Auftreten der Spitzensignalpegel des Signals

109882/1761

"Summe 2" entsprechen. Die den Integrator 48, den Vergleicherverstärker 56, das Verzögerungsglied 53 und das Flipflop 6o enthaltende Schaltung wirkt in entsprechender Weise, um Anzeigen zu speichern, die kennzeichnend sind für die Polarität der Spitzensignalpegel des Signals "Summe 1".

Bezugnehmend auf Fig. 2 sei bemerkt, dass die von den Integratoren 48 und 49 gelieferten Signale "Summe 1" und "Summe 2" als einem Vergleicherausgangsspannungs-Signalzug entsprechende Signale dargestellt sind, die kennzeichnend sind für eine ein Binärzeichen "1" enthaltende Zelle. Der Vergleicherausgangsspannungs-Signalzug ist als Signalzug dargestellt, in welchem StörimpüTse als positive Impulse Q, R und S innerhalb einer negativen ersten Hälfte einer Zelle auftreten, ferner sind die Störimpulse als negative Impulse TJ, V und W innerhalb einer positiven Hälfte einer Zelle angedeutet. Die dargestellte Zelle speichert dabei ein Binärzeichen "1". Während des negativen Signalteils einer Zelle führt das Auftreten der positiven Impulse Q, R und S jeweils zu einem entsprechenden positiven Integrationsintervall. Demgemäss üben die positiven Störsignale Q, R und S einen zusätzlichen Effekt auf das Signal "Summe 1" am Ausgang des Integrators 48 aus. Während der Dauer des Auftretens des positiven Störimpulses Q tritt zum Beispiel bei dem negaxiven integrierten Signal "Summe 1" ein positives Integrationsintervall A auf, durch das der negative Signalpegel des ^signals "Summe 1" angehoben wird. Die positiven Störimpulse R und S führen in entsprechender Weise zum Auftreten entsprechender positiver Integrationsintervalle bei dem Signalzug "Summe 1". Diese Integrationsintervalle sind dabei mit B und C bezeichnet. Auf diese Weise steigt der Ausgangssignalpegel des negativen Signals "Summe 1" an. Die gesamte Ausgangssignalsuminierung oder Integration führt dazu, dass von dem Integrator 49 als Vergleicherausgangsspannungs-Signal ein positives Signal abgegeben v/ird, obwohl die Störimpulse U, V und

109882/176 1

W mit negativer Polarität auftreten. Damit dürfte ebenfalls ersichtlich sein, dass es für eine ein positives Signal führende Zellenhälfte erforderlich ist, dass die Gesamtdauer der negativen Impulse eine einem Viertel einer Zellendauer entsprechende Dauer zu überschreiten hat, bevor das Ausgangssignal "Summe 2" mit negativer oder nicht richtiger Polarität auftritt.

Durch Integration über eine vollständige halbe Zellenzeitspanne wird somit die Gesamtsummierung oder das integrierte Vergleicherausgangsspannungs-Signal durch das Auftreten eines Störimpulses nicht in nachteiliger Weise beeinflusst, der innerhalb eines schmalen, genauen Zeitabtastfensters ermittelt werden kann. Dies trifft dabei solange zu, bis der betreffende Störimpuls während einer Zeitspanne vorhanden ist, die gleich einer halben Integrationszeitspanne entspricht oder grosser ist als diese Zeitspanne. Der sägezahnförmige Verlauf der Signale "Summe 1" und "Summe 2" führt jeweils zu einer Endpolarität und einer Endamplitude, die proportional der Summierung der positiven und negativen Impulsperioden innerhalb einer Hälfte einer Zelle sind. In entsprechender Weise kann eine Signalspitzenverschiebung, wie sie sich aufgrund von Impulszusammendrängungseffekten ergibt, zu einer Verschiebung

ψ einer Signal- bzw. Impulsspitze oder eines Nulldurchgangspunktes von einem Zellenmittelpunkt in die erste oder sweite Hf.1i te einer Zellenzeit entsprechend etwa einem Viertel einer Zellenzeit führen, ohne dass dies zu einem Polaritätsanzeigerehler führt. Demgemäss ist eine Reihe von Störiinpulser:, die eine Gesamtdauer von zumindest einem Viertel einer ZellenEeiis;:>:->nue aufweisen, odsr eine Signal- bsw. Irr-nulsspitcenvi-rschiebung von zumindest einem Viertel einer Seilende! T. spanne erforderlich, bevor Fehler in der Ermittlung einer r.;--;}]. ti geu Po.lari t:^;··?- anseige entsprechend dem Magnetfluss in einer ersten oder "weiten Hälfte eiüer Zelle auftreten.

9 8 8 2/1761

BAD ORIGINAL

Die vorliegende Erfindung eignet sich nun ohne weiteres für die Erkennung von Binärdaten, die in einem Phaaenmodulationscode aufgezeichnet sind, indem lediglich die UND-Glieder 68 UiKl 70, das ODER-Glied 72 und der Inverter 65 durch eine andere '/ergleicherschaltung ersetzt werden. Bei dem Phasenmodulationscode kann ein Binärzeichen "1" durch eine positive Polaritütsanzeige in einer ersten Hälfte einer Zellenzeitspanne oder umgekehrt angezeigt waden. Ein Binärzeichen "0" würde dann durch eine negative Polaritätaanzeige in einer ersten Hälfte οiner Zellenzeitspanne angezeigt werden, und eine positive Polaritätsanzeige würde für eine zweite Hälfte einer Zellenzeitspanne angezeigt werden, oder umgekehrt. In welcher Weise hier die Zuordnung zwischen Binärzeichen und Polaritätsanzeige erfolgt, hängt von der Festlegung ab, gemäss der die Darstellung deo Binärzeichens "1" gewählt ist.

Durch die vorliegende Erfindung ist es ferner ohne'weiteres möglich, irgendeinen Aufzsichnungscode verwenden zu können, der durch das Auftreten oder fehlen "von Darstellungen oder Übergängen erkannt v/erden kann, wie dies an einer Vielzahl von bestimmten Positionen innerhalb einer Zelle der Fall sein kann. Die Integrationszeitspannen weisen dabei jeweils eine solche Dauer iuf, dass eine Vielzahl von Integrationen und Summensignalen erhalten werden, wobei jeder Satz zweier derartiger Summensignale überprüft wird, um nämlich das Vorhandensein oder Fehlen des jeweiligen Übergangs festzustellen. Das schlieaslich erzielte Muster der festgestellten Übergänge wird dann decudiert, um die aus der jeweiligen Zelle ausgelesenen Binärzoichen zu bestimmen.

Durch die vorliegende Erfindung ist ferner ein Verfahren zur Ermittlung von Binärzeichen geschaffen, und zwar unter An-Wfittdurjg der zuvor beschriebenen Doppelfrequenz-Leselogik. G'-mk;j3 diesem Verfahren wird während eines ersten VerfahrensoChritteo ein erstes Summensignal erzeugt, das kennzeichnend ist

109882/1761

BAD ORIGINAL

für die Amplitude und P_olarität der Summierung des Darstellungs- oder Magnetisierungsmusters innerhalb eines ersten Zellenbereichs. Während eines zweiten Verfahrensschrittes wird ein zweites Summensignal erzeugt, das kennzeichnend ist für die Amplitude und Polarität entsprechend der Summierung des Darstellungs- oder Magnetisierungsmusters innerhalb eines zweiten Zellenbereichs. In einem dritten Verfahrensschritt werden dann die ersten und zweiten Summensignale verglichen, woraufhin gemäss dem zu erkennenden Code ein vierter Verfahrensschritt angewandt wird, um ein Ausgangssignal zu erzeugen, das kennzeichnend ist für einen Binärzeichenwert. Das Verfahren der Binärdaten-Bereitstellung bzw. -Gewinnung und der Fehlerermittlung wird somit durch eine Signalamplitudensummierung und Polaritätsfeststellung ausgeführt.

Gemäss Fig. 1 wird der erste Schritt der Erzeugung eines ersten Summensignals durch den Integrator 48 ausgeführt, und der zweite Schritt der Erzeugung eines zweiten Summen-Signals wird durch den Integrator 49 ausgeführt. Der dritte Yerfahrensschritt des Yergleichens wird durch die Speicherflipflop 60 und 61, die TOID-Glieder 68 und 70, das ODER-Slied 72, die Inverter 63 und 65 und die zugehörigen Verzögerungsglieder und Vergleicherverstärker ausgeführt. Der vierte W Schritt der Erzeugung eines Ausgangssignals wird schliesslich durch das Flipflop 62 und die zugehörige monostabile Kippschaltung 46 ausgeführt.

Bezugnehmend auf fig. 2 sei bemerkt, dass zu einem Zeitpunkt in der Mitte zwischen aufeinanderfo^nden S-Impulsen, und zwar beginnend mit der zweiten Zelle, die Signale U¹I¹I und FF2 stets mit entgegengesetzten Signalpegeln auftreten. Diese Eigenschaft kann in zweckmässiger Weise dazu herangezogen werden, Fehler zu ermitteln oder eine Information bereitzustellen, die die Zeitsteuerung bzw. Taktsteuerung der Datenauawerteschaltungen betrifft, in denen die betreffende Information zur Festlegung des richtigen Zeitpunktes für die Abtastung des DATA-Signals herangezogen werden kann.

109882/1761

Claims (1)

1. Patentansprüche

   (\j. Verfahren zur Erzeugung eines für eine in wenigstens einer Speicherzelle eines Speichermediums in binärer Form gespeicherte Information charakteristischen Ausgangssignals dadurch gekennzeichnet, daß für die Speicherzelle ein erstes Summensignal erzeugt wird, das entsprechend dem Darstellungsmuster innerhalb eines ersten Bereichs der betreffenden Speicherzelle charakteristisch ist für eine von zwei Polaritäten, daß für die Speicherzelle ein zweites Summensignal erzeugt wird, das entsprechend dem Darstellungsmuster innerhalb eines zweiten Bereichs der betreffenden Speicherzelle für eine von zwei Polaritäten charakteristisch ist, und daß auf das erste und zweite Summensignal hin ein für den Binärziffernwert in der betreffenden Speicherzelle charakteristisches Ausgangssignal erzeugt wird.

   2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal dadurch erzeugt wird, daß das erste Summensignal mit dem zweiten Summensignal verglichen wird·

   3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als erster Bereich und zweiter Bereich der Speicherzelle die erste Hälfte bzw. zweite Hälfte der betreffenden Speicherzelle verwendet werden.

   4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch

   gekennzeichnet, daß als Darstellungsmuster magnetische übergänge verwendet werden.

   5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein elektrisches Wechselstromsignal mit einer dem Darstellungsmuster innerhalb der Speicherzelle entsprechenden Amplitude und Polarität erzeugt wird und daß die Erzeugung des ersten und zweiten Summensignals durch Integration des elektrischen Wechselstrorasignals bewirkt wird.

   109882/ 1761

   - 20 -

   6· Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das elektrische Wechselstromsignal unter Erzeugung eines ersten Summensignals für jede Speicherzelle, das kennzeichnend ist für die dem Darstellungsmuster innerhalb der ersten Hälfte der Speicherzelle entsprechende Amplitude und Polarität zweier Polaritäten,integriert wird, daß das elektrische Wechselstromsignal zur Erzeugung eines zweiten Summensignals für jede Speicherzelle, das kennzeichnend ist für die dem Darstellungsmuster innerhalb der zweiten Hälfte der Speicherzelle entsprechende Amplitude und Polarität der beiden Polaritäten^integriert wird, daß das erste Summensignal und das zweite Summensignal einer entsprechenden Speicherzelle verglichen werden und daß beim Vergleich zweier Summensignale entsprechender Polarität ein Ausgangssignal erzeugt wird, das kennzeichnend ist für eine Binärziffer mit einem ersten Ziffernwert, während beim Vergleich zweier Summensignale unterschiedlicher Polarität ein Ausgangssignal erzeugt wird, das kennzeichnend ist für eine Binärziffer mit einem zweiten ziffernwert·

   7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Darstellungsmuster auf dem Aufzeichnungsmedium (10) durch einen relativ zu diesem Aufzeichnungsmedium (10) bewegten Wandler (24) ermittelt und als das Wechselstromsignal abgegeben wird, welches zur Lieferung eines differenzierten Signals differenziert wird, das mit wechselnder Amplitude und Polarität entsprechend dem Darstellungsmuster auftritt, daß das differenzierte Signal während einer ersten Zeitspanne integriert wird, die der Zeitspanne entspricht, während der jeweils eine erste Speicherzellenhälfte relativ zu dem Wandler (24) bewegt wird, daß auf die Integration hin ein erstes Summensignal für die jeweilige erste SpeiehergelXenliälJPt« eraeugt uärd_f tmd zvsir mit einer für die Summierung der- Amplitude eines es dos differenzierten Signals entsprechend dem Dar-»

   I 0 9 8 e

   stelliingsmuster innerhalb einer ersten Speicherzellenhalfte charakteristischen Amplitude und Polarität, daß das differenzierte Signal während einer zweiten Zeitspanne integriert wird, die der Zeitspanne entspricht, während der jeweils eine zweite Speicherzellenhälfte relativ zu dem Wandler (24) bewegt wird, daß auf die Integration während der zweiten Zeitspanne hin ein zweites Summensignal für die jeweilige zweite Speicherzellenhälfte mit einer für das differenzierte Signal entsprechend dem Darstellungsmuster innerhalb einer zweiten Speicherzellenhälfte charakteristischen Amplitude und Polarität erzeugt wird, und daß die Polaritäten dieser beiden Summensignale miteinander verglichen werden·

   8. System zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß Fühleinrichtungen (24) vorgesehen sind, die auf die Feststellung des Darstellungsmusters hin ein elektrisches Wechselstromsignal erzeugen, daß Integrationseinrichtungen (48,49) vorgesehen sind, die dieses Wechselstrorasignal integrieren und ein Summensignal abgeben, das kennzeichnend ist für die Polarität und Amplitude des Wechselstromsignals, und daß Einrichtungen (60,61) vorgesehen sind, die das Summensignal für eine entsprechende Speicherzelle aufnehmen und ein Ausgangssignal erzeugen, das kennzeichnend ist für die der Polarität des Summensignals entsprechenden Binärziffernwerte.

   9. system nach Anspruch 8, dadurch gekennzeichnet, daß Differenziereinrichtungen (28) vorgesehen sind, die das elektrische Wechselstromsignal aufnehmen und als differenziertes signal an die Integrationseinrichtungen (48,49) abgeben, die ein Summensignal erzeugen, das kennzeichnend ist für die Polarität des betreffenden differenzierten Signals«

   109882/1761

   10. System nach Anspruch 9, dadurch gekennzeichnet, daß

   das von den Differenziereinrichtungen (28) abgegebene differenzierte signal eine Polarität und Amplitude entsprechend einem ersten und zveiten Bereich der aufeinanderfolgenden Speicherzellen aufweist, daß die Integrationseinrichtungen (48,49) ein erstes Summensignal, das kennzeichnend ist für die Polarität und Amplitude des differenzierten Signals für einen ersten Bereich der jeweiligen Speicherzelle , und ein zweites Summensignal, das kennzeichnend ist für die Polarität und Amplitude des differenzierten Signals in einem zweiten Bereich der jeweiligen Speicherzelle, erzeugen und daß Vergleichseinrichtungen (56,58) vorgesehen sind, die die beiden Summensignale für eine entsprechende Speicherzelle aufnehmen und ein für den Binärziffernvert der betreffenden Speicherzelle charakteristisches Ausgangssignal auf die Ermittelung der durch die beiden Summensignale gekennzeichneten Polaritäten erzeugen·

   11· system nach Anspruch 10, dadurch gekennzeichnet, daß die Integrationseinrichtungen (48,49) ein erstes Summensignal für die jeweilige erste Speicherzellenhälfte der aufeinanderfolgenden Speicherzellen abgeben, das kennzeichnend ist für eine voR zwei Polaritäten entgegengesetzten Vorzeichens und das mit einer Amplitude entsprechend einer Sunmierung des Darstellungsmusters innerhalb einer ersten Hälfte der jeweiligen Speicherzelle auftritt, und ein zweites Summensignal für die jeweilige zweite Zellenhälfte der aufeinanderfolgenden Zellen abgeben, das kennzeichnend ist für eine von zwei Polaritäten entgegengesetzten Vorzeichens und das mit einer Amplitude entsprechend einer Summierung des Darstellungsmusters innerhalb einer zweiten Speicherzellenhälfte auftritt·

   10 9882/1761

   12. System nach Anspruch 11, dadurch gekennzeichnet, daß

   die Integrationseinrichtungen (48,49) ein erstes Summensignal £üt die jeweilige erste Speicherzellenhälfte erzeugen, das kennzeichnend ist für eine von zwei Polaritäten entgegengesetzten Vorzeichens und das mit einer Amplitude entsprechend der Summierung der Polarität und Amplitude des Darstellungsmusters innerhalb einer ersten Hälfte der jeweiligen Speicherzelle auftritt» und ein zweites Summensignal für die jeweilige zweite Speicherzellenhälfte erzeugen, das kennzeichnend ist für eine der beiden Polaritäten entgegengesetzten Vorzeichens und das mit einer Amplitude entsprechend der summierung der Polarität und Amplitude des differenzierten signals auftritt, welches dem Darstellungsmuster innerhalb der zweiten Hälfte der jeweiligen Speicherzellen entspricht.

   13· Magnetisches Viedergabesystem, unter Verwendung eines systems nach einem der Ansprüche θ bis 12, dadurch gekennzeichnet, daß die Fühleinrichtung (24) ein elektrisches Wechselstromsignal mit einer ersten und zweiten Frequenz und mit wechselnder erster und zweiter Polarität entsprechend einem Magnetisierungsmuster auf einem Aufzeichnungsmedium (10), auf welchem eine binäre Information in aufeinanderfolgenden Speicherzellen gespeichert ist, abgibt, wobei die halbe Periode der ersten Frequenz der Magnetisierung mit einer der beiden Polaritäten entgegengesetzten Vorzeichens der Darstellung eines ersten Binärzifferowerts entspricht, während eine volle Periode der zveiten Frequenz einem der Magnetisierungswechsel von der ersten zur zweiten Polarität zwischen der ersten und zweiten Zellenhälfte der Darstellung eines zweiten Binärziffernwerts entspricht, wobei ein Polaritätsvechsel an einer Grenzlinie zwischen aufeinanderfolgenden

   10 3 882/1761

   Speicherzellen erfolgt, daß mit der Fühleinrichtung (24) ein die Wechselstromsignale aufnehmender Taktgenerator (42) verbunden ist» der auf diese Wechselstromsignale hin erste und zveite periodische Taktsignale erzeugt, wobei die ersten periodischen Taktsignale zu Zeitpunkten auftreten, die einer Mittellage der jeweiligen Speicherzelle entsprechen, vährend die zweiten periodischen Taktsignale zu Zeitpunkten auftreten, die einer Grenzlage zwischen den Speicherzellen entsprechen, daß mit der Fühleinrichtung (24) erste und zweite Summiereinrichtungen (48,49) verbunden sind, die auf das Wechselstromsignal hin das erste -und zweite Summensignal erzeugen, daß mit der ersten Summiereinrichtung (48) und dem Taktgenerator (42) eine erste Speichereinrichtung (60) verbunden ist, die das erste Summensignal und die ersten Taktsignale aufnimmt und eine Anzeige speichert, die das Polaritätsvorzeichen des ersten Suoimensignals darstellt, daß mit der zweiten Summiereinrichtung (49) und dem Taktgenerator (42) eine zweite Speichereinrichtung (61) für die Aufnahme des zweiten Summensignals und der zweiten

   Taktsignale und für die Einspeicherung einer Anzeige verbunden ist, die das Polaritätsvorzeichen des zweiten Summensignals darstellt, und daß mit der ersten Speichereinrichtung (60) und der zweiten Speichereinrichtung (61) eine Vergleichseinrichtung (68,70,72) verbunden ist, die die gespeicherten Anzeigen vergleicht und die bei ungleichen bzw· bei gleichen Polaritätsvorzeichen der miteinander verglichenen Anzeigen Ausgangssignale entsprechend einem ersten bzw· zweiten Binärziffernwert abgibt.

   14· System nach Anspruch 13, dadurch gekennzeichnet, daß die erste Summiereinrichtung (48) und die zweite Summier-

   109882/1761

   einrichtlang (49) mit dem Taktgenerator (42) für die Aufnahme erster und zveiter Taktsignale verbunden sind, daß die erste Summiereinrichtung (48) durch die ersten Taktsignale gesteuert die Erzeugung des ersten Summensignals sperrt und daß die zveite Summiereinrichtung (49) durch die zveiten Taktsignale gesteuert die Erzeugung des zweiten Summensignals sperrt·

   109882/1761

   Leerseite