[go: up one dir, main page]

DE19857852A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung

Info

Publication number
DE19857852A1
DE19857852A1 DE19857852A DE19857852A DE19857852A1 DE 19857852 A1 DE19857852 A1 DE 19857852A1 DE 19857852 A DE19857852 A DE 19857852A DE 19857852 A DE19857852 A DE 19857852A DE 19857852 A1 DE19857852 A1 DE 19857852A1
Authority
DE
Germany
Prior art keywords
layer
type
semiconductor
diffusion
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19857852A
Other languages
English (en)
Other versions
DE19857852B4 (de
Inventor
Nobuyuki Yoshitake
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of DE19857852A1 publication Critical patent/DE19857852A1/de
Application granted granted Critical
Publication of DE19857852B4 publication Critical patent/DE19857852B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10W10/031—
    • H10W10/30—
    • H10W15/00—
    • H10W15/01—

Landscapes

  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung sowie ein Verfahren zum Herstellen derselben und insbesondere eine Halbleitervorrichtung mit einem Bipolartransistor und Verfahren zum Herstellen derselben.
In Halbleitervorrichtungen verwendete Transistoren können grob in Metall-Oxid- Halbleiter-Feldeffekttransistoren (MOSFET) und Bipolartransistoren eingeteilt werden. MOSFETs umfassen n-Kanal-MOSFETs, p-Kanal-MOSFETs und Komplementär-MOSFETs (CMOSFET's), welche die obigen beiden verwenden. Andererseits umfassen Bipolartransistoren npn-Übergangstyp-Transistoren und pnp-Übergangstyp-Transistoren. Ein Bipolartransistor ist in der Lage, im Vergleich mit einem MOSFET mit hoher Geschwindigkeit zu arbeiten, da der Bipolartransistor selbst mit hoher Geschwindigkeit arbeitet. Weiterhin ist der Transferleitwert eines Bipolartransistors groß, und die Fähigkeit, eine kapazitive Last anzusteuern, ist beträchtlich.
Unter den obigen Bipolartransistoren ist ein Longitudinal-pnp-Übergangstyp- Bipolartransistor mit hoher Steh- bzw. Haltespannung im Querschnitt in Fig. 1A als ein Beispiel des einschlägigen Standes der Technik gezeigt. Eine n-Typ- Epitaxieschicht 20 ist auf einem p-Typ-Halbleitersubstrat 1 gebildet und mit einem Isolierfilm 40 bedeckt. In einem Bereich, in welchem Elemente elektrisch durch eine vergrabene p⁺-Typ-Schicht 11 (Buried Layer) und eine p⁺-Typ-Isolier­ schicht 23 isoliert sind, ist eine n⁻-Typ-Tasche 2 von einem Bereich nahe einer Zwischenfläche zwischen dem p-Typ-Halbleitersubstrat 1 und der n-Typ- Epitaxieschicht 20 bis zu dem p-Typ-Halbleitersubstrat 1 vorgesehen. Eine vergrabene p⁺-Typ-Schicht 20 ist auf der n⁻-Typ-Tasche 2 angeordnet und mit einer p-Typ-Wanne 21 verbunden, welche von der Oberfläche der n-Typ-Epita­ xieschicht 20 bis zu der vergrabenen p⁺-Typ-Schicht 10 reicht. Eine n⁺-Typ- Pfropfen-Basis 24 und eine n-Typ-Basis 25 sind in der p-Typ-Wanne 21 vor­ gesehen und mit einer Basis-Abnahmeelektrode B von dem Öffnungsteil eines Isolierfilmes 40 verbunden. Auch ist ein p⁺-Typ-Emitter 26 in der n-Typ-Basis 25 ausgebildet und mit einer Emitter-Abnahmeelektrode E verbunden. Anderer­ seits ist ein p⁺-Typ-Stöpsel 22 in der p-Typ-Wanne 21 ausgebildet, um mit der vergrabenen p⁺-Typ-Schicht 10 verbunden zu sein, und ein p⁺-Typ-Kollektor 27 ist in dem p⁺-Typ-Stöpsel 22 vorgesehen und mit einer Kollektor-Abnah­ meelektrode C verbunden.
Bei dem obigen Longitudinal-pnp-Übergangstyp-Bipolartransistor mit hoher Stehspannung liegt in einem praktischen Gebrauch die Spannung einer Strom­ quelle an der n⁻-Typ-Tasche 2, eine Massespannung ist dem p-Typ-Halbleiter­ substrat 1 zugeführt, und eine Spannung zwischen Masse und der Spannung der Stromquelle ist der vergrabenen p⁺-Typ-Schicht 10 aufgeprägt, welche den Kollektorbereich bildet. Für eine Verwendung mit hoher Spannung der Stromquelle ist es erforderlich, die Durchbruchsstehspannung bei den Über­ gängen zwischen der n⁻-Typ-Tasche 2 und der vergrabenen p⁺-Typ-Schicht 10, dem p-Typ-Halbleitersubstrat und der vergrabenen p⁺-Typ-Schicht 10 sowie der n⁻-Typ-Tasche 2 und dem p-Typ-Halbleitersubstrat 1 hoch einzustellen.
Hier sind die relativen Konzentrationen der leitenden Fremdstoffe von jeder Schicht in Fig. 1B gezeigt. Die vergrabene p⁺-Typ-Schicht 10, die den Kollektor­ bereich bildet, ist ein Bereich, in dem der meiste Kollektorstrom fließt, und er ist gewöhnlich so gestaltet, daß er hohe Konzentrationen an leitenden p-Typ-Fremd­ stoffen enthält, um den Kollektorwiderstand abzusenken. Da weiterhin bei einem pn-Übergang die Durchbruchsstehspannung umso höher ist, je niedriger die Konzentrationen der leitenden Fremdstoffe von jeder der p-Seite oder der n-Seite ist, wird die n⁻-Typ-Tasche 2 so gestaltet, daß sie leitende n-Typ-Fremdstoffe bei geringen Konzentrationen enthält.
Weiterhin ändert sich die Stehspannung zwischen dem p-Typ-Halbleitersubstrat 1 und der vergrabenen p⁺-Typ-Schicht 2 entsprechend der Gesamtmenge an leitenden Fremdstoffen, die in der zwischen diesen ausgebildeten n⁻-Typ-Tasche 2 enthalten sind. Je kleiner die Gesamtmenge an leitenden Fremdstoffen ist, desto einfacher tritt ein Durchgriff auf und läßt die Stehspannung nach. Dem­ gemäß ist es für die n⁻-Typ-Tasche 2 erforderlich, die Gesamtmenge an leitenden Fremdstoffen anzuheben, während leitende Fremdstoffe bei niedrigen Konzen­ trationen enthalten sind. Daher ist es notwendig, die n⁻-Typ-Tasche 2 so zu gestalten, daß sie eine große Tiefe hat. Um beispielsweise eine Stehspannung eines Niveaus von 100 V zu erhalten, ist es erforderlich, die Spitzenkonzen­ tration der n⁻-Typ-Tasche 2 auf etwa 1 × 1016 Ladungsträger cm-3 und die Tiefe größer als 7 bis 9 µm einzustellen.
Ein Verfahren zum Herstellen des obigen Longitudinal-pnp-Übergangstyp- Bipolartransistors mit hoher Stehspannung wird im folgenden erläutert. Zunächst wird, wie in Fig. 2A gezeigt ist, eine n⁻-Typ-Tasche 2 durch Ionenimplantation von leitenden n-Typ-Fremdstoffen in das p-Typ-Halbleiter­ substrat 1 gebildet.
Sodann werden, wie in Fig. 2B gezeigt ist, leitende Fremdstoffe in die n⁻-Typ- Tasche 2 diffundiert, um wenigstens eine Tiefe von 14 bis 16 µm von der Ober­ fläche des p-Typ-Halbleitersubstrates 1 zu erreichen, indem ein Wärmeprozeß bei hoher Temperatur für eine lange Zeit, beispielsweise bei 1200°C für 100 Stunden, angewandt wird. Als ein Ergebnis kann die Tiefe der n⁻-Typ-Tasche 2 größer als 7 bis 9 µm zu der Zeit sein, wenn eine vergrabene p⁺-Typ-Schicht bei einem späteren Prozeß erzeugt wird.
Sodann wird, wie in Fig. 2C gezeigt ist, eine vergrabene p⁺-Typ-Schicht 10 in der n⁻-Typ-Tasche 2 gebildet, und eine vergrabene p⁺-Typ-Schicht 11 zur Elementisolation wird in einem Elementisolierbereich durch Ionenimplantation von leitenden p⁻-Typ-Fremdstoffen und Diffusion durch einen Wärmeprozeß erzeugt.
Anschließend wird, wie in Fig. 2D gezeigt ist, eine n-Typ-Epitaxieschicht 20 durch epitaxiales Wachstum auf der oberen Schicht des p-Typ-Halbleiter­ substrates 1 erzeugt.
Sodann wird, wie in Fig. 2E gezeigt ist, eine P-Typ-Wanne 21 gebildet, die die vergrabene p⁺-Typ-Schicht 10 von der Oberfläche der n-Typ-Epitaxieschicht 20 erreicht. Weiterhin werden ein p⁺-Typ-Stöpsel 22, der die vergrabene p⁺-Typ- Schicht 10 in der p-Typ-Wanne 21 erreicht, und eine p⁺-Typ-Isolierschicht 23, die die vergrabene p⁺-Typ-Schicht 11 in dem Elementisolierbereich erreicht, jeweils durch Ionenimplantation von leitenden p-Typ-Fremdstoffen und Diffusion durch einen Wärmeprozeß gebildet.
Die folgenden Schritte umfassen beispielsweise das Bilden einer n⁺-Typ-Propfen­ basis 24 und einer n-Typ-Basis 25 in der p-Typ-Wanne 21, das Bilden eines p⁺- Typ-Emitters 26 in der n-Typ-Basis 25, das Bilden eines p⁺-Typ-Kollektors 27 in dem p⁺-Stöpsel 22, das Bilden einer Basis-Abnahmeelektrode B, einer Emitter- Abnahmeelektrode E und einer Kollektor-Abnahmeelektrode C, die jeweils mit diesen Zonen verbunden sind, um dadurch einen Longitudinal-pnp-Über­ gangstyp-Bipolartransistor mit einer hohen Stehspannung zu schaffen, wie dies in Fig. 1A gezeigt ist.
Bei dem obigen Herstellungsverfahren eines Longitudinal-pnp-Übergangstyp- Bipolartransistors mit hoher Stehspannung der einschlägigen Technik ist jedoch ein Hochtemperatur-Langwärmeprozeß von beispielsweise 1200°C und 100 Stunden erforderlich, um die n-Typ-Tasche 2 mit leitenden Fremdstoffen bei niedrigen Konzentrationen und großer Tiefe zu bilden. Als ein Ergebnis ist die Produktivität beträchtlich niedrig aufgrund der langen Zeitdauer für einen Abschluß und von schwachem Prozeßverhalten eines Diffusionsreaktors.
Um die obige lange Prozeßzeit für den Wärmeprozeß zu verkürzen, kann die Methode der Anhebung der Temperatur des Wärmeprozesses in Betracht gezogen werden; jedoch deformiert ein gewöhnliches Quarzreaktor-Kernrohr leicht auf­ grund eines Hochtemperaturprozesses, so daß es oft ausgetauscht werden muß und die Produktivität dadurch vermindert. Auch kann der Einsatz eines carboni­ sierten Siliciums (SiC) als Reaktor-Kernrohr, das kaum deformiert, in Betracht gezogen werden; es hat in Wirklichkeit jedoch einen Nachteil, daß es schwierig ist, ein Rohr mit großem Durchmesser herzustellen.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einer Isolierschicht (Diffusionsschicht) mit großer Tiefe zu schaffen, welche mit verbesserter Produktivität erzeugt werden kann, sowie ein Verfahren zum Herstellen dieser Halbleitervorrichtung anzugeben.
Diese Aufgabe wird durch eine Halbleitervorrichtung mit Merkmalen des Patent­ anspruches 1 bzw. durch ein Verfahren mit den Merkmalen des Patent­ anspruches 5 erfindungsgemäß gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Zur Lösung obiger Aufgabe hat gemäß einem ersten Aspekt der vorliegenden Erfindung eine Halbleitervorrichtung ein Halbleitersubstrat eines ersten Leitungstyps, eine erste Diffusionsschicht eines zweiten Leitungstyps, die in dem Halbleitersubstrat ausgebildet ist, eine erste Halbleiterschicht, die auf dem Halbleitersubstrat ausgebildet ist, eine zweite Diffusionsschicht des zweiten Leitungstyps, die in der ersten Halbleiterschicht ausgebildet und mit der ersten Diffusionsschicht verbunden ist, und eine zweite Halbleiterschicht, die auf der ersten Halbleiterschicht ausgebildet ist, wobei die zweite Halbleiterschicht elektrisch von dem Halbleitersubstrat durch die erste Diffusionsschicht und die zweite Diffusionsschicht isoliert ist.
Bei der obigen erfindungsgemäßen Halbleitervorrichtung können eine erste Diffusionsschicht und eine zweite Diffusionsschicht des zweiten Leitungstyps, ausgebildet in dem Halbleitersubstrat des ersten Leitungstyps und der ersten Halbleiterschicht, als Isolierschichten wirken, die das Halbleitersubstrat und die zweite Halbleiterschicht isolieren. Dies nutzt die Tatsache aus, daß ein invers vorgespannter pn-Übergang einen hohen Widerstand hat. Da es möglich ist, eine Isolierschicht mit großer Tiefe bei der einschlägigen Technik zu bilden, indem diese in eine erste Diffusionsschicht und eine zweite Diffusionsschicht getrennt wird, können die jeweiligen ersten und zweiten Diffusionsschichten flach gestal­ tet werden. Da die ersten und zweiten Diffusionsschichten in kürzerer Zeit als bei einem Isolierschicht-Erzeugungsprozeß in der einschlägigen Technik gebildet werden können, wird es möglich, die Zeit des Herstellungsprozesses zum Erzeugen der Isolierschicht zu verkürzen, was die Produktivität verbessert. Da kein Bedarf besteht, die Wärmebehandlungstemperatur anzuheben, tritt das Problem eines sich leicht deformierenden Reaktor-Kernrohres nicht auf.
In der Halbleitervorrichtung der vorliegenden Erfindung ist die erste Halbleiter­ schicht vorzugsweise eine Stapelschicht einer Vielzahl von Halbleiterschichten, und die zweite Diffusionsschicht umfaßt eine Vielzahl von Diffusionsschichten des zweiten Leitungstyps, die in jeder Schicht der Vielzahl von Halbleiter­ schichten ausgebildet sind. Als ein Ergebnis kann jede der Diffusionsschichten, die die zweite Diffusionsschicht aufweist, noch flacher gestaltet werden, die Größe der Wärmebehandlung zum Erzeugen einer Isolierschicht aus den ersten und zweiten Diffusionsschichten kann reduziert werden, und daher kann die Temperatur der Wärmebehandlung abgesenkt werden, und die Verarbeitungszeit kann weiter verkürzt werden.
Vorzugsweise wird bei der obigen Halbleitervorrichtung der vorliegenden Erfindung ein Bipolartransistor gebildet, der aufweist: eine vergrabene Schicht des ersten Leitungstyps, die als ein Kollektorbereich wirkt, der bei einer oberen Schicht der zweiten Diffusionsschicht ausgebildet ist, eine Wanne des ersten Leitungstyps, die bei einer oberen Schicht der vergrabenen Schicht ausgebildet und mit der vergrabenen Schicht verbunden ist, einen Basisbereich des zweiten Leitungstyps, der in der Wanne ausgebildet ist, und einen Emitterbereich des ersten Leitungstyps, der in dem Basisbereich ausgebildet ist. Ein Bipolar­ transistor kann gestaltet werden mit einem Kollektorbereich, einem Basisbereich und einem Emitterbereich.
Vorzugsweise ist in der obigen Halbleitervorrichtung der vorliegenden Erfindung ein Feldeffekttransistor ausgebildet, der aufweist: einen Gateisolierfilm, der auf einer oberen Schicht der zweiten Halbleiterschicht ausgebildet ist, eine Gateelektrode, die bei einer oberen Schicht des Gate-Isolierfilmes ausgebildet ist, und Source- sowie Drainbereiche, die in der zweiten Halbleiterschicht auf zwei Seitenteilen der Gateelektrode vorgesehen sind.
Gemäß einen zweiten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, umfassend die folgenden Schritte: Bilden einer ersten Diffusionsschicht eines zweiten Leitungstyps in einem Halbleitersubstrat eines ersten Leitungstyps, Bilden einer ersten Halb­ leiterschicht auf dem Halbleitersubstrat, Bilden einer zweiten Diffusionsschicht des zweiten Leitungstyps in der ersten Halbleiterschicht, um die erste Diffusionsschicht anzuschließen, und Bilden einer zweiten Halbleiterschicht bei einer oberen Schicht der ersten Halbleiterschicht, wobei die erste Diffusions­ schicht und die zweite Diffusionsschicht zu Isolierschichten des Halbleiter­ substrats und der zweiten Halbleiterschicht gemacht sind.
Gemäß dem obigen Verfahren zum Herstellen einer Halbleiterschicht der vor­ liegenden Erfindung ist es möglich, die ersten und zweiten Diffusionsschichten flach zu gestalten, da eine Isolierschicht mit großer Tiefe durch Auftrennen von dieser in erste und zweite Diffusionsschichten gestaltet werden kann. Die ersten und zweiten Diffusionsschichten können in einer kürzeren Zeit als bei einem Herstellungsprozeß der einschlägigen Technik hergestellt werden, so daß die Zeit für den Herstellungsprozeß zum Erzeugen einer Isolierschicht kurzgemacht werden kann, was die Produktivität verbessert. Da es nicht erforderlich ist, die Temperatur des Wärmeprozesses anzuheben, tritt das Problem eines leichten Deformierens des Reaktor-Kernrohres nicht auf.
Vorzugsweise wird bei dem erfindungsgemäßen Verfahren zum Herstellen einer Halbleitervorrichtung in den Schritten des Erzeugens der ersten Halbleiter­ schicht und des Erzeugen der zweiten Diffusionsschicht eine Stapelschicht einer Vielzahl von Halbleiterschichten als die erste Halbleiterschicht gebildet und eine Vielzahl von Diffusionsschichten des zweiten Leitungstyps werden in jeder Schicht der Vielzahl von Halbleiterschichten als die zweite Diffusionsschicht gebildet, indem zwei- oder mehrmals die Schritte des Bildens einer Halbleiter­ schicht und des Bildens einer Diffusionsschicht des zweiten Leitungstyps in der Halbleiterschicht wiederholt werden. Als ein Ergebnis können die Diffusions­ schichten mit der zweiten Diffusionsschicht weiter flacher gestaltet werden, so daß der Umfang des Wärmeprozesses zum Erzeugen einer Isolierschicht mit den ersten und zweiten Diffusionsschichten reduziert werden kann, die Temperatur des Wärmeprozesses abgesenkt werden kann und die Verarbeitungszeit außer­ dem verkürzt werden kann.
Vorzugsweise umfaßt das Verfahren zum Herstellen der obigen Halbleitervorrich­ tung der vorliegenden Erfindung außerdem zwischen dem Schritt des Bildens der zweiten Diffusionsschicht und vor dem Schritt des Bildens der zweiten Halb­ leiterschicht einen Schritt des Bildens einer vergrabenen Schicht der ersten Leitungsschicht, die einen Kollektorbereich ergibt, und hat außerdem nach dem Schritt des Bildens der zweiten Halbleiterschicht einen Schritt des Bildens einer Wanne des ersten Leitungstyps, die mit der vergrabenen Schicht des ersten Leitungstyps verbunden ist, einen Schritt des Bildens eines Basisbereiches des zweiten Leitungstyps in der Wanne und einen Schritt des Bildens eines Emitter­ bereiches des ersten Leitungstyps in dem Basisbereich, um dadurch einen Bipolartransistor herzustellen. Als ein Ergebnis ist es möglich, einen Bipolar­ transistor zu erzeugen, der einen Kollektorbereich, einen Basisbereich und einen Emitterbereich in der zweiten Halbleiterschicht hat.
Vorzugsweise umfaßt das Verfahren zum Herstellen der obigen Halbleiter­ vorrichtung gemäß der vorliegenden Erfindung nach dem Schritt des Bildens der zweiten Halbleiterschicht einen Schritt des Erzeugens eines Gate-Isolierfilmes bei einer oberen Schicht der zweiten Halbleiterschicht, einen Schritt des Erzeugens einer Gateelektrode bei einer oberen Schicht des Gate-Isolierfilmes und einen Schritt des Erzeugens von Source- und Drainbereichen in der zweiten Halbleiterschicht auf den beiden Seitenteilen der Gateelektrode, um dadurch einen Feldeffekttransistor herzustellen. Als ein Ergebnis ist es möglich, einen Feldeffekttransistor zu fertigen, der einen Gate-Isolierfilm, eine Gateelektrode und Source- sowie Drainbereiche in der zweiten Halbleiterschicht hat.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1A eine Schnittdarstellung einer Halbleitervorrichtung gemäß der einschlägigen Technik und Fig. 1B eine Darstellung, die ein Profil von relativen Fremdstoffkonzentrationen in einer Diffusionsschicht der in Fig. 1A dargestellten Halbleiter­ vorrichtung zeigt,
Fig. 2A bis 2E Schnittdarstellungen, die Schritte eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der einschlägigen Technik veranschaulichen, wobei Fig. 2A das Verfahren bis zur Bildung einer n⁻-Typ-Tasche zeigt, Fig. 2B das Verfahren bis zu einem Diffusionsprozeß der n⁻- Typ-Tasche zeigt, Fig. 2C das Verfahren bis zum Bilden einer vergrabenen p⁺-Typ-Schicht zeigt, Fig. 2D das Ver­ fahren bis zum Bilden einer n-Typ-Epitaxieschicht zeigt und Fig. 2E das Verfahren bis zum Bilden eines p⁺-Typ- Stöpsels und einer p⁺-Typ-Isolierschicht zeigt,
Fig. 3A eine Schnittdarstellung einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung und Fig. 3B eine Darstellung, die ein Profil von relativen Fremdstoffkonzentrationen in einer Diffusions­ schicht der in Fig. 3A dargestellten Halbleitervorrichtung zeigt,
Fig. 4A bis 4F Schnittdarstellungen, die die Schritte eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen, wobei Fig. 4A das Verfahren bis zum Bilden einer ersten n⁻- Typ-Tasche zeigt, Fig. 4B das Verfahren bis zum Bilden einer ersten n-Typ-Epitaxieschicht zeigt, Fig. 4C das Verfahren bis zum Bilden einer zweiten n⁻-Typ-Tasche zeigt, Fig. 4D das Verfahren bis zum Bilden einer vergrabe­ nen p⁺-Typ-Schicht zeigt, Fig. 4E das Verfahren bis zum Bilden einer zweiten n-Typ-Epitaxieschicht zeigt und Fig. 4F das Verfahren bis zum Bilden eines p⁺-Typ-Stöpsels und einer p⁺-Typ-Isolierschicht zeigt,
Fig. 5 eine Schnittdarstellung einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung, und
Fig. 6 eine Schnittdarstellung einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung.
Im folgenden werden bevorzugte Ausführungsbeispiele anhand der begleitenden Zeichnungen beschrieben.
Erstes Ausführungsbeispiel
Fig. 3A ist eine Schnittdarstellung einer Halbleitervorrichtung mit einem Longitudinal-pnp-Übergangstyp-Bipolartransistor mit hoher Steh- bzw. Halte­ spannung des vorliegenden Ausführungsbeispiels. Eine erste n-Typ-Epitaxie­ schicht (erste Halbleiterschicht) 3 und eine zweite n-Typ-Epitaxieschicht (zweite Halbleiterschicht) 20 sind auf einem p-Typ-Halbleitersubstrat 1 gebildet und gestapelt und mit einem Isolierfilm 40 bedeckt. In einem Bereich, wo Elemente elektrisch durch eine vergrabene p⁺-Typ-Schicht 11 und eine p⁺-Typ-Isolier­ schicht 23 isoliert sind, ist eine erste n⁻-Typ-Tasche 2 von nahe einer Zwischen­ fläche zwischen dem p-Typ-Halbleitersubstrat 1 und einer ersten n-Typ- Epitaxieschicht 3 bis zu dem p-Typ-Halbleitersubstrat 1 gebildet. Eine zweite n⁻- Typ-Tasche 4 ist in der ersten n-Typ-Epitaxieschicht 3 gebildet. Die erste n⁻- Typ-Tasche 2 und die zweite n⁻-Typ-Tasche 4 sind verbunden, indem sie einen überlappenden Bereich miteinander haben.
Auch ist eine vergrabene p⁺-Typ-Schicht 10 bei einer oberen Schicht der zweiten n⁻-Typ-Tasche 4 gebildet und mit einer p⁻-Typ-Wanne 21 verbunden, die von der Oberfläche der zweiten n⁻-Typ-Epitaxieschicht 20 bis zu der vergrabenen p⁺- Typ-Schicht 10 reicht. Eine n⁺-Typ-Propfenbasis 24 und eine n⁻-Typ-Basis 25 sind in der p-Typ-Wanne 21 gebildet und mit einer Basis-Abnahmeelektrode B von einem Öffnungsteil des Isolierfilmes 40 verbunden. Auch ist ein p⁺-Typ- Emitter 26 in der n-Typ-Basis 25 vorgesehen und mit einer Emitter- Abnahmeelektrode E verbunden. Andererseits ist ein p⁺-Typ-Stöpsel 22 vorgesehen, um mit der vergrabenen p⁺-Typ-Schicht 10 in der p-Typ-Wanne 21 verbunden zu sein. Ein p⁺-Typ-Kollektor 27 ist in dem p⁺-Typ-Stöpsel 22 vor­ gesehen und mit einer Kollektor-Abnahmeelektrode C verbunden.
In der Halbleitervorrichtung mit dem obigen Longitudinal-pnp-Übergangstyp- Bipolartransistor mit hoher Stehspannung gemäß der vorliegenden Erfindung können die erste n⁻-Typ-Tasche 2 und die zweite n⁻-Typ-Tasche 4, die in dem p- Typ-Halbleitersubstrat 1 und der ersten n-Typ-Epitaxieschicht 3 ausgebildet sind, als Isolierschichten wirken, um das p-Typ-Halbleitersubstrat 1 und die zweite n-Typ-Epitaxieschicht 20 zu isolieren. Dies nutzt die Tatsache aus, daß ein invers vorgespannter pn-Übergang einen hohen Widerstand hat. Beispiels­ weise liegt bei einem Gebrauch eine Spannung von einer Strom- bzw. Spannungsquelle an der ersten n⁻-Typ-Tasche 2 und der zweiten n⁻-Typ-Tasche 4, eine Massespannung ist dem p-Typ-Halbleitersubstrat 1 zugeführt, und eine Spannung von der Massespannung zu der Spannung der Strom- bzw. Spannungsquelle beaufschlagt die vergrabene p⁺-Typ-Schicht 10.
Hier sind relative Konzentrationen der leitenden Fremdstoffe in den jeweiligen Schichten in Fig. 3B gezeigt. Die vergrabene p⁺-Typ-Schicht 10, die einen Kollektorbereich bildet, ist ein Bereich, wo der meiste Kollektorstrom fließt, und er ist gewöhnlich so erzeugt, daß er leitende p-Typ-Fremdstoffe mit hohen Konzentrationen enthält, um den Kollektorwiderstand abzusenken. Auch ist bei einem pn-Übergang die Durchbruchs-Steh- bzw. Haltespannung umso höher, je niedriger die Konzentrationen der leitenden Fremdstoffe von jeder einen Seite der p-Seite oder der n-Seite sind. Daher sind die erste n⁻-Typ-Tasche 2 und die zweite n⁻-Typ-Tasche 4 gestaltet, um leitende n⁻-Typ-Fremdstoffe mit niedrigen Konzentrationen zu enthalten.
Auch ändert sich die Steh- bzw. Haltespannung zwischen dem p-Typ-Halbleiter­ substrat 1 und der vergrabenen p⁺-Typ-Schicht 10 gemäß einer Gesamtmenge an leitenden Fremdstoffen, die in der ersten n⁻-Typ-Tasche 2 und der zweiten n⁻- Typ-Tasche 4 enthalten sind, die zwischen diesen ausgebildet sind. Die Isolier­ schichten aus der ersten n⁻-Typ-Tasche 2 und der zweiten n⁻-Typ-Tasche 4 haben große Tiefen, wobei die Gesamtmenge der leitenden Fremdstoffe, die in der ersten n⁻-Typ-Tasche 2 und der zweiten n⁻-Typ-Tasche 4 enthalten sind, größer als ein ausreichender Wert gemacht werden kann, und somit kann eine Durchgreif-Steh- bzw. Haltespannung verbessert werden. Beispielsweise kann durch Einstellen einer Spitzenkonzentration auf etwa 1 × 1016 Ladungsträger cm-3 und der Tiefe der ersten n⁻-Typ-Tasche 2 auf mehr als 7 bis 9 µm eine Steh- bzw. Haltespannung des 100 V-Niveaus erhalten werden.
Ein Verfahren zum Herstellen einer Halbleitervorrichtung des obigen ersten Ausführungsbeispiels wird im folgenden erläutert. Zunächst wird, wie in Fig. 4A gezeigt ist, eine erste n⁻-Typ-Tasche 2 durch Ionenimplantation von leitenden n- Typ-Fremdstoffen in das p⁻-Typ-Halbleitersubstrat 1 und durch Diffusion durch einen Wärmeprozeß erzeugt.
Sodann wird, wie in Fig. 4B gezeigt ist, eine erste n-Typ-Epitaxieschicht (erste Halbleiterschicht) 3 durch epitaxiales Wachstum auf der oberen Schicht des p- Typ-Halbleitersubstrates 1 gebildet.
Anschließend werden, wie in Fig. 4C gezeigt ist, leitende n-Typ-Fremdstoffe in der ersten n-Typ-Epitaxieschicht 3 implantiert, und die leitenden Fremdstoffe werden durch einen Wärmeprozeß zum Diffundieren gebracht, um eine zweite n⁻- Typ-Tasche 4 so zu erzeugen, daß diese mit der ersten n⁻-Typ-Tasche 2 verbun­ den ist. Wenn zu dieser Zeit die Filmdicke der ersten n-Typ-Epitaxieschicht 3 zu 7 µm angenommen wird, können die leitenden Fremdstoffe durch einen Wärme­ prozeß bei beispielsweise 1200°C und während etwa 20 Stunden diffundiert werden.
Sodann wird, wie in Fig. 4D gezeigt ist, eine vergrabene p⁺-Typ-Schicht 10 in der zweiten n⁻-Typ-Tasche 4 gebildet, und eine vergrabene p⁺-Typ-Schicht 11 zum Isolieren von Elementen wird in einem Element-Isolierbereich durch Ionenimplantation von leitenden p-Typ-Fremdstoffen und Diffusion durch einen Wärmeprozeß gebildet.
Anschließend wird, wie in Fig. 4E gezeigt ist, eine zweite n⁻-Typ-Epitaxieschicht 20 auf der ersten n-Typ-Epitaxieschicht 3 durch epitaxiales Wachstum erzeugt.
Sodann werden, wie in Fig. 4F gezeigt ist, leitende p-Typ-Fremdstoffe implantiert und durch einen Wärmeprozeß diffundiert, um eine p-Typ-Wanne 21 zu erzeugen, die von der Oberfläche der zweiten n-Typ-Epitaxieschicht 20 bis zu der vergrabenen p⁺-Typ-Schicht 10 reicht, und um weiterhin einen p⁺-Typ- Stöpsel 22, der bis zu der vergrabenen p⁺-Typ-Schicht 10 reicht, in der p-Typ- Wanne 21 und eine p⁺-Typ-Isolierschicht 23, die bis zu der vergrabenen p⁺-Typ- Schicht 11 reicht, in dem Elementisolierbereich zu erzeugen. Bei diesem Wärme­ prozeß diffundieren die in den vergrabenen p⁺-Typ-Schichten 10 und 11 usw. enthaltenen Fremdstoffe auch in die zweite n-Typ-Epitaxieschicht 20 und bilden die in Fig. 4F gezeigten Diffusionsschichten.
Die nachfolgenden Schritte umfassen beispielsweise ein Bilden einer n⁺-Typ- Pfropfenbasis 24 und einer n-Typ-Basis 25 in der p-Typ-Wanne 21, ein Bilden eines p⁺-Typ-Kollektors 27 in dem p⁺-Typ-Stöpsel 22, ein Bilden eines Isolierfil­ mes 40 aus Siliciumdioxid, in dem beispielsweise ein chemisches Dampfabschei­ dungs-(CVD-)Verfahren verwendet wird, ein Diffundieren und Aktivieren der Fremdstoffe durch einen Wärmeprozeß und sodann ein Erzeugen eines p⁺-Typ- Emitters 26 in der n-Typ-Basis 25, ein selektives Vorsehen eines Basisbereiches, eines Emitterbereiches und eines Kollektorbereiches in dem Isolierfilm 40 und ein Erzeugen einer Basis-Abnahmeelektrode B, einer Emitter-Abnahmeelektrode E bzw. einer Kollektor-Abnahmeelektrode C, die jeweils mit den entsprechenden Bereichen verbunden sind. Als ein Ergebnis wird der Longitudinal-pnp-Über­ gangstyp-Bipolartransistor mit hoher Steh- bzw. Haltespannung, wie dieser in Fig. 3A gezeigt ist, erzeugt. Eine gewünschte Halbleitervorrichtung kann herge­ stellt werden, indem obere Schicht-Zwischenverbindungen usw. geschaffen wer­ den.
Die obige Halbleitervorrichtung mit dem Longitudinal-pnp-Übergangstyp- Bipolartransistor mit hoher Steh- bzw. Haltespannung des ersten Ausführungs­ beispiels kann hergestellt werden durch Trennen der Diffusionsschicht der einschlägigen Technik, die eine große Tiefe hat, in zwei Teile, d. h., die erste n⁻- Typ-Tasche 2 und die zweite n⁻-Tasche 4. Daher wird es möglich, die jeweilige erste n⁻-Typ-Tasche 2 und zweite n⁻-Typ-Tasche 4 flacher zu gestalten. Die erste n⁻-Typ-Tasche 2 und die zweite n⁻-Typ-Tasche 4 können in einer kürzeren Zeit als bei dem Verfahren zum Herstellen von Diffusionsschichten der einschlägigen Technik erzeugt werden, so daß die Zeit für den Herstellungsprozeß verkürzt und die Produktivität verbessert werden kann. Da es nicht erforderlich ist, die Temperatur des Wärmeprozesses anzuheben, tritt kein Problem eines leichten Deformierens des Reaktor-Kernrohres auf.
Zweites Ausführungsbeispiel
Fig. 5 ist eine Schnittdarstellung einer Halbleitervorrichtung mit einem Longitudinal-pnp-Übergangstyp-Bipolartransistor mit hoher Steh- bzw. Halte­ spannung nach dem zweiten Ausführungsbeispiel. Diese Halbleitervorrichtung ist im wesentlichen die gleiche wie die eine in dem ersten Ausführungsbeispiel. Verschiedene Punkte liegen darin, daß die erste Halbleiterschicht, die bei der oberen Schicht des p-Typ-Halbleitersubstrates 1 gebildet ist, eine Stapelschicht einer ersten n-Typ-Epitaxieschicht 3 an der unteren Seite und einer ersten n- Typ-Epitaxieschicht 5 an der oberen Seite ist, daß eine unterseitige zweite n⁻- Typ-Tasche 4 in der unterseitigen n-Typ-Epitaxieschicht 3 gebildet ist, daß eine oberseitige zweite n⁻-Typ-Tasche 6 in der oberseitigen ersten n-Typ-Epitaxie­ schicht 5 gebildet ist, und daß die erste n⁻-Typ-Tasche 2, die unterseitige zweite n⁻-Typ-Tasche 4 und die oberseitige zweite n⁻-Typ-Tasche 6 durch sich über­ lappende Bereiche verbunden sind.
In der obigen Halbleitervorrichtung des zweiten Ausführungsbeispiels können in der gleichen Weise wie in dem ersten Ausführungsbeispiel die erste n⁻-Typ- Tasche 2, die unterseitige zweite n⁻-Typ-Tasche 4 und die obere zweite n⁻-Typ- Tasche 6 als Isolierschichten zum Isolieren des p-Typ-Halbleitersubstrates 1 und der zweiten n-Typ-Epitaxieschicht 20 wirken.
In einem Verfahren zum Herstellen der Halbleitervorrichtung des zweiten Ausführungsbeispiels wird die untere erste n-Typ-Epitaxieschicht 3 auf dem p- Typ-Halbleitersubstrat 1 gebildet, dann wird die unterseitige zweite n⁻-Typ- Tasche 4 durch Ionenimplantation von leitenden Fremdstoffen und Diffusion durch einen Wärmeprozeß erzeugt, eine obere erste n-Typ-Epitaxieschicht 5 wird auf der unterseitigen zweiten n⁻-Typ-Tasche 4 gebildet und eine oberseitige zweite n⁻-Typ-Tasche 6 wird durch Ionenimplantation von leitenden Fremd­ stoffen und Diffusion durch einen Wärmeprozeß erzeugt. Der Rest des Verfahrens ist im wesentlichen der gleiche wie in dem ersten Ausführungsbeispiel.
Gemäß dem obigen Verfahren zum Herstellen einer Halbleitervorrichtung des zweiten Ausführungsbeispiels kann in dem Wärmeprozeß zur Diffusion der unterseitigen zweiten n⁻-Typ-Tasche 4 und der oberseitigen zweiten n⁻-Typ- Tasche 6, wenn die Dicke der unterseitigen ersten n-Typ-Epitaxieschicht 3 eine Größe von 5 µm und diejenige der oberseitigen ersten n-Typ-Epitaxieschicht 5 eine Größe von 5 µm hat, eine Diffusion durch einen kurzen Wärmeprozeß von 1200°C und für etwa 6 bis 7 Stunden ausgeführt werden. In diesem Fall kann bei dem Prozeß zum Herstellen der oberseitigen ersten n-Typ-Epitaxieschicht 5 die Menge an Fremdstoffen gewählt werden, um eine Oberflächenkonzentration von 1 × 1016 Ladungsträger cm-3 zu erzielen, und die Zeit für eine Diffusion kann auf etwa 30 Minuten bei 1000°C eingestellt werden.
Drittes Ausführungsbeispiel
Fig. 6 ist eine Schnittdarstellung einer Halbleitervorrichtung mit einem Feldeffekt-MOS-Transistor mit hoher Steh- bzw. Haltespannung eines dritten Ausführungsbeispiels. In dieser Halbleitervorrichtung sind eine erste n-Typ- Epitaxieschicht (erste Halbleiterschicht) 3 und eine zweite n-Typ-Epitaxieschicht (zweite Halbleiterschicht) 20 auf der oberen Schicht eines p-Typ-Halbleiter­ substrates 1 gebildet und gestapelt sowie mit einem Isolierfilm 40 bedeckt. In dem Bereich, in welchem Elemente elektrisch durch die vergrabene p⁺-Typ- Schicht 11, eine p⁺-Typ-Isolierschicht 23 und einen Elementisolations-Isolier­ film 41 isoliert sind, ist eine erste n⁻-Typ-Tasche 2 von nahe einer Zwischen­ fläche zwischen dem p-Typ-Halbleitersubstrat 1 und der ersten n-Typ-Epitaxie­ schicht 3 bis zu dem p-Typ-Halbleitersubstrat 1 gebildet. Eine zweite n⁻-Typ- Tasche 4 ist in der ersten n-Typ-Epitaxieschicht 3 vorgesehen. Die erste n⁻-Typ- Tasche 2 und die zweite n⁻-Typ-Tasche 4 sind verbunden, indem sie überlappen­ de Bereiche haben.
Auch ist eine vergrabene p⁺-Typ-Schicht 10 bei der oberen Schicht der zweiten n⁻-Typ-Tasche 4 vorgesehen und mit der p-Typ-Wanne 21 verbunden, die von der Oberfläche der zweiten n-Typ-Epitaxieschicht 20 bis zu der vergrabenen p⁺- Typ-Schicht 10 reicht. Eine Gateelektrode G ist auf der p-Typ-Wanne 21 über einen Gate-Isolierfilm 42 vorgesehen. Ein Sourcebereich aus einer p⁺-Typ-Diffu­ sionsschicht 28 und einer n⁺-Typ-Diffusionsschicht 29 ist in der p-Typ-Wanne 21 auf einer Seite der Gateelektrode G ausgebildet und mit der Sourceelektrode S verbunden. Auch ist eine n-Typ-Diffusionsschicht 30 in der zweiten n-Typ- Epitaxieschicht 20 auf der anderen Seite der Gateelektrode G ausgebildet, und eine n⁺-Typ-Diffusionsschicht 31 ist darin vorgesehen und mit einer Drainelektrode D verbunden. Gemäß den obigen Erläuterungen wird ein Feldeffekttransistor gestaltet, wobei der Bereich der p-Typ-Wanne 21, der unter­ halb des Gate-Isolierfilmes 42 liegt, einen Kanalbildungsbereich liefert.
Die Halbleitervorrichtung des obigen dritten Ausführungsbeispiels kann in der gleichen Weise wie in dem ersten Ausführungsbeispiel mit Ausnahme für die Gateelektrode G und die Source- und Drainbereiche hergestellt werden. Die erste n⁻-Typ-Tasche 2 und die zweite n⁻-Typ-Tasche 4 können in einer kürzeren Zeit als in dem Prozeß zum Erzeugen eines Isolierfilmes der einschlägigen Technik gebildet werden. Daher kann die Zeit des Produktionsprozesses zum Erzeugen der Isolierschicht verkürzt werden, und die Produktivität kann verbes­ sert werden.
Die Halbleitervorrichtung und das Verfahren zum Herstellen derselben gemäß der vorliegenden Erfindung sind nicht auf die obigen Ausführungsbeispiele begrenzt. Während beispielsweise ein pnp-Übergangstyp als ein Bipolar­ transistor erläutert wurde, kann in gleicher Weise ein npn-Übergangstyp ein­ gesetzt werden. In diesem Fall kann dieser durch Ersetzen der n-Typ-Fremd­ stoffe durch p-Typ-Fremdstoffe und der p-Typ-Fremdstoffe durch n-Typ-Fremd­ stoffe erzeugt werden. Auch wird ein n-Typ als die erste Halbleiterschicht in den Ausführungsbeispielen angewandt; jedoch kann in gleicher Weise ein p-Typ eingesetzt werden. Eine Vielzahl von anderen Modifikationen können bei der vor­ liegenden Erfindung innerhalb des Bereiches der Patentansprüche vorgenommen werden.
Gemäß der vorliegenden Erfindung können erste und zweite Diffusionsschichten des zweiten Leitungstyps, die in dem Halbleitersubstrat und der ersten Halb­ leiterschicht des ersten Leitungstyps ausgebildet sind, als Isolierschichten arbeiten, um das Halbleitersubstrat und eine zweite Halbleiterschicht zu isolieren. Da eine Isolierschicht der einschlägigen Technik, die eine große Tiefe hat, durch Auftrennen von dieser in zwei Teile, d. h. die erste und die zweite Diffusionsschicht gebildet werden kann, können die ersten und zweiten Diffu­ sionsschichten flach gestaltet werden. Die ersten und zweiten Diffusions­ schichten können in einer kürzeren Zeit als bei dem Verfahren zum Herstellen einer Isolierschicht nach der einschlägigen Technik erzeugt werden, so daß der Herstellungsprozeß zum Erzeugen einer Isolierschicht kürzer sein kann und die Produktivität verbessert ist.
Gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung nach der vorliegenden Erfindung kann eine Isolierschicht mit einer großen Tiefe der ein­ schlägigen Technik durch Auftrennen von dieser in zwei Teile, d. h. die erste und die zweite Diffusionsschicht, gebildet werden, so daß die ersten und die zweiten Diffusionsschichten flach gestaltet werden können. Die ersten und die zweiten Diffusionsschichten können in einer kürzeren Zeit als bei dem Verfahren zum Herstellen einer Isolierschicht der einschlägigen Technik gestaltet werden, so daß die Zeit des Herstellungsprozesses zum Erzeugen der Isolierschicht kürzer gemacht werden kann und die Produktivität verbessert st. Da keine Notwendig­ keit besteht, die Temperatur des Wärmeprozesses anzuheben, tritt auch kein Problem eines leichten Deformierens des Reaktor-Kernrohres auf.

Claims (8)

1. Halbleitervorrichtung, umfassend:
ein Halbleitersubstrat (1) eines ersten Leitungstyps,
eine in dem Halbleitersubstrat (1) ausgebildete erste Diffusionsschicht (2) eines zweiten Leitungstyps,
eine auf dem Halbleitersubstrat (1) ausgebildete erste Halbleiterschicht (3),
eine in der ersten Halbleiterschicht (3) ausgebildete und mit der ersten Diffusionsschicht (2) verbundene zweite Diffusionsschicht (4) des zweiten Leitungstyps, und
eine auf der ersten Halbleiterschicht (3) ausgebildete zweite Halbleiter­ schicht (20),
wobei die zweite Halbleiterschicht (20) elektrisch von dem Halbleiter­ substrat (1) durch die erste Diffusionsschicht (2) und die zweite Diffusions­ schicht (4) isoliert ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Halbleiterschicht (3) eine Stapelschicht aus einer Vielzahl von Halbleiterschichten (3, 5) ist, und
die zweite Diffusionsschicht (4) eine Vielzahl von Diffusionsschichten (4, 6) des zweiten Leitungstyps aufweist, die in jeder der Vielzahl von Halbleiter­ schichten (3, 5) ausgebildet sind.
3. Halbleitervorrichtung nach Anspruch 1, bei der ein Bipolartransistor vorgesehen ist,
dadurch gekennzeichnet, daß der Bipolartransistor aufweist:
eine vergrabene Schicht (10) des ersten Leitungstyps, die als ein Kollek­ torbereich wirkt, der bei einer oberen Schicht der zweiten Diffusionsschicht (4) ausgebildet ist,
eine Wanne (21) des ersten Leitungstyps, die bei einer oberen Schicht der vergrabenen Schicht (10) ausgebildet und mit der vergrabenen Schicht (10) verbunden ist,
einen in der Wanne (21) ausgebildeten Basisbereich (24, 25) des zweiten Leitungstyps, und
einen in dem Basisbereich (24, 25) ausgebildeten Emitterbereich (26) des ersten Leitungstyps.
4. Halbleitervorrichtung nach Anspruch 1, bei der ein Feldeffekttransistor vorgesehen ist,
dadurch gekennzeichnet, daß der Feldeffekttransistor aufweist:
einen bei einer oberen Schicht der zweiten Halbleiterschicht (20) ausgebildeten Gate-Isolierfilm (42),
eine bei einer oberen Schicht des Gate-Isolierfilmes (42) ausgebildete Gateelektrode (G) und
in der zweiten Halbleiterschicht (20) auf den beiden Seitenteilen der Gate­ elektrode (G) ausgebildete Source- und Drainbereiche (28, 29; 30, 31).
5. Verfahren zum Herstellen einer Halbleitervorrichtung, gekennzeichnet durch die folgenden Schritte:
Bilden einer ersten Diffusionsschicht (2) eines zweiten Leitungstyps in einem Halbleitersubstrat (1) eines ersten Leitungstyps,
Bilden einer ersten Halbleiterschicht (3) auf dem Halbleitersubstrat (1),
Bilden einer zweiten Diffusionsschicht (4) des zweiten Leitungstyps in der ersten Halbleiterschicht (3), um mit der ersten Diffusionsschicht (2) verbunden zu sein, und
Bilden einer zweiten Halbleiterschicht (20) bei einer oberen Schicht der ersten Halbleiterschicht (3),
wobei die erste Diffusionsschicht (2) und die zweite Diffusionsschicht (4) Isolierschichten für das Halbleitersubstrat (1) und die zweite Halbleiterschicht (20) bilden.
6. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß bei den Schritten des Herstellens der ersten Halbleiterschicht (3) und des Herstellens der zweiten Diffusionsschicht (4) eine Stapelschicht aus einer Vielzahl von Halbleiterschichten (3, 5) als die erste Halbleiterschicht gebildet wird und eine Vielzahl von Diffusionsschichten (4, 6) des zweiten Leitungstyps in jeder der Vielzahl von Halbleiterschichten (3, 5) als die zweite Diffusionsschicht (4) durch zwei- oder mehrfaches Wiederholen der Schritte des Bildens einer Halbleiterschicht und des Bildens einer Diffusions­ schicht des zweiten Leitungstyps in der Halbleiterschicht erzeugt werden.
7. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß zwischen dem Schritt des Herstellens der zweiten Diffusionsschicht (4) und dem Schritt des Herstellens der zweiten Halbleiterschicht (20) ein Schritt des Herstellens einer vergrabenen Schicht (10) des ersten Leitungstyps ausgeführt wird, welche einen Kollektorbereich bildet, und daß weiterhin nach dem Schritt des Herstellens der zweiten Halbleiter­ schicht (20) ein Schritt des Herstellens einer Wanne (21) des ersten Leitungstyps, die mit der vergrabenen Schicht (10) des ersten Leitungstyps ver­ bunden ist, ein Schritt des Herstellens eines Basisbereiches (24, 25) des zweiten Leitungstyps in der Wanne (21) und ein Schritt des Herstellens eines Emitter­ bereiches (26) des ersten Leitungstyps in dem Basisbereich (24, 25) ausgeführt werden, um dadurch einen Bipolartransistor zu erzeugen.
8. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß nach dem Schritt des Herstellens der zweiten Halbleiterschicht (20) ein Schritt des Bildens eines Gate-Isolierfilmes (42) bei einer oberen Schicht der zweiten Halbleiterschicht (20), ein Schritt des Bildens einer Gateelektrode (G) bei einer oberen Schicht des Gate-Isolierfilmes (42) und ein Schritt des Bildens von Source- und Drainbereichen (28, 29; 30, 31) in der zweiten Halbleiterschicht (20) auf den beiden Seitenteilen der Gateelektrode (G) durchgeführt werden, um dadurch einen Feldeffekttransistor zu erzeugen.
DE19857852A 1997-12-25 1998-12-15 Halbleitervorrichtung und Verfahren zu deren Herstellung Expired - Fee Related DE19857852B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP35791897A JP3653963B2 (ja) 1997-12-25 1997-12-25 半導体装置およびその製造方法
JP09-357918 1997-12-25

Publications (2)

Publication Number Publication Date
DE19857852A1 true DE19857852A1 (de) 1999-07-01
DE19857852B4 DE19857852B4 (de) 2008-12-04

Family

ID=18456612

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19857852A Expired - Fee Related DE19857852B4 (de) 1997-12-25 1998-12-15 Halbleitervorrichtung und Verfahren zu deren Herstellung

Country Status (4)

Country Link
US (1) US6281565B1 (de)
JP (1) JP3653963B2 (de)
KR (1) KR100563162B1 (de)
DE (1) DE19857852B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10206133C1 (de) * 2002-02-14 2003-09-25 Infineon Technologies Ag Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET)
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
US7329940B2 (en) * 2005-11-02 2008-02-12 International Business Machines Corporation Semiconductor structure and method of manufacture
JP5048242B2 (ja) * 2005-11-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
CN111969052A (zh) * 2020-08-28 2020-11-20 电子科技大学 一种具有多沟槽的双极结型晶体管

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51123577A (en) * 1975-04-22 1976-10-28 Toshiba Corp Semiconductor integrating circuit including epitaxial base typ vertica l directional transistor
JPS59177960A (ja) * 1983-03-28 1984-10-08 Hitachi Ltd 半導体装置およびその製造方法
JPS63313860A (ja) * 1987-06-17 1988-12-21 Seiko Epson Corp 半導体装置
JPH03296259A (ja) * 1990-04-13 1991-12-26 Nec Corp 半導体装置の製造方法
KR930001288B1 (en) * 1990-05-30 1993-02-25 Samsung Electronics Co Ltd Manufacturing method of complementary vertical pnp transistor
JPH053292A (ja) * 1991-06-26 1993-01-08 Sanyo Electric Co Ltd 半導体集積回路
DE69232348T2 (de) * 1991-09-24 2002-08-14 Matsushita Electric Industrial Co., Ltd. Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung
JPH05102290A (ja) * 1991-10-03 1993-04-23 Rohm Co Ltd 半導体装置
US5856695A (en) * 1991-10-30 1999-01-05 Harris Corporation BiCMOS devices
JPH05226589A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法
JP3528350B2 (ja) * 1995-08-25 2004-05-17 ソニー株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US6281565B1 (en) 2001-08-28
JP3653963B2 (ja) 2005-06-02
DE19857852B4 (de) 2008-12-04
KR100563162B1 (ko) 2006-06-21
JPH11186284A (ja) 1999-07-09
KR19990063457A (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
DE69225248T2 (de) Verfahren zum Verarbeiten eines Halbleitersubstrats
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE69030415T2 (de) Verfahren zur Herstellung eines DMOS Transistors
DE3545040C2 (de) Verfahren zur Herstellung einer vergrabenen Schicht und einer Kollektorzone in einer monolithischen Halbleitervorrichtung
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE2055162A1 (de) Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
DE3205022A1 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung
DE10123616A1 (de) Superjunction-Halbleiterbauteil sowie Verfahren zu seiner Herstellung
DE19704996A1 (de) Verfahren zur Herstellung von IGBT-Bauteilen
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE3939305C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2253702A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung
EP0007923A1 (de) Verfahren zur Herstellung eines doppeltdiffundierten, lateralen Transistors und eines mit diesem integrierten komplementären vertikalen Transistors
DE3856150T2 (de) Halbleiteranordnung und verfahren zur herstellung
DE69415500T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang
DE2128884A1 (de) Verfahren zum Herstellen von Halbleiterbauteilen
DE69216304T2 (de) Verfahren zum Herstellen eines selbst-ausrichtenden, planaren, monolithischen integrierten Schaltkreises mit vertikalen Transistoren
DE3329224C2 (de) Verfahren zur Herstellung einer Bi-CMOS-Halbleiterschaltung
DE2235185A1 (de) Monolithische integrierte schaltung
DE2617293B2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE19654686C2 (de) Verfahren zum Herstellen einer Dreiwannen-Anordnung in einer Halbleitervorrichtung
DE3100839A1 (de) Integrierte schaltungsanordnung
DE1764570B2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit zueinander komplementären NPN- und PNP-Transistoren
DE69131390T2 (de) Verfahren zur Herstellung einer vergrabenen Drain- oder Kollektorzone für monolythische Halbleiteranordnungen

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R084 Declaration of willingness to licence
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee