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DE3329224C2 - Verfahren zur Herstellung einer Bi-CMOS-Halbleiterschaltung - Google Patents

Verfahren zur Herstellung einer Bi-CMOS-Halbleiterschaltung

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DE3329224C2
DE3329224C2 DE3329224A DE3329224A DE3329224C2 DE 3329224 C2 DE3329224 C2 DE 3329224C2 DE 3329224 A DE3329224 A DE 3329224A DE 3329224 A DE3329224 A DE 3329224A DE 3329224 C2 DE3329224 C2 DE 3329224C2
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Description

Bei einem IC, bei dem ein analoge Vorgänge ausführendes bipolares Element und digitale Vorgänge ausführende komplementäre MOS-Elemente auf einem einzelnen Halbleitersubstrat gebildet sind, bestehen analoge und digitale Vorrichtungen nebeneinander (im folgenden als "Bi-CMOS-IC" bezeichnet), wobei eine Struktur, bei der Al (Aluminium) für das Gate des MOS-Elementes verwendet wird, beispielsweise in JP-A-56-1 52 258 offenbart ist. Bei der Herstellung des Bi-CMOS-IC mit einer Al-Gate-Struktur wird gewöhnlich ein Verfahren angewendet, bei dem eine n-leitende Si- Schicht, die epitaxial auf einem p-leitenden Si-(Silizium) Substrat aufgewachsen ist, mittels pn-Grenzschichten, die durch p-artige Diffusion erzeugt werden, in einzelne Inselgebiete aus Silizium isoliert (aufgeteilt) wird, wonach in den jeweiligen Inselgebieten der n-leitenden Si- Schicht das bipolare Element und die CMOS-Elemente gebildet werden. Das Al-Gate hat jedoch eine Breite von etwa 8 µm und kann nicht kleiner gemacht werden, und die Fläche des Isolationsgebietes kann nicht mit der pn-Grenzschichtisolation reduziert werden. Der Stand der Technik ist daher problematisch im Bezug auf eine hohe Integrationsdichte.
Entsprechend der obigen JP-A-56-1 52 258 werden durch Diffusion simultan ein Isolationsgebiet, das (p-artige) Basisgebiet des Bipolarelementes und ein p-artiges Wannengebiet zur Bildung des n-Kanal-MOS-Elementes gebildet. Weiterhin werden p⁺-artige Diffusionen für den Kontaktteil der Basis, Source und Drain eines p-Kanal-MOS-Elements und den Oberflächenteil des Isolationsgebietes gemeinsam verwendet (ausgeführt), während n⁺-Störstoff für den Emitter des Bipolarelementes und für Source und Drain des n-Kanal MOS-Elementes gemeinsam eindiffundiert wird. Bei einem solchen Prozeß sind die Bipolarcharakteristika schlecht, weil die Dotierstoffkonzentration der Basis ebenso klein ist wie jene des p-artigen Wannengebietes. Es gibt beispielsweise Probleme damit, daß die Größe fT (die Stromverstärkungsfrequenz-Bandbreite) niedrig ist (40 MHz), daß die Ausgangsimpedanz niedrig ist und daß die Gefahr eines hohen Injektionseffektes besteht. Weiterhin kann man wegen der Al-Gate-Struktur keine hohe Integrationsdichte erwarten.
Aus JP-A-55-1 57 257 ist ein Bi-MOS-IC mit Si-Gate- Struktur bekannt, mit dem man eine höhere Integrationsdichte als bei einer Al-Gate-Struktur erzielen kann, und aus JP-A-56-7462 und JP-A-56-15 068 sind Bi-CMOS-ICs mit Si- Gate-Struktur bekannt. Da diese Bi-MOS-IC oder Bi-CMOS-IC eine Zwischenelement- Isolationsstruktur haben, die die LOCOS-Technik (lokale Oxidation von Silizium) einsetzt, kann damit eine noch höhere Integrationsdichte erzielt werden. Im Fall der in JP-A-55-1 57 257 und JP-A-56-15 068 veröffentlichten ICs sind jedoch die Substrat­ potentiale beschränkt, und es kann eine Neigung zum Auftreten von parasitären Thyristoren bestehen. Im Fall des in JP-A-56-7462 offenbarten ICs ist andererseits der Schaltungsaufbau beschränkt, da das Substrat als Kollektorgebiet für ein Bipolarelement eingesetzt wird.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer integrierten Bi-CMOS-Halbleiterschaltung anzugeben, mit dem sich Bipolar- und MOS-Transistoren mit guten charakteristischen Werten und hoher Integrationsdichte in einem gemeinsamen Substrat ausbilden lassen.
Die Lösung dieser Aufgabe ist im Anspruch 1 angegeben.
Ein Verfahren, das im wesentlichen zur gleichen Halbleiter­ schaltung führt wie das erfindungsgemäße Verfahren, gehört gemäß DE 33 34 337 A1 zum nicht-vorveröffentlichten Stand der Technik. Gegenüber diesem früheren Verfahren unterscheidet sich das nach der Erfindung durch einen anderen zeitlichen Ablauf der Verfahrensschritte.
Aus DE 30 23 616 A1 und US 43 25 180 sind ferner Verfahren zum Herstellen von Bi-CMOS-Bauelementen bekannt, die sich von dem erfindungsgemäßen Verfahren dadurch unterscheiden, daß kein lokales Oxydieren mit anschließender Störstoffdotierung im Sinne der Verfahrensschritte (g) und (h) erfolgt. Ein lokales Oxydieren bei Bi-CMOS-Bauelementen ist zwar an sich aus JP-A-56-15 068 bekannt, doch ist dieses Verfahren im übrigen von dem nach der Erfindung weitgehend verschieden.
Im folgenden wird die Erfindung anhand des in den Figuren dargestellten Ausführungsbeispiels beschrieben und näher erläutert.
Die Fig. 1 bis 12 zeigen Querschnitte durch einen IC bei ver­ schiedenen Herstellungsschritten, die einen Bi-CMOS-IC-Her­ stellungsprozeß darstellen.
Fig. 13 zeigt einen Querschnitt durch einen fertigen Bi-CMOS-IC.
(1) Entsprechend der Fig. 1 wird nach selektivem Abscheiden von Sb (Antimon) oder einer ähnlichen Substanz auf einer Hauptoberfläche eines p-leitenden Si-Substrates 1 von hohem Widerstand (das Substrat hat die Form einer Scheibe) eine n-leitende Si-Schicht 2 (mit einer Dicke von 8 µ bis 12 µ), die eine niedrige Störstellenkonzentration und ein gleichmäßiges Störstellenprofil in Richtung seiner Tiefe besitzt, auf dem Substrat mittels Epitaxialwachstums abgeschieden und simultan dazu werden n⁺-leitende vergrabene Gebiete 3 von vor­ gegebener Dicke zwischen dem p--Substrat und der n--Schicht gebildet. In der Fig. 1 bezeichnet die Fläche I ein Gebiet, in dem ein bipolares Element gebildet ist, die Fläche II zeigt ein Gebiet, in dem CMOS-Elemente gebildet sind.
(2) Ein Oxidfilm 4 wird auf der Oberfläche der n--Schicht 2 durch Oxidieren der Oberfläche gebildet und mit Fenstern versehen. Mit Ausnahme von einem Fenster werden die Fenster mit einer (nicht dargestellten) Maske bedeckt, und eine p-leitende Diffusionsschicht (Isolationsschicht) 5 wird durch das zwei­ stufige Einbringen von Störstellen mittels Abscheiden und Diffusion von B (Bor) für die Isolation gebildet. In ähnlicher Weise wird in dem Gebiet I eine n⁺-leitende diffundierte Schicht 6 in einem anderen Fenster für den Kollektorkontakt des n-p-n-Transistors mittels des zweistufigen Dotierverfahrens durch Abscheiden und Diffusion von P (Phosphor) gebildet. Die p-artige Diffusionsschicht 5 und die n⁺-Diffusionsschicht 6 werden mit einer Dicke von etwa der Hälfte von der n--Schicht 2 diffundiert. Weiter werden in dem Gebiet II B-(Bor-)Ionen in ein Fenster implantiert, um eine p-leitende Wanne zu bilden (vergleiche Fig. 2).
(3) Durch Ausführen der Eintreibdiffusion der Wanne wird ent­ sprechend der Fig. 3 die p--artige Wanne 7 gebildet. Gleich­ zeitig berührt die p-artige Diffusionsschicht das p--Substrat 1 und isoliert das Gebiet I von dem Gebiet II. Weiterhin erreicht die n⁺-Diffusionsschicht des Kollektorkontakts das vergrabene n⁺-Gebiet III.
(4) Der Oxidfilm auf der gesamten Oberfläche wird einmal entfernt. Danach wird entsprechend der Fig. 4 ein Dünnoxidfilm 9 erneut gebildet, auf dem Si₃N₄ (Siliziumnitrid) 8 abgeschieden wird, woraufhin durch Maskenbearbeitung eine Maske für lokale Oxidation gebildet wird. Obgleich dies in der Figur nicht dargestellt ist, werden nachfolgend Teile des Gebietes II mit Ionen von einem n-artigen Dotierstoff und einem p-artigen Dotierstoff für die Kanalstopper implantiert, nachdem auf einzelnen Teilen Photoresist aufgetragen wurde und indem die oxidationsbeständige Maske verwendet wird.
(5) Bei Ausführung einer Niedertemperatur-Oxidation werden diejenigen Teile der Si-Oberfläche, die nicht mit einer oxi­ dationsbeständigen Maske versehen sind, lokal mit dicken Feld­ oxidfilmen 10 versehen, wie dies Fig. 5 zeigt. Bei der Oxida­ tionsbehandlung werden p-artige und n-artige Kanalstopper (sie sind mit gestrichelten Linien angedeutet) unter den Feld­ oxidfilmen gebildet.
(6) Das Si₃N₄ (Siliziumnitrid) 8 und der darunterliegende Dünnoxidfilm 9 werden entfernt, um die Siliziumoberfläche freizulegen. Die freigelegte Siliziumoberfläche wird leicht oxidiert, um einen Dünnoxidfilm zu bilden, woraufhin mittels Niedertemperaturoxidation von Silizium ein Oxidfilm 11 ab­ geschieden wird. Entsprechend der Fig. 6 wird nur ein Basisteil mit einem Fenster versehen, und B (Bor) wird darin abgeschieden (oder Ionen dorthin implantiert), um eine flache, p-Diffusionsschicht 12 zu bilden.
(7) Für die Bildung der Gate-Isolationsfilme wird die Oberfläche des Gebietes II geätzt, und die Gate-Oxidation wird ausgeführt, wodurch entsprechend der Fig. 7 Gate-Oxidfilme 13 der MOS-Elemente gebildet werden.
(8) Auf der gesamten Oberfläche wird polykristallines Silizium (Poly-Si) abgeschieden, und der nicht notwendige Teil davon wird durch Photoätzung entfernt, wodurch entsprechend der Fig. 8 Poly-Si-Gateelektroden 14 in Teilen des Gebietes II gebildet werden.
(9) Mittels eines CVD-Verfahrens wird ein Oxidfilm 15 ab­ geschieden. Entsprechend der Fig. 9 wird nur der für das p- Kanal-MOS-Element bestimmte Teil mit einem Fenster versehen, und es wird unter Verwendung der Poly-Si-Gateelektrode 14 als Maske B (Bor) abgeschieden und anschließend eindiffundiert, um unter Selbstausrichtung p⁺-leitende Source- und Drain-Gebiete 16 zu bilden.
(10) Es wird mittels eines CVD-Verfahrens ein Oxidfilm 17 gebildet. Entsprechend der Fig. 10 werden die für die Bildung von Source und Drain des n-Kanal-MOS-Elementes vorgesehenen Teile und ein für die Bildung des Emitters des bipolaren n-p-n-Elementes vorgesehene Teil mit einem Fenster versehen, und As(Arsen)-Ionen werden in diese Teile implantiert und anschließend mit einer Eintreibdiffusion diffundiert, so daß n⁺-leitende Source- und Drain-Gebiete 18 und ein n⁺-leitendes Emittergebiet 19 gebildet werden. Hierbei wird, um zugleich einen vorteilhaften ohmschen Kontakt zu erzielen, das Kollektorkontaktgebiet 6 ebenfalls mit As-Ionen implantiert, d. h. es werden zusätzliche Störstellenatome dort hineingebracht.
(11) Ein Isolationsfilm 20 aus PSG (Phosphorsilicatglas) od. ä. wird auf der gesamten Oberfläche abgeschieden. Danach werden entsprechend der Fig. 11 Kontaktlöcher durch Fotoätzung gebildet, um die Kontaktteile der verschiedenen Gebiete freizulegen.
(12) Al (Aluminium) wird auf die gesamte Oberfläche aufgedampft (oder aufgesputtert) und fotogeätzt. Die resultierende Struktur wird danach mit fließendem H₂ getempert, wodurch Al-Elektroden 21, die in ohmschem Kontakt mit den jeweiligen Gebieten stehen, entsprechend der Fig. 12 gebildet werden. Einige der Al-Elektroden erstrecken sich auf dem PSG-Film und dienen als Al-Leiterbahnen, um unter den verschiedenen Gebieten die gewünschten miteinander elektrisch zu verbinden.
Fig. 13 zeigt in einem Querschnitt einen typischen, fertig­ gestellten Bi-CMOS-IC. In der Figur bezeichnen die Bezugszeichen 22 und 23 die Kanalstopper.
Die Ziele dieser Erfindung können aus den folgenden Gründen erreicht werden:
(1) Durch die Verwendung der epitaxialen Si-Schicht von niedriger Störstellenkonzentration für den das Element bildenden Teil kann VtH (die Schwellspannung) des p-Kanal-MOS-Elementes bestimmt werden. In Übereinstimmung mit der epitaxialen Konzentration kann die Dosis der Ionenimplantation für die p-Wanne von niedriger Störstellenkonzentration bestimmt werden, und VtH des n-Kanal-MOS-Elementes, das in der p-Wanne gebildet ist, kann festgelegt werden. Ein weiterer Vorteil ist, daß BVCBO (die Kollektorbasis-Durchbruchspannung) in dem Bipolarelement leicht kontrolliert werden kann.
(2) Weil eine exitaxiale Si-Schicht verwendet wird und weil n⁺-artiges vergrabenes Gebiet unter den MOS-Elementen vor­ gesehen ist, wird ein "latchup" verhindert, d. h. es wird verhindert, daß sich ein parasitärer Thyristor bildet.
(3) Der Dickoxidfilm und die diffundierte Grenzschicht werden gemeinsam zur Isolation des Gebietes des Bipolarelementes und desjenigen der MOS-Elemente verwendet. Diese Maßnahme reduziert die laterale Ausbreitung der Diffusion im Vergleich zu einer Isolation, die nur auf einer diffundierten Grenzschicht beruht, wie dies im Fall des konventionellen CMOS-IC ist, und damit wird eine höhere Integrationsdichte erreicht und ein "latchup" in effektiver Weise verhindert.
(4) Bei dem Bipolarelement befindet sich der teilweise in die epitaxiale Siliziumschicht eingegrabene Dickoxidfilm zwischen dem Kollektorkontaktgebiet und dem Basisgebiet. Wie man anhand der Fig. 6 ersieht, stellt dieser Dickoxidfilm eine Diffusionsmaske für die Bildung des Basisgebietes dar und unterdrückt eine in lateraler Richtung gehende Basis­ diffusion. Wie man anhand von Fig. 10 ersieht, unterdrückt er daneben die Kollektorkontaktdiffusion in lateraler Richtung bei der zusätzlichen Ionenimplantation (oder Diffusion) in das Kollektorkontaktgebiet. Wenn die Toleranz in der Lage­ genauigkeit der Maske zwischen dem Basisgebiet und dem Kol­ lektorkontakt von hoher Störstellenkonzentration ausreichend eingestellt ist, so kommen dementsprechend die beiden Gebiete nicht in Kontakt. Daher nimmt die besetzte Fläche für ein Bipolarelement ab, während BVCBO (die Kollektorbasis-Durch­ bruchspannung) des Elementes sich nicht erniedrigt.
(5) Aufgrund der Verwendung von einem Poly-Si-Gate für jedes CMOS-Element können Source und Drain in Selbstausrichtungweise diffundiert werden. Daher braucht man keinen Maskenaus­ richtungsfehler zu berücksichtigen, und die Gate-Länge kann klein zu etwa 5 µm gemacht werden. Die Verwendung von Poly-Si-Gate­ elektroden zusammen mit der Verwendung von einem Dickoxidfilm für die Isolation zwischen dem p-Kanal-Element und dem n-Kanal-Element realisiert eine höhere Integrationsdichte. Entsprechend der vorliegenden Erfindung, die Si-Gateelektroden verwendet, ist es möglich, die Chip-Fläche um 25% im Vergleich zu einem Fall, bei dem Al-Gateelektroden eingesetzt werden, zu verringern.
(6) Source und Drain des n-Kanal- MOS-Elements werden gemeinsam mit der Diffusion des Emitters des n- p-n-Elements durch einen Diffusionsschritt gebildet. Dabei kann die Gate-Länge des n-Kanal-MOS-Element klein gehalten werden. Bei dem Bi-CMOS-IC-Herstellungsverfahren, das in Jp-A-56-1 52 258 veröffentlicht ist, muß dann, wenn die Emitterdiffusion tief geht, die Gate-Länge des n-Kanal-MOS- Elementes groß sein. Im Gegensatz dazu wird gemäß der vorliegenden Erfindung die Emitterdiffusion so flach wie möglich ausgeführt, um jenen Nachteil zu vermeiden. Dementsprechend wird die Bedingung der Basisdiffusion sehr wichtig dafür, daß hFE (die Gleichstromverstärkung in der Emitter-Basis­ schaltung) des bipolaren Transistors zu 100 bis 400 gemacht wird. Wie man anhand des oben beschriebenen Ausführungsbeispiels ersehen kann, wird entsprechend der vorliegenden Erfindung das Basisgebiet in einem Verfahrensschritt gebildet, der von dem Verfahrensschritt getrennt ist, der zur Bildung der p-artigen Wanne verwendet wird, und er wird ferner nach der Bildung der dicken lokalen Oxidationsfilme, welche lange Zeit benötigen, durchgeführt.
Dementsprechend kann das Emittergebiet flacher ausgeführt werden als das Basisgebiet und die p-artige Wanne. Aus diesem Grunde kann selbst ein Bipolartransistor mit der vorerwähnten Verstärkung hFE leicht ausgeführt werden, ohne daß das MOS-Element beeinflußt wird.
(7) Da die Basisdiffusion des Bipolarelementes vor der Gate- Oxidation ausgeführt wird, beeinflußt sie nicht die Gate- Oxidfilme. Daher kann die Dicke der Gate-Oxidfilme und damit VtH (die Schwellspannung) der CMOS-Elemente leicht kontrolliert werden.
(8) Ionen-Implantation wird unter Verwendung des für die Bildung des Dickoxidfilmes dienenden Si₃N₄-Films als Maske ausgeführt, und die Dosis der Ionen-Implantation wird geeignet eingestellt, wodurch die Schwellspannung VtH eines parasitären MOS-Transistors auf der p-artigen Wanne oder eines parasitären MOS-Transistors auf der n--artigen epitaxialen Schicht erhöht werden kann.
(9) Aufgrund der Tatsache, daß die Eintreibdiffusionen für die p-Wanne und die p-Grenzschicht-Isolationsschicht simultan ausgeführt werden, kann die Zahl der Herstellungsschritte verkleinert werden. Die p-artige Wanne ist in ihrer Störstellenkonzentration beschränkt, weil VtH des n-Kanal-MOS-Elementes durch die Oberflächenkonzentration bestimmt wird. Weiterhin muß die Tiefe der Wanne wenigstens 5 µm betragen. Die Tiefe der p-artigen Grenzschicht-Isolationsdiffusion muß wenigstens gleich der Dicke der Epitaxialschicht sein. Daher wird die p-Grenzschicht-Isolationsdiffusion entsprechend der Fig. 2 bis in eine geeignete Tiefe aus­ geführt, wodurch gleichzeitige Eintreibdiffusiionen erlaubt werden.
(10) Wird in einem identischen Halbleitersubstrat eine Schaltung gebildet, die eine Zener-Diode mit einer Zener-Spannung von 5 bis 6 V erfordert, so kann die Zener-Diode gebildet werden, indem die pn-Grenzschicht zwischen einem p-artigen Halbleitergebiet, das gleichzeitig mit Source und Drain des p-Kanal-MOS-Elementes gebildet ist, und einem n⁺-artigen Halbleitergebiet, das gleichzeitig mit dem Emitter des Bi­ polarelements gebildet ist, verwendet wird, und die vorerwähnte Zener-Spannung wird leicht erreicht, indem die Stör­ stellenkonzentration von Source und Drain des p-Kanal-Elementes erhöht wird.
(11) Da die p-artige Wanne vor der Bildung des Dickoxidfilmes (Feldoxidfilmes) gebildet wird, kann der Dickoxidfilm ebenfalls in dem p-Wannengebiet gebildet werden. Dementsprechend kann eine Anzahl von n-Kanal-MOS-Elementen innerhalb der einzelnen p-Wanne gebildet werden. Weiterhin können die Grenzen einer Anschlußversor­ gungsspannung erweitert werden. Das bedeutet, daß aufgrund der Gegenwart des Dickoxidfilmes es weniger wahrscheinlich ist, daß parasitäre MOS-Transistoren auftreten.
(12) Aufgrund der Ausbildung des Basisgebietes ist das tiefe Kollektorkontaktgebiet in der epitaxialen Siliziumschicht so ausgebildet, daß es das vergrabene Gebiet berührt, so daß ein Einfluß von diesem auf das Basisgebiet verhindert wird. Insbesondere wird bei dem Ausführungsbeispiel der Kollektorkontakt vor der Bildung der p-Wanne gebildet, wodurch dessen Einfluß auf die p-artige Wanne ebenfalls verhindert wird. Das Kollektorkontaktgebiet steht in Kontakt mit dem vergrabenen Gebiet, um den Kollektorwiderstand herabzusetzen.
(13) Entsprechend den obigen Gesichtspunkten können ein winziger CMOS-IC für logische Operationen und ein bipolarer IC für lineare Operationen auf einem identischen Chip (Substrat) angeordnet werden. Weiterhin kann ein Produkt von hoher Leistung bereitgestellt werden, ohne daß die Charakteristika der jeweiligen ICs verschlechtert sind.
Die vorliegende Erfindung ist nützlich, wenn sie für einen linearen IC mit einem logischen Speicher verwendet wird, für den niedriger Leistungsverbrauch gefordert wird, oder für einen linearen IC, der Leistungs-MOSFETS umfaßt, oder für einen IC, der eine hohe Aussteuerungsfähigkeit in einem Gate-Feld oder einer MOS-Logik hat.
Schließlich soll der Ausdruck "Si-Gate-Elektrode" in der vor­ liegenden Beschreibung nicht nur eine Elektrode umfassen, die nur aus Silizium besteht, sondern auch eine Elektrode aus Silizium, in der ein anderes Metall enthalten ist, oder eine geschichtete Elektrodenstruktur, die aus Schichten aus Silizium und einem anderen metallischen Metall besteht. Weiterhin ist das MOS-Element nicht darauf beschränkt, daß sein Gate-Isolationsfilm ein Oxidfilm ist, sondern umfaßt ebenfalls den Fall eines Siliziumnitridfilmes (Si₃N₄).

Claims (3)

1. Verfahren zur Herstellung einer integrierten Halbleiter­ schaltung mit folgenden Schritten:
  • (a) Herstellen eines mit Störstoff eines ersten Leitfähig­ keitstyps dotierten Silizium-Substrats (1),
  • (b) Einbringen von Störstoff eines zu dem ersten Leitfähig­ keitstyp entgegengesetzten zweiten Leitfähigkeitstyps in Bereiche des Substrats (1) zur Ausbildung von vergrabenen Bereichen (3),
  • (c) Züchten einer mit Störstoff des zweiten Leitfähigkeitstyps dotierten Silizium-Epitaxialschicht (2) auf dem Substrat (1) und den vergrabenen Bereichen (3),
  • (d) Ausbilden eines mit Störstoff des ersten Leitfähigkeitstyps dotierten Isoliergebietes (5) in der Epitaxialschicht (2) an einer zwischen den vergrabenen Bereichen (3) gelegenen Stelle zur Erzeugung eines ersten und eines davon getrennten zweiten Inselbereichs (I, II).
  • (e) Ausbilden eines mit Störstoff des zweiten Leitfähigkeitstyps dotierten Gebietes (6) in dem ersten Inselbereich (I) zur Erzeugung des Kollektoranschlusses eines Bipolar­ transistors,
  • (f) Ausbilden einer mit Störstoff des ersten Leitfähigkeitstyps dotierten Wanne (7) in dem zweiten Inselbereich (II),
  • (g) lokales Oxydieren der Oberfläche der Epitaxiallschicht (2) unter Verwendung einer oxidationsbeständigen Maske zur Erzeugung eines Feldoxidfilms (10) auf dem Isoliergebiet (5) und Teilen der Inselbereiche (I, II),
  • (h) Einbringen von Störstoff des ersten Leitfähigkeitstyps in den ersten Inselbereich (I) unter Verwendung des Feld­ oxidfilms (10) als Maske zur Ausbildung der Basiszone (12) des Bipolartransistors,
  • (i) Ausbilden eines Gate-Isolierfilms (13) auf der Oberfläche der Wanne (7),
  • (j) Aufbringen von polykristallinem Silizium (14) auf den Gate- Isolierfilm (13),
  • (k) Einbringen von Störstoff des ersten Leitfähigkeitstyps in einen von der Wanne (7) verschiedenen Bereich des zweiten Inselbereichs (II) zur Ausbildung von Source und Drain eines MOSFETs des ersten Leitfähigkeitstyps unter Verwendung des polykristallinen Siliziums (14) als Maske und
  • (l) Einbringen von Störstoff des zweiten Leitfähigkeitstyps in die Wanne (7) unter Verwendung des Gates (14) als Maske zur Ausbildung von Source und Drain (18) eines MOSFETs des zweiten Leitfähigkeitstyps sowie gleichzeitig in die Basiszone (12) zur Ausbildung der Emitterzone (19) des Bipolartransistors,
wobei die Schritte (a) bis (l) in dieser Reihenfolge zeitlich nacheinander durchgeführt werden.
2. Verfahren nach Anspruch 1, wobei der erste Leitfähig­ keitstyp der p-Typ und der zweite der n-Typ ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8507624D0 (en) * 1985-03-23 1985-05-01 Standard Telephones Cables Ltd Semiconductor devices
US4999761A (en) * 1985-10-01 1991-03-12 Maxim Integrated Products Integrated dual charge pump power supply and RS-232 transmitter/receiver
JPH0628296B2 (ja) * 1985-10-17 1994-04-13 日本電気株式会社 半導体装置の製造方法
US4735911A (en) * 1985-12-17 1988-04-05 Siemens Aktiengesellschaft Process for the simultaneous production of bipolar and complementary MOS transistors on a common silicon substrate
US4737472A (en) * 1985-12-17 1988-04-12 Siemens Aktiengesellschaft Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate
DE3680520D1 (de) * 1986-03-22 1991-08-29 Itt Ind Gmbh Deutsche Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor.
JPS62239563A (ja) * 1986-04-11 1987-10-20 Nec Corp 半導体装置の製造方法
JP2635961B2 (ja) * 1986-09-26 1997-07-30 株式会社日立製作所 半導体装置の製造方法
GB8726367D0 (en) * 1987-11-11 1987-12-16 Lsi Logic Ltd Cmos devices
GB2243717B (en) * 1990-05-01 1994-06-15 Stc Plc Bipolar transistor device
KR100382538B1 (ko) * 1996-12-20 2003-07-18 주식회사 하이닉스반도체 씨모스소자의 재조방법
DE19821726C1 (de) * 1998-05-14 1999-09-09 Texas Instruments Deutschland Ingegrierte CMOS-Schaltung für die Verwendung bei hohen Frequenzen
JPH11330468A (ja) 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
SE515831C2 (sv) * 1999-02-15 2001-10-15 Ericsson Telefon Ab L M Halvledaranordning med induktor och förfarande vid framställning av en sådan halvledaranordning
KR100350648B1 (ko) * 2000-01-17 2002-08-28 페어차일드코리아반도체 주식회사 모스 트랜지스터 및 그 제조 방법
JP5684450B2 (ja) * 2008-08-20 2015-03-11 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL170902C (nl) * 1970-07-10 1983-01-03 Philips Nv Halfgeleiderinrichting, in het bijzonder monolithische geintegreerde halfgeleiderschakeling.
US4032372A (en) * 1971-04-28 1977-06-28 International Business Machines Corporation Epitaxial outdiffusion technique for integrated bipolar and field effect transistors
US3999213A (en) * 1972-04-14 1976-12-21 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
JPS4913909A (de) * 1972-05-18 1974-02-06
US3898107A (en) * 1973-12-03 1975-08-05 Rca Corp Method of making a junction-isolated semiconductor integrated circuit device
US3955269A (en) * 1975-06-19 1976-05-11 International Business Machines Corporation Fabricating high performance integrated bipolar and complementary field effect transistors
JPS5586151A (en) * 1978-12-23 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor integrated circuit
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
JPS567463A (en) * 1979-06-29 1981-01-26 Hitachi Ltd Semiconductor device and its manufacture
JPS567462A (en) * 1979-06-29 1981-01-26 Hitachi Ltd Semiconductor device and its manufacture
JPS5615068A (en) * 1979-07-18 1981-02-13 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
JPS5676560A (en) * 1979-11-28 1981-06-24 Hitachi Ltd Semiconductor device
US4346512A (en) * 1980-05-05 1982-08-31 Raytheon Company Integrated circuit manufacturing method
JPS5775453A (en) * 1980-10-29 1982-05-12 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS57147267A (en) * 1981-03-05 1982-09-11 Mitsubishi Electric Corp Manufacture of semiconductor integrated circuit device
DE3205022A1 (de) * 1981-02-14 1982-09-16 Mitsubishi Denki K.K., Tokyo Verfahren zum herstellen einer integrierten halbleiterschaltung
US4535531A (en) * 1982-03-22 1985-08-20 International Business Machines Corporation Method and resulting structure for selective multiple base width transistor structures
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法
JPS5955052A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置の製造方法
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors

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Publication number Publication date
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