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DE19833955A1 - Integrierte Halbleiterschaltung und Halbleitervorrichtung - Google Patents

Integrierte Halbleiterschaltung und Halbleitervorrichtung

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Publication number
DE19833955A1
DE19833955A1 DE19833955A DE19833955A DE19833955A1 DE 19833955 A1 DE19833955 A1 DE 19833955A1 DE 19833955 A DE19833955 A DE 19833955A DE 19833955 A DE19833955 A DE 19833955A DE 19833955 A1 DE19833955 A1 DE 19833955A1
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DE
Germany
Prior art keywords
wiring
film
semiconductor substrate
trench
semiconductor
Prior art date
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Ceased
Application number
DE19833955A
Other languages
English (en)
Inventor
Tatsuya Kunikiyo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19833955A1 publication Critical patent/DE19833955A1/de
Ceased legal-status Critical Current

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Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiter­ schaltung und eine Halbleitervorrichtung.
Speziell betrifft sie ein Herstellungsverfahren der integrierten Halbleiterschaltung und ein Herstellungsverfahren der Halblei­ tervorrichtung und eine Trennung, die für die integrierte Halb­ leiterschaltung oder die Halbleitervorrichtung, einen Seiten­ wandabstandshalter eines MOS-Transistors, Verdrahtungen für Ver­ bindungselemente der integrierten Halbleiterschaltung und Schichtisolierung der Verdrahtungen verwendet wird.
Fig. 36 und 37 sind typische Ansichten, die ein Beispiel einer integrierten Halbleiterschaltung mit einem Trennbereich entspre­ chend dem der Anmelderin bekannten Stand der Technik zeigen. Fig. 36 zeigt ein ebenes Layout der integrierten Halbleiter­ schaltung. Fig. 37 zeigt eine Querschnittsstruktur entlang der Linie A-A in Fig. 36.
Ein MOS-Transistor, der in Fig. 36 und 37 gezeigt ist, ist bei­ spielsweise eine Komponente einer Halbleiterspeicherzelle.
In Fig. 36 und 37 bezeichnet 1 ein Halbleitersubstrat, bezeich­ net 2 eine flache Grabentrennung (im folgenden als STI bezeich­ net), die durch Bilden eines Grabens mit einer Tiefe von unge­ fähr 0,2 bis 0,3 µm in dem Halbleitersubstrat 1 und Vergraben eines Isolators in dem Graben vorgesehen ist. Die Bezugszeichen 3a-3d bezeichnen Source-/Drainbereiche, die an einer Hauptebene des Halbleitersubstrates 1 gebildet sind, und das Bezugszeichen 4 bezeichnet einen Gateoxidfilm, der auf dem Halbleitersubstrat 1 oder dem STI 2 gebildet ist. Das Bezugszeichen 5 bezeichnet eine Polysiliziumgateelektrode, die auf dem Gateoxidfilm 4 ge­ bildet ist. Das Bezugszeichen 6 bezeichnet einen Silizidfilm, der auf der Polysiliziumgateelektrode 5 gebildet bzw. gestapelt ist. Das Bezugszeichen 7 bezeichnet einen Oxidfilm, der auf dem Silizidfilm 6 gebildet ist. Das Bezugszeichen 8 bezeichnet einen Seitenwandabstandshalter, der an Seitenwänden des Gateoxidfilmes 4, der Polysiliziumgateelektrode 5, des Silizidfilmes 6 und des Oxidfilmes 7 gebildet ist. Das Bezugszeichen 11 bezeichnet einen Zwischenschichtfilm, der durch Bedecken der Hauptebene des Halb­ leitersubstrates 1 gebildet ist. Das Bezugszeichen 12 bezeichnet eine Metallverdrahtung, die auf dem Zwischenschichtfilm 11 ge­ bildet ist. In dieser Beschreibung stellt die STI ein Verfahren zum Trennen einer Gruppe von Elementen, die zueinander benach­ bart sind, dar. Zusätzlich stellt der STI ebenfalls eine Struk­ tur dar, die für das Trennverfahren verwendet wird. Die STI 2 ist in einem peripheren Abschnitt eines aktiven Halbleiterberei­ ches, der Source-/Drainbereiche 3a-3d enthält, gebildet. Ein MOS-Transistor, der durch die Source-/Drainbereiche 3a-3d, das Halbleitersubstrat 1, den Gateoxidfilm 4 und die Gateelektrode 5 gebildet ist, wird beispielsweise für eine Speicherelektrode verwendet.
Der Gateoxidfilm 4, die Polysiliziumgateelektrode 5, der Sili­ zidfilm 6, der Oxidfilm 7 und der Seitenwandabstandshalter 8 bilden Signalleitungen 9a-9c. Beispiele eines Materials des Si­ lizidfilmes 6 enthalten Wolframsilizid (WSi) und Titansilizid (TiSi). Allgemein ist der Oxidfilm 7 aus einem Siliziumoxidfilm (SiO) gebildet. Der Siliziumoxidfilm weist spezifischen Wider­ stand von ungefähr 2 × 1016 Ω cm auf.
Ein in Fig. 37 gezeigter Feldtransistor 10 enthält die STI 2, die auf der STI 2 vorgesehene Verdrahtung 9b und die Source- /Drainbereiche 3b und 3c, die auf beiden Seiten der STI 2 vorge­ sehen sind. Der Feldtransistor 10 ist ein parasitärer Transi­ stor, der ein Gateoxidfilm als STI 2 verwendet.
Der Betrieb einer Speicherzelle wird durch die folgenden Eigen­ schaften beeinflußt:
  • 1. Trenneigenschaften
  • 2. Verdrahtungskapazität
  • 3. Gate-Source-Kapazität und Gate-Drain-Kapazität
  • 4. An die die Gateelektrode angelegte Beanspruchung durch die Bildung des Silizids.
Der Betrieb der Halbleiterspeicherzelle wird stark durch die Größe eines Leckstromes und die Größe einer zulässigen Spannung zwischen den Elementen, die in dem Trennbereich getrennt sind, beeinflußt, wobei diese in den in Punkt 1. angegebenen Trennei­ genschaften enthalten sind. Es ist wünschenswert, daß die zuläs­ sige Spannung zwischen den in dem Trennbereich getrennten Ele­ menten größer ist und eine kleinere Menge von Leckstrom zwischen den Elementen durch den Trennbereich fließt.
Als ein Verfahren des Erzielens solcher gewünschten Trenneigen­ schaften wird vorgeschlagen, daß die Schwellenspannung des Feldtransistors 10, der in dem Trennbereich parasitär ist, er­ höht wird. Eine Schwellenspannung Vth eines MOS-Transistors, der unter Verwendung eines Siliziumsubstrates gebildet ist, wird durch die Gleichung 1 berechnet, wobei die Schwellenspannung durch Vth dargestellt wird, ein Ferminiveau durch Φf dargestellt wird, eine Flachbandspannung durch VFB dargestellt wird, eine Gatekapazität durch C0 dargestellt wird, eine dielektrische Kon­ stante des Siliziums durch KSi dargestellt wird, eine Permitti­ vität des Vakuums durch ε0 dargestellt wird, eine Einheitsladung durch q dargestellt wird, eine Akzeptorkonzentration durch NA dargestellt wird und eine Source-Substrat-Spannung durch VBS dargestellt wird. Die Dielektrizitätskonstante KSi von Silizium beträgt ungefähr 11,7.
Die Gatekapazität C0 pro Einheitsfläche des MOS-Transistors wird durch die Gleichung 2 berechnet, wobei eine dielektrische Kon­ stante eines Siliziumoxidfilmes durch KSiO2 dargestellt ist und eine Dicke des Gateoxidfilmes durch tOX dargestellt ist. Die Dielektrizitätskonstante KSiO2 des Siliziumoxidfilmes beträgt un­ gefähr 3,9.
Der Gateoxidfilm des Feldtransistors 10 arbeitet als die STI 2. Daher wird, wenn die dielektrische Konstante der STI 2 reduziert wird, die Schwellenspannung des Feldtransistors 10 erhöht. Ent­ sprechend dem obigen sollte eine dielektrische Konstante eines Isolators, der die STI 2 bildet, zum Erhöhen einer Spannung, die durch die STI 2 getrennt werden kann, und zum Verringern der Größe des Leckstromes reduziert werden.
Im allgemeinen ist es notwendig, daß eine Größe eines DRAM ent­ sprechend der Änderung der Generation des DRAM reduziert wird. Zum Reduzieren einer Öffnungsbreite der STI 2 entsprechend einem Skalierungsgesetz, sollte die Permittivität der STI 2 verringert werden. Der Grund ist wie folgt. Es ist notwendig, daß eine Öff­ nungsbreite eines Grabens reduziert wird und eine Tiefe des Gra­ bens sollte reduziert werden, wenn die Form der STI 2 entspre­ chend dem Skalierungsgesetz geändert wird. Diese Forderung ver­ ursacht jedoch, daß die Trenneigenschaften verschlechtert wer­ den. Wenn die Öffnungsbreite des Grabens reduziert wird und die Tiefe des Grabens erhöht wird, wird es schwierig, den Graben mit einem Isolator zu füllen.
Die Japanische Patentanmeldung JP 8-46028 A beschreibt bei­ spielsweise, daß ein Graben anstatt des Siliziumdioxides (SiO2) mit einem Material gefüllt wird, dessen Dielektrizitätskonstante kleiner als 3,3 ist, d. h. ein Polyimid oder ein polymeres Schleuderbeschichtungsglas (polymeres SOG). Es ist jedoch schwierig, den Graben mit einer kleinen Öffnungsbreite mit einer organischen Substanz, einschließlich einem dielektrischen Mate­ rial, wie zum Beispiel SOG, zu füllen. Weiterhin weist die be­ schriebene Elementstruktur keine Höhendifferenz zwischen einer Halbleiteroberfläche und einer Oberfläche des Grabens auf. Daher ist es schwierig, eine Maskenausrichtung mit hoher Präzision durchzuführen. Die Japanische Patentanmeldung JP 4-151850 A be­ schreibt ein Beispiel, bei dem eine Leerstelle bzw. Freiraum in einem PSG (Silikatglas) in einem Trenngraben ist. Die in der Veröffentlichung beschriebene Leerstelle wird jedoch durch Zu­ fall nur in einem Teil des PSG in dem Trenngraben erzeugt und ist nicht dazu beabsichtigt, die Permittivität des Trenngrabens zu reduzieren. Speziell betrifft die in der Veröffentlichung be­ schriebene Erfindung ein Herstellungsverfahren zum Verhindern, daß die an einem Boden des Trenngrabens gebildete Leerstelle durch ein Verfließen des PSG zu einer Oberfläche ansteigt, wobei der Trenngraben entsprechend der Leerstelle vergrößert wird. Ein Querschnittsbereich des PSG, durch den ein elektrisches Feld hauptsächlich übertragen wird, wird verglichen mit dem Stand der Technik nicht reduziert. Somit offenbart die Veröffentlichung kein Verfahren zum Herstellen eines integrierten Halbleiter­ schaltung, das die Permittivität des Trenngrabens reduzieren kann.
Als ein Verfahren zum Erhöhen der Trenneigenschaften beschreibt die Japanische Patentanmeldung JP 5-160251 A einen Trenngraben mit einem Hohlraum 25 im Inneren, wie beispielsweise in Fig. 38 und 39 gezeigt ist. Zum Bilden eines solchen Trenngrabens wird eine Passivierungsschicht 20 zuerst auf einem Halbleitersubstrat 1 gebildet. Dann wird ein bemusterter Resist zum Bilden eines Grabens durch anisotropes Ätzen verwendet. Zu dieser Zeit ver­ bleibt die Passivierungsschicht 20 auf dem Halbleitersubstrat 1, auf dem kein Graben gebildet wird. Ein Bereich, auf dem die Pas­ sivierungsschicht 20 verbleibt, enthält einen aktiven Halblei­ terbereich, auf dem eine Halbleitervorrichtung, wie zum Beispiel ein Transistor, gebildet werden soll. Nachdem ein Oxidfilm 21 an einer inneren Wand des Grabens gebildet ist, wird der Hohlraum 25 teilweise mit einem wasserlöslichen Glas gefüllt und einem Zurückätzen ausgesetzt. Dann wird eine Siliziumdioxidschicht 23 unter Verwendung eines CVD-Verfahrens vorgesehen. In diesem Fall, wird die Siliziumdioxidschicht 23 in einer solchen Art vorgesehen, daß auf beiden Seitenwänden vorzusehende Filme zu­ einander gleiche Neigungen aufweisen. Das wasserlösliche Glas wird durch eine Öffnung, die das wasserlösliche Glas erreicht, entfernt, und eine Siliziumdioxidschicht 24 wird durch das CVD- Verfahren vorgesehen. Somit wird ein Trenngraben mit einem Hohl­ raum 25 in dem Halbleitersubstrat 1 gebildet. Die Siliziumdi­ oxidschichten 23 und 24 durch CMP (chemisches/mechanisches Po­ lieren) poliert und geebnet. Die Passivierungsschicht 20 wird durch Ätzen entfernt. Danach wird ein Transistor oder ähnliches in einem aktiven Bereich 26, wie in Fig. 39 gezeigt ist, gebil­ det. Dieses Verfahren weist eine Schwierigkeit dahingehend auf, daß ein komplizierter Schritt des Entfernens des wasserlöslichen Glases unter Verwendung von zwei Arten von CVD-Verfahren durch­ geführt werden sollte, wenn der Trenngraben in einen Hohlraum umzuändern ist. Entsprechend der in Fig. 38 und 39 gezeigten Grabenstruktur schneiden sich eine Oberfläche des Halbleiter­ substrates 1 und des Siliziumoxidfilmes 21 fast in einem rechten Winkel. Aus diesem Grund konzentriert sich ein elektrisches Feld. Wenn sich das elektrische Feld an dem Grabenrand konzen­ triert, werden die folgenden Phänomene beobachtet. Genauer wird ein Höcker bzw. eine Erhöhung in der Gatespannung-Drainstrom- Eigenschaft des Transistors erzeugt, und ein umgekehrter Kurzka­ naleffekt wird bemerkenswert, d. h. eine Schwellenspannung fällt ab, wenn eine Gatebreite des Transistors reduziert wird.
Die Verdrahtungskapazität, die in dem Punkt 2. aufgeführt ist, ist einer der wichtigen Faktoren, der eine Betriebsgeschwindig­ keit einer integrierten Halbleiterschaltung mit einer großen An­ zahl von Transistoren bestimmt. Allgemein wird oft Metall für die in Fig. 37 gezeigte Verdrahtung verwendet, und Oxid wird oft für einen Zwischenschichtfilm verwendet, der zwischen den Ver­ drahtungen oder zwischen der Verdrahtung und dem Halbleiter­ substrat vorgesehen ist. Beispielsweise in dem Fall, bei dem ein Siliziumoxidfilm zwischen den Verdrahtungen verwendet wird, wird eine Verdrahtungskapazität Cw pro Einheitsfläche durch die Glei­ chung 3 berechnet, wobei ein Verdrahtungsabstand durch tOX dar­ gestellt ist und die anderen Variablen die gleiche Definition wie die für die Gleichung 2 aufweisen. Der Siliziumoxidfilm weist eine dielektrische Konstante auf, beispielsweise ungefähr 3,9. Daher wird der Betrieb der integrierten Halbleiterschaltung verzögert.
Beispielsweise die Japanische Patentanmeldung JP 3-156929 A be­ schreibt ein Herstellungsverfahren einer Halbleitervorrichtung mit einer Leerstelle in einem Zwischenschichtfilm zum Reduzieren einer Verdrahtungskapazität. Entsprechend dem Herstellungsver­ fahren wird Aluminium direkt durch Sputtern auf dem Zwischen­ schichtfilm mit der geöffneten Leerstelle gebildet. Entsprechend einem solchen Herstellungsverfahren ist es notwendig, eine Leer­ stelle mit einem kleinen Durchmesser auf dem Zwischenschichtiso­ lierfilm einer solchen Art zu bilden, daß die Leerstelle nicht mit dem Aluminium gefüllt wird. Wenn ein kleiner Hohlraum durch die Leerstelle gebildet wird, werden die Effekte einer Reduzie­ rung der Verdrahtungskapazität verringert. Die Schwierigkeit, daß die Effekte der Reduzierung der Verdrahtungskapazität mit dem kleinen Hohlraum verringert werden, ist ebenfalls auf die Erfindung anwendbar, die in der Japanischen Patentanmeldung JP 5-283542 A beschrieben ist. Die Japanische Patentanmeldung JP 63-318752 A beschreibt die Erfindung, bei der ein Hohlraum zwischen benachbarten Verdrahtungen in der gleichen Schicht zum Reduzieren einer Verdrahtungskapazität vorgesehen wird. Ein Plasma-CVD-SiN-Film, ein Plasma-CVD-SiO-Film, ein atmosphäri­ scher CVD-SiO-Film und ein atmosphärischer CVD-PSG-Film werden mit der Bedingung von schlechten Höhenunterschiedsbedeckungsei­ genschaften gebildet. Durch Verwenden eines solchen Verfahrens gibt es eine höhere Wahrscheinlichkeit, daß eine fehlerhafte Isolation verursacht wird, da die Verdrahtungen nicht vollstän­ dig aufgrund der schlechten Höhenunterschiedsbedeckungseigen­ schaften bedeckt werden können.
Die Betriebsgeschwindigkeit des MOS-Transistors wird stark durch die Gate-Source-Kapazität und die Gate-Drain-Kapazität, die in dem Punkt 3. aufgeführt sind, beeinflußt. Diese Kapazitäten sind parasitäre Kapazitäten und sind bevorzugt klein zum Erhöhen der Betriebsgeschwindigkeit des MOS-Transistors. Mit Bezug zu Fig. 37 werden die Gate-Source-Kapazität und die Gate-Drain-Kapazität zwischen den Source-/Drainbereichen 3c und 3d mit dem dazwischen vorgesehenen Seitenwandabstandshalter 8 und der Polysiliziumga­ teelektrode 5 erzeugt. Durch analoges Anwenden der Gleichung 2 ist ersichtlich, daß diese Kapazität reduziert werden, wenn eine dielektrische Konstante des Seitenwandabstandhalters 8 verrin­ gert wird.
Zum Verringern der dielektrischen Konstante des Seitenwandab­ standshalter 8 ist es beispielsweise bevorzugt, daß ein Hohlraum in dem Seitenwandabstandshalter 8 in der gleichen Art wie in dem Trenngraben vorgesehen wird. Die Japanische Patentanmeldung JP 63-211676 A beschreibt beispielsweise ein Herstellungsverfahren eines MOS-Transistors mit einem Seitenwandabstandshalter mit ei­ nem Hohlraumabschnitt. Sogar wenn eine schwach dotierte Drain­ struktur (LDD) mit dem vorgesehenen Hohlraumabschnitt gebildet ist, fluktuiert bzw. ändert sich eine Dotierungskonzentration des Source-/Drain-bereiches mit Mühe bzw. schwer.
Das US-Patent US 5 516 720 beschreibt ein Herstellungsverfahren eines MOS-Transistors mit einem Seitenwandabstandhalter mit ei­ nem darin gebildeten Hohlraum. Der Hohlraum ist jedoch nur ein Teil des Seitenwandabstandhalters und ist nicht in einem Ab­ schnitt gebildet, der in Kontakt mit einem Halbleitersubstrat ist. Ein Material, das den Seitenwandabstandshalter bildet, haf­ tet an dem Halbleitersubstrat. Während Dotierungen in das Halb­ leitersubstrat während dem Bilden der LDD-Struktur implantiert werden, verbleiben Schäden an dem Seitenwandabstandshalter.
Die an die Gateelektrode angewendete Beanspruchung beim Bilden des Silizids, die in dem Punkt 4. aufgeführt ist, reduziert die Mobilität der Ladungsträger (Elektronen oder Löcher), die sich in einem Kanal bewegen. Mit Bezug zu Fig. 37 erzeugt die an die Gateelektrode 5 angelegte Beanspruchung eine Beanspruchung einer Schnittstelle zwischen dem Gateoxidfilm 4 und dem Halbleiter­ substrat 1. Daher tritt das oben erwähnte Phänomen auf. Zum Re­ duzieren der Widerstandswerte der Signalverdrahtungen 9a-9c wird der Silizidfilm 6 auf der Gateelektrode 5 gebildet. In diesem Fall werden die folgenden Schritte durchgeführt. Folglich wird die Beanspruchung an die Gateelektrode 5 angelegt. Genauer wird schwer schmelzbares Metall, wie zum Beispiel Wolfram (W) oder Titan (Ti), auf der Polysiliziumgateelektrode 5 vorgesehen, und eine Wärmebehandlung, wie zum Beispiel RTA (schnelle thermische Erwärmung bzw. Ausheilung), wird zum Verursachen einer chemi­ schen Reaktion zwischen dem Polysilizium und dem schwer schmelz­ baren Metall derart durchgeführt, daß dadurch Silizid (WSi, TiSi oder ähnliches) gebildet wird.
Beispielsweise beschreibt die Japanische Patentanmeldung JP 4- 151866 A, daß ein Schlitz oder ein Loch in einer Verdrahtungs­ schicht (Schutzring) derart vorgesehen ist, daß eine Beanspru­ chung in einem Eckabschnitt und ähnlichem entspannt wird. Die offenbarte Schlitzbreite liegt jedoch in dem Bereich von 20 µm bis 40 µm. Folglich ist es unter Verwendung der in der Veröf­ fentlichung beschriebenen Technik schwierig, einen Schlitz so in einem Draht zu bilden, dessen Breite kleiner ist als ungefähr 0,1 µm.
Der Trenngraben der integrierten Halbleiterschaltung entspre­ chend dem Stand der Technik weist die oben erwähnte Struktur auf. Aufgrund der Ätzschäden und eines Kontaktes von Materialien mit verschiedenen Koeffizienten der räumlichen Ausdehnung, wer­ den infinitesimale Defekte an einer inneren Wand des Grabens während des Ätzens und der Wärmebehandlung erzeugt.
In dem Herstellungsverfahren einer integrierten Halbleiterschal­ tung entsprechend dem Stand der Technik in dem Fall, bei dem der Hohlraum zum Reduzieren der Permittivität des Trenngrabens vor­ gesehen wird, ist der Schritt des Vorsehens des Hohlraums in dem Trenngraben kompliziert, so daß die Herstellung schwierig aus zu­ führen ist.
Bei der integrierten Halbleiterschaltung entsprechend dem Stand der Technik gibt es weiterhin eine Schwierigkeit, daß die Be­ triebsgeschwindigkeit der integrierten Halbleiterschaltung durch den Zwischenschichtfilm, der zwischen den Verdrahtungen oder zwischen der Verdrahtung und dem Halbleitersubstrat vorgesehen ist, reduziert wird.
Das Herstellungsverfahren einer Halbleitervorrichtung entspre­ chend dem Stand der Technik weist die folgende Schwierigkeit auf. Wenn Dotierungen zum Bilden des Source-/Drainbereiches im­ plantiert werden, nachdem der Seitenwandabstandshalter in den Hohlraum umgeändert wurde, ist es schwierig, die LDD-Struktur mit einem ausreichenden Unterschied zwischen den Konzentrationen der Source-/Drainbereiche zu bilden. Zusätzlich verbleibt, wenn eine Größe des Hohlraums zum Bilden der LDD-Struktur mit ausrei­ chendem Unterschied in der Dotierungskonzentration reduziert wird, der durch die Ionenimplantation beschädigte Seitenwandab­ standshalter in dem Source-/Drainbereich. Aus diesem Grund wird ein Schnittstellenzustand in einer Schnittstelle zwischen dem Seitenwandabstandshalter und dem Siliziumsubstrat derart er­ zeugt, daß ein Teil der von einem Source in ein Drain fließender Elektronen durch den Schnittstellenzustand gefangen werden, wo­ durch eine Streuung eines Drainstromes, der in der Nähe der Schnittstelle fließt, verursacht wird. Folglich wird die Größe des Drainstromes reduziert.
Bei der Halbleitervorrichtung und dem Verfahren zur Herstellung der Halbleitervorrichtung entsprechend dem Stand der Technik wird eine Beanspruchung auf die Gateelektrode derart angewendet, daß die Mobilität der Ladungsträger in dem Halbleitersubstrat, die unterhalb eines Gateisolierfilmes vorgesehen sind, verrin­ gert wird. Folglich wird die Stromtreiberkraft des Transistors reduziert.
Es ist Aufgabe der vorliegenden Erfindung, bei einem Trenngraben einer integrierten Halbleiterschaltung einen Leckstrom zu ver­ ringern, der durch infinitesimale Defekte, die aufgrund von Ätz­ schäden auf einer internen Wand und durch einen Kontakt von Ma­ terialien mit unterschiedlichen räumlichen Ausdehnungskoeffizi­ enten erzeugt sind, zu reduzieren.
Die Aufgabe wird durch die integrierte Halbleiterschaltung des Anspruches 1 oder 4 oder durch die Halbleitervorrichtung des An­ spruches 6 oder 7 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Ein erster Aspekt der vorliegenden Erfindung ist auf eine inte­ grierte Halbleiterschaltung gerichtet, die ein Halbleiter­ substrat mit einer vorbestimmten Hauptebene, einer Mehrzahl von auf der vorbestimmten Hauptebene vorgesehenen Elemente und einen auf der vorbestimmten Hauptebene vorgesehenen Trenngraben zum Trennen der Elemente aufweist, wobei der Trenngraben mit Fluorid gefüllt ist.
Ein zweiter Aspekt der vorliegenden Erfindung ist auf die inte­ grierte Halbleiterschaltung entsprechend dem ersten Aspekt der vorliegenden Erfindung gerichtet, wobei das Fluorid SiOF ist.
Ein dritter Aspekt der vorliegenden Erfindung ist auf die inte­ grierte Halbleiterschaltung entsprechend dem ersten oder zweiten Aspekt der vorliegenden Erfindung gerichtet, wobei sie weiter einen Oxidfilm aufweist, der auf einer internen Wand des Trenn­ grabens durch Oxidieren des Halbleitersubstrates gebildet ist.
Ein vierter Aspekt der vorliegenden Erfindung ist auf ein Ver­ fahren zum Herstellen einer integrierten Halbleiterschaltung mit folgenden Schritten gerichtet: Bilden eines Isolierfilmes auf einer Hauptebene eines Halbleitersubstrates, auf dem eine Mehr­ zahl von Elementen vorgesehen sind, Bilden eines verfließbaren bzw. wiederverfließbaren Glases auf dem Isolierfilm, Bilden auf der Hauptebene eines Trenngrabens mit der Bodenfläche innerhalb des Halbleitersubstrates durch das wiederverfließbare Glas und den Isolierfilm derart, daß die Elemente getrennt sind, und Blockieren des Isoliergrabens oberhalb der Bodenfläche durch Wiederverfließen des wiederverfließbaren Glases.
Ein fünfter Aspekt der vorliegenden Erfindung ist auf das Her­ stellungsverfahren einer integrierten Halbleiterschaltung ent­ sprechend dem vierten Aspekt der vorliegenden Erfindung gerich­ tet, wobei das wiederverfließbare Glas ein Borphosphorsilikat­ glas ist.
Ein sechster Aspekt der vorliegenden Erfindung ist auf eine in­ tegrierte Halbleiterschaltung mit einem Halbleitersubstrat mit einer vorbestimmten Hauptebene, einer oberhalb des Halbleiter­ substrates vorgesehenen ersten Verdrahtung, einer zwischen dem Halbleitersubstrat und der ersten Verdrahtung vorgesehenen zwei­ ten Verdrahtung und einer Stütze, die von der zweiten Verdrah­ tung getrennt ist, zum Stützen der ersten Verdrahtung auf dem Halbleitersubstrat gerichtet, wobei die erste Verdrahtung und die zweite Verdrahtung voneinander nur durch ein vorbestimmtes Gas, mit dem ein Schichtzwischenraum, der zwischen der ersten Verdrahtung und der zweiten Verdrahtung an einem vorbestimmten Abstand von der vorbestimmten Hauptebene gebildet ist, gefüllt ist, isoliert sind.
Ein siebter Aspekt der vorliegenden Erfindung ist auf die inte­ grierte Halbleiterschaltung entsprechend dem sechsten Aspekt der vorliegenden Erfindung gerichtet, wobei der erste Draht eine Mehrzahl von Bitleitungen enthält und der zweite Draht eine Mehrzahl von Wortleitungen enthält.
Ein achter Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer integrierten Halbleiterschaltung mit den folgenden Schritten gerichtet: Bilden eines Zwischenschicht­ filmes auf einer ersten Verdrahtungsschicht, Bilden eines wie­ derverfließbaren Glasfilmes auf dem Zwischenschichtfilm, Bilden einer Mehrzahl von Gräben senkrecht zu dem Zwischenschichtfilm und dem wiederverfließbaren Glasfilm, Bilden eines Hohlraums auf bzw. in den Gräben durch Wiederverfließen des wiederverfließba­ ren Glasfilmes, Planarisieren des wiederverfließbaren Glasfilmes nach dem Wiederverfließen und Bilden einer zweiten Verdrahtungs­ schicht auf dem wiederverfließbaren Glasfilm nach dem Planari­ sieren.
Ein neunter Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer Halbleitervorrichtung mit den folgenden Schritten gerichtet:
Bilden einer Gateelektrode auf einer vorbestimmten Hauptebene eines Halbleitersubstrates, Bilden eines ersten Seitenwandab­ standhalters derart, daß die Gateelektrode bedeckt wird, Bilden eines zweiten Seitenwandabstandhalters derart, daß der erste Seitenwandabstandshalter bedeckt wird und daß er in Kontakt mit dem Halbleitersubstrat kommt, Implantieren einer Dotierung in das Halbleitersubstrat unter Verwendung der Gateelektrode und des ersten Seitenwandabstandhalters als Maske derart, daß ein Source und ein Drain gebildet werden, und Entfernen des ersten Seitenwandabstandshalters.
Ein zehnter Aspekt der vorliegenden Erfindung ist auf ein Her­ stellungsverfahren einer Halbleitervorrichtung entsprechend dem neunten Aspekt der vorliegenden Erfindung gerichtet, wobei der Schritt des Bildens eines Source und eines Drains unter Verwen­ dung von sowohl der ersten als auch des zweiten Seitenwandab­ standhalters als Maske durchgeführt wird.
Ein elfter Aspekt der vorliegenden Erfindung ist auf das Her­ stellungsverfahren einer Halbleitervorrichtung entsprechend dem neunten Aspekt der vorliegenden Erfindung gerichtet, wobei der Schritt des Bildens eines Source und eines Drains nur unter Ver­ wendung des ersten Seitenwandabstandhalters als Maske durchge­ führt wird.
Ein zwölfter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung mit einem Halbleitersubstrat mit einer vorbestimmten Hauptebene, gestapelten Schichten, die auf der vorbestimmten Hauptebene vorgesehen sind und eine Gateelektrode enthalten, und einem hutförmigen Seitenwandabstandshalter, der die gestapelten Schichten bedeckt, gerichtet, wobei der Seiten­ wandabstandhalter von den gestapelten Schichten durch einen Hohlraum getrennt ist.
Ein dreizehnter Aspekt der vorliegenden Erfindung ist auf ein Herstellungsverfahren einer Halbleitervorrichtung mit den fol­ genden Schritten gerichtet: Vorbereiten eines Halbleitersubstra­ tes mit einer vorbestimmten Hauptebene, Bilden eines Gateiso­ lierfilmes auf der vorbestimmten Hauptebene, Bilden eines Poly­ siliziumfilmes auf dem Gateisolierfilm, Bilden eines Metallfil­ mes mit einem Hohlraum auf dem Polysiliziumfilm und Silizieren des Polysiliziumfilmes und des Metallfilmes durch eine Reaktion.
Ein vierzehnter Aspekt der vorliegenden Erfindung ist auf ein Herstellungsverfahren einer Halbleitervorrichtung entsprechend dem dreizehnten Aspekt der vorliegenden Erfindung gerichtet und enthält weiterhin einen Schritt des Bildens eines Seitenwandab­ standshalters, der höher ist als der Metallfilm, auf den Seiten­ wänden des Gateisolierfilmes, des Polysiliziumfilmes und des Me­ tallfilmes, die auf der vorbestimmten Hauptebene des Halbleiter­ substrats vorgesehen sind, wobei der Schritt des Bildens des Me­ tallfilmes einen Schritt des Vorsehens des Metallfilmes in einem konkaven Abschnitt, der durch den Seitenwandabstandshalter und den Polysiliziumfilm umschlossen ist, enthält.
Ein fünf zehnter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung mit einem Halbleitersubstrat mit einer vorbestimmten Hauptebene, einem Gateisolierfilm, der auf der vorbestimmten Hauptebene vorgesehen ist, einem Polysiliziumfilm, der auf dem Gateisolierfilm vorgesehen ist, und einem Silizid­ film, der auf dem Polysiliziumfilm vorgesehen ist, gerichtet, wobei der Silizidfilm einen Hohlraum aufweist.
Entsprechend einem ersten Aspekt der vorliegenden Erfindung kön­ nen freie Bindungen durch das SiOF, mit dem der Trenngraben ge­ füllt ist, verringert werden, und ein Leckstrom, der zwischen den Elementen, die durch den Trenngraben getrennt sind, fließt, kann reduziert werden.
Entsprechend dem zweiten Aspekt der vorliegenden Erfindung ist eine dielektrische Konstante des SiOF kleiner als die des Sili­ ziumdioxids. Daher können die Trenneigenschaften des Trenngra­ bens verbessert werden.
Entsprechend einem dritten Aspekt der vorliegenden Erfindung kann der Trenngraben durch den Oxidfilm geschützt werden. Zu­ sätzlich können die freien Bindungen, die zwischen dem Oxidfilm und dem Halbleitersubstrat erzeugt sind, derart verringert wer­ den, daß der Leckstrom zwischen den Elementen reduziert wird.
Entsprechend dem vierten Aspekt der vorliegenden Erfindung kann der Hohlraum einfach zwischen dem wiederverfließbaren Glas und der Bodenoberfläche des Grabens in einer solchen Art gebildet werden, daß das wiederverfließbare Glas nicht die Bodenoberflä­ che des Grabens während dem Wiederverfließen des wiederverfließ­ baren Glases erreicht.
Entsprechend dem fünften Aspekt der vorliegenden Erfindung ver­ ursacht das Borphosphorsilikatglas leicht einen Überhang. Daher können die Herstellungsbedingungen entspannt werden.
Entsprechend dem sechsten Aspekt der vorliegenden Erfindung kann eine Kapazität zwischen der ersten und zweiten Verdrahtung durch den Schichtzwischenraum, der mit dem vorbestimmten Glas gefüllt ist, reduziert werden. Somit kann eine Betriebsgeschwindigkeit der integrierten Halbleiterschaltung verbessert werden.
Entsprechend dem siebten Aspekt der vorliegenden Erfindung sind eine Mehrzahl von Bitleitungen und eine Mehrzahl von Wortleitun­ gen derart vorgesehen, daß ihre Überlagerung erhöht wird. Folg­ lich kann die Betriebsgeschwindigkeit noch mehr verbessert wer­ den.
Entsprechend dem achten Aspekt der vorliegenden Erfindung kann der Graben leicht durch das Wiederverfließen des wiederverfließ­ baren Glases in einen Hohlraum geändert werden.
Entsprechend dem neunten Aspekt der vorliegenden Erfindung wird der erste Seitenwandabstandshalter, der durch die Implantation der Dotierung beschädigt ist, entfernt. Daher ist es möglich zu verhindern, daß die Eigenschaften der Halbleitervorrichtung durch den Schaden des ersten Seitenwandabstandshalters ver­ schlechtert werden.
Entsprechend dem zehnten Aspekt der vorliegenden Erfindung kann die Dotierungsdiffusion während der Bildung des zweiten Seiten­ wandabstandshalters verhindert werden, und eine Größe der Vor­ richtung kann leicht reduziert werden.
Entsprechend dem elften Aspekt der vorliegenden Erfindung wird der zweite Seitenwandabstandshalter während der Implantation der Dotierung nicht beschädigt. Folglich können die Eigenschaften der Halbleitervorrichtung davor geschützt werden, daß sie ver­ schlechtert werden.
Entsprechend dem zwölften Aspekt der vorliegenden Erfindung überträgt der Seitenwandabstandhalter, der von den gestapelten Schichten durch den Hohlraum getrennt ist, die Beanspruchung von außen weder zu den gestapelten Schichten noch zu der Gateelek­ trode. Daher kann der Leckstrom reduziert werden, wenn die Halb­ leitervorrichtung aus ist.
Entsprechend dem dreizehnten Aspekt der vorliegenden Erfindung können weniger Dotierungen in das Silizid aufgenommen werden, wenn das Polysilizium siliziert wird, und eine Variation in der Schwellenspannung des Transistors kann reduziert werden.
Entsprechend dem vierzehnten Aspekt der vorliegenden Erfindung kann der Metallfilm leicht mit dem Hohlraum gebildet werden.
Entsprechend dem fünfzehnten Aspekt der vorliegenden Erfindung ist der Hohlraum auf der Silizidschicht gebildet. Daher kann die an die Gateelektrode angelegte Beanspruchung entspannt werden, und Fehler und ein Zwischenschichtzustand, der durch die Bean­ spruchung verursacht wird, kann reduziert werden. Folglich kann der Leckstrom reduziert werden, wenn die Halbleitervorrichtung aus ist.
Entsprechend einem anderen Aspekt ist es möglich, den Schritt des Vorsehens eines Hohlraums in einem Trenngraben derart zu vereinfachen, daß die integrierte Halbleiterschaltung leicht hergestellt werden kann.
Weiterhin ist es möglich eine Betriebsgeschwindigkeit der inte­ grierten Halbleiterschaltung durch Ändern eines zwischen den Verdrahtungen oder zwischen der Verdrahtung und einem Halblei­ tersubstrat vorgesehenen Zwischenschichtisolierfilmes in einen Hohlraum zu verbessern.
Weiterhin ist es möglich, die Ursache der Streuung eines Drain­ stromes, der in der Nähe einer Übergangsstelle fließt, durch Entfernen eines Seitenwandabstandhalters, der durch die Ionenim­ plantation beschädigt ist, zu beseitigen, wodurch verhindert wird, daß der Drainstrom reduziert wird.
Weiterhin ist es möglich, die an die Gateelektrode angelegte Spannung derart zu entspannen, daß die Mobilität der Ladungsträ­ ger in einem Halbleitersubstrat, das unterhalb des Gateisolier­ filmes vorgesehen ist, nicht reduziert wird und daß dadurch die Stromtreiberkraft des Transistors nicht reduziert wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine typische Ansicht, die ein Beispiel einer Querschnittsstruktur einer STI entsprechend ei­ nem ersten Ausführungsbeispiel zeigt,
Fig. 2-5 typische Ansichten, die Herstellungsschritte der STI entsprechend dem ersten Ausführungsbeispiel zeigen,
Fig. 6-11 typische Ansichten, die Herstellungsschritte ei­ ner STI entsprechend einem zweiten Ausführungs­ beispiel zeigen,
Fig. 12 eine typische Ansicht, die ein Beispiel einer planaren Struktur einer integrierten Halbleiter­ schaltung entsprechend einem dritten Ausfüh­ rungsbeispiel zeigt,
Fig. 13 eine typische Ansicht, die einen Querschnitt entlang der Linie B-B in Fig. 12 zeigt,
Fig. 14 eine typische Ansicht, die einen Querschnitt entlang der Linie C-C in Fig. 12 zeigt,
Fig. 15 eine typische Ansicht, die eine Oberseite der integrierten Halbleiterschaltung entsprechend dem dritten Ausführungsbeispiel zeigt,
Fig. 16-18 typische Ansichten, die Herstellungsschritte der integrierten Halbleiterschaltung entsprechend dem dritten Ausführungsbeispiel zeigen,
Fig. 19 eine typische Ansicht, die ein Beispiel einer Querschnittsstruktur der integrierten Halblei­ terschaltung entsprechend dem vierten Ausfüh­ rungsbeispiel zeigt,
Fig. 20-22 typische Ansichten, die Herstellungsschritte ei­ ner integrierten Halbleiterschaltung entspre­ chend einem fünften Ausführungsbeispiel zeigen,
Fig. 23 eine typische Ansicht, die ein anderes Beispiel einer Querschnittsstruktur der integrierten Halbleiterschaltung entsprechend dem fünften Ausführungsbeispiel zeigt,
Fig. 24 eine typische Ansicht, die ein Beispiel einer planaren Struktur einer integrierten Halbleiter­ schaltung entsprechend einem sechsten Ausfüh­ rungsbeispiel zeigt,
Fig. 25 eine perspektivische Teilquerschnittsansicht, die ein Beispiel einer Struktur der integrierten Halbleiterschaltung entsprechend dem sechsten Ausführungsbeispiel zeigt,
Fig. 26 eine perspektivische Teilquerschnittsansicht, die ein Beispiel der Struktur der integrierten Halbleiterschaltung entsprechend dem sechsten Ausführungsbeispiel zeigt,
Fig. 27-32 perspektivische Teilquerschnittsansichten, die Herstellungsschritte der integrierten Halblei­ terschaltung entsprechend dem sechsten Ausfüh­ rungsbeispiel zeigen,
Fig. 33 eine typische Ansicht, die ein Beispiel einer Querschnittsstruktur der integrierten Halblei­ terschaltung entsprechend einem siebten Ausfüh­ rungsbeispiel zeigt,
Fig. 34 u. 35 typische Ansichten, die Herstellungsschritte der integrierten Halbleiterschaltung entsprechend dem siebten Ausführungsbeispiel zeigen,
Fig. 36 ein Layout, das ein Beispiel einer planaren Struktur einer integrierten Halbleiterschaltung entsprechend dem der Anmelderin bekannten Stand der Technik zeigt,
Fig. 37 eine typische Ansicht, die ein Beispiel einer Querschnittsstruktur der integrierten Halblei­ terschaltung entsprechend dem der Anmelderin be­ kannten Stand der Technik zeigt,
Fig. 38 u. 39 Querschnittsansichten, die Herstellungsschritte einer Grabentrennung entsprechend dem der Anmel­ derin bekannten Stand der Technik zeigen,
Fig. 40 eine perspektivische Teilquerschnittsansicht, die ein anderes Beispiel der Struktur der inte­ grierten Halbleiterschaltung entsprechend dem sechsten Ausführungsbeispiel zeigt,
Fig. 41 eine perspektivische Teilquerschnittsansicht, die noch ein anderes Beispiel der Struktur der integrierten Halbleiterschaltung entsprechend dem sechsten Ausführungsbeispiel zeigt, und
Fig. 42 eine perspektivische Teilquerschnittsansicht, die ein weiteres Beispiel der Struktur der inte­ grierten Halbleiterschaltung entsprechend dem sechsten Ausführungsbeispiel zeigt.
Erstes Ausführungsbeispiel
Eine integrierte Halbleiterschaltung entsprechend einem ersten Ausführungsbeispiel, die im folgenden beschrieben wird, enthält zumindest zwei Elemente und einen Trenngraben zum Trennen der Elemente. Der Trenngraben ist mit Fluorid, d. h. SiOF, gefüllt.
Speziell wird der Fall beschrieben, bei dem die Effekte der vor­ liegenden Erfindung stark erzeugt werden, d. h. der Fall, bei dem die Grabentrennung eine auf einem Siliziumsubstrat zu bildende STI ist.
Fig. 1 ist eine typische Ansicht zum Darstellen eines Beispiels einer Struktur der integrierten Halbleiterschaltung entsprechend dem ersten Ausführungsbeispiel. Fig. 1 zeigt einen vergrößerten Querschnitt in der Nähe einer in der integrierten Halbleiter­ schaltung gebildeten STI 2. In einem Halbleitersubstrat 1 sind durch die STI 2 zu trennende Elemente in aktiven Halbleiterbe­ reichen, die durch Pfeile 30 und 31 gezeigt sind, gebildet.
Die STI 2 enthält einen auf einer Seitenwand des Grabens gebil­ deten Siliziumoxidfilm 32, ein in der Nähe einer Grenze zwischen einer Hauptebene des Halbleitersubstrates 1 und des Grabens ge­ bildetes Siliziumoxid 34 und ein SiOF 35, das in den Graben wie ein Band gefüllt ist, das sich in der senkrechten Richtung auf dem Papier erstreckt. Das Siliziumoxid 34 ist um eine Öffnung des Grabens gebildet und dient zum Entspannen einer elektrischen Feldkonzentration in dem Halbleitersubstrat 1 um die Öffnung des Grabens.
Wenn die STI 2 zu bilden ist, werden infinitesimale Defekte an einer Materialschnittstelle während des Ätzens und während der Wärmebehandlung erzeugt, da eine interne Wand durch das Ätzen beschädigt wird und da Materialien mit unterschiedlichen räumli­ chen Ausdehnungskoeffizienten (das Halbleitersubstrat 1 und der Siliziumoxidfilm 32) miteinander in dem Graben in Kontakt sind (Silizium (Si) weist einen räumlichen Ausdehnungskoeffizienten von ungefähr 3,1 × 10-6 auf und Siliziumdioxid (SiO2) und SiOF weisen räumliche Ausdehnungskoeffizienten von ungefähr 1,2 × 10-7 auf). Wenn jedoch SiOF 35 in dem Graben vergraben wird, werden Fluorionen erzeugt. Die Fluorionen werden mit frei­ en Bindungen (nichtpaarigen Bindungen) der Siliziumatome gekop­ pelt. Folglich wird ein Leckstrom, der zwischen den Elementen fließt, die in den Bereichen gebildet sind, die durch die Pfeile 30 und 31 gezeigt sind, reduziert.
SiOF weist eine Dielektrizitätskonstante von ungefähr 2,0 bis 3,0. Wenn ein Material mit einer kleineren Dielektrizitätskon­ stante als eine Dielektrizitätskonstante eines Siliziumoxidfil­ mes vergraben wird, wird die parasitäre Kopplung von benachbar­ ten Transistoren über die STI 2 mehr reduziert als im Stand der Technik. In der STI 2 entsprechend dem ersten Ausführungsbei­ spiel können somit die Trenneigenschaften weiter verbessert wer­ den. Folglich ist bevorzugt, daß die STI 2 mit Fluorid, d. h. SiOF, gefüllt wird. SiO2 weist einen spezifischen Widerstand von ungefähr 2 × 1016 Ω cm auf. SOG weist einen spezifischen Widerstand von ungefähr 1 × 1013 bis 1 × 1014 Ω cm auf. SiOF weist einen spezi­ fischen Widerstand von ungefähr 2 × 1016 Ω cm auf. Daher verur­ sacht der spezifische Widerstand keine Verschlechterung der Trenneigenschaften verglichen mit dem Stand der Technik.
Mit Bezug zu Fig. 2 bis 5 wird im folgenden ein Herstellungsver­ fahren der STI 2, die mit SiOF 35 gefüllt ist, beschrieben. Ein Halbleitersubstrat 1 wird derart thermisch oxidiert, daß ein Si­ liziumoxidfilm 33 mit einer Dicke von ungefähr 0,01 µm auf einer Hauptebene des Halbleitersubstrats 1 gebildet wird. Weiterhin werden ein Polysiliziumfilm 36 mit einer Dicke von ungefähr 0,03 µm und ein Nitridfilm 37 mit einer Dicke von ungefähr 0,02 µm nacheinander vorgesehen. Ein Resist 38 mit einer Dicke von ungefähr 0,06 µm wird auf dem Nitridfilm 37 gebildet und wird dann einem Bemustern ausgesetzt. Ein anisotropes Ätzen wird unter Verwendung des bemusterten Resistmusters 38 als Maske durchgeführt. Somit wird ein Graben 39 gebildet (siehe Fig. 2). Der Graben weist eine Breite von ungefähr 0,2 µm und eine Tiefe von ungefähr 0,2 µm von der Hauptebene des Halbleitersubstrates 1 auf.
Nachdem der Resist 38 von einem Zustand, der in Fig. 2 gezeigt ist, entfernt ist, werden die internen Wände des Grabens 39 und des Polysiliziumfilms 36 thermisch derart oxidiert, daß ein Si­ liziumoxidfilm 32 mit einer Dicke von ungefähr 0,005 µm gebildet wird (siehe Fig. 3). Der Siliziumoxidfilm 32 dient zum Schützen der internen Wand des Grabens 39. Beispielsweise verhindert der Oxidfilm 32, daß die interne Wand beschädigt wird, wenn ein Iso­ lator in dem Graben 39 vergraben wird. Zur gleichen Zeit verhin­ dert der Oxidfilm 32, daß die interne Wand des Grabens 39 mit einem Schwermetall (Ti, Co, W und ähnliches), das außerhalb des Halbleitersubstrates 1 vorhanden ist, kontaminiert wird. Wenn die interne Wand des Grabens 39 oxidiert wird, wird ein Bereich (die interne Wand des Grabens 39), der während der Bildung des Grabens 39 beschädigt wurde, ebenfalls oxidiert. Dieser Bereich wird in dem Oxidfilm 32 aufgenommen. Folglich wird die interne Wand des Halbleitersubstrates 1 durch das Ätzen weniger beschä­ digt.
An einem Ende des Grabens 39 steht ein Siliziumoxidfilm 34 von der Hauptebene des Halbleitersubstrats vor. Der Siliziumoxidfilm 34 dient als Seitenwand der STI 2 derart, daß ein elektrisches Feld der STI 2 daran gehindert werden kann, daß es sich in einem Grenzbereich zwischen dem Graben 39 und der Hauptebene des Halb­ leitersubstrates 1 konzentriert.
Dann wird ein SiOF-Film 40 durch ein CVD-Verfahren derart über der gesamten Fläche der Hauptebene des Halbleitersubstrates 1 vorgesehen, daß der Graben 39 gefüllt wird (siehe Fig. 4). Der in Fig. 4 gezeigte SiOF-Film 40 wird durch chemi­ sches/mechanisches Polieren (CMP) geebnet. Während dem Ebnen wird der Nitridfilm 37 als Stopp für das CMP verwendet. Daher wird ein SiOF-Film 40A, der auf dem Nitridfilm 37 vorgesehen ist, derart entfernt, daß SiOF 35 gebildet ist (siehe Fig. 5). Der als Stopp verwendete Nitridfilm 37 und der Polysiliziumfilm 36 werden durch Ätzen derart entfernt, daß die in Fig. 1 gezeig­ te STI 2 gebildet wird. Danach kann eine Maskenausrichtung zum Bilden eines Elementes auf dem Halbleitersubstrat leicht durch­ geführt werden, da die STI 2 eine Höhendifferenz aufweist.
Zweites Ausführungsbeispiel
Bei dem ersten Ausführungsbeispiel ist die dielektrische Kon­ stante des in der STI 2 vergrabenen SiOF kleiner als die von SiO2, die im Stand der Technik verwendet wurde, so daß die Trenneigenschaften verbessert werden können. Als Beispiel weist Luft eine sehr kleine dielektrische Konstante auf. Der Fall, in dem der Trenngraben entsprechend dem Stand der Technik, der in Fig. 38 und 39 gezeigt ist, einen Hohlraum im Inneren aufweist, wurde oben beschrieben.
Das Herstellungsverfahren eines Trenngrabens mit einem Hohlraum entsprechend dem Stand der Technik ist jedoch kompliziert. Bei einem Herstellungsverfahren einer integrierten Halbleiterschal­ tung entsprechend einem zweiten Ausführungsbeispiel ist ein Schritt des Bildens eines Hohlraumes einer STI vereinfacht.
Fig. 6-11 sind typische Ansichten, die jeden Schritt des Her­ stellungsverfahrens der integrierten Halbleiterschaltung ent­ sprechend dem zweiten Ausführungsbeispiel zeigen. Fig. 6-11 zei­ gen den vergrößerten Querschnitt eines Halbleitersubstrates in der Nähe der STI in der gleichen Art wie in Fig. 1-5, die zum Beschreiben des ersten Ausführungsbeispieles verwendet werden. In Fig. 6-11 bezeichnen die gleichen Bezugszeichen wie die in Fig. 1-5 die gleichen Abschnitte wie die Fig. 1-5 und die Ab­ schnitte weisen fast die gleichen Größen auf, wie die in Fig. 1-5.
Zuerst wird ein Halbleitersubstrat 1 mit einem darin gebildeten Graben 39 vorbereitet, wie in Fig. 6 gezeigt ist. Ein Silizium­ oxidfilm 33, ein Polysiliziumfilm 36, ein Nitridfilm 37, ein BPSG-Film 41 und ein Resist 42 werden nacheinander auf der Haup­ tebene des Halbleitersubstrates 1 nach oben gebildet. Der BPSG- Film 41 weist eine Dicke von ungefähr 0,08 µm auf, und der Re­ sist 42 weist eine Dicke von ungefähr 0,06 µm auf. Das anisotro­ pe Ätzen wird unter Verwendung des bemusterten Resists 42 als Maske durchgeführt. Die Filme 33, 36, 37 und 41 werden ebenfalls derart durchbohrt, daß ein Graben 39 mit einer Bodenfläche auf dem Halbleitersubstrat 1 gebildet wird.
Nachdem der Resist 42 entfernt ist, werden ein Siliziumoxidfilm 32 und ein Siliziumoxidfilm 34 durch thermische Oxidation gebil­ det (siehe Fig. 7). Dieser Prozeß ist der gleiche wie in den in Fig. 2 und 3 gezeigten Schritten.
Dann wird eine Wärmebehandlung bei einer hohen Temperatur von 800-850°C derart durchgeführt, daß der BPSG-Film 41 wieder ver­ fließt. Folglich wird eine Öffnung des Grabens 39, der in Fig. 7 gezeigt ist, durch den BPSG-Film 41 verschlossen. Somit wird ein Hohlraum 43 gebildet (siehe Fig. 8).
Durch ein CMP unter Verwendung des Nitridfilms 37 als Stopp wird ein oberer Abschnitt 41A des BPSG-Filmes 41 entfernt. Folglich wird ein BPSG 44 derart gebildet, daß die Öffnung des Grabens 39, der in Fig. 7 gezeigt ist, verschlossen wird (siehe Fig. 9). Nach dem CMP wird der Nitridfilm 37 entfernt (siehe Fig. 10). Der Polysiliziumfilm 36 wird derart entfernt, daß der Siliziu­ moxidfilm 34 auf einer Oberfläche als Seitenwand einer STI 2 er­ scheint (siehe Fig. 11).
Zum Bilden des Hohlraums 43 in dem in Fig. 8 gezeigten Schritt werden eine Temperatur und eine Zeit zum Verfließen des BPSG- Filmes 41 in einer solchen Art eingestellt, daß eine Höhe von einem Boden des Grabens 39, die durch einen Pfeil 45 gezeigt ist, zu einem gewissen Ausmaß erhalten werden kann, beispiels­ weise kann eine Höhe von ungefähr 0,01 bis 0,02 µm erhalten wer­ den. Eine größere Höhe ist besser. Wenn eine Tiefe des Grabens 39 erhöht wird, wird eine Breite davon reduziert. Das BPSG 44, das dem Verfließen ausgesetzt wurde, fällt nicht in den Graben 39. Sogar wenn der Graben 39 sich nicht verjüngt, kann der Gra­ ben 39 durch Verfließen des BPSG-Filmes 41 geschlossen werden.
Das obige Herstellungsverfahren enthält den Schritt des Bildens des Hohlraumes 43 durch Verfließen eines Verfließglases (der BPSG-Film 41). Daher kann ein Herstellungsprozeß der integrier­ ten Halbleiterschaltung vereinfacht werden.
In dem zweiten Ausführungsbeispiel wurde das BPSG als ein Bei­ spiel des Verfließglases genommen, da es bevorzugt ist, daß das BPSG für den Überhang verwendet wird. Beispielsweise kann BPTEOS ebenfalls als Verfließglas verwendet werden.
Ein peripherer Abschnitt des Siliziumoxidfilmes 34 schwillt ebenfalls zur Innenseite des Grabens 39 an. Daher kann das BPSG 44, mit dem der Graben 39 verschlossen wird, fixiert werden.
Drittes Ausführungsbeispiel
Eine integrierte Halbleiterschaltung entsprechend einem dritten Ausführungsbeispiel, die im folgenden beschrieben wird, ist da­ durch gekennzeichnet, daß ein Hohlraum unterhalb eines Drahtes gebildet ist. Fig. 12 ist ein Layout, das eine ebene Struktur der integrierten Halbleiterschaltung entsprechend dem dritten Ausführungsbeispiel zeigt. Fig. 13 zeigt einen Querschnitt ent­ lang der Linie B-B in Fig. 12, und Fig. 14 zeigt einen Quer­ schnitt entlang der Linie C-C in Fig. 12.
In Fig. 12 sind eine Mehrzahl von aktiven Halbleiterbereichen 50 voneinander durch einen Trennbereich 51 getrennt. Der aktive Halbleiterbereich 50 bildet zusammen mit einer Wortleitung 52, die darauf vorgesehen ist, einen MOS-Transistor. Eine Bitleitung 53, die orthogonal zu der Wortleitung 52 auf einer in Fig. 12 gezeigten Ebene vorgesehen ist, ist mit einem Source- /Drainbereich des MOS-Transistors in dem aktiven Halbleiterbe­ reich 50 verbunden. Die Bitleitung 53 ist mit dem aktiven Halb­ leiterbereich 50 über einen Bitleitungskontakt 54 verbunden. Der aktive Halbleiterbereich 50 ist elektrisch über einen Speicher­ kontakt 55 mit einem Speicherkondensator, der nicht gezeigt ist, verbunden. Die Bitleitung 53 ist mit einer anderen Verdrahtung über einen Kontakt 56 verbunden. Die Wortleitung 52 und die Bit­ leitung 53 weisen eine Breite von ungefähr 0,2 µm auf.
Wie in Fig. 13 gezeigt ist, ist ein Hohlraum 57 zwischen einem Halbleitersubstrat 1 und der Bitleitung 53 vorgesehen. Eine Höhe des Hohlraumes 57, d. h. ein Raum zwischen der Hauptebene des Halbleitersubstrates 1 und der Bitleitung 53, beträgt ungefähr 0,5 µm. Die Bitleitung 53 mit einer Dicke von ungefähr 0,2 µm ist an dem Halbleitersubstrat 1 durch den Bitleitungskontakt 54 und den Kontakt 56 fixiert. Die Kontakte 54 und 56 weisen Durch­ messer von ungefähr 0,2 bis 1,5 µm. Ein Zwischenschichtoxidfilm 58 mit einer Dicke von ungefähr 0,3 µm ist auf der Bitleitung 53 gebildet. Ein BPSG-Film 59 ist zum Ebenen bzw. Planarisieren auf dem Zwischenschichtoxidfilm 58 gebildet. Der BPSG-Film 59 weist eine Dicke von ungefähr 0,1 µm auf. Zur Vereinfachung sind der Zwischenschichtoxidfilm 58 und der BPSG-Film 59 in Fig. 12 weg­ gelassen.
Die Kontakte 54 und 56 und das Halbleitersubstrat 1 sind durch eine kovalente Bindung, die zwischen Atomen von ihnen gebildet sind, verbunden. Folglich kann die Verbindungsstärke durch Erhö­ hen der Reinheit einer Oberfläche des Halbleitersubstrates 1 er­ höht werden.
Wie in Fig. 14 gezeigt ist, ist ein Graben 60 in dem Zwischen­ schichtisolierfilm 58 gebildet. Fig. 14 zeigt einen Zustand, in dem ein oberer Abschnitt des Grabens 16 durch den BPSG-Film 59 verschlossen ist. Fig. 15 zeigt eine obere Fläche der integrier­ ten Halbleiterschaltung, die erhalten wird, bevor der in Fig. 14 gezeigte BPSG-Film 59 gebildet wird. Der Hohlraum 57, der in Fig. 14 gezeigt ist, kommuniziert mit der Außenseite über den Graben 60, bevor er mit dem BPSG-Film 59 bedeckt wird. Während der Graben 60 zum Bilden des Hohlraumes 57 vorgesehen ist, wie im folgenden beschrieben wird, wird er durch den BPSG-Film 59 planarisiert, so daß eine Verdrahtungsschicht oder ähnliches weiter darauf gebildet werden kann.
Somit wird der Hohlraum 57 vorgesehen. Folglich ist ein Schichtraum 200, der zwischen der Wortleitung 52 und der Bitlei­ tung 53 mit einem vorbestimmten Abstand von dem Halbleiter­ substrat 1, wie in Fig. 13 gezeigt ist, nur mit Luft gefüllt. Der Raum 200 trägt zur Isolierung der Wortleitung 52 von der Bitleitung 53 bei. Die Kontakte 54 und 56 sind nicht in der Nähe des Raumes 200 vorgesehen. Eine Kapazität zwischen der Wortlei­ tung 52 und der Bitleitung 53 wird eine Schwierigkeit. Jedoch wird die Kapazität zwischen der Wortleitung 52 und der Bitlei­ tung 53 mehr reduziert als im Stand der Technik. Folglich kann eine Betriebsgeschwindigkeit der integrierten Halbleiterschal­ tung verbessert werden. Eine Kapazität zwischen der Bitleitung 53 kann ebenfalls durch den Graben 60 reduziert werden.
Während nur der Hohlraum 57 zwischen dem Halbleitersubstrat 1 und der Bitleitung 53 bei der Beschreibung des dritten Ausfüh­ rungsbeispieles vorhanden ist, kann ein Isolierfilm 61 auf dem Halbleitersubstrat 1, wie in Fig. 16 gezeigt ist, gebildet sein. Ebenfalls in diesem Fall können die gleichen Effekt wie in dem dritten Ausführungsbeispiel erhalten werden. Der Isolierfilm 61 weist eine zusätzliche Funktion des Fixierens der Kontakte 54 und 56 an dem Halbleitersubstrat 1 auf. Weiterhin kann der Iso­ lierfilm 61 verhindern, daß das Halbleitersubstrat 1 mit einem Material, daß die Bitleitung 53 bildet, kontaminiert wird.
Ein Verfahren zum Bilden des in Fig. 13 und 14 gezeigten Hohl­ raumes 57 wird im folgenden mit Bezug zu Fig. 17 und 18 be­ schrieben. Eine Schicht aus einem wasserlöslichen Glas 62 ist einem Abschnitt gebildet, in dem der Hohlraum 57 gebildet werden soll, wie in Fig. 17 und 18 gezeigt ist. Wenn die integrierte Halbleiterschaltung in Wasser eingeweicht bzw. eingetaucht wird, schmilzt bzw. löst sich das wasserlösliche Glas 82 von dem in Fig. 17 gezeigten Graben 60 auf. Wenn das wasserlösliche Glas 62, das unterhalb des Zwischenoxidfilmes 58 vorgesehen ist, vollständig entfernt ist, ist der Hohlraum 57 in einem Abschnitt gebildet, in dem das wasserlösliche Glas 62 vorgesehen war. Das in Fig. 18 gezeigte wasserlösliche Glas 62 ist mit dem wasser­ löslichen Glas 62, das in Fig. 17 gezeigt ist, verbunden. Daher wird das wasserlösliche Glas 62, das in Fig. 18 gezeigt ist, ebenfalls durch den Graben 60 entfernt.
Ein Herstellungsprozeß zum Erhalten einer in Fig. 18 gezeigten Struktur wird im folgenden beschrieben. Nachdem die Wortleitung 52 gebildet ist, wird das wasserlösliche Glas 62 abgeschieden und durch CMP geebnet bzw. planarisiert. Eine auf dem wasserlös­ lichen Glas 62 gebildete Maske wird einem Bemustern ausgesetzt. Dann wird das wasserlösliche Glas 62 teilweise durch anisotropes Ätzen entfernt und ein Loch zum Bilden eines Kontaktknotens wird vorgesehen. Danach wird beispielsweise dotiertes Polysilizium abgeschieden und in dem Loch vergraben. Das dotierte Polysilizi­ um wird durch CMP unter Verwendung des verbleibenden wasserlös­ lichen Glases 62 als Stopp geebnet. Danach wird ein Metall, wie zum Beispiel Wolfram (W) oder Titan (Ti), derart abgeschieden, daß ein Metallfilm gebildet wird. Es wird eine Maske auf dem Me­ tallfilm gebildet und einem Bemustern ausgesetzt. Durch Ätzen wird die Metallverdrahtung 53 gebildet. Schließlich wird der Zwischenschichtoxidfilm 58 vorgesehen. Somit wird die in Fig. 18 gezeigte Struktur fertiggestellt.
Beispiele von wasserlöslichem Glas enthalten ein BSG (Borsilikatglas), das mit B2O3 dotiert ist. Ein Film des wasser­ löslichen Glases 62 wird durch Strömen eines gemischten Gases aus SiH4 und O2 und durch thermisches Zersetzen von BO3(C2H5O)3 (Triethoxyborat) oder BO2(CH3O)3 (Trimethoxyborat) bei einer Temperatur von ungefähr 400-500°C in der Atmosphäre als Beispiel gebildet.
Viertes Ausführungsbeispiel
Obwohl der Hohlraum 57 zwischen dem Halbleitersubstrat 1 und der Bitleitung 53 in der integrierten Halbleiterschaltung entspre­ chend dem dritten Ausführungsbeispiel vorgesehen wurde, kann ein Hohlraum zwischen der Bitleitung 53 und den darauf gebildeten Verdrahtungen vorgesehen werden.
Fig. 19 ist eine typische Ansicht, die eine Querschnittsstruktur einer integrierten Halbleiterschaltung mit der oben erwähnten Struktur entsprechend dem vierten Ausführungsbeispiel aufweist. In Fig. 19 bezeichnen die gleichen Bezugszeichen wie die in Fig. 13 die gleichen Abschnitte wie die in Fig. 13. Wie in Fig. 19 gezeigt ist, ist ein Oxidfilm 65 mit einer Dicke von ungefähr 0,2 µm auf einer Bitleitung 53 gebildet. Ein Hohlraum 66 mit ei­ ner Höhe von ungefähr 0,3 µm ist auf dem Oxidfilm 65 gebildet. Eine Metallverdrahtung 67 ist oberhalb des Oxidfilmes 65 mit dem dazwischen vorgesehenen Hohlraum 66 gebildet. Die Metallverdrah­ tung 67 weist eine Dicke von ungefähr 0,2 µm auf. Ein Oxidfilm 68 mit einer Dicke von ungefähr 0,05 µm ist auf der Metallver­ drahtung 67 gebildet.
Der Hohlraum 66 ist zwischen der Bitleitung 53 und der Metall­ verdrahtung 67 vorgesehen. Daher wird eine Verdrahtungskapazität durch einen Schichtraum 201, der zwischen der Bitleitung 53 und der Metallverdrahtung 67 an einem vorbestimmten Abstand von dem Halbleitersubstrat 1 gebildet ist, reduziert. Folglich können die gleichen Effekte wie in dem dritten Ausführungsbeispiel er­ zielt werden. Die Metallverdrahtung 67 wird durch einen Wolfram­ stöpsel 75, der elektrisch mit der Bitleitung 53 verbunden ist, gestützt. Während ein einzelner Wolframstöpsel 75 in Fig. 19 ge­ zeigt ist, sind eine große Anzahl von Wolframstöpsel in Ab­ schnitten vorgesehen, die nicht gezeigt sind. Daher kann eine mechanische Stabilität erzielt werden und die Metallverdrahtung 67 wird durch den Wolframstöpsel 75 getragen.
Der Hohlraum 66 wird durch das gleiche Verfahren wie das Verfah­ ren zum Bilden des Hohlraumes 57 in der integrierten Halbleiter­ schaltung entsprechend dem dritten Ausführungsbeispiel gebildet.
Fünftes Ausführungsbeispiel
Obwohl der Fall in dem vierten Ausführungsbeispiel beschrieben wurde, bei dem alles in einen Hohlraum umgewandelt wurde, ist es klar, daß kleine Effekte erzielt werden können, wenn ein Teil des Zwischenschichtoxidfilmes, der zwischen den Verdrahtungs­ schichten vorgesehen ist, in den Hohlraum umgewandelt wird. Ein Herstellungsverfahren einer integrierten Halbleiterschaltung entsprechend einem fünften Ausführungsbeispiel kann einfach der­ art durchgeführt werden, daß ein Hohlraum in einem Teil eines Zwischenschichtoxidfilmes gebildet wird.
Fig. 20-22 sind typische Ansichten, die ein Herstellungsverfah­ ren zum Ändern eines Teils eines Zwischenschichtoxidfilmes, der zwischen Verdrahtungsschichten vorgesehen ist, in einen Hohlraum zeigen. In Fig. 20-22 bezeichnen die gleichen Bezugszeichen, wie die in Fig. 19, die gleichen Abschnitte, wie die in Fig. 19. Wie in Fig. 20 gezeigt ist, wird ein Zwischenschichtoxidfilm 69 mit einer Dicke von ungefähr 0,5 µm auf einer Bitleitung 53 gebil­ det, und wird ein BPSG-Film 70 mit einer Dicke von ungefähr 0,5 µm auf dem Zwischenschichtoxidfilm 69 gebildet. Ein Graben 71 mit einer ebenen Form von ungefähr 0,15 µm im Quadrat wird in dem Zwischenschichtoxidfilm 69 und dem BPSG-Film 70 gebildet.
Wie in Fig. 21 gezeigt ist, wird der BPSG-Film 70 einem Verflie­ ßen derart ausgesetzt, daß der Graben 71, der in dem BPSG-Film 70 gebildet ist, verschlossen wird. Zu dieser Zeit ist die Be­ dingung, daß das BPSG nicht in den Graben 71 des Zwischenschich­ toxidfilmes 69 eintritt, wenn möglich, eingestellt, beispiels­ weise die Bedingung, die in dem zweiten Ausführungsbeispiel be­ schrieben ist. Dann wird der BPSG-Film 70 mit einer unregelmäßi­ gen Oberfläche, die durch das Verfließen verursacht ist, plana­ risiert (Fig. 22). Wie in Fig. 23 gezeigt ist, wird eine Metall­ verdrahtung 72 vorgesehen. Durch den obigen Prozeß kann ein Hohlraum 73 zum Reduzieren einer Kapazität zwischen der Metall­ verdrahtung 72 und der Bitleitung 53 leicht gebildet werden.
Sechstes Ausführungsbeispiel
Fig. 24 ist ein Layout, das eine ebene Struktur einer Halblei­ tervorrichtung entsprechend dem sechsten Ausführungsbeispiel zeigt. Fig. 25 ist eine perspektivische Ansicht, in der ein Querschnitt einer Wortleitung 80 entlang der Linie D-D in Fig. 24 freigelegt ist. Fig. 26 ist eine perspektivische Ansicht, in der ein Querschnitt der Wortleitung 80 entlang der Linie E-E in Fig. 24 freigelegt ist. Wie in Fig. 25 und 26 gezeigt ist, ist ein Hohlraum 82 zwischen einem Seitenwandabstandshalter 81 und gestapelten Schichten 83 gebildet. Der Hohlraum 82 kann verhin­ dern, daß eine Beanspruchung direkt von außerhalb an die gesta­ pelten Schichten angelegt wird. Folglich kann erwartet werden, daß die Beanspruchung in einem peripheren Abschnitt der gesta­ pelten Schichten 83 entspannt werden kann. Wenn eine große Bean­ spruchung an ein Gateende (der periphere Abschnitt der gestapel­ ten Schichten 83) angelegt wird, wird ein Fehler und ein Schnittstellenzustand erzeugt. Daher wird ein Leckstrom erhöht, wenn ein MOS-Transistor aus ist. Der Hohlraum 82 ist zwischen einem Source-/Drainbereich 89 mit niedriger Dotierungskonzentra­ tion in einer LDD-Struktur und einer Gateelektrode 85 gebildet. Aus diesem Grund sind eine Source-Gate-Kapazität und eine Drain- Gate-Kapazität reduziert. Durch eine Reduzierung dieser Kapazi­ täten kann eine Betriebsgeschwindigkeit des MOS-Transistors ver­ bessert werden.
Wie oben beschrieben wurde, ist der Hohlraum 82 zwischen dem Seitenwandabstandshalter 81 und den gestapelten Schichten 83 derart gebildet, daß die Eigenschaften des MOS-Transistors ver­ bessert werden können. Der Seitenwandabstandshalter 81 weist ei­ ne geringe Dicke auf. Daher ist es schwierig, einen Unterschied zwischen den Dotierungskonzentrationen der in einer Selbstaus­ richtung gebildeten Source-/Drainbereiche 88 und 89 zu bilden.
In einem Herstellungsverfahren zum einfachen Bilden der LDD- Struktur, während der Hohlraum 82 gebildet wird, wird ein Schritt des Bildens des Hohlraums 82 im folgenden mit Bezug zu Fig. 27-29 beschrieben. Als nächstes wird ein Zustand, in dem ein Schritt des einfachen Bildens der LDD-Struktur in dem Her­ stellungsverfahren ausgeführt wird, im folgenden mit Bezug zu Fig. 30 und 31 beschrieben.
Zuerst werden ein Gateoxidfilm 84 mit einer Dicke von ungefähr 0,01 µm, eine Polysiliziumgateelektrode 85 mit einer Dicke von ungefähr 0,1 µm, ein Wolframsilizidfilm 86 mit einer Dicke von ungefähr 0,03 µm, ein TEOS-Film (Tetraethylorthosilikatfilm) 87 mit einer Dicke von ungefähr 0,02 µm, ein wasserlöslicher Glas­ film 95 mit einer Dicke von ungefähr 0,02 µm und ein Nitridfilm 96 mit einer Dicke von ungefähr 0,02 µm derart gebildet, daß die bandförmigen, gestapelten Schichten 83 auf dem Halbleiter­ substrat 1, wie in Fig. 27 gezeigt ist, vorgesehen werden. Die gestapelten Schichten 83 weisen eine Breite von ungefähr 0,1 µm auf. Ein wasserlösliches Glas ist mit einer Dicke von ungefähr 0,06 µm auf den gestapelten Schichten vorgesehen. Unter Verwen­ dung des Nitridfilmes 96 als Maske wird das wasserlösliche Glas mit einer Dicke von ungefähr 0,07 µm durch anisotropes Ätzen mittels einer Vorrichtung zum reaktiven Ionenätzen geätzt. Somit wird ein Abstandshalter 90, der aus dem wasserlöslichen Glas ge­ bildet ist, als erster Seitenwandabstandshalter gebildet.
Ein Nitridfilm wird auf dem Abstandshalter 90 unter Verwendung einer CVD-Vorrichtung für niedrigen Druck zur Verursachung einer Reaktion des SiH2Cl2-Gases und des NH3-Gases vorgesehen. In die­ sem Fall wird ein Druck auf 0,2 bis 0,5 Torr eingestellt und ei­ ne Temperatur auf 600-700°C eingestellt. Dann wird der Nitrid­ film einem anisotropen Ätzen unter Verwendung der Vorrichtung zum reaktiven Ionenätzen ausgesetzt. Folglich wird ein zweiter Seitenwandabstandshalter 81 derart gebildet, daß der Abstands­ halter 90 bedeckt wird (siehe Fig. 28).
Wie in Fig. 29 gezeigt ist, wird ein Teil des Seitenwandab­ standshalters 81 derart entfernt, daß ein Fenster 41 mit einer Länge von ungefähr 0,2 bis 1 µm gebildet wird. Der Seitenwandab­ standshalter 81 wird teilweise durch Ätzen unter Verwendung ei­ ner bemusterten Maske derart entfernt, daß das Fenster 91 gebil­ det wird. Wenn ein Tränken in Wasser in diesem Zustand ausge­ führt wird, wird der Abstandshalter 90 gelöst und durch das Fen­ ster 91 entfernt. Das Fenster 91 wird in einem Abschnitt außer­ halb des aktiven Halbleiterbereiches 50, der in Fig. 24 gezeigt ist, angeordnet.
Fig. 30 zeigt einen Zustand, in dem der Source-/Drainbereich 89 mit niedriger Dotierungskonzentration unter Verwendung der ge­ stapelten Schichten 83, die in Fig. 27 gezeigt sind, als Maske, nachdem die gestapelten Schichten 83 gebildet sind, gebildet wird.
Ein Ion 99 wird in einem in Fig. 31 oder 32 gezeigten Zustand, d. h. ein Zustand, in dem der Abstandshalter 90 vorgesehen ist oder beide Abstandshalter 81 und 90 vorgesehen sind, implan­ tiert. Folglich wird der Source-/Drainbereich 88 mit hoher Do­ tierungskonzentration gebildet.
In dem Fall, in dem eine Dotierung in dem Zustand implantiert wird, in dem der Abstandshalter 90 gebildet ist und der Fig. 32 gezeigte Seitenwandabstandshalter 81 nicht gebildet ist, d. h. in dem in Fig. 31 gezeigten Zustand, kann der Seitenwandabstands­ halter 81 vor einer Beschädigung geschützt werden. In dem Fall, in dem das Ion 99 in dem Zustand implantiert wird, in dem sowohl der Abstandshalter 81 als auch der Abstandshalter 90 vorgesehen sind (siehe Fig. 32), wird der Seitenwandabstandshalter 81 durch die Ionenimplantation beschädigt und ein Schnittstellenzustand bzw. Grenzflächenzustand wird in einem Abschnitt erzeugt, in dem der Seitenwandabstandshalter 81 in Kontakt mit dem Halbleiter­ substrat 1 ist.
In dem Fall, in dem die Dotierungsimplantation durchzuführen, nachdem bzw. bevor der Seitenwandabstandshalter 81 gebildet ist, wird der Seitenwandabstandshalter 81 nach der Ionenimplantation gebildet. Daher muß die Wärmebehandlung nicht während der Bil­ dung des Seitenwandabstandshalters 81 durchgeführt werden. Wenn beispielsweise ein Nitridfilm als Hauptmaterial verwendet wird, wird der Seitenwandabstandshalter 81 unter Verwendung der CVD- Vorrichtung für niedrigen Druck bei einer Temperatur von 800°C gebildet. Wenn TEOS als Hauptmaterial verwendet wird, wird Ozon mit TEOS derart gemischt, daß der Seitenwandabstandshalter 81 unter Verwendung von atmosphärischem CVD gebildet wird. Während eine thermische Zersetzungstemperatur von TEOS ungefähr 700°C beträgt, kann eine Bildungstemperatur auf ungefähr 400°C unter Verwendung von Ozon mit einer großen Oxidationskraft reduziert werden.
Da die Wärmebehandlung nicht durchgeführt wird, werden die im­ plantierten Ionen nicht thermisch diffundiert. Folglich kann ei­ ne Menge des Spielraumes derart genommen bzw. verringert werden, daß eine Vorrichtung mit kleiner Größe hergestellt wird. Eben­ falls in diesem Fall wird der Abstandshalter 90 entfernt, so daß ein Schnittstellenzustand nicht erzeugt wird.
Obwohl der Transistor mit der LDD-Struktur oben beschrieben wur­ de, ist es offensichtlich, daß die vorliegende Erfindung eben­ falls auf eine DDD-Struktur (doppelt dotierte Drain-Struktur) (siehe Fig. 40), eine vergrabene Kanalstruktur (siehe Fig. 41) und eine Struktur, in der eine Taschenimplantationsschicht an der Innenseite einer LDD-Schicht und einer DDD-Schicht (siehe Fig. 42) gebildet ist, angewendet werden kann. In Fig. 42 ist ein mit 200 bezeichneter Bereich die Taschenimplantations­ schicht. Beispielsweise wird Bor diagonal rotierend und mit ei­ nem Winkel von 35° in eine Gateelektrodenstruktur, in der eine n⁻-Schicht 201 gebildet ist, implantiert. Somit wird die Ta­ schenimplantationsschicht 200 gebildet.
Andere Materialien als der Nitridfilm können für die Seitenwand 81 verwendet werden. Es ist klar, daß die gleichen Effekte er­ zielt werden können, sogar wenn die Seitenwand 81 unter Verwen­ dung von anderen Materialien, wie zum Beispiel TEOS, SiO2, Poly­ silizium und ähnlichem, gebildet ist. Weiterhin kann die Seiten­ wand 81 eine Zweischichtstruktur von TEOS/Si3N4 aufweisen.
Siebtes Ausführungsbeispiel
Eine Halbleitervorrichtung entsprechend einem siebten Ausfüh­ rungsbeispiel wird im folgenden mit Bezug zu Fig. 33 beschrie­ ben. Fig. 33 zeigt einen MOS-Transistor mit Source- /Drainbereichen 100 und 101, die auf einem Halbleitersubstrat 1 gebildet sind, einem Gateoxidfilm 102, der auf dem Halbleiter­ substrat 1 gebildet ist, einer Polysiliziumgateelektrode 103, die auf dem Gateoxidfilm 102 gebildet ist, Titansilizid 104a, das auf der Polysiliziumgateelektrode 103 gebildet ist, und ei­ nem Seitenwandabstandshalter 105, der auf den Seitenwänden des Gateoxidfilmes 102, der Polysiliziumgateelektrode 103 und des Titansilizids 104a gebildet ist.
Die Halbleitervorrichtung entsprechend dem siebten Ausführungs­ beispiel ist dadurch gekennzeichnet, daß das Titansilizid 104a einen Hohlraum 106 im Inneren aufweist.
Der in dem Titansilizid 104a, das auf der Polysiliziumgateelek­ trode 103 vorgesehen ist, gebildete Hohlraum 106 entspannt die Beanspruchung auf ein Ende eines Gates, was eine Reduzierung ei­ ner Mobilität der Ladungsträger verursacht, die sich in einem Kanal bewegen. Durch Verhindern, daß die Mobilität der Ladungs­ träger durch die Beanspruchung reduziert wird, kann ein Transi­ stor mit hoher Treiberkraft erhalten werden. Weiterhin werden Dotierungen, die in der Polysiliziumgateelektrode 103 enthalten sind, in das Titansilizid 104a während der Bildung des Titansi­ lizids 104a aufgenommen. Daher wird das Polysilizium verarmt. Aus diesem Grund variiert die Schwellenspannung des Transistors stark. Das Titansilizid 104a weist jedoch den Hohlraum derart auf, daß weniger Dotierungen in das Titansilizid 104a aufgenom­ men werden. Folglich wird die Variation der Schwellenspannung des Transistors reduziert.
Ein Herstellungsverfahren des in Fig. 33 gezeigten MOS- Transistors wird im folgenden mit Bezug zu Fig. 34 und 35 be­ schrieben. Zuerst werden ein Oxidfilm mit einer Dicke von unge­ fähr 0,01 µm, ein dotierter Polysiliziumfilm mit einer Dicke von ungefähr 0,05 µm und ein Nitridfilm mit einer Dicke von ungefähr 0,05 µm auf dem Halbleitersubstrat 1 vorgesehen und dann einem Bemustern ausgesetzt. Folglich werden gestapelte Schichten, die einen Gateoxidfilm 102, eine Polysiliziumgateelektrode 103 und einen Nitridfilm 107 enthalten, gebildet. Die gestapelten Schichten weisen eine Breite von ungefähr 0,1 µm auf. Unter Ver­ wendung der gestapelten Schichten als Maske werden beispielswei­ se Arsenionen derart implantiert, daß ein Source-/Drainbereich 101 mit niedriger Dotierungskonzentration in einer selbstjustie­ renden Art gebildet wird. Als nächstes wird ein Oxidfilm vorge­ sehen. Dann wird der Oxidfilm durch anisotropes Ätzen derart entfernt, daß ein Seitenwandabstandshalter 105 zurückgelassen wird. Danach werden unter Verwendung des Seitenwandabstandshal­ ters 105 und der gestapelten Schichten als Masken beispielsweise Phosphorionen implantiert. Folglich wird ein Source- /Drainbereich 100 mit einer hohen Dotierungskonzentration in ei­ ner selbstjustierenden Art gebildet (siehe Fig. 34).
Danach wird der in Fig. 34 gezeigte Nitridfilm 107 durch Ätzen entfernt. Es wird beispielsweise Titan 108 über einer Hauptebene des Halbleitersubstrates 1 abgeschieden (siehe Fig. 35). Wenn das Titan eine Gatelänge von 0,5 µm oder weniger aufweist, ist eine Öffnungsbreite (eine Breite eines Raumes, der durch Entfer­ nen des Nitridfilmes 107 gebildet ist), die durch einen Pfeil 110 gezeigt ist, klein. Daher wird ein Film mit einer Dicke von 0,02 µm in 40 Minuten bei einer Temperatur von 300°C unter Ver­ wendung eines Gases, wie zum Beispiel Titanchlorid (TiCl4), mit­ tels eines CVD-Systems derart gebildet, daß ein Hohlraum 106 auf der Gateelektrode 103 gebildet werden kann.
Wenn eine in Fig. 35 gezeigte Halbleitervorrichtung einer Wärme­ behandlung durch RTA ausgesetzt wird, reagiert das Titan, das in Kontakt mit dem Silizium ist, chemisch derart, daß Titansilizid 104a und 104b gebildet werden. Das Titan reagiert weder mit ei­ nem Siliziumoxidfilm noch einem Siliziumnitridfilm. Daher werden das Titansilizid 104a und 104b in einer selbstjustierenden Art auf der Gateelektrode 103 beziehungsweise dem Source- /Drainbereich 100 des Transistors gebildet. Wenn das nicht­ reagierte Titan, das auf dem Oxidfilm verbleibt, durch Ätzen entfernt wird, können die Gateelektrode 103 und der Source- /Drainbereich 100, der einen niedrigen Widerstand aufweist, er­ halten werden, da das Titansilizid 104a und 104b eine niedrigen Widerstand aufweist.
Obwohl das Titan für einen Metallfilm mit einem darin gebildeten Hohlraum in dem obigen Ausführungsbeispiel verwendet wird, kann Metall mit einem hohen Schmelzpunkt, wie zum Beispiel Ni, W, Co oder ähnliches, ebenfalls zum Erzielen der gleichen Effekte ver­ wendet werden.

Claims (7)

1. Integrierte Halbleiterschaltung mit
einem Halbleitersubstrat (1) mit einer vorbestimmten Hauptebene,
einer Mehrzahl von an der vorbestimmten Hauptebene vorgesehenen Elementen und
einem an der vorbestimmten Hauptebene vorgesehenen Trenngraben (2) zum Trennen der Elemente,
wobei der Trenngraben (2) mit Fluorid gefüllt ist.
2. Integrierte Halbleiterschaltung nach Anspruch 1, weiter mit einem durch Oxidieren des Halbleitersubstrates (1) auf einer in­ neren Wand des Trenngrabens (2) gebildeten Oxidfilm (32).
3. Integrierte Halbleiterschaltung nach Anspruch 1 oder 2, bei der das Fluorid SiOF ist.
4. Integrierte Halbleiterschaltung mit
einem Halbleitersubstrat (1) mit einer vorbestimmten Hauptebene, einer oberhalb des Halbleitersubstrates (1) vorgesehenen ersten Verdrahtung (53),
einer zwischen dem Halbleitersubstrat (1) und der ersten Ver­ drahtung (53) vorgesehenen zweiten Verdrahtung (52) und
einer Stütze (54, 56) auf dem Halbleitersubstrat (1), die von der zweiten Verdrahtung (52) getrennt ist, zum Stützen der er­ sten Verdrahtung (53),
wobei die erste Verdrahtung (53) und die zweite Verdrahtung (52) voneinander nur durch ein vorbestimmtes Gas, mit dem ein Schichtzwischenraum (200), der zwischen der ersten Verdrahtung (53) und der zweiten Verdrahtung (52) in einem vorbestimmten Ab­ stand von der vorbestimmten Hauptebene gebildet ist, gefüllt ist, isoliert sind.
5. Integrierte Halbleiterschaltung nach Anspruch 4, bei der die erste Verdrahtung (53) eine Mehrzahl von Bitleitungen auf­ weist und die zweite Verdrahtung (52) eine Mehrzahl von Wortleitungen auf­ weist.
6. Halbleitervorrichtung mit
einem Halbleitersubstrat (1) mit einer vorbestimmten Hauptebene, gestapelten Schichten (83), die auf der vorbestimmten Hauptebene vorgesehen sind und eine Gateelektrode (85) enthalten, und
einem die gestapelten Schichten (83) bedeckenden, gewölbten Sei­ tenwandabstandshalter (81),
wobei der Seitenwandabstandshalter (81) von den gestapelten Schichten (83) durch einen Hohlraum (82) getrennt ist.
7. Halbleitervorrichtung mit
einem Halbleitersubstrat (1) mit einer vorbestimmten Hauptebene,
einem auf der vorbestimmten Hauptebene vorgesehenen Gateisolier­ film (102),
einem auf dem Gateisolierfilm (102) vorgesehenen Polysilizium­ film (103) und
einem auf dem Polysiliziumfilm (103) vorgesehenen Silizidfilm (104a),
wobei der Silizidfilm (104a) einen Hohlraum (106) aufweist.
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