DE19820435B4

DE19820435B4 - Signalsende- und Empfangsvorrichtung für das Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten

Info

Publication number: DE19820435B4
Application number: DE19820435A
Authority: DE
Inventors: Oh Kyong Kwon
Original assignee: MagnaChip Semiconductor Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1997-05-10
Filing date: 1998-05-07
Publication date: 2007-10-11
Anticipated expiration: 2018-05-08
Also published as: TW411472B; US6195397B1; JP3018169B2; DE19820435A1; KR19980083244A; KR100447217B1; JPH1127328A

Abstract

Signalsende- und Empfangsvorrichtung zur Datenübertragung mit mehreren Logikwerten über eine einzelne Signalübertragungsleitung (2), umfassend:
– eine Treiberschaltung (1) zum Empfangen von binären Signalen (Si(N)) und zum Umsetzen von Kombinationen von Übergängen der Signale in codierte Signale und zum Ausgeben des codierten Signals auf die Signalübertragungsleitung (2) mit mehreren Logikwerten;
– eine Empfangsschaltung (3) zum Empfangen der von der Treiberschaltung (1) über die Signalübertragungsleitung (2) übertragenen codierten Signale, zum Decodieren der codierten Signale in die ursprünglichen mehreren binären Signale und zum Ausgeben der ursprünglichen mehreren binäre Signale über mehrere interne Signalleitungen (So(N)) dadurch gekennzeichnet, dass
– ein Leiterbahnsystem innerhalb einer integrierten Schaltung angeordnet ist und zur Datenübertragung zwischen mehreren Funktionsblöcken der integrierten Schaltung mit mehreren Logikwerten über eine einzelne Signalübertragungsleitung (2) vorgesehen ist, wobei die Signalübertragungsleitung (2) zwischen die Funktionsblöcke eingesetzt ist;
– die Treiberschaltung (1) folgendes umfasst:
– eine Signalübergang-Erkennungseinrichtung (4) zum Erkennen von...

Description

Die Erfindung betrifft eine Signalsende- und Empfangsvorrichtung für das Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten.
Mit der dauernden Verbesserung der Herstelltechniken für integrierte Schaltungen steigt die Anzahl von Transistoren in einem Chip immer weiter an. Insbesondere nimmt mit der Entwicklung von Submikrometer-Bauteilen die Anzahl von Leiterbahnen nicht nur für örtliche Verbindungen, sondern auch für Verbindungen zwischen Funktionsblöcken stark zu, was die relative Bedeutung der Leiterbahnen auf der gesamten Chipfläche stark erhöht. Um damit einhergehende Probleme zu überwinden, werden Schichten gestapelt, um eine einfache Leiter bahnverlegung zu erzielen, was jedoch zu Problemen hinsichtlich schwieriger Herstellung und geringer Ausbeute führt.
Um Leiterbahnen zu verringern, wird die Verwendung einer Logik mit mehreren Werten in Betracht gezogen, wodurch ein Signal mehrere Bedeutungen haben kann, wie dies im einzelnen in K. Wayne Current, "Current-Mode CMOS Multiple-Valued Logic Circuits, IEEE J. Solid-States Circuits, Vol. 29, No. 2, S. 95–107, Feb. 1994 beschrieben ist. Um eine derartige Mehrpegellogik zu verwenden, sollten alle Funktionsblöcke in einer integrierten Schaltung zur Anpassung an die Mehrpegellogik umkonzipiert werden. D. h., dass die Anwendung einer Mehrpegellogik auf ein vorhandenes Design einer digitalen Schaltung schwierig ist und es auch zu großem Energieverbrauch kommt. Daher ist es erforderlich, eine Vorgehensweise zu entwickeln, gemäß der Leiterbahnen verringert werden können, während das interne Schaltungsdesign einer integrierten Schaltung nicht geändert wird, um insgesamt die Fläche der integrierten Schaltung zu ändern, wobei eine Struktur mit weniger Schichten für die Leiterbahnen verwendet werden kann, um den Herstellprozess für eine integrierte Schaltung zu vereinfachen.
US 5,450,023 beschreibt eine Interface-Schaltungsanordnung zur Reduzierung der Anzahl von Anschlusspins eines LSI-Chips. Es werden auszugebende binäre Signale in Multivalue-Signale umgewandelt, wobei die eingehenden Signale aus einem Multivalue-Signal in die ursprünglichen binären Signale dekodiert werden. Auf einer Leiterplatte sind mehrere LSI-Schaltungsanordnungen angeordnet, wobei jede Schaltungsanordnung auf der Leiterplatte eine Interface-Schaltung aufweist, die jeweils sowohl über eine Datenbank als auch über eine Adressleitung miteinander gekoppelt sind. Dabei enthält die Schaltungsanordnung eine Signalsende- und Empfangsvorrichtung mit einem Leiterbahnsystem, auf dem Daten zwischen mehreren Funktionsblöcken übertragen werden. Die Signalsendevorrichtung enthält einen Endcoder und die Empfangsvorrichtung enthält einen Decoder zum Empfangen von kodierten Signalen und zum Dekodieren der der kodierten Signale in mehreren ursprüngliche Signale, die dann über interne Signalleitungen an die Funktionsblöcke übertragen werden.
Der Erfindung liegt die Aufgabe zugrunde, eine Signalsende- und Empfangsvorrichtung für das Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten zu schaffen.
Diese Aufgabe ist durch die Vorrichtung gemäß dem beigefügten Anspruch 1 gelöst.
Zusätzliche Vorteile, Aufgaben und andere Merkmale der Erfindung werden teilweise in der folgenden Beschreibung dargelegt, und teilweise werden sie dem Fachmann bei der Untersuchung des Folgenden oder beim Ausüben der Erfindung erkennbar. Die Aufgaben und Vorteile der Erfindung werden spe ziell durch die Maßnahmen erzielt, wie sie in den beigefügten Ansprüchen dargelegt sind.
Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
1 ist ein Blockdiagramm einer Signalsende- und Empfangsvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;
2 veranschaulicht Zustände von Signalen, wie sie über eine in 1 dargestellte Signalübertragungsleitung übertragen werden;
3 ist ein Blockdiagramm der in 1 dargestellten Treiberschaltung;
4 zeigt einen Signalübergangsdetektor im in 3 dargestellten Signalübergang-Erkennungsteil;
5 ist ein Blockdiagramm der in 1 dargestellten Empfangsschaltung;
6 veranschaulicht eine Einzelheit der Signaleinstell- und -absendestufe im 5 dargestellten Signalabsendeteil;
7 zeigt eine Treiberschaltung zur Übertragung zweier Signale über eine Signalübertragungsleitung gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;
8 veranschaulicht den in 7 beispielhaft dargestellten Steuerschaltungsteil;
9 veranschaulicht Übertragungssignalimpulse, wie sie durch die in 7 dargestellte Treiberschaltung auf der Signalübertragungsleitung erzeugt werden;
10 veranschaulicht das Erzeugungsprinzip der in 9 dargestellten Übertragungssignalimpulse;
11 zeigt ein Ausführungsbeispiel einer Empfangsschaltung zum Empfangen zweier Signale über eine Signalübertragungsleitung und zum Wiederherstellen der zwei Signale gemäß der Erfindung;
12 veranschaulicht Einzelheiten eines in 11 beispielhaft dargestellten Signalsteuerteils;
13 veranschaulicht Signalverläufe für Ausgangssignale jeweiliger Teile in den 7 und 11;
14 zeigt eine beispielhaft modifizierte Version des in 7 dargestellten Signaltreiberteils;
15 veranschaulicht Übertragungssignalimpulse, wie sie durch den Signaltreiberteil in 14 auf einer Signalübertragungsleitung erzeugt werden;
16 zeigt eine beispielhaft modifizierte Version des in 7 dargestellten Steuerschaltungsteils;
17 zeigt beispielhaft modifizierte Versionen des Signalvergleichsteils und des Signalsteuerteils, wie in 11 dargestellt; und
18 zeigt eine andere beispielhaft modifizierte Version des in 7 dargestellten Steuerschaltungsteils.
Es wird nun im einzelnen auf die bevorzugten Ausführungsbeispiele der Erfindung Bezug genommen, wie sie in den beigefügten Zeichnungen veranschaulicht sind.
Gemäß 1 umfasst eine Signalsende- und Empfangsvorrichtung für ein Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten gemäß einem bevorzugten Ausführungsbeispiel der Erfindung eine Treiberschaltung 1, eine Signalübertragungsleitung 2 und eine Empfangsschaltung 3. Signale Si(1)–Si(N) sind voneinander verschiedene Signale, die von einem ersten Funktionsblock (nicht dargestellt) zu einem anderen Funktionsblock (nicht dargestellt) über interne Signalleitungen Li(1)–Li(N) in einer integrierten Schaltung zu übertragen sind. Die Treiberschaltung 1 empfängt die Signale Si(1)–Si(N) über die mehreren internen Signalleitungen Li(1)–Li(N) in einem Funktionsblock, sie codiert die Signale Si(1)–Si(N), und sie liefert die codierten Signale über die Signalübertragungsleitung 2. Die Empfangsschaltung 3 decodiert die über die Signalübertragungsleitung 2 empfangenen codierten Signale, stellt sie als Signale So(1)–So(N) in Zuständen wieder her, die mit den Zuständen der von der Treiberschaltung 1 empfangenen ursprünglichen Signale Si(1)–Si(N) übereinstimmen, und sie liefert die wiederhergestellten Signale So(1)–So(N) über mehrere interne Signalleitungen Lo(1)–Lo(N) an andere Funktionsblöcke (nicht dargestellt).
2 veranschaulicht codierte Signale, wie sie über die eine in 1 dargestellte Signalübertragungsleitung übertragen werden. In der Treiberschaltung 1 werden N verschiedene Signale zu 2^N verschiedenen Signalpegeln codiert, um über die eine Signalübertragungsleitung 2 übertragen zu werden. Die codierten Signale umfassen (2^N – 1) Impulssignale sowie ein Bezugsspannungssignal Vref. Wenn die Übertragung der Signale Si(1)–Si(N) nach Empfang über die mehreren inter nen Signalleitungen Li(1)–Li(N) in Betracht gezogen wird, beträgt die Anzahl möglicher Signalübertragungskombinationen in den internen Signalleitungen Li(1)–Li(N) 2^N. Z. B. hat die Anzahl von Fällen von Signalübertragungskombinationen bei drei internen Signalleitungen Li(1)–Li(3) den Wert 2³(8), wie es in der folgenden Tabelle 1 für Kombinationsfälle dargestellt ist (1 bezeichnet ein Signal mit Übergang, während 0 ein Signal ohne Übergang bezeichnet).
Tabelle 1
In der Treiberschaltung 1 des Ausführungsbeispiels der Erfindung wird jeder dieser Fälle, also der Fall 1 bis Fall 8 der Signalübergangskombinationen für die Signale Si(1 –Si(3), wie in der Tabelle 1 dargestellt, auf einen anderen Signalpegel codiert und über eine Signalübertragungsleitung 2 übertragen, wobei einer dieser Fälle, Fall 1 bis Fall 8, der Signalübergangskombinationen der Signale Si(1)–Si(3) als Signal mit dem Bezugsspannungspegel Vref verwendet wird (z. B. der Fall, dass in keinem der Signale ein Übergang vorliegt). Außerdem wird dafür gesorgt, wie es in 2 dargestellt ist, dass jedes der codierten Signale in Form eines Dreiecksimpulses bezüglich des Bezugsspannungs-Signalpegels Vref schwingt, was es ermöglicht, die Schwingungsbreite im Vergleich einer Spitze-Spitze-Schwingung zu verringern, wie im Fall einer CMOS-Schaltung. Die Empfangsschaltung 3 beim Ausführungsbeispiel der Erfindung empfängt codierte Signale in Form von Dreiecksimpulsen mit verschie denen Signalpegeln, sie decodiert die codierten Signale zu einer Signalübergangskombination entsprechend den Signalpegeln der codierten Signale und sie stellt aus der Signalübergangskombination die ursprünglichen mehreren Signale wieder her.
3 zeigt das Gesamtblockdiagramm der Treiberschaltung, wie sie in der Vorrichtung gemäß dem Ausführungsbeispiel der Erfindung verwendet wird. Diese Treiberschaltung 1 umfasst einen Signalübergangs-Erkennungsteil 4, einen Steuerschaltungsteil 5, einen Signaltreiberteil 6, einen Bezugsspannung-Erzeugungsteil 7 und einen Schaltteil 8. Der Signalübergang-Erkennungsteil 4 verfügt über eine Anzahl von Signalübergangsdetektoren (DTD), entsprechend der Anzahl der mehreren Signale Si(1)–Si(N), wie sie über die mehreren Signalleitungen Li(1)–Li(N) jeweils empfangen werden. Jeder der Signalübergangsdetektoren DTD1–DTDN erfasst den Übergang eines Signals und liefert das Erkennungsergebnis als logisches Signal d(1)–d(N). Wie es in 4 dargestellt ist, kann ein beispielhafter Signalübergangsdetektor DTD eine Verzögerungsstufe 9 zum Verzögern eines Signals Si(N) und ein Exklusiv-ODER-Gatter 10 aufweisen, das den aktuellen Zustand eines Signals und den vorigen Zustand des in der Verzögerungsstufe 9 verzögerten Signals einer Exklusiv-ODER-Verknüpfung unterzieht, um das Operationsergebnis als Erkennungssignal d(N) zu liefern. Jeder der Signalübergangsdetektoren DTD1–DTDN liefert entweder einen ersten Logikwert (z. B. den Logikwert 1), wenn ein Übergang des Signalpegels vorliegt, oder einen zweiten Logikwert (z. B. den Logikwert 0), der die umgekehrte Logik zum ersten Logikwert hat, wenn kein Signalübergang vorliegt, um den Übergang zu erkennen (in diesem Fall kann der erste Logikwert der logische Pegel 0 sein, während der zweite Logikwert der logische Pegel 1 ist). Der Steuerschaltungsteil 5 empfängt die Erkennungssignale d(1)–d(N) von den Signalübergangsdetektoren DTD1–DTDN im Signalübergang-Erkennungsteil 4, und er erzeugt 2^N Codiersteuersignale entsprechend der Anzahl möglicher Kombinationen der Erkennungssignale d(1)–d(N). Die 2^NCodiersteuersignale verfügen über ein Schaltsteuersignal chvdd und 2^N – 1 Treibersteuersignale u(1)–u(2^N – 1). Das Schaltsteuersignal chvdd, das ein vom Bezugsspannung-Erzeugungsteil 7 geliefertes Signal für die Schaltsteuerung der Bezugsspannung Vref ist, wobei es sich um den Bezugspegel der Signalübertragungsleitung 2 handelt, wird an die Schalteinrichtung 8 gegeben, um den Bezugspegel Vref entweder an die Signalübertragungsleitung 2 anzulegen oder sie von ihr zu trennen. Das Schaltsteuersignal chvdd steuert die Schalteinrichtung 8 in solcher Weise, dass die Bezugsspannung Vref an die Signalübertragungsleitung 2 angelegt wird, wenn in keinem der Signale Si(1)–Si(N) als Ergebnis der Signalerkennung im Signalübergang-Erkennungsteil 4 ein Übergang vorliegt, d. h., wenn alle Erkennungssignale d(1)–d(N) vom Signalübergang-Erkennungsteil den Logikwert 0 haben. Im Gegensatz hierzu steuert das Schaltsteuersignal chvdd dann, wenn auch nur in einem der Signale Si(1)–Si(N) als Ergebnis der Signalerkennung im Signalübergang-Erkennungsteil 4 ein Übergang vorliegt, d. h., wenn auch nur eines der Erkennungssignale d(1)–d(N) vom Signalübergangsdetektor den Wert 1 hat, die Schalteinrichtung 8 so, dass die Bezugsspannung Vref nicht an die Signalübertragungsleitung 2 angelegt wird. Die Treibersteuersignale u(1)–u(2^N – 1) steuern den Signaltreiberteil 6 in der nächsten Stufe; um die in 2 dargestellten 2^N – 1 Impulse zu codieren. Der Signaltreiberteil 6 lädt oder entlädt die Signalübertragungsleitung 2 durch einen Strom auf die Treibersteuersignale u(1)–u(2^N – 1) hin, um relevante Signalpegel unter den in 2 dargestellten mehreren Signalpegeln zu erzeugen. D. h., dass bei der Erfindung zum Betreiben der Signalübertragungsleitung 2 ein Verfahren verwendet wird, bei dem diese auf die Bezugsspannung Vref vorgeladen wird, um auf Masse entladen oder eine Treiberspannung geladen zu werden, um die Übertragungsimpulse zu erzeugen, wie es in 2 dargestellt ist.
5 zeigt das Gesamtblockdiagramm einer in der Vorrichtung des Ausführungsbeispiels verwendeten Empfangsschaltung. Diese Empfangsschaltung umfasst einen Signalvergleichsteil 11, einen Signalsteuerteil 12 und einen Signalabsende-Schaltungsteil 13. Der Signalvergleichsteil 11 verfügt über mehrere Komparatoren COM1–COM(2^N – 1) zum Empfangen eines Signals mit in 2 dargestellten Signalpegeln über die Signalübertragungsleitung 2 und zum Bestimmen der Signalpegel, wobei Parameter eingestellt sind, die einen benachbarten Impuls erkennen können, wie in 2 dargestellt. Wenn über die Signalübertragungsleitung 2 insgesamt 2^N verschiedene Signalpegel, wie in 2 dargestellt, empfangen werden, vergleicht der Signalvergleichsteil 11 die Pegel des empfangenen Signals durch die 2^N – 1 Komparatoren und liefert Vergleichsergebnissignale k(1)–k(2^N – 1). Der Signalsteuerteil 12 decodiert die Vergleichsergebnissignale k(1)–k(2^N – 1) vom Signalvergleichsteil 11 und liefert Impulssignale entsprechend den im Signalübergang-Erkennungsteil der Treiberschaltung 1 erfassten Erkennungssignale als Decodiersignale km(1)–km(N). Die Erkennungssignale von den Signalübergangsdetektoren können logische Impulse 1 oder 0 sein, und die Decodiersignale können Impulse mit einem logischen Pegel sein, der identisch mit dem des Erkennungssignals oder umgekehrt zu ihm ist. Der Signalabsende-Schaltungsteil 13 enthält, um die in der Treiberschaltung 1 empfangenen mehreren Signale aus den Decodiersignalen km(1)–km(N) wiederherzustellen, mehrere Signaleinstell- und -absendestufen SETF1–SETFN, deren Anzahl der Anzahl der Decodiersignale km(1)–km(N) entspricht.
6 zeigt eine beispielhafte Signaleinstell- und -absendestufe in der Signalabsendeschaltung 13. Die Signalein stell- und -absendestufe besteht aus einem asynchronen, flankengetriggerten T-Flip-Flop mit einem Inverter zum Invertieren des Pegels des Decodiersignals km(N) sowie einem Inverter 15 zum Zurückinvertieren des invertierten Signals vom Inverter 14 in den ursprünglichen Signalpegel. Diese Inverter 14 und 15 sind in Reihe geschaltet, um die Decodiersignale km(N) zu verzögern. Die Signaleinstell- und -absendestufe umfasst ein Exklusiv-ODER-Gatter 16 zum Empfangen des durch die Inverter 14 und 15 verzögerten Decodiersignals km(N) sowie eines von einem D-Flip-Flop in einer Folgestufe zurückgeführten Signals, um diese einer Exklusiv-ODER-Verknüpfung zu unterziehen, und ein D-Flip-Flop 17, das mit dem Signal vom Exklusiv-ODER-Gatter 16 als Datensignal und dem Decodiersignal km(N) vom Signalsteuerteil 12 als Taktsignal arbeitet. Das Signal wird durch die zwei Inverter verzögert und im D-Flip-Flop 17 zwischengespeichert, wenn ein Signalübergang auf 0 vorliegt.
Eine Signalsende- und Empfangsvorrichtung zum Übertragen zweier über zwei interne Signalleitungen empfangener Signale über eine Signalleitung wird nachfolgend unter Bezugnahme auf spezielle Schaltungen beschrieben, die Beispiele für eine erfindungsgemäße Vorrichtung sind.
7 zeigt ein Ausführungsbeispiel einer Treiberschaltung zum Übertragen zweier über zwei interne Leitungen in einem Funktionsblock einer integrierten Schaltung empfangener Signale über eine einzelne Signalübertragungsleitung.
Gemäß 7 werden zwei Signale, nämlich ein erstes Signal Si(1) und ein zweites Signal Si(2), über interne Signalleitungen Li(1) und Li(2) in einem Funktionsblock empfangen, und die Signalübergangsdetektoren DTD1 und DTD2 erkennen Übergänge der Signale Si(1) und Si(2) und liefern ein erstes bzw. ein zweites Erkennungssignal d(1) bzw. d(2) als Logik signale; dabei wird der Logikwert 1 verwendet, wenn ein Signalübergang vorliegt, während der Logikwert 0 verwendet wird, wenn kein Signalübergang vorliegt. Der Steuerschaltungsteil 5 empfängt das erste und zweite Erkennungssignal d(1) und d(2) vom Signalübergang-Erkennungsteil 4 und erzeugt ein Schaltsignal chvdd und ein erstes bis drittes Treibersteuersignal u(1), u(2) und u(3). Ein Ausführungsbeispiel eines derartigen Steuerschaltungsteils ist in 8 dargestellt, in der ein NAND-Gatter NAND1 das erste und zweite Erkennungssignal d(1) und d(2) einer NAND-Verknüpfung unterzieht, ein NAND-Gatter NAND2 das erste Erkennungssignal d(1) und den Logikwert vom NAND-Gatter NAND1 einer NAND-Verknüpfung unterzieht, um das zweite Treibersteuersignal u(2) zu erzeugen, wobei das zweite Erkennungssignal d(2) unmittelbar als drittes Treibersteuersignal u(3) geliefert wird, und ein Inverter INV6 invertiert das Ausgangssignal des NAND-Operators NAND1, um das erste Treibersteuersignal u(1) zu erzeugen. Außerdem unterzieht ein NOR-Gatter das erste und zweite Erkennungssignal d(1) und d(2) einer NDR-Verknüpfung, das als Schaltsteuersignal chvdd an die Schalteinrichtung 8 geliefert wird. Das vom Steuerschaltungsteil 5 erzeugte erste bis dritte Treibersteuersignal u(1), u(2) und u(3) können durch die folgenden Booleanschen Gleichungen wiedergegeben werden.
Die durch die vorstehenden Gleichungen wiedergegebene Logik des Steuerschaltungsteils 5 ist ausführlicher in der folgenden Tabelle 2 dargestellt.
Tabelle 2
Wie es aus der Tabelle 2 erkennbar ist, befindet sich das Schaltsteuersignal chvdd nur dann auf dem Logikwert 1, wenn das erste und zweite Erkennungssignal d(1) und d(2) beide den Logikwert 0 haben, d. h., wenn weder im ersten noch im zweiten Signal Si(1) und Si(2) ein Signalübergang vorliegt. In diesem Fall wird die Schalteinrichtung 8 geschaltet, um die Bezugsspannung Vref auf die Signalübertragungsleitung 2 zu geben. Das erste Treibersteuersignal u(1) hat nur dann den Logikwert 1, wenn sowohl das erste als auch das zweite Erkennungssignal d(1) und d(2) den Logikwert 1 haben, d. h., wenn sowohl das erste als auch das zweite Signal Si(1) und Si(2) einen Signalübergang aufweisen. Das zweite Treibersteuersignal u(2) befindet sich dann auf dem Logikwert 1, wenn sich vom ersten und zweiten Erkennungssignal d(1) und d(2) nur das erste Erkennungssignal d(1) auf dem Logikwert 1 befindet, d. h., nur dann, wenn nur im ersten Signal ein Signalübergang vorliegt. Das dritte Treibersteuersignal u(3) hat denselben Logikwert wie. das zweite Erkennungssignal d(2). Der Signaltreiberteil 6 umfasst einen ersten bis dritten Treibertransistor MN1, MP1 und MN2. Der erste Treibertransistor MN1 ist ein NMOS-Transistor mit einem Gate, das elektrisch mit einem Ausgangsanschluss für das erste Treibersteuersignal u(1) am Steuerschaltungsteil 5 verbunden ist, einer geerdeten Source und einem Drain, der elektrisch mit der Signalübertragungsleitung 2 verbunden ist. Der erste Treibertransistor MN1 wird bei Empfang des ersten Treibersteuersignals u(1) vom Logikwert 1 vom Steuerschaltungsteil 5 leitend, um für einen Entladungsstrom von der Signalübertragungsleitung 2 auf Masse zu sorgen. Der zweite Treibertransistor MP1 ist ein PMOS-Transistor mit einem Gate, das elektrisch mit einem Ausgangsanschluss für das zweite Treibersteuersignal am Steuerschaltungsteil 5 verbunden ist, einem Drain, der elektrisch mit der Signalübertragungsleitung 2 verbunden ist, und einer mit einer Spannungsquelle Vdd verbundenen Source. Der zweite Treibertransistor MP1 wird bei Empfang des zweiten Treibersteuersignals u(2) mit dem Logikwert 0 vom Steuerschaltungsteil 5 leitend, um für einen Ladestrom von der Spannungsversorgung Vdd zur Signalübertragungsleitung 2 zu sorgen. Der dritte Treibertransistor MN2 ist ein NMOS-Transistor mit einem Gate, das elektrisch mit einem Ausgangsanschluss für das dritte Treibersteuersignal u(3) am Steuerschaltungsteil 5 verbunden ist, einem elektrisch mit der Signalübertragungsleitung 2 verbundenen Drain sowie einer geerdeten Source. Der dritte Treibertransistor MN2 wird bei Empfang des dritten Treibersteuersignals u(3) mit dem Logikwert 1 vom Steuerschaltungsteil 5 leitend, um für einen Entladestrom von der Signalübertragungsleitung 2 nach Masse zu sorgen. Die folgende Tabelle 2 zeigt die Signalzuordnung entsprechend der vorstehend beschriebenen Funktion des Signaltreiberteils 6. Tabelle 3

* "Nein" bezeichnet fehlenden Signalübergang, und "ja" bezeichnet einen Signalübergang.

Wie es aus der Tabelle 3 erkennbar ist, wird die Bezugsspannung Vref an die Signalübertragungsleitung 2 angelegt, wenn weder im ersten noch im zweiten Signal Si(1) und Si(2) ein Übergang vorliegt, in welchem Fall die Schalteinrichtung leitend ist und der erste bis dritte Treibertransistor MN1, MP1 und MN2 gesperrt sind. Wenn nur im zweiten Signal Si(2) ein Signalübergang auftritt, in welchem Fall die Schalteinrichtung 8 gesperrt ist und nur der dritte Treibertransistor MN2 leitet, werden Dreiecksimpulse, die geringfügig kleiner als die Bezugsspannung Vref sind und den in 9 dargestellten Signalverlauf sig_c aufweisen, an die Signalübertragungsleitung 2 gegeben. Wenn nur im ersten Signal Si(1) ein Signalübergang vorliegt, in welchem Fall die Schalteinrichtung 8 gesperrt ist und nur der zweite Treibertransistor MP1 leitet, werden Dreiecksimpulse über der Bezugsspannung Vref, die den in 9 dargestellten Signalverlauf sig_b aufweisen, auf die Signalübertragungsleitung 2 gegeben. Wenn sowohl das erste als auch das zweite Signal Si(1) und Si(2) einen Signalübergang aufweisen, in welchem Fall die Schalteinrichtung 8 gesperrt ist und nur der erste und dritte Treibertransistor MN1 und MN2 leitend sind, werden Dreiecks impulse, die viel niedriger als die Bezugsspannung Vref sind, mit dem in 9 dargestellten Signalverlauf sig_a, auf die Signalübertragungsleitung 2 gegeben.
Wie es für diese Treiberschaltung erkennbar ist, die zwei Signale, wie sie über zwei interne Signalübertragungsleitungen in einem Funktionsblock einer integrierten Schaltung geliefert werden, über eine Signalübertragungsleitung überträgt, wie unter Bezugnahme auf die 7–9 erläutert, können die mehreren Signale mit verschiedenen Signalpegeln über die eine Signalübertragungsleitung übertragen werden, wenn die mehreren über mehrere Signalleitungen empfangenen Signale hinsichtlich aller möglichen Signalübergangskombinationen codiert werden.
Da bei der Erfindung, wie durch 10 veranschaulicht, der Signalübergang-Erkennungsteil einen Übergang in einem Signal (Si, wie durch eine gestrichelte Linie dargestellt) als momentanen Impuls P1 erfasst, und ein Signal sig unter Verwendung dieses Impulses überträgt, kommt das Signal in normalem Zustand zurück. Daher kann die Schwingungsbreite des Signals unter die Hälfte derjenigen bei einer bekannten Treiberschaltung verringert werden, mit einer Verringerung der Zeitperiode, die dazu erforderlich ist, dass das Signal ansteigt und abfällt, was die Anwendung bei einer schnellen Schaltung ermöglicht. Außerdem erleichtert die Übertragung eines Signals Si in Form eines Impulses mit einer Breite, die kleiner als das 0,5-fache der Frequenz des Signals auf Grundlage der erfassten Übergangszustände des Signals ist, eine deutliche Verringerung des Energieverbrauchs im Vergleich mit einem Signalübertragungsverfahren, bei dem der Signalpegel zwischen einer Treiberspannung Vdd und Masse geändert wird.
Bei der Erfindung werden Signale dadurch übertragen, dass eine Signalübertragungsleitung 2 auf eine Bezugsspannung Vref (ungefähr 1/2 der Systemversorgungsspannung Vdd) vorgeladen wird, mittels des Signalübergang-Erkennungsteils Impulse erzeugt werden, wenn in den Signalen Si(1)–Si(N) Übergänge auftreten, und Signale mit geringer Breite auf die Signalübertragungsleitung 2 gegeben werden. Dies kann dadurch möglich gemacht werden, dass der Vorladepfad und der Entladepfad angeschlossen und abgetrennt werden. Jedoch kann das Signal in der Empfangsschaltung bei einer langen Signalübertragungsleitung nicht durch einen Differenzverstärker erfasst werden, da Energie bei der Erfindung nur momentan geliefert wird, was zu starker Signalschwächung in der Signalübertragungsleitung führt. In diesem Fall wird die Dauer der im Signalübergang-Erkennungsteil erzeugten Impulse abhängig von der Signalübertragungsleitung eingestellt.
Bei der erfindungsgemäßen Treiberschaltung 1 wird die Bezugsspannung Vref unter Verwendung eines Übertragungstors als Schalteinrichtung 8 auf die Signalübertragungsleitung 2 gegeben oder von ihr abgetrennt. Wenn in keinem der Signale Si(1)–Si(N) ein Signalübergang vorliegt, befinden sich die Signalerkennunssignale d(1)–d(N) vom Signalübergang-Erkennungsteil 4 z. B. auf dem Logikwert 0, und das Schaltsteuersignal chvdd vom Steuerschaltungsteil 5 befindet sich z. B. auf dem Logikwert 1, um die Signalübertragungsleitung 2 durch die Schalteinrichtung 8 auf die Bezugsspannung Vref zu klemmen. Im Gegensatz hierzu befinden sich, wenn in den Signalen Si(1)–Si(N) Signalübergänge auftreten, die Signalerkennungssignale d(1)–d(N) vom Signalübergang-Erkennungsteil 4 z. B. auf dem Logikwert 1, wie der in 10 dargestellte Impuls P1, und das Schaltsteuersignal chvdd vom Steuerschaltungsteil 5 befindet sich z. B. auf dem Logikwert 0, und das Signal wird vom Signaltreiberteil 6 für eine Zeitperiode, die der Übergangszeitperiode TDTD der Signale Si(1)–Si(N) entspricht, geliefert, was es ermöglicht, die Signalübertragungsleitung 2 momentan auf ein Signal hin zu laden oder zu entladen, das einen Impuls vom Signaltreiberteil 6 bildet (10 veranschaulicht einen Signalimpuls sig zu einem übertragenen Datenwert, wie von der Signalübertragungsleitung auf einen Entladevorgang derselben hin empfangen). Die Form und die Spitzenspannung (Va, Vb und Vc in 9) des an die Signalübertragungsleitung 2 angelegten Signalimpulses sig hängen von der Anlegedauer, d. h. T_DTD, und der Größe der Treibertransistoren im Signaltreiberteil 6 ab. Nach Verstreichen einer Zeit bis zu TDTD wird die Bezugsspannung Vref über die Schalteinrichtung 8 geliefert, bis der Pegel der Signalübertragungsleitung 2 stabilisiert ist. Die Schlusszeitperiode des in 10 dargestellten Signalimpulses sig hängt von der Größe des Übertragungstors als Schalteinrichtung und dem Stromliefervermögen des Bezugsspannung-Erzeugungsteils ab, der die Bezugsspannung Vref erzeugt.
11 veranschaulicht ein Ausführungsbeispiel der Empfangsschaltung, die der in 7 dargestellten Treiberschaltung entspricht, die dazu dient, zwei Signale zu empfangen. Im Signalvergleichsteil 11 wird über die Signalübertragungsleitung 2 das Signal sig empfangen. Der Signalvergleichsteil 11 erfasst einen Impuls des Signals unter Verwendung dreier Vergleichspfade für das Signal sig. Ein erster Vergleichspfad verfügt über zwei Inverter INV1 und INV2, ein zweiter Vergleichspfad verfügt über einen Differenzverstärker D_AMP und zwei Inverter INV3 und INV4, und ein dritter Vergleichspfad verfügt über einen Differenzverstärker D_AMP und einen Inverter INV5. Die Differenzverstärker erhalten an einem ihrer Eingänge die Bezugsspannung. Der logische Schwellenwert des Inverters INV1 im ersten Vergleichspfad ist auf einen Wert über Va, wie in 9 dargestellt, eingestellt, jedoch unter Vb. Der Inverter INV1 liefert, wenn er über die Signalübertragungsleitung 2 ein Signal emp fängt, das viel niedriger als die Bezugsspannung Vref ist, wie das in 9 dargestellte Signal sig_a, im ersten Vergleichspfad einen Logikwert 1, um den invertierten Logikwert 0 als Ausgangssignal k(2) über den Inverter INV2 an den Signalsteuerteil 12 zu geben. Bei Empfang der Signale sig_b und sig_c wird, da der Inverter INV1 im ersten Vergleichspfad den Logikwert 0 liefert, der Logikwert 1 als Ausgangssignal k(2) an den Signalsteuerteil 12 geliefert. Der logische Schwellenwert des Inverters INV3 im zweiten Vergleichspfad ist auf einen niedrigen Wert eingestellt. Im zweiten Vergleichspfad liefert der Inverter INV3 bei Empfang der Signale sig_a und sig_c, wie in 9 dargestellt, über die Signalübertragungsleitung 2 den Logikwert 1, wenn das Ausgangssignal des Differenzverstärkers D_AMP auf den niedrigen Pegel fällt, um über den Inverter INV4 den invertierten Logikwert 0 als Ausgangssignal k(3) an den Signalsteuerteil 12 zu geben. Andererseits liefert der Inverter INV3 bei Empfang des Signals sig_b im zweiten Vergleichspfad den Logikwert 0, wenn das Ausgangssignal des Differenzverstärkers D_AMP auf den hohen Pegel steigt, um über den Inverter INV4 den invertierten Logikwert 1 als Ausgangssignal k(3) an den Signalsteuerteil 12 zu geben. Die logische Schwellenspannung des Inverters INVS im dritten Vergleichspfad ist auf einen hohen Wert eingestellt. Im dritten Vergleichspfad liefert der Inverter INVS bei Empfang der Signale sig_a und sig_c, wie in 9 dargestellt, über die Signalübertragungsleitung 2 den Logikwert 1 als Ausgangssignal k(3) an den Signalsteuerteil 12, wenn das Ausgangssignal des Differenzverstärkers D_AMP auf niedrigen Pegel fällt, und andererseits liefert der Inverter INV5 bei Empfang des Signals sig_b den Logikwert 0 als Ausgangssignal k(3) an den Signalsteuerteil 12, wenn das Ausgangssignal des Differenzverstärkers D_AMP auf hohen Pegel steigt.
So kann der Signalvergleichsteil über die drei Vergleichs pfade auf einfache Weise den Zustand eines Signals bestimmen, was in der folgenden Tabelle 4 zusammengefasst ist. Tabelle 4

Der Signalsteuerteil 12 empfängt die Signale k(1), k(2) und k(3) vom Signalvergleichsteil 11 und unterzieht sie einer Logikoperation, um Signalübergänge (Logikzustände, die identisch mit denen von der Signalübergangsdetektoren DTD gelieferten Signale sind), der von der Treiberschaltung 1 empfangenen Signale Si(1) und Si(2) zu decodieren. D. h., dass, gemäß der Tabelle 4, das Signal sig_a in 9 ein Signal ist, das erzeugt wird, wenn in beiden Signalen Si(1) und Si(2) ein Signalübergang vorliegt, was bewirkt, dass beide Signale von den Signalübergangsdetektoren DTD1 und DTD2 den Logikwert 1 einnehmen; das Signal sig_b in 9 ein Signal ist, wie es erzeugt wird, wenn nur im Signal Si(1) ein Signalübergang vorliegt, was bewirkt, dass nur das Signal vom Signalübergangsdetektor DTD1 den Logikwert 1 hat, und das Signal sig_c in 9 ein Signal ist, das erzeugt wird, wenn nur das Signal Si(2) einen Signalübergang aufweist, was bewirkt, dass nur das Signal vom Signalübergangsdetektor DTD2 den Logikwert 1 hat. Diese ausgegebenen Logikzustände km(1) und km(2) des Signalsteuerteils 12 sind dergestalt, wie es in der Tabelle 4 angegeben ist. Ein beispielhafter Signalsteuerteil 12, durch den ein derartiges logisches Ausgangssignal mittels zweier NAND-Gatter erzeugt werden kann, ist in 12 dargestellt.
Der Signalabsende-Schaltungsteil 13 kann zwei Signaleinstell- und -absendestufen enthalten, wie in 6 dargestellt, und zwar jeweils zum Empfangen eines Signals km(1) und km(2) vom Signalsteuerteil 12, und zum Wiederherstellen der von der Treiberschaltung 1 empfangenen Signale Si(1) und Si(2), wobei das Signal km(N) so beschaffen ist, dass es als Taktsignal an das D-Flip-Flop 17 geliefert wird, durch die Inverter 14 und 15 verzögert wird, einer Exklusiv-ODER-Verknüpfung mit dem Signal vom D-Flip-Flop 17 unterzogen wird und als Datensignal für das D-Flip-Flop 17 an dieses geliefert wird, wobei dieses D-Flip-Flop 17 so ausgebildet ist, dass es den empfangenen Datenwert bei der fallenden Flanke des als Taktsignal empfangenen Signals km(N) einspeichert. Wenn z. B. das D-Flip-Flop 17 in einem Zustand, in dem es ein Signal vom Logikwert 0 liefert, einen Impuls vom logischen Pegel 1 als Signal km empfängt, verzögern die Inverter 14 und 15 den Logikwert 1, und das Signal km fällt auf den Logikwert 0, während der am D-Flip-Flop empfangene Datenwert den Logikwert 1 hat, was bewirkt, dass das D-Flip-Flop 17 den Logikwert 1 einspeichert. Danach speichert das D-Flip-Flop den Logikwert 0 ein, wenn ein impuls vom Logikwert 1 als Signal km empfangen wird, wobei das Signal km in einem Zustand auf den Logikwert 0 fällt, in dem ein an das D-Flip-Flop gelieferter Datenwert den Logikwert 0 hat. Daher kippt jede der Signaleinstell- und Absendestufen im Signalabsendeteil 13 den Ausgangszustand auf den Impuls des Signals km(1) und km(2) vom Signalsteuerteil 2 hin und her. Wenn die Impulse der Signale km(1) und km(2) vom Signalsteuerteil 12 identisch mit den erfassten Signalverläufen vom Signalübergang-Erfassungsteil 4 sind, gibt die Signalabsendestufe 13 Signale aus, die identisch mit den von der Treiberschaltung 1 empfangenen Signalen Si(1) und Si(2) sind.
13 veranschaulicht die zeitliche Lage von Signalen in verschiedenen Teilen der Treiberschaltung und der Empfangsschaltung zum Senden und Empfangen zweier Signale über eine Signalübertragungsleitung, wie oben erläutert. Die Signale Si(1) und Si(2) sind von der Treiberschaltung 1 empfangene Signale, und d(1) und d(2) sind Signale vom Signalübergang-Erkennungsteil 4. Sig ist ein in der Treiberschaltung codiertes Signal, das über die Übertragungsleitung übertragen wird, und km(1) und km(2) sind im Signalsteuerteil 12 in der Empfangsschaltung decodierte Signale, die Signalverläufe aufweisen, die identisch mit denen der Signale sind, wie sie vom Signalübergang-Erkennungsteil 4 in der Treiberschaltung geliefert werden. So(1) und So(2) sind Signale vom Signalabsende-Schaltungsteil 13 mit wiederhergestellten Signalverläufen, die identisch mit denen der von der Treiberschaltung empfangenen Signale Si(1) und Si(2) sind.
Der Signaltreiberteil 6 in der Treiberschaltung 1, wie in Verbindung mit 7 erläutert, kann ein System aufweisen, wie es in 14 dargestellt ist. In diesem Fall wird das Signal sig_a', wie in 15 dargestellt, auf der Signalübertragungsleitung geliefert, wenn in beiden Signalen Si(1) und Si(2) ein Signalübergang vorliegt, sig_b' wird auf der Signalübertragungsleitung geliefert, wenn nur das Signal Si(1) einen Signalübergang zeigt; und sig_c' wird auf der Signalübertragungsleitung geliefert, wenn nur das Signal Si(2) einen Signalübergang aufweist. In 16 ist ein System des Steuerschaltungsteils zum Liefern derartiger Signale dargestellt. Die Signalzuordnung in diesem Fall ist durch die folgende Tabelle 5 veranschaulicht. Tabelle 5

Der Signalvergleichsteil 11 in der Empfangsschaltung 3 kann ein System aufweisen, wie es in 17 dargestellt ist, um die in 15 dargestellten Signale zu verarbeiten, wobei der Unterschied gegenüber dem in 11 dargestellten Signalvergleichsteil darin liegt, dass der erste Vergleichspfad nur mit einem Inverter INV1' versehen ist, dessen logische Schwellenspannung sehr viel höher als Vc' und niedriger als Va', wie in 15 dargestellt, eingestellt ist. Die Signalzuordnung in diesem Fall ist durch die folgende Tabelle 6 veranschaulicht. Tabelle 6

Obwohl die Erfindung für den Fall erläutert wurde, dass jeder der Signalübergangsdetektoren DTD im Signalübergang-Erkennungsteil beim obengenannten Ausführungsbeispiel einen Impuls vom Logikwert 1 erzeugt, wenn ein Signalübergang erkannt wird, kann statt dessen der Logikwert 0 erzeugt werden. Wenn dies auf die in den 7 und 14 dargestellte Treiberschaltung angewandt wird, wobei nur das System des Steuerschaltungsteils geändert wird, ergibt sich ein Schaltbild für den Steuerschaltungsteil, bei Anwendung auf 14, wie es in 18 dargestellt ist. Die Signalzuordnung im Fall der Verwendung des in 18 dargestellten Systems ist durch die folgende Tabelle 7 veranschaulicht. Tabelle 7

Zu diesem Zweck werden Signale, die mit den in 1 dargestellten Impulsen identisch sind, an die Signalübertragungsleitung gegeben, und die Empfangsschaltung kann mit einem Signalvergleichsteil und einem Signalsteuerteil versehen sein, wie in 17 dargestellt. Die Signallogik in der Empfangsschaltung ist identisch mit der in der Tabelle 4 dargestellten.
Wie erläutert, kann die erfindungsgemäße Vorrichtung das Schaltungsdesign im Vergleich mit einer bekannten Logikschaltung mit mehreren Logikwerten dadurch vereinfachen, dass nur eine Treiberschaltung und eine Empfangsschaltung verbessert werden, die eine Verbindung zwischen Funktionsblöcken in einer integrierten Schaltung herstellen. Die durch die Verbesserung der Signalsende- und Empfangsvorrichtung erleichterte Verringerung an Signalübertragungsleitungen, was nur mit einer geringfügigen Vergrößerung der Fläche integrierter Schaltungen einhergeht, erlaubt eine Verringerung der Gesamtfläche der integrierten Schaltungen. Die Verringerung der Leiterbahnschichten im Vergleich mit bekannten Leiterbahnschichten für mehrere Logikwert ist ein Verfahren zum Erzielen hoher Packungsdichte von Bauelementen und zur Vereinfachung des Herstellprozesses.
Die kleinere Schwingungsbreite eines Übertragungssignals mit kürzeren Anstiegs- und Abfallperioden des Signals ermöglicht die Anwendung bei einer mit hoher Geschwindigkeit arbeitenden Schaltung. Die Übertragung von Signalen mit Dreiecksimpulsen mit kleiner Bandbreite auf Grundlage erkannter Übergangszustände von Signalen kann den Energieverbrauch im Vergleich bei bekannter Signalübertragung, bei der Energie kontinuierlich zugeführt wird, deutlich verringern.

Claims

Signalsende- und Empfangsvorrichtung zur Datenübertragung mit mehreren Logikwerten über eine einzelne Signalübertragungsleitung (2), umfassend: – eine Treiberschaltung (1) zum Empfangen von binären Signalen (Si(N)) und zum Umsetzen von Kombinationen von Übergängen der Signale in codierte Signale und zum Ausgeben des codierten Signals auf die Signalübertragungsleitung (2) mit mehreren Logikwerten; – eine Empfangsschaltung (3) zum Empfangen der von der Treiberschaltung (1) über die Signalübertragungsleitung (2) übertragenen codierten Signale, zum Decodieren der codierten Signale in die ursprünglichen mehreren binären Signale und zum Ausgeben der ursprünglichen mehreren binäre Signale über mehrere interne Signalleitungen (So(N)) dadurch gekennzeichnet, dass – ein Leiterbahnsystem innerhalb einer integrierten Schaltung angeordnet ist und zur Datenübertragung zwischen mehreren Funktionsblöcken der integrierten Schaltung mit mehreren Logikwerten über eine einzelne Signalübertragungsleitung (2) vorgesehen ist, wobei die Signalübertragungsleitung (2) zwischen die Funktionsblöcke eingesetzt ist; – die Treiberschaltung (1) folgendes umfasst: – eine Signalübergang-Erkennungseinrichtung (4) zum Erkennen von Übergängen in den mehreren Signalen; – eine Steuerschaltungseinrichtung (5) zum Erzeugen eines Schaltsteuersignals und zum Erzeugen von Treibersteuersignalen aufgrund von Erkennungssignalen von der Signalübergangs-Erkennungseinrichtung (4); – eine Signaltreibereinrichtung (6) zum Treiben der Signale derart, dass auf der Signalübertragungsleitung (2) aufgrund der Treibersteuersignale von der Steuerschaltungseinrichtung (5) mehrere verschiedene Signalpegel auftreten; – eine Bezugsspannung-Erzeugungseinrichtung (7) zum Liefern einer Bezugsspannung an die Signalübertragungsleitung (2) und – eine Schalteinrichtung (8) zum Anlegen oder Abtrennen der von der Bezugsspannungs-Erzeugungseinrichtung (7) gelieferten Bezugsspannung an die Signalübertragungsleitung (2) auf das Schaltsteuersignal von der Steuerschaltungseinrichtung (5) hin.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Signalübergang-Erkennungseinrichtung (4) mehrere Signalübergangsdetektoren (DTD) entsprechend den mehreren internen Signalleitungen aufweist, wobei jeder der Signalübergangsdetektoren eine Verzögerungsstufe (9) zum Verzögern des Signals und ein Exklusiv-ODER-Gatter (10) aufweist, das das Signal und das in der Verzögerungsstufe verzögerte Signal einer Exklusiv-ODER-Verknüpfung unterzieht.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Signaltreibereinrichtung (6) 2^N – 1 Signaltreiberelemente entsprechend den über N interne Signalleitungen empfangenen N Signalen aufweist, von denen jedes entweder zwischen die Signalübertragungsleitung und die Treiberspannungsquelle oder zwischen die Signalübertragungsleitung (2) und Masse geschaltet ist, um auf das Treibersteuersignal hin einen Ladestrom an die Signalübertragungsleitung (2) zu liefern oder einen Entladestrom von ihr abzuziehen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Schaltsteuersignal von der Steuerschaltungseinrichtung (5) dann einen ersten Logikwert aufweist, wenn eines der mehreren Signale keinen Signalübergang aufweist, was sich als Ergebnis der Signalübergangser-fassung in der Signalübergang-Erkennungseinrichtung (4) ergibt, und es sich dann auf einem zweiten Logikwert, der der zum ersten Logikwert umgekehrte Logikwert ist, befindet, wenn eines der mehreren Signale einen Signalübergang aufweist, was sich als Ergebnis der Signalübergangserfassung in der Signalübergang-Erkennungseinrichtung (4) ergibt.
Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Treibersteuersignale von der Steuerschaltungseinrichtung (5) solche Signale sind, die für die mehreren verschiedenen Signalpegel auf der Signalübertragungsleitung (2) sorgen, was durch Laden oder Entladen der 2^N – 1 Signaltreiberelemente entsprechend den Logikkombinationen der Erkennungssignale von der Signalübergang-Erkennungseinrichtung (4) erfolgt.
Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Signalübertragungsleitung (2) mehrere Impulssignale mit verschiedenen Pegeln über oder unter der Bezugsspannung von der Bezugsspannungs- Pegeln über oder unter der Bezugsspannung von der Bezugsspannungs-Erzeugungseinrichtung (7) überträgt.
Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass das Impulssignal ein Dreiecksimpulssignal ist.
Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Empfangsschaltung (3) folgendes aufweist: – eine Signalvergleichseinrichtung (11) zum Vergleichen von Signalpegeln im über die Signalübertragungsleitung (2) übertragenen Signal mit einem voreingestellten Wert; – eine Signalsteuereinrichtung (12) zum Empfangen von Vergleichssignalen von der Signalvergleichseinrichtung und zum Ausführen einer logischen Verknüpfung, um Signalübergänge in den mehreren von der Treiberschaltung empfangenen Signale zu decodieren; und – eine Signalabsendeeinrichtung (13) zum Empfangen eines in der Signalsteuereinrichtung decodierten Signals und zum Wiederherstellen der mehreren ursprünglichen, von der Treiberschaltung empfangenen Signale.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die Signalvergleichseinrichtung (COM) mehrere Vergleichspfade aufweist, um das Signal von der Signalübertragungsleitung (2) mit verschiedenen logischen Schwellenwerten zu vergleichen.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die Signalabsendeeinrichtung (13) Signaleinstell- und -absendestufen (SETF) aufweist, die den Decodiersignalen von der Signalsteuereinrichtung (12) hinsichtlich der Anzahl entsprechen und jeweils ein asynchrones, flankengetriggertes T-Flip-Flop aufweisen.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass das T-Flip-Flop folgendes aufweist: – eine Verzögerungseinrichtung (14, 15) zum Verzögern eines Decodiersignals von der Signalsteuereinrichtung (12); – eine Logikoperationseinrichtung (16) zum Empfangen des durch die Verzögerungseinrichtung verzögerten Signals sowie eines rückgeführten Signals von einer Signallatcheinrichtung in einer späteren Stufe, um diese Signale einer Exklusiv-ODER-Verknüpfung zu unterziehen; und – die genannte Signallatcheinrichtung (17) zum Einspeichern des Signals von der Logikoperationseinrichtung als Datensignal unter Verwendung des Decodiersignals von der Signalsteuereinrichtung.
Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass als mehrere interne Signalleitungen zwei Leitungen vorliegen und die Signaltreibereinrichtung (1) folgendes aufweist: – einen ersten Treibertransistor (MN1) mit einem Gate zum Erhalten des ersten Treibersteuersignals von der Steuerschaltungseinrichtung (5), einer geerdeten Source und einem Drain, der mit der Signalübertragungsleitung (2) verbunden ist; – einen zweiten Treibertransistor (MP1) mit einem Gate zum Erhalten eines zweiten Treibersteuersignals von der Steuerschaltungseinrichtung, einem mit der Signalübertragungsleitung verbundenen Drain und einer mit der Spannungsquelle verbundenen Source; und – einen dritten Treibertransistor (MN2) mit einem Gate zum Erhalten eines dritten Treibersteuersignals, einem mit der Signalübertragungsleitung verbundenen Drain und einer geerdeten Source.
Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die Steuerschaltungseinrichtung (5) folgendes aufweist: – eine erste Logikschaltung (NOR), um zwei Erkennungssignale vom Erfassungsübergang-Erkennungsteil (4) einer NOR-Verknüpfung zu unterziehen und das Ergebnis als Schaltsteuersignal zu liefern; – eine zweite Logikschaltung (NAND1), um die zwei Erkennungssignale einer NAND-Verknüpfung zu unterziehen; – eine dritte Logikschaltung (INV6) zum Invertieren des Signals von der zweiten Logikschaltung, um das erste Treibersteuersignal zu liefern; und – eine vierte Logikschaltung (NAND2), um das Signal von der zweiten Logikschaltung und eines der zwei Erkennungssignale einer NAND-Verknüpfung zu unterziehen, um das Ergebnis als drittes Treibersteuersignal zu liefern; – wobei das andere der zwei Erkennungssignale als zweites Treibersteuersignal geliefert wird.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass als interne Signalleitungen zwei Leitungen vorliegen und die Signalvergleichseinrichtung (11) folgendes aufweist: einen ersten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signals mit einem Bezugssignal, einem Inverter mit niedriger logischer Schwellenspannung und einem anderen Inverter zum Invertieren des Signals vom einen Inverter; – einen zweiten Vergleichspfad mit einem Inverter mit sehr niedriger logischer Schwellenspannung und einem anderen Inverter zum Invertieren des Signals vom einen Inverter; und einen dritten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signals mit dem Bezugssignal sowie einem Inverter mit sehr hoher logischer Schwellenspannung.
Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die Signalsteuereinrichtung (12) folgendes aufweist: eine erste Logikschaltung, um Signale vom ersten Vergleichspfad und vom zweiten Vergleichspfad einer NAND-Verknüpfung zu unterziehen, um ein erstes Codiersignal zu liefern; und – eine zweite Logikschaltung, um Signale vom zweiten Vergleichspfad und vom dritten Vergleichspfad einer NAND-Verknüpfung zu unterziehen, um ein zweites Decodiersignal zu liefern.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass als mehrere interne Signalleitungen zwei Leitungen vorliegen und die Signaltreibereinrichtung (1) folgendes aufweist: – einen ersten Treibertransistor (MN1) mit einem Gate zum Erhalten des dritten Steuersignals von der Steuerschaltungseinrichtung (5), einer geerdeten Source und einem Drain, der mit der Signalübertragungsleitung (2) verbunden ist; – einen zweiten Treibertransistor (MP1) mit einem Gate zum Erhalten eines zweiten Treibersteuersignals von der Steuerschaltungseinrichtung, einem mit der Signalübertragungsleitung verbundenen Drain und einer mit der Spannungsquelle verbundenen Source; und – einen dritten Treibertransistor (MN2) mit einem Gate zum Erhalten eines dritten Treibersteuersignals von der Steuerschaltungseinrichtung, einem mit der Signalübertragungsleitung verbundenen Drain und einer mit der Spannungsquelle verbundenen Source.
Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass der Signalübergangsdetektor (DTD) bei Erkennung eines Signalübergangs ein Erkennungssignal vom Logikwert 1 liefert und die Steuerschaltungseinrichtung (5) folgendes aufweist: – eine erste Logikschaltung (NOR), um die zwei Erkennungssignale von der Signalübergang-Erkennungseinrichtung einem NOR-Vorgang zu unterziehen, um ein Schaltsteuersignal zu liefern; – eine zweite Logikschaltung (NAND1), um die zwei Erkennungssignale einer NAND-Verknüpfung zu unterziehen, um ein erstes Treibersteuersignal zu erzeugen; – eine dritte Logikschaltung (INV6) zum Invertieren eines der zwei Erkennungssignale, um das Ergebnis als zweites Treibersteuersignal zu liefern; und – eine vierte Logikschaltung (NAND2), um das Signal von der dritten Logikschaltung und das andere der zwei Erkennungssignale einer NAND-Verknüpfung zu unterziehen, um das Ergebnis als drittes Treibersteuersignal zu liefern.
Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass der Signalübergangsdetektor (DTD) bei Erkennung eines Signalübergangs ein Erkennungssignal vom Logikwert 0 liefert und die Steuerschaltungseinrichtung (5) folgendes aufweist: – eine erste Logikschaltung, um zwei Erkennungssignale vom Signalübergang-Erkennungsteil einer NAND-Verknüpfung zu unterziehen, um das Ergebnis als Schaltsteuersignal zu liefern; – eine zweite Logikschaltung, um die zwei Erkennungssignale einer NOR-Verknüpfung zu unterziehen; – eine dritte Logikschaltung, um das Signal von der zweiten Logikschaltung zu invertieren, um das Ergebnis als zweites Treibersteuersignal zu liefern; und – eine vierte Logikschaltung, um das Signal von der zweiten Logikschaltung und eines der zwei Erkennungssignale einer NOR-Verknüpfung zu unterziehen, um das Ergebnis als erstes Treibersteuersignal zu liefern; – wobei das andere der zwei Erkennungssignale als drittes Treibersteuersignal geliefert wird.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass dann, wenn zwei interne Signalleitungen vorliegen, die Signalvergleichseinrichtung folgendes aufweist: – einen ersten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signals mit der Bezugsspannung sowie einem Inverter mit niedriger logischer Schwellenspannung und einem anderen Inverter zum Invertieren des Signals vom einen Inverter; – einen zweiten Vergleichspfad mit einem Inverter mit sehr hohem logischem Schwellenwert und einen dritten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signals mit der Bezugsspannung sowie einem Inverter mit hohem logischem Schwellenwert.