DE19820435A1

DE19820435A1 - Signalsende- und Empfangsvorrichtung für das Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten

Info

Publication number: DE19820435A1
Application number: DE19820435A
Authority: DE
Inventors: Oh Kyong Kwon
Original assignee: LG Semicon Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1997-05-10
Filing date: 1998-05-07
Publication date: 1998-11-12
Anticipated expiration: 2018-05-08
Also published as: TW411472B; KR100447217B1; DE19820435B4; KR19980083244A; US6195397B1; JP3018169B2; JPH1127328A

Description

Die Erfindung betrifft eine Signalsende- und Empfangsvor richtung für das Leiterbahnsystem in einem Bauteil mit meh reren Logikwerten.

Mit der dauernden Verbesserung der Herstelltechniken für in tegrierte Schaltungen steigt die Anzahl von Transistoren in einem Chip immer weiter an. Insbesondere nimmt mit der Ent wicklung von Submikrometer-Bauteilen die Anzahl von Leiter bahnen nicht nur für örtliche Verbindungen, sondern auch für Verbindungen zwischen Funktionsblöcken stark zu, was die re lative Bedeutung der Leiterbahnen auf der gesamten Chipflä che stark erhöht. Um damit einhergehende Probleme zu über winden, werden Schichten gestapelt, um eine einfache Leiter bahnverlegung zu erzielen, was jedoch zu Problemen hinsicht lich schwieriger Herstellung und geringer Ausbeute führt.

Um Leiterbahnen zu verringern, wird die Verwendung einer Lo gik mit mehreren Werten in Betracht gezogen, wodurch ein Si gnal mehrere Bedeutungen haben kann, wie dies im einzelnen in K. Wayne Current, "Current-Mode CMOS Multiple-Valued" Lo gic Circuits, IEEE J. Solid-States Circuits, Vol. 29, No. 2, S. 95-107, Feb. 1994 beschrieben ist. Um eine derartige Mehrpegellogik zu verwenden, sollten alle Funktionsblöcke in einer integrierten Schaltung zur Anpassung an die Mehrpegel logik umkonzipiert werden. D. h., daß die Anwendung einer Mehrpegellogik auf ein vorhandenes Design einer digitalen Schaltung schwierig ist und es auch zu großem Energiever brauch kommt. Daher ist es erforderlich, eine Vorgehensweise zu entwickeln, gemäß der Leiterbahnen verringert werden kön nen, während das interne Schaltungsdesign einer integrierten Schaltung nicht geändert wird, um insgesamt die Fläche der integrierten Schaltung zu ändern, wobei eine Struktur mit weniger Schichten für die Leiterbahnen verwendet werden kann, um den Herstellprozeß für eine integrierte Schaltung zu vereinfachen.

Der Erfindung liegt die Aufgabe zugrunde, eine Signalsende- und Empfangsvorrichtung für das Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten zu schaffen.

Diese Aufgabe ist durch die Vorrichtung gemäß dem beigefüg ten Anspruch 1 gelöst.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er findung werden teilweise in der folgenden Beschreibung dar gelegt, und teilweise werden sie dem Fachmann bei der Unter suchung des Folgenden oder beim Ausüben der Erfindung er kennbar. Die Aufgaben und Vorteile der Erfindung werden spe ziell durch die Maßnahmen erzielt, wie sie in den beigefüg ten Ansprüchen dargelegt sind.

Die Erfindung wird aus der nachfolgenden detaillierten Be schreibung und den beigefügten Zeichnungen, die nur zur Ver anschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.

Fig. 1 ist ein Blockdiagramm einer Signalsende- und Emp fangsvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 2 veranschaulicht Zustände von Signalen, wie sie über eine in Fig. 1 dargestellte Signalübertragungsleitung über tragen werden;

Fig. 3 ist ein Blockdiagramm der in Fig. 1 dargestellten Treiberschaltung;

Fig. 4 zeigt einen Signalübergangsdetektor im in Fig. 3 dar gestellten Signalübergang-Erkennungsteil;

Fig. 5 ist ein Blockdiagramm der in Fig. 1 dargestellten Empfangsschaltung;

Fig. 6 veranschaulicht eine Einzelheit der Signaleinstell- und -absendestufe im Fig. 5 dargestellten Signalabsendeteil;

Fig. 7 zeigt eine Treiberschaltung zur Übertragung zweier Signale über eine Signalübertragungsleitung gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 8 veranschaulicht den in Fig. 7 beispielhaft darge stellten Steuerschaltungsteil;

Fig. 9 veranschaulicht Übertragungssignalimpulse, wie sie durch die in Fig. 7 dargestellte Treiberschaltung auf der Signalübertragungsleitung erzeugt werden;

Fig. 10 veranschaulicht das Erzeugungsprinzip der in Fig. 9 dargestellten Übertragungssignalimpulse;

Fig. 11 zeigt ein Ausführungsbeispiel einer Empfangsschal tung zum Empfangen zweier Signale über eine Signalübertra gungsleitung und zum Wiederherstellen der zwei Signale gemäß der Erfindung;

Fig. 12 veranschaulicht Einzelheiten eines in Fig. 11 bei spielhaft dargestellten Signalsteuerteils;

Fig. 13 veranschaulicht Signalverläufe für Ausgangssignale jeweiliger Teile in den Fig. 7 und 11;

Fig. 14 zeigt eine beispielhaft modifizierte Version des in Fig. 7 dargestellten Signaltreiberteils;

Fig. 15 veranschaulicht Übertragungssignalimpulse, wie sie durch den Signaltreiberteil in Fig. 14 auf einer Signalüber tragungsleitung erzeugt werden;

Fig. 16 zeigt eine beispielhaft modifizierte Version des in Fig. 7 dargestellten Steuerschaltungsteils;

Fig. 17 zeigt beispielhaft modifizierte Versionen des Si gnalvergleichsteils und des Signalsteuerteils, wie in Fig. 11 dargestellt; und

Fig. 18 zeigt eine andere beispielhaft modifizierte Version des in Fig. 7 dargestellten Steuerschaltungsteils.

Es wird nun im einzelnen auf die bevorzugten Ausführungsbei spiele der Erfindung Bezug genommen, wie sie in den beige fügten Zeichnungen veranschaulicht sind.

Gemäß Fig. 1 umfaßt eine Signalsende- und Empfangsvorrich tung für ein Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten gemäß einem bevorzugten Ausführungsbeispiel der Erfindung eine Treiberschaltung 1, eine Signalübertragungs leitung 2 und eine Empfangsschaltung 3. Signale Si(1)-Si(N) sind voneinander verschiedene Signale, die von einem ersten Funktionsblock (nicht dargestellt) zu einem anderen Funkti onsblock (nicht dargestellt) über interne Signalleitungen Li(1)-Li(N) in einer integrierten Schaltung zu übertragen sind. Die Treiberschaltung 1 empfängt die Signale Si(1)-Si(N) über die mehreren internen Signalleitungen Li(1)-Li(N) in einem Funktionsblock, sie codiert die Signale Si(1)-Si(N), und sie liefert die codierten Signale über die Signalübertragungsleitung 2. Die Empfangsschaltung 3 decodiert die über die Signalübertragungsleitung 2 empfange nen codierten Signale, stellt sie als Signale So(1)-So(N) in Zuständen wieder her, die mit den Zuständen der von der Treiberschaltung 1 empfangenen ursprünglichen Signale Si(1)-Si(N) übereinstimmen, und sie liefert die wiederhergestell ten Signale So(1)-So(N) über mehrere interne Signalleitun gen Lo(1)-Lo(N) an andere Funktionsblöcke (nicht darge stellt).

Fig. 2 veranschaulicht codierte Signale, wie sie über die eine in Fig. 1 dargestellte Signalübertragungsleitung über tragen werden. In der Treiberschaltung 1 werden N verschie dene Signale zu 2^N verschiedenen Signalpegeln codiert, um über die eine Signalübertragungsleitung 2 übertragen zu wer den. Die codierten Signale umfassen (2^N-1) Impulssignale so wie ein Bezugsspannungssignal Vref. Wenn die Übertragung der Signale Si(1)-Si(N) nach Empfang über die mehreren inter nen Signalleitungen Li(1)-Li(N) in Betracht gezogen wird, beträgt die Anzahl möglicher Signalübertragungskombinationen in den internen Signalleitungen Li(1)-Li(N) 2^N. Z. B. hat die Anzahl von Fällen von Signalübertragungskombinationen bei drei internen Signalleitungen Li(1)-Li(3) den Wert 2³(8), wie es in der folgenden Tabelle 1 für Kombinations fälle dargestellt ist (1 bezeichnet ein Signal mit Übergang, während 0 ein Signal ohne Übergang bezeichnet).

Tabelle 1

In der Treiberschaltung 1 des Ausführungsbeispiels der Er findung wird jeder dieser Fälle, also der Fall 1 bis Fall 8 der Signalübergangskombinationen für die Signale Si(1)-Si(3), wie in der Tabelle 1 dargestellt, auf einen anderen Signalpegel codiert und über eine Signalübertragungsleitung 2 übertragen, wobei einer dieser Fälle, Fall 1 bis Fall 8, der Signalübergangskombinationen der Signale Si(1)-Si(3) als Signal mit dem Bezugsspannungspegel Vref verwendet wird (z. B. der Fall, daß in keinem der Signale ein Übergang vorliegt). Außerdem wird dafür gesorgt, wie es in Fig. 2 dargestellt ist, daß jedes der codierten Signale in Form eines Dreiecksimpulses bezüglich des Bezugsspannungs-Signal pegels Vref schwingt, was es ermöglicht, die Schwingungs breite im Vergleich einer Spitze-Spitze-Schwingung zu ver ringern, wie im Fall einer CMOS-Schaltung. Die Empfangs schaltung 3 beim Ausführungsbeispiel der Erfindung empfängt codierte Signale in Form von Dreiecksimpulsen mit verschie denen Signalpegeln, sie decodiert die codierten Signale zu einer Signalübergangskombination entsprechend den Signalpe geln der codierten Signale und sie stellt aus der Signal übergangskombination die ursprünglichen mehreren Signale wieder her.

Fig. 3 zeigt das Gesamtblockdiagramm der Treiberschaltung, wie sie in der Vorrichtung gemäß dem Ausführungsbeispiel der Erfindung verwendet wird. Diese Treiberschaltung 1 umfaßt einen Signalübergangs-Erkennungsteil 4, einen Steuerschal tungsteil 5, einen Signaltreiberteil 6, einen Bezugsspan nung-Erzeugungsteil 7 und einen Schaltteil 8. Der Signal übergang-Erkennungsteil 4 verfügt über eine Anzahl von Si gnalübergangsdetektoren (DTD), entsprechend der Anzahl der mehreren Signale Si(1)-Si(N), wie sie über die mehreren Signalleitungen Li(1)-Li(N) jeweils empfangen werden. Je der der Signalübergangsdetektoren DTD1-DTDN erfaßt den Übergang eines Signals und liefert das Erkennungsergebnis als logisches Signal d(1)-d(N). Wie es in Fig. 4 darge stellt ist, kann ein beispielhafter Signalübergangsdetektor DTD eine Verzögerungsstufe 9 zum Verzögern eines Signals Si(N) und ein Exklusiv-ODER-Catter 10 aufweisen, das den ak tuellen Zustand eines Signals und den vorigen Zustand des in der Verzögerungsstufe 9 verzögerten Signals einer Exklu siv-ODER-Verknüpfung unterzieht um das Operationsergebnis als Erkennungssignal d(N) zu liefern. Jeder der Signalübergangs detektoren DTD1-DTDN liefert entweder einen ersten Logik wert (z. B. den Logikwert 1), wenn ein Übergang des Signal pegels vorliegt, oder einen zweiten Logikwert (z. B. den Logikwert 0), der die umgekehrte Logik zum ersten Logikwert hat, wenn kein Signalübergang vorliegt, um den Übergang zu erkennen (in diesem Fall kann der erste Logikwert der logi sche Pegel 0 sein, während der zweite Logikwert der logische Pegel 1 ist). Der Steuerschaltungsteil 5 empfängt die Erken nungssignale d(1)-d(N) von den Signalübergangsdetektoren DTD1-DTDN im Signalübergang-Erkennungsteil 4, und er er zeugt 2^N Codiersteuersignale entsprechend der Anzahl mögli cher Kombinationen der Erkennungssignale d(1)-d(N). Die 2^N Codiersteuersignale verfügen über ein Schaltsteuersignal chvdd und 2^N-1 Treibersteuersignale u(1)-u(2^N-1). Das Schaltsteuersignal chvdd, das ein vom Bezugsspannung-Erzeu gungsteil 7 geliefertes Signal für die Schaltsteuerung der Bezugsspannung Vref ist, wobei es sich um den Bezugspegel der Signalübertragungsleitung 2 handelt, wird an die Schalt einrichtung 8 gegeben, um den Bezugspegel Vref entweder an die Signalübertragungsleitung 2 anzulegen oder sie von ihr zu trennen. Das Schaltsteuersignal chvdd steuert die Schalt einrichtung 8 in solcher Weise, daß die Bezugsspannung Vref an die Signalübertragungsleitung 2 angelegt wird, wenn in keinem der Signale Si(1)-Si(N) als Ergebnis der Signaler kennung im Signalübergang-Erkennungsteil 4 ein Übergang vor liegt, d. h., wenn alle Erkennungssignale d(1)-d(N) vom Signalübergang-Erkennungsteil den Logikwert 0 haben. Im Ge gensatz hierzu steuert das Schaltsteuersignal chvdd dann, wenn auch nur in einem der Signale Si(1)-Si(N) als Ergeb nis der Signalerkennung im Signalübergang-Erkennungsteil 4 ein Übergang vorliegt, d. h., wenn auch nur eines der Erken nungssignale d(1)-d(N) vom Signalübergangsdetektor den Wert 1 hat, die Schalteinrichtung 8 so, daß die Bezugsspan nung Vref nicht an die Signalübertragungsleitung 2 angelegt ward. Die Treibersteuersignale u(1)-u(2^N-1) steuern den Signaltreiberteil 6 in der nächsten Stufen um die in Fig. 2 dargestellten 2^N-1 Impulse zu codieren. Der Signaltreiber teil 6 lädt oder entlädt die Signalübertragungsleitung 2 durch einen Strom auf die Treibersteuersignale u(1)-u(2^N-1) hin, um relevante Signalpegel unter den in Fig. 2 darge stellten mehreren Signalpegeln zu erzeugen. D. h., daß bei der Erfindung zum Betreiben der Signalübertragungsleitung 2 ein Verfahren verwendet wird, bei dem diese auf die Bezugs spannung Vref vorgeladen wird, um auf Masse entladen oder eine Treiberspannung geladen zu werden, um die Übertragungs impulse zu erzeugen, wie es in Fig. 2 dargestellt ist.

Fig. 5 zeigt das Gesamtblockdiagramm einer in der Vorrich tung des Ausführungsbeispiels verwendeten Empfangsschaltung. Diese Empfangsschaltung umfaßt einen Signalvergleichsteil 11, einen Signalsteuerteil 12 und einen Signalabsende-Schal tungsteil 13. Der Signalvergleichsteil 11 verfügt über meh rere Komparatoren COM1-COM(2^N-1) zum Empfangen eines Si gnals mit in Fig. 2 dargestellten Signalpegeln über die Si gnalübertragungsleitung 2 und zum Bestimmen der Signalpegel, wobei Parameter eingestellt sind, die einen benachbarten Im puls erkennen können, wie in Fig. 2 dargestellt. Wenn über die Signalübertragungsleitung 2 insgesamt 2^N verschiedene Signalpegel, wie in Fig. 2 dargestellt, empfangen werden, vergleicht der Signalvergleichsteil 11 die Pegel des empfan genen Signals durch die 2^N-1 Komparatoren und liefert Ver gleichsergebnissignale k(1)-k(2^N-1). Der Signalsteuerteil 12 decodiert die Vergleichsergebnissignale k(1)-k(2^N-1) vom Signalvergleichsteil 11 und liefert Impulssignale ent sprechend den im Signalübergang-Erkennungsteil der Treiber schaltung 1 erfaßten Erkennungssignale als Decodiersignale km(1)-km(N). Die Erkennungssignale von den Signalüber gangsdetektoren können logische Impulse 1 oder 0 sein, und die Decodiersignale können Impulse, mit einem logischen Pegel sein, der identisch mit dem des Erkennungssignals oder umge kehrt zu ihm ist. Der Signalabsende-Schaltungsteil 13 ent hält, um die in der Treiberschaltung 1 empfangenen mehreren Signale aus den Decodiersignalen km(1)-km(N) wiederherzu stellen, mehrere Signaleinstell- und -absendestufen SETF1-SETFN, deren Anzahl der Anzahl der Decodiersignale km(1)-km(N) entspricht.

Fig. 6 zeigt eine beispielhafte Signaleinstell- und -absen destufe in der Signalabsendeschaltung 13. Die Signalein stell- und -absendestufe besteht aus einem asynchronen, flankengetriggerten T-Flip-Flop mit einem Inverter zum In vertieren des Pegels des Decodiersignals km(N) sowie einem Inverter 15 zum Zurückinvertieren des invertierten Signals vom Inverter 14 in den ursprünglichen Signalpegel. Diese In verter 14 und 15 sind in Reihe geschaltet, um die Decodier signale km(N) zu verzögern. Die Signaleinstell- und -absen destufe umfaßt ein Exklusiv-ODER-Gatter 16 zum Empfangen des durch die Inverter 14 und 15 verzögerten Decodiersignals km(N) sowie eines von einem D-Flip-Flop in einer Folgestufe zurückgeführten Signals, um diese einer Exklusiv-ODER-Ver knüpfung zu unterziehen, und ein D-Flip-Flop 17, das mit dem Signal vom Exklusiv-ODER-Gatter 16 als Datensignal und dem Decodiersignal km(N) vom Signalsteuerteil 12 als Taktsignal arbeitet. Das Signal wird durch die zwei Inverter verzögert und im D-Flip-Flop 17 zwischengespeichert, wenn ein Signal übergang auf 0 vorliegt.

Eine Signalsende- und Empfangsvorrichtung zum Übertragen zweier über zwei interne Signalleitungen empfangener Signale über eine Signalleitung wird nachfolgend unter Bezugnahme auf spezielle Schaltungen beschrieben, die Beispiele für eine erfindungsgemäße Vorrichtung sind.

Fig. 7 zeigt ein Ausführungsbeispiel einer Treiberschaltung zum Übertragen zweier über zwei interne Leitungen in einem Funktionsblock einer integrierten Schaltung empfangener Si gnale über eine einzelne Signalübertragungsleitung.

Gemäß Fig. 7 werden zwei Signale, nämlich ein erstes Signal Si(1) und ein zweites Signal Si(2), über interne Signallei tungen Li(1) und Li(2) in einem Funktionsblock empfangen, und die Signalübergangsdetektoren DTD1 und DTD2 erkennen Übergänge der Signale Si(1) und Si(2) und liefern ein erstes bzw. ein zweites Erkennungssignal d(1) bzw. d(2) als Logik signale; dabei wird der Logikwert 1 verwendet, wenn ein Si gnalübergang vorliegt, während der Logikwert 0 verwendet wird, wenn kein Signalübergang vorliegt. Der Steuerschal tungsteil 5 empfängt das erste und zweite Erkennungssignal d(1) und d(2) vom Signalübergang-Erkennungsteil 4 und er zeugt ein Schaltsignal chvdd und ein erstes bis drittes Treibersteuersignal u(1), u(2) und u(3). Ein Ausführungsbei spiel eines derartigen Steuerschaltungsteils ist in Fig. 8 dargestellt, in der ein NAND-Gatter NAND1 das erste und zweite Erkennungssignal d(1) und d(2) einer NAND-Verknüpfung unterzieht, ein NAND-Gatter NAND2 das erste Erkennungssignal d(1) und den Logikwert vom NAND-Gatter NAND1 einer NAND-Ver knüpfung unterzieht, um das zweite Treibersteuersignal u(2) zu erzeugen, wobei das zweite Erkennungssignal d(2) unmit telbar als drittes Treibersteuersignal u(3) geliefert wird, und ein Inverter INV6 invertiert das Ausgangssignal des NAND-Operators NAND1, um das erste Treibersteuersignal u(1) zu erzeugen. Außerdem unterzieht ein NOR-Gatter das erste und zweite Erkennungssignal d(1) und d(2) einer NOR-Verknüp fung, das als Schaltsteuersignal chvdd an die Schalteinrich tung 8 geliefert wird. Das vom Steuerschaltungsteil 5 er zeugte erste bis dritte Treibersteuersignal u(1), u(2) und u(3) können durch die folgenden Booleanschen Gleichungen wiedergegeben werden.

Die durch die vorstehenden Gleichungen wiedergegebene Logik des Steuerschaltungsteils 5 ist ausführlicher in der folgen den Tabelle 2 dargestellt.

Tabelle 2

Wie es aus der Tabelle 2 erkennbar ist, befindet sich das Schaltsteuersignal chvdd nur dann auf dem Logikwert 1, wenn das erste und zweite Erkennungssignal d(1) und d(2) beide den Logikwert 0 haben, d. h., wenn weder im ersten noch im zweiten Signal Si(1) und Si(2) ein Signalübergang vorliegt. In diesem Fall wird die Schalteinrichtung 8 geschaltet, um die Bezugsspannung Vref auf die Signalübertragungsleitung 2 zu geben. Das erste Treibersteuersignal u(1) hat nur dann den Logikwert 1, wenn sowohl das erste als auch das zweite Erkennungssignal d(1) und d(2) den Logikwert 1 haben, d. h., wenn sowohl das erste als auch das zweite Signal Si(1) und Si(2) einen Signalübergang aufweisen. Das zweite Treiber steuersignal u(2) befindet sich dann auf dem Logikwert 1, wenn sich vom ersten und zweiten Erkennungssignal d(1) und d(2) nur das erste Erkennungssignal d(1) auf dem Logikwert 1 befindet, d. h., nur dann, wenn nur im ersten Signal ein Signalübergang vorliegt. Das dritte Treibersteuersignal u(3) hat denselben Logikwert wie das zweite Erkennungssignal d(2). Der Signaltreiberteil 6 umfaßt einen ersten bis drit ten Treibertransistor MN1, MP1 und MN2. Der erste Treiber transistor MN1 ist ein NMOS-Transistor mit einem Gate, das elektrisch mit einem Ausgangsanschluß für das erste Trei bersteuersignal u(1) am Steuerschaltungsteil 5 verbunden ist, einer geerdeten Source und einem Drain, der elektrisch mit der Signalübertragungsleitung 2 verbunden ist. Der erste Treibertransistor MN1 wird bei Empfang des ersten Treibers teuersignals u(1) vom Logikwert 1 vom Steuerschaltungsteil 5 leitend, um für einen Entladungsstrom von der Signalübertra gungsleitung 2 auf Masse zu sorgen. Der zweite Treibertran sistor MP1 ist ein PMOS-Transistor mit einem Gate, das elek trisch mit einem Ausgangsanschluß für das zweite Treiber steuersignal am Steuerschaltungsteil 5 verbunden ist, einem Drain, der elektrisch mit der Signalübertragungsleitung 2 verbunden ist, und einer mit einer Spannungsquelle Vdd ver bundenen Source. Der zweite Treibertransistor MP1 wird bei Empfang des zweiten Treibersteuersignals u(2) mit dem Logik wert 0 vom Steuerschaltungsteil 5 leitend, um für einen La destrom von der Spannungsversorgung Vdd zur Signalübertra gungsleitung 2 zu sorgen. Der dritte Treibertransistor MN2 ist ein NMOS-Transistor mit einem Gate, das elektrisch mit einem Ausgangsanschluß für das dritte Treibersteuersignal u(3) am Steuerschaltungsteil 5 verbunden ist, einem elek trisch mit der Signalübertragungsleitung 2 verbundenen Drain sowie einer geerdeten Source. Der dritte Treibertransistor MN2 wird bei Empfang des dritten Treibersteuersignals u(3) mit dem Logikwert 1 vom Steuerschaltungsteil 5 leitend, um für einen Entladestrom von der Signalübertragungsleitung 2 nach Masse zu sorgen. Die folgende Tabelle 2 zeigt die Si gnalzuordnung entsprechend der vorstehend beschriebenen Funktion des Signaltreiberteils 6.

Tabelle 3

Wie es aus der Tabelle 3 erkennbar ist, wird die Bezugsspan nung Vref an die Signalübertragungsleitung 2 angelegt, wenn weder im ersten noch im zweiten Signal Si(1) und Si(2) ein Übergang vorliegt, in welchem Fall die Schalteinrichtung leitend ist und der erste bis dritte Treibertransistor MN1, MP1 und MN2 gesperrt sind. Wenn nur im zweiten Signal Si(2) ein Signalübergang auftritt, in welchem Fall die Schaltein richtung 8 gesperrt ist und nur der dritte Treibertransistor MN2 leitet, werden Dreiecksimpulse, die geringfügig kleiner als die Bezugsspannung Vref sind und den in Fig. 9 darge stellten Signalverlauf sig_c aufweisen, an die Signalüber tragungsleitung 2 gegeben. Wenn nur im ersten Signal Si(1) ein Signalübergang vorliegt, in welchem Fall die Schaltein richtung 8 gesperrt ist und nur der zweite Treibertransistor MP1 leitet, werden Dreiecksimpulse über der Bezugsspannung Vref, die den in Fig. 9 dargestellten Signalverlauf sig_b aufweisen, auf die Signalübertragungsleitung 2 gegeben. Wenn sowohl das erste als auch das zweite Signal Si(1) und Si(2) einen Signalübergang aufweisen, in welchem Fall die Schalt einrichtung 8 gesperrt ist und nur der erste und dritte Treibertransistor MN1 und MN2 leitend sind, werden Dreiecks impulse, die viel niedriger als die Bezugsspannung Vref sind, mit dem in Fig. 9 dargestellten Signalverlauf sig_a, auf die Signalübertragungsleitung 2 gegeben.

Wie es für diese Treiberschaltung erkennbar ist, die zwei Signale, wie sie über zwei interne Signalübertragungsleitun gen in einem Funktionsblock einer integrierten Schaltung ge liefert werden, über eine Signalübertragungsleitung über trägt, wie unter Bezugnahme auf die Fig. 7-9 erläutert, können die mehreren Signale mit verschiedenen Signalpegeln über die eine Signalübertragungsleitung übertragen werden, wenn die mehreren über mehrere Signalleitungen empfangenen Signale hinsichtlich aller möglichen Signalübergangskombina tionen codiert werden.

Da bei der Erfindung, wie durch Fig. 10 veranschaulicht, der Signalübergang-Erkennungsteil einen Übergang in einem Signal (Si, wie durch eine gestrichelte Linie dargestellt) als mo mentanen Impuls P1 erfaßt, und ein Signal sig unter Verwen dung dieses Impulses überträgt, kommt das Signal in normalem Zustand zurück. Daher kann die Schwingungsbreite des Signals unter die Hälfte derjenigen bei einer bekannten Treiber schaltung verringert werden, mit einer Verringerung der Zeitperiode, die dazu erforderlich ist, daß das Signal an steigt und abfällt, was die Anwendung bei einer schnellen Schaltung ermöglicht. Außerdem erleichtert die Übertragung eines Signals Si in Form eines Impulses mit einer Breite, die kleiner als das 0,5fache der Frequenz des Signals auf Grundlage der erfaßten Übergangszustände des Signals ist, eine deutliche Verringerung des Energieverbrauchs im Ver gleich mit einem Signalübertragungsverfahren, bei dem der Signalpegel zwischen einer Treiberspannung Vdd und Masse ge ändert wird.

Bei der Erfindung werden Signale dadurch übertragen, daß eine Signalübertragungsleitung 2 auf eine Bezugsspannung Vref (ungefähr 1/2 der Systemversorgungsspannung Vdd) vorge laden wird, mittels des Signalübergang-Erkennungsteils Im pulse erzeugt werden, wenn in den Signalen Si(1)-Si(N) Übergänge auftreten, und Signale mit geringer Breite auf die Signalübertragungsleitung 2 gegeben werden. Dies kann da durch möglich gemacht werden, daß der Vorladepfad und der Entladepfad angeschlossen und abgetrennt werden. Jedoch kann das Signal in der Empfangsschaltung bei einer langen Signal übertragungsleitung nicht durch einen Differenzverstärker erfaßt werden, da Energie bei der Erfindung nur momentan geliefert wird, was zu starker Signalschwächung in der Si gnalübertragungsleitung führt. In diesem Fall wird die Dauer der im Signalübergang-Erkennungsteil erzeugten Impulse ab hängig von der Signalübertragungsleitung eingestellt.

Bei der erfindungsgemäßen Treiberschaltung 1 wird die Be zugsspannung Vref unter Verwendung eines Übertragungstors als Schalteinrichtung 8 auf die Signalübertragungsleitung 2 gegeben oder von ihr abgetrennt. Wenn in keinem der Signale Si(1)-Si(N) ein Signalübergang vorliegt, befinden sich die Signalerkennungssignale d(1)-d(N) vom Signalübergang-Erken nungsteil 4 z. B. auf dem Logikwert 0, und das Schaltsteuer signal chvdd vom Steuerschaltungsteil 5 befindet sich z. B. auf dem Logikwert 1, um die Signalübertragungsleitung 2 durch die Schalteinrichtung 8 auf die Bezugsspannung Vref zu klemmen. Im Gegensatz hierzu befinden sich, wenn in den Si gnalen Si(1)-Si(N) Signalübergänge auftreten, die Signal erkennungssignale d(1)-d(N) vom Signalübergang-Erkennungs teil 4 z. B. auf dem Logikwert 1, wie der in Fig. 10 darge stellte Impuls P1, und das Schaltsteuersignal chvdd vom Steuerschaltungsteil 5 befindet sich z. B. auf dem Logikwert 0, und das Signal wird vom Signaltreiberteil 6 für eine Zeitperiode, die der Übergangszeitperiode T_DTD der Signale Si(1)-Si(N) entspricht, geliefert, was es ermöglicht, die Signalübertragungsleitung 2 momentan auf ein Signal hin zu laden oder zu entladen, das einen Impuls vom Signaltreiber teil 6 bildet (Fig. 10 veranschaulicht einen Signalimpuls sig zu einem übertragenen Datenwert, wie von der Signalüber tragungsleitung auf einen Entladevorgang derselben hin emp fangen). Die Form und die Spitzenspannung (Va, Vb und Vc in Fig. 9) des an die Signalübertragungsleitung 2 angelegten Signalimpulses sig hängen von der Anlegedauer, d. h. T_DTD, und der Größe der Treibertransistoren im Signaltreiberteil 6 ab. Nach Verstreichen einer Zeit bis zu T_DTD wird die Be zugsspannung Vref über die Schalteinrichtung 8 geliefert, bis der Pegel der Signalübertragungsleitung 2 stabilisiert ist. Die Schlußzeitperiode des in Fig. 10 dargestellten Signalimpulses sig hängt von der Größe des Übertragungstors als Schalteinrichtung und dem Stromliefervermögen des Be zugsspannung-Erzeugungsteils ab, der die Bezugsspannung Vref erzeugt.

Fig. 11 veranschaulicht ein Ausführungsbeispiel der Emp fangsschaltung, die der in Fig. 7 dargestellten Treiber schaltung entspricht, die dazu dient, zwei Signale zu emp fangen. Im Signalvergleichsteil 11 wird über die Signalüber tragungsleitung 2 das Signal sig empfangen. Der Signalver gleichsteil 11 erfaßt einen Impuls des Signals unter Ver wendung dreier Vergleichspfade für das Signal sig. Ein ers ter Vergleichspfad verfügt über zwei Inverter INV1 und INV2, ein zweiter Vergleichspfad verfügt über einen Differenzver stärker D_AMP und zwei Inverter INV3 und INV4, und ein drit ter Vergleichspfad verfügt über einen Differenzverstärker D_AMP und einen Inverter INV5. Die Differenzverstärker er halten an einem ihrer Eingänge die Bezugsspannung. Der logi sche Schwellenwert des Inverters INV1 im ersten Vergleichs pfad ist auf einen Wert über Va, wie in Fig. 9 dargestellt, eingestellt, jedoch unter Vb. Der Inverter INV1 liefert, wenn er über die Signalübertragungsleitung 2 ein Signal emp fängt, das viel niedriger als die Bezugsspannung Vref ist, wie das in Fig. 9 dargestellte Signal sig_a, im ersten Ver gleichspfad einen Logikwert 1, um den invertierten Logikwert 0 als Ausgangssignal k(2) über den Inverter INV2 an den Si gnalsteuerteil 12 zu geben. Bei Empfang der Signale sig_b und sig_c wird, da der Inverter INV1 im ersten Vergleichs pfad den Logikwert 0 liefert, der Logikwert 1 als Ausgangs signal k(2) an den Signalsteuerteil 12 geliefert. Der logi sche Schwellenwert des Inverters INV3 im zweiten Vergleichs pfad ist auf einen niedrigen Wert eingestellt. Im zweiten Vergleichspfad liefert der Inverter INV3 bei Empfang der Si gnale sig_a und sig_c, wie in Fig. 9 dargestellt, über die Signalübertragungsleitung 2 den Logikwert 1, wenn das Aus gangssignal des Differenzverstärkers D_AMP auf den niedrigen Pegel fällt, um über den Inverter INV4 den invertierten Lo gikwert 0 als Ausgangssignal k(3) an den Signalsteuerteil 12 zu geben. Andererseits liefert der Inverter INV3 bei Empfang des Signals sig_b im zweiten Vergleichspfad den Logikwert 0, wenn das Ausgangssignal des Differenzverstärkers D_AMP auf den hohen Pegel steigt, um über den Inverter INV4 den inver tierten Logikwert 1 als Ausgangssignal k(3) an den Signal steuerteil 12 zu geben. Die logische Schwellenspannung des Inverters INV5 im dritten Vergleichspfad ist auf einen hohen Wert eingestellt. Im dritten Vergleichspfad liefert der In verter INV5 bei Empfang der Signale sig_a und sig_c, wie in Fig. 9 dargestellt, über die Signalübertragungsleitung 2 den Logikwert 1 als Ausgangssignal k(3) an den Signalsteuerteil 12, wenn das Ausgangssignal des Differenzverstärkers D_AMP auf niedrigen Pegel fällt, und andererseits liefert der In verter INV5 bei Empfang des Signals sig_b den Logikwert 0 als Ausgangssignal k(3) an den Signalsteuerteil 12, wenn das Ausgangssignal des Differenzverstärkers D_AMP auf hohen Pe gel steigt.

So kann der Signalvergleichsteil über die drei Vergleichs pfade auf einfache Weise den Zustand eines Signals bestim men, was in der folgenden Tabelle 4 zusammengefaßt ist.

Tabelle 4

Der Signalsteuerteil 12 empfängt die Signale k(1), k(2) und k(3) vom Signalvergleichsteil 11 und unterzieht sie einer Logikoperation, um Signalübergänge (Logikzustände, die iden tisch mit denen von der Signalübergangsdetektoren DTD gelie ferten Signale sind), der von der Treiberschaltung 1 empfan genen Signale Si(1) und Si(2) zu decodieren. D. h., daß, gemäß der Tabelle 4, das Signal sig_a in Fig. 9 ein Signal ist, das erzeugt wird, wenn in beiden Signalen Si(1) und Si(2) ein Signalübergang vorliegt, was bewirkt, daß beide Signale von den Signalübergangsdetektoren DTD1 und DTD2 den Logikwert 1 einnehmen; das Signal sig_b in Fig. 9 ein Signal ist, wie es erzeugt wird, wenn nur im Signal Si(1) ein Si gnalübergang vorliegt, was bewirkt, daß nur das Signal vom Signalübergangsdetektor DTD1 den Logikwert 1 hat, und das Signal sig_c in Fig. 9 ein Signal ist, das erzeugt wird, wenn nur das Signal Si(2) einen Signalübergang aufweist, was bewirkt, daß nur das Signal vom Signalübergangsdetektor DTD2 den Logikwert 1 hat. Diese ausgegebenen Logikzustände km(1) und km(2) des Signalsteuerteils 12 sind dergestalt, wie es in der Tabelle 4 angegeben ist. Ein beispielhafter Signalsteuerteil 12, durch den ein derartiges logisches Aus gangssignal mittels zweier NAND-Gatter erzeugt werden kann, ist in Fig. 12 dargestellt.

Der Signalabsende-Schaltungsteil 13 kann zwei Signalein stell- und -absendestufen enthalten, wie in Fig. 6 darge stellt, und zwar jeweils zum Empfangen eines Signals km(1) und km(2) vom Signalsteuerteil 12, und zum Wiederherstellen der von der Treiberschaltung 1 empfangenen Signale Si(1) und Si(2), wobei das Signal km(N) so beschaffen ist, daß es als Taktsignal an das D-Flip-Flop 17 geliefert wird, durch die Inverter 14 und 15 verzögert wird, einer Exklusiv-ODER-Ver knüpfung mit dem Signal vom D-Flip-Flop 17 unterzogen wird und als Datensignal für das D-Flip-Flop 17 an dieses gelie fert wird, wobei dieses D-Flip-Flop 17 so ausgebildet ist, daß es den empfangenen Datenwert bei der fallenden Flanke des als Taktsignal empfangenen Signals km(N) einspeichert. Wenn z. B. das D-Flip-Flop 17 in einem Zustand, in dem es ein Signal vom Logikwert 0 liefert, einen Impuls vom logi schen Pegel 1 als Signal km empfängt, verzögern die Inverter 14 und 15 den Logikwert 1, und das Signal km fällt auf den Logikwert 0, während der am D-Flip-Flop empfangene Datenwert den Logikwert 1 hat, was bewirkt, daß das D-Flip-Flop 17 den Logikwert 1 einspeichert. Danach speichert das D-Flip-Flop den Logikwert 0 ein, wenn ein Impuls vom Logikwert 1 als Signal km empfangen wird, wobei das Signal km in einem Zustand auf den Logikwert 0 fällt, in dem ein an das D-Flip-Flop gelieferter Datenwert den Logikwert 0 hat. Daher kippt jede der Signaleinstell- und Absendestufen im Signalabsen deteil 13 den Ausgangszustand auf den Impuls des Signals km(1) und km(2) vom Signalsteuerteil 2 hin und her. Wenn die Impulse der Signale km(1) und km(2) vom Signalsteuerteil 12 identisch mit den erfaßten Signalverläufen vom Signalüber gang-Erfassungsteil 4 sind, gibt die Signalabsendestufe 13 Signale aus, die identisch mit den von der Treiberschaltung 1 empfangenen Signalen Si(1) und Si(2) sind.

Fig. 13 veranschaulicht die zeitliche Lage von Signalen in verschiedenen Teilen der Treiberschaltung und der Empfangs schaltung zum Senden und Empfangen zweier Signale über eine Signalübertragungsleitung, wie oben erläutert. Die Signale Si(1) und Si(2) sind von der Treiberschaltung 1 empfangene Signale, und d(1) und d(2) sind Signale vom Signalübergang-Er kennungsteil 4. Sig ist ein in der Treiberschaltung co diertes Signal, das über die Übertragungsleitung übertragen wird, und km(1) und km(2) sind im Signalsteuerteil 12 in der Empfangsschaltung decodierte Signale, die Signalverläufe aufweisen, die identisch mit denen der Signale sind, wie sie vom Signalübergang-Erkennungsteil 4 in der Treiberschaltung geliefert werden. So(1) und So(2) sind Signale vom Signalab sende-Schaltungsteil 13 mit wiederhergestellten Signalver läufen, die identisch mit denen der von der Treiberschaltung empfangenen Signale Si(1) und Si(2) sind.

Der Signaltreiberteil 6 in der Treiberschaltung 1, wie in Verbindung mit Fig. 7 erläutert, kann ein System aufweisen, wie es in Fig. 14 dargestellt ist. In diesem Fall wird das Signal sig_a', wie in Fig. 15 dargestellt, auf der Signal übertragungsleitung geliefert, wenn in beiden Signalen Si(1) und Si(2) ein Signalübergang vorliegt, sig_b' wird auf der Signalübertragungsleitung geliefert, wenn nur das Signal Si(1) einen Signalübergang zeigt; und sig_c' wird auf der Signalübertragungsleitung geliefert, wenn nur das Signal Si(2) einen Signalübergang aufweist. In Fig. 16 ist ein Sys tem des Steuerschaltungsteils zum Liefern derartiger Signale dargestellt. Die Signalzuordnung in diesem Fall ist durch die folgende Tabelle 5 veranschaulicht.

Tabelle 5

Der Signalvergleichsteil 11 in der Empfangsschaltung 3 kann ein System aufweisen, wie es in Fig. 17 dargestellt ist, um die in Fig. 15 dargestellten Signale zu verarbeiten, wobei der Unterschied gegenüber dem in Fig. 11 dargestellten Si gnalvergleichsteil darin liegt, daß der erste Vergleichs pfad nur mit einem Inverter INV1' versehen ist, dessen logi sche Schwellenspannung sehr viel höher als Vc' und niedriger als Va', wie in Fig. 15 dargestellt, eingestellt ist. Die Signalzuordnung in diesem Fall ist durch die folgende Tabel le 6 veranschaulicht.

Tabelle 6

Obwohl die Erfindung für den Fall erläutert wurde, daß je der der Signalübergangsdetektoren DTD im Signalübergang-Er kennungsteil beim obengenannten Ausführungsbeispiel einen Impuls vom Logikwert 1 erzeugt, wenn ein Signalübergang er kannt wird, kann statt dessen der Logikwert 0 erzeugt wer den. Wenn dies auf die in den Fig. 7 und 14 dargestellte Treiberschaltung angewandt wird, wobei nur das System des Steuerschaltungsteils geändert wird, ergibt sich ein Schalt bild für den Steuerschaltungsteil, bei Anwendung auf Fig. 14, wie es in Fig. 18 dargestellt ist. Die Signalzuordnung im Fall der Verwendung des in Fig. 18 dargestellten Systems ist durch die folgende Tabelle 7 veranschaulicht.

Tabelle 7

Zu diesem Zweck werden Signale, die mit den in Fig. 1 darge stellten Impulsen identisch sind, an die Signalübertragungs leitung gegeben, und die Empfangsschaltung kann mit einem Signalvergleichsteil und einem Signalsteuerteil versehen sein, wie in Fig. 17 dargestellt. Die Signallogik in der Empfangsschaltung ist identisch mit der in der Tabelle 4 dargestellten.

Wie erläutert, kann die erfindungsgemäße Vorrichtung das Schaltungsdesign im Vergleich mit einer bekannten Logik schaltung mit mehreren Logikwerten dadurch vereinfachen, daß nur eine Treiberschaltung und eine Empfangsschaltung verbessert werden, die eine Verbindung zwischen Funktions blöcken in einer integrierten Schaltung herstellen. Die durch die Verbesserung der Signalsende- und Empfangsvorrich tung erleichterte Verringerung an Signalübertragungsleitun gen, was nur mit einer geringfügigen Vergrößerung der Fläche integrierter Schaltungen einhergeht, erlaubt eine Verringe rung der Gesamtfläche der integrierten Schaltungen. Die Ver ringerung der Leiterbahnschichten im Vergleich mit bekannten Leiterbahnschichten für mehrere Logikwert ist ein Verfahren zum Erzielen hoher Packungsdichte von Bauelementen und zur Vereinfachung des Herstellprozesses.

Die kleinere Schwingungsbreite eines Übertragungssignals mit kürzeren Anstiegs- und Abfallperioden des Signals ermöglicht die Anwendung bei einer mit hoher Geschwindigkeit arbeiten den Schaltung. Die Übertragung von Signalen mit Dreiecksim pulsen mit kleiner Bandbreite auf Grundlage erkannter Über gangszustände von Signalen kann den Energieverbrauch im Ver gleich bei bekannter Signalübertragung, bei der Energie kon tinuierlich zugeführt wird, deutlich verringern.

Claims

1. Signalsende- und Empfangsvorrichtung für ein Leiter bahnsystem in einem Bauteil mit mehreren Logikwerten, wobei das Leiterbahnsystem dazu dient, Daten zwischen mehreren Funktionsblöcken in einer integrierten Schaltung zu übertra gen, gekennzeichnet durch:

- eine einzelne Signalübertragungsleitung (2), die zwischen die Funktionsblöcke eingesetzt ist, um Signale zu übertra gen;
- eine Treiberschaltung (1) zum Empfangen von Signalen von den Funktionsblöcken über mehrere interne Signalleitungen, zum Umsetzen von Kombinationen von Übergängen der Signale in codierte Signale und zum Ausgeben des codierten Signals auf die Signalübertragungsleitung; und
- eine Empfangsschaltung (3) zum Empfangen der von der Trei berschaltung über die Signalübertragungsleitung übertragenen codierten Signale, zum Decodieren der codierten Signale in die mehreren ursprünglichen Signale und zum Liefern der ur sprünglichen mehreren Signale an mehrere andere Funktions blöcke über mehrere interne Signalleitungen.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Treiberschaltung (1) folgendes aufweist:

- eine Signalübergang-Erkennungseinrichtung (4) zum Erkennen von Übergängen in den mehreren Signalen;
- eine Steuerschaltungseinrichtung (5) zum Erzeugen eines Schaltsteuersignals und von Treibersteuersignalen auf Erken nungssignale vom Signalübergangs-Erkennungsteil hin;
- eine Signaltreibereinrichtung (6) zum Betreiben der Signa le in solcher Weise, daß auf der Signalübertragungsleitung (2) auf die Treibersteuersignale von der Steuerschaltungs einrichtung hin mehrere verschiedene Signalpegel auftreten;
- eine Bezugsspannung-Erzeugungseinrichtung (7) zum Liefern einer Bezugsspannung an die Signalübertragungsleitung und
- eine Schalteinrichtung (8) zum Anlegen der von der Bezugs spannung-Erzeugungseinrichtung gelieferten Bezugsspannung an die Signalübertragungsleitung, oder zum Abtrennen dieser Be zugsspannung, auf das Schaltsteuersignal von der Steuer schaltungseinrichtung hin.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Signalübergang-Erkennungseinrichtung (4) mehrere Signalübergangsdetektoren (DTD) entsprechend den mehreren internen Signalleitungen aufweist, wobei jeder der Signal übergangsdetektoren eine Verzögerungsstufe (9) zum Verzögern des Signals und ein Exklusiv-ODER-Gatter (10) aufweist, das das Signal und das in der Verzögerungsstufe verzögerte Si gnal einer Exklusiv-ODER-Verknüpfung unterzieht.

4. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Signaltreibereinrichtung (6) 2^N-1 Signaltreiberele mente entsprechend den über N interne Signalleitungen emp fangenen N Signalen aufweist, von denen jedes entweder zwi schen die Signalübertragungsleitung und die Treiberspan nungsquelle oder zwischen die Signalübertragungsleitung und Masse geschaltet ist, um auf das Treibersteuersignal hin einen Ladestrom an die Signalübertragungsleitung zu liefern oder einen Entladestrom von ihr abzuziehen.

5. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Schaltsteuersignal von der Steuerschaltungseinrich tung (5) dann einen ersten Logikwert aufweist, wenn eines der mehreren Signale keinen Signalübergang aufweist, was sich als Ergebnis der Signalübergangserfassung in der Si gnalübergang-Erkennungseinrichtung ergibt, und es sich dann auf einem zweiten Logikwert, der der zum ersten Logikwert umgekehrte Logikwert ist, befindet, wenn eines der mehreren Signale einen Signalübergang aufweist, was sich als Ergebnis der Signalübergangserfassung in der Signalübergang-Erken nungseinrichtung ergibt.

6. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Treibersteuersignale von der Steuerschaltungsein richtung solche Signale sind, die für die mehreren verschie denen Signalpegel auf der Übertragungsleitung (2) sorgen, was durch Laden oder Entladen der 2^N-1 Signaltreiberelemente entsprechend den Logikkombinationen der Erkennungssignale vom Signalübergang-Erkennungsteil erfolgt.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Signalübertragungsleitung (2) mehrere Impulssignale mit verschiedenen Pegeln über oder unter der Bezugsspannung von der Bezugsspannung-Erzeugungseinrichtung (7) überträgt.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Impulssignal ein Dreiecksimpulssignal ist.

9. Vorrichtung nach einem der vorstehenden Ansprüche, da durch gekennzeichnet, daß die Empfangsschaltung (3) folgen des aufweist:

- eine Signalvergleichseinrichtung (11) zum Vergleichen von Signalpegeln im über die Signalübertragungsleitung (2) über tragenen Signal mit einem voreingestellten Wert;
- eine Signalsteuereinrichtung (12) zum Empfangen von Ver gleichssignalen von der Signalvergleichseinrichtung und zum Ausführen einer logischen Verknüpfung, um Signalübergänge in den mehreren von der Treiberschaltung empfangenen Signale zu decodieren; und
- eine Signalabsendeeinrichtung (13) zum Empfangen eines in der Signalsteuereinrichtung decodierten Signals und zum Wie derherstellen der mehreren ursprünglichen, von der Treiber schaltung empfangenen Signale.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Signalvergleichseinrichtung (COM) mehrere Ver gleichspfade aufweist, um das Signal von der Signalübertra gungsleitung (2) mit verschiedenen logischen Schwellenwerten zu vergleichen.

11. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Signalabsendeeinrichtung (13) Signaleinstell- und -absendestufen (SETF) aufweist, die den Decodiersignalen von der Signalsteuereinrichtung (12) hinsichtlich der Anzahl entsprechen und jeweils ein asynchrones, flankengetriggertes T-Flip-Flop aufweisen.

12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das T-Flip-Flop folgendes aufweist:

- eine Verzögerungseinrichtung (14, 15) zum Verzögern eines Decodiersignals von der Signalsteuereinrichtung (12);
- eine Logikoperationseinrichtung (16) zum Empfangen des durch die Verzögerungseinrichtung verzögerten Signals sowie eines rückgeführten Signals von einer Signallatcheinrichtung in einer späteren Stufe, um diese Signale einer Exklusiv-ODER-Verknüpfung zu unterziehen; und
- die genannte Signallatcheinrichtung (17) zum Einspeichern des Signals von der Logikoperationseinrichtung als Datensi gnal unter Verwendung des Decodiersignals von der Signal steuereinrichtung.

13. Vorrichtung nach einem der vorstehenden Ansprüche, da durch gekennzeichnet, daß als mehrere interne Signalleitun gen zwei Leitungen vorliegen und die Signaltreibereinrich tung (1) folgendes aufweist:

- einen ersten Treibertransistor (MN1) mit einem Gate zum Erhalten des ersten Treibersteuersignals von der Steuer schaltungseinrichtung (5), einer geerdeten Source und einem Drain, der mit der Signalübertragungsleitung (2) verbunden ist;
- einen zweiten Treibertransistor (MP1) mit einem Gate zum Erhalten eines zweiten Treibersteuersignals von der Steuer schaltungseinrichtung, einem mit der Signalübertragungslei tung verbundenen Drain und einer mit der Spannungsquelle verbundenen Source; und
- einen dritten Treibertransistor (MN2) mit einem Gate zum Erhalten eines dritten Treibersteuersignals, einem mit der Signalübertragungsleitung verbundenen Drain und einer geer deten Source.

14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Steuerschaltungseinrichtung (5) folgendes aufweist:

- eine erste Logikschaltung (NOR), um zwei Erkennungssignale vom Erfassungsübergang-Erkennungsteil (4) einer NOR-Verknüp fung zu unterziehen und das Ergebnis als Schaltsteuersignal zu liefern;
- eine zweite Logikschaltung (NAND1), um die zwei Erken nungssignale einer NAND-Verknüpfung zu unterziehen;
- eine dritte Logikschaltung (INV6) zum Invertieren des Si gnals von der zweiten Logikschaltung, um das erste Treiber steuersignal zu liefern; und
- eine vierte Logikschaltung (NAND2), um das Signal von der zweiten Logikschaltung und eines der zwei Erkennungssignale einer NAND-Verknüpfung zu unterziehen, um das Ergebnis als drittes Treibersteuersignal zu liefern;
- wobei das andere der zwei Erkennungssignale als zweites Treibersteuersignal geliefert wird.

15. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß als interne Signalleitungen zwei Leitungen vorliegen und die Signalvergleichseinrichtung (11) folgendes aufweist:

- einen ersten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signals mit einem Bezugssignal, einem Inverter mit niedriger logischer Schwellenspannung und einem anderen Inverter zum Invertieren des Signals vom einen In verter;
- einen zweiten Vergleichspfad mit einem Inverter mit sehr niedriger logischer Schwellenspannung und einem anderen In verter zum Invertieren des Signals vom einen Inverter; und - einen dritten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signais mit dem Bezugssignal sowie einem Inverter mit sehr hoher logischer Schwellenspannung.

16. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Signalsteuereinrichtung (12) folgendes aufweist:

- eine erste Logikschaltung, um Signale vom ersten Ver gleichspfad und vom zweiten Vergleichspfad einer NAND-Ver knüpfung zu unterziehen, um ein erstes Codiersignal zu lie fern; und
- eine zweite Logikschaltung, um Signale vom zweiten Ver gleichspfad und vom dritten Vergleichspfad einer NAND-Ver knüpfung zu unterziehen, um ein zweites Decodiersignal zu liefern.

17. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß als mehrere interne Signalleitungen zwei Leitungen vor liegen und die Signaltreibereinrichtung (1) folgendes auf weist:

- einen ersten Treibertransistor (MN1) mit einem Gate zum Erhalten des dritten Steuersignals von der Steuerschaltungs einrichtung (5), einer geerdeten Source und einem Drain, der mit der Signalübertragungsleitung (2) verbunden ist;
- einen zweiten Treibertransistor (MP1) mit einem Gate zum Erhalten eines zweiten Treibersteuersignals von der Steuer schaltungseinrichtung, einem mit der Signalübertragungslei tung verbundenen Drain und einer mit der Spannungsquelle verbundenen Source; und
- einen dritten Treibertransistor (MN2) mit einem Gate zum Erhalten eines dritten Treibersteuersignals von der Steuer schaltungseinrichtung, einem mit der Signalübertragungslei tung verbundenen Drain und einer mit der Spannungsquelle verbundenen Source.

18. Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß der Signalübergangsdetektor (DTD) bei Erkennung eines Signalübergangs ein Erkennungssignal vom Logikwert 1 liefert und die Steuerschaltungseinrichtung (5) folgendes aufweist:

- eine erste Logikschaltung (NOR), um die zwei Erkennungssi gnale von der Signalübergang-Erkennungseinrichtung einem NOR-Vorgang zu unterziehen, um ein Schaltsteuersignal zu liefern;
- eine zweite Logikschaltung (NAND1), um die zwei Erken nungssignale einer NAND-Verknüpfung zu unterziehen, um ein erstes Treibersteuersignal zu erzeugen;
- eine dritte Logikschaltung (INV6) zum Invertieren eines der zwei Erkennungssignale, um das Ergebnis als zweites Treibersteuersignal zu liefern; und
- eine vierte Logikschaltung (NAND2), um das Signal von der dritten Logikschaltung und das andere der zwei Erkennungs signale einer NAND-Verknüpfung zu unterziehen, um das Ergeb nis als drittes Treibersteuersignal zu liefern.

19. Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß der Signalübergangsdetektor (DTD) bei Erkennung eines Signalübergangs ein Erkennungssignal vom Logikwert 0 liefert und die Steuerschaltungseinrichtung (5) folgendes aufweist:

- eine erste Logikschaltung, um zwei Erkennungssignale vom Signalübergang-Erkennungsteil einer NAND-Verknüpfung zu un terziehen, um das Ergebnis als Schaltsteuersignal zu lie fern;
- eine zweite Logikschaltung, um die zwei Erkennungssignale einer NOR-Verknüpfung zu unterziehen;
- eine dritte Logikschaltung, um das Signal von der zweiten Logikschaltung zu invertieren, um das Ergebnis als zweites Treibersteuersignal zu liefern; und
- eine vierte Logikschaltung, um das Signal von der zweiten Logikschaltung und eines der zwei Erkennungssignale einer NOR-Verknüpfung zu unterziehen, um das Ergebnis als erstes Treibersteuersignal zu liefern;
- wobei das andere der zwei Erkennungssignale als drittes Treibersteuersignal geliefert wird.

20. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß dann, wenn zwei interne Signalleitungen vorliegen, die Signalvergleichseinrichtung folgendes aufweist:

- einen ersten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signals mit der Bezugsspannung sowie einem Inverter mit niedriger logischer Schwellenspannung und einem anderen Inverter zum Invertieren des Signals vom einen Inverter;
- einen zweiten Vergleichspfad mit einem Inverter mit sehr hohem logischem Schwellenwert und
- einen dritten Vergleichspfad mit einem Differenzverstärker zum Vergleichen eines Signals mit der Bezugsspannung sowie einem Inverter mit hohem logischem Schwellenwert.