JPH06104936A - 信号伝送方法と信号伝送回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 長距離での安定した高速伝送を実現した信号
伝送方法及び回路を提供する。 【構成】 送信側では伝送信号の立ち上がり、立ち下が
りエッジにそれぞれ同期した短いパルス幅のパルスを発
生させ、３値からなる差動形態の出力信号を形成して直
列抵抗を介して一対の伝送線路を通して送出させ、受信
側では伝送線路の特性インピーダンスに対応した終端抵
抗を設けるとともに、一対のうちのそれぞれの他方の伝
送線路を通じた信号を基準にして一方の信号を検出して
もとのパルス信号を復元再生する。 【効果】 伝送すべきパルス信号の立ち上がり時と立ち
下がり時にのみ相補的な小振幅で、しかも直流分を含ま
ず、線間容量のチャージやディスチャージの現象や直流
シフトが無いので長距離での高速伝送が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、信号伝送方法と信号
伝送回路に関し、例えばＣＭＯＳ（相補型ＭＯＳ）等に
より構成されたディジタル処理装置間又はその機能ブロ
ック間における信号伝送方法と信号伝送回路に利用して
有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置により構成されたデ
ィジタル回路間の信号伝達を高速に行う方式として、信
号振幅を０．８Ｖのような小振幅で伝達するＥＣＬ（エ
ミッタ・カップルド・ロジック）インターフェイス方式
がある。ＣＭＯＳ回路を用いつつ、このような小振幅の
信号伝達を行う例としては、１９８９年５月『シー・ア
イ・シー・シー（ＣＩＣＣ；Custom Integrated Circui
t Conference) 』論文の頁１０．７．１〜頁１０．７．
４がある。同じ小振幅信号を伝達する方式でも、ＥＣＬ
レベルを用いない方法もある。このような例として、１
９８８年１０月３日〜５日『アイ・シー・シー・ディ
（ＩＣＣＤ；International Conference onComputer De
vices) 』論文の頁３４４〜頁３４７がある。

【０００３】

【発明が解決しようとする課題】半導体素子の微細加工
技術の進展に伴いＣＭＯＳ回路の高速化、高集積化が図
られており、半導体チップ内部ではそれに伴なって高い
性能を得ている。しかし、半導体集積回路装置により構
成されるディジタル装置またはその機能ブロック間を結
ぶ伝送回路の高速化は遅れたままである。これは、ＣＭ
ＯＳ回路の電流駆動能力が小さく、本質的に容量性負荷
の大きいところでは信号伝達遅延時間が大きくなること
に起因している。したがって、一般にはＣＭＯＳ回路を
用いたディジタル集積回路では、そのまわりに駆動能力
の大きなバイポーラＩＣを配置して、これを経由してケ
ーブル（伝送線路）に信号を送出する方法を採ってい
る。しかし、このようにすると、部品点数が増大する上
に電源も複数種類必要になり、コストアップになってし
まう。

【０００４】外部のバイポーラＩＣを用いない上記ＥＣ
Ｌインターフェイス方式のＣＭＯＳ回路では、ＣＭＯＳ
からＥＣＬレベルへのレベル変換を行うために回路が複
雑になるとともに正確な基準電圧が必要になるものであ
る。また、後者の出力信号の微分波形を伝送する小振幅
伝送を行う方法では、動作電圧ＶＤＤに対してＶＤＤ／
２の電源を必要とする。すなわち、伝送線路の両端に抵
抗値の小さな終端抵抗を接続するため、ＶＤＤ／２の電
圧を分圧回路により形成するとそれに大きな直流電流が
流れてしまうため、上記電圧を形成する低出力インピー
ダンスの電源回路を別途設ける必要がある。

【０００５】この発明の目的は、簡単な構成により長距
離伝送での安定した高速伝送を実現した信号伝送方法と
信号伝送回路を提供することにある。この発明の他の目
的は、低消費電力化を図りつつ、高速伝送を実現した信
号伝送方法と信号伝送回路を提供することにある。この
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、送信側では伝送すべきパル
ス信号の立ち上がりエッジと立ち下がりエッジにそれぞ
れ同期した短いパルス幅のパルスを発生させ、このパル
スに基づいて３値からなる差動形態の出力信号を形成し
て直列抵抗を介して一対の伝送線路を通して送出させ、
受信側では受信端に伝送線路の特性インピーダンスに対
応した終端抵抗を設けるとともに、上記一対の伝送線路
のうちの他方の伝送線路を通した信号を基準にして一方
の伝送線路を通した信号を検出し、同様に上記一方の伝
送線路を通した信号を基準にして他方の伝送線路を通し
た信号を検出してもとのパルス信号を復元再生する。

【０００７】

【作用】上記した手段によれば、一対からなる伝送線路
に伝達される信号は、伝送すべきパルス信号の立ち上が
り時と立ち下がり時にのみ双極性の３値のパルスを発生
させたものであるため、さらに送信側の直列抵抗と受信
側の終端抵抗により分圧された相補的な小振幅を伝送波
形とするため、低消費電力化も同時に図られる。また、
伝送信号波形に直流分を含まないので長距離信号伝送路
でも線間容量のチャージやディスチャージの現象が極小
に抑えられる。直流シフトが無く受信回路側で識別レベ
ルが安定するので長距離での高速伝送が可能になる。

【０００８】

【実施例】図８には、この発明に係る信号伝送方法が用
いられるディジタル信号処理装置の一実施例の基本的ブ
ロック図が示されている。この実施例のディジタル信号
処理装置は、２つの機能ブロックＦＢ１とＦＢ２から構
成され、そのディジタル信号処理のために、機能ブロッ
クＦＢ１とＦＢ２の間で相互に信号の授受を行うように
される。この信号の相互授受のために、機能ブロックＦ
Ｂ１とＦＢ２には、信号送信回路（ドライバ）ＢＤと、
信号受信回路（レシーバ）ＢＲとが設けられる。機能ブ
ロックＦＢ１あるいはＦＢ２の一方の信号送信回路ＢＤ
と他方の信号受信回路ＢＲとがそれぞれ対応されて伝送
線路により接続される。信号伝送線路は、伝送すべき複
数からなる信号に応じて設けられ、それに応じた信号送
信と受信の単位回路から信号送信回路と信号受信回路と
がそれぞれ構成される。上記機能ブロックＦＢ１とＦＢ
２は、それぞれがＶＬＳＩのような半導体集積回路装置
が１ないし複数個プリント基板等のような実装基板に実
装されてなる電子回路パッケージから構成される。

【０００９】図１には、上記ディジタル信号処理装置に
おける一対からなる信号送信回路（ドライバ）ＢＤと信
号受信回路（レシーバ）ＢＲとの単位回路ＵＢＤ、ＵＢ
Ｒの一実施例のブロック図が示されている。

【００１０】送信側の単位回路ＵＢＤは、次の回路から
構成される。この単位回路ＵＢＤは、図示しない内部回
路により形成された送信すべき入力信号ＩＮを受ける。
この入力信号ＩＮは、特に制限されないが、ＮＲＺ（No
n-Return to Zero) 信号であり、信号変換回路ＤＩＦに
よってパルス信号の立ち上がりエッジと立ち下がりエッ
ジに対応した短いパルス幅の信号ＩＡＴ，ＩＡＢとＩＢ
Ｔ，ＩＢＢの信号に変換される。

【００１１】信号ＩＡＴは、パルス信号の立ち上がりエ
ッジに同期してハイレベルになる非反転信号（トルー信
号）であり、信号ＩＡＢはパルス信号の立ち上がりエッ
ジに同期してロウレベルになる反転信号（バー信号）で
ある。上記とは逆に、信号ＩＢＴは、パルス信号の立ち
下がりエッジに同期してハイレベルになる非反転信号
（トルー信号）であり、信号ＩＢＢはパルス信号の立ち
下がりエッジに同期してロウレベルになる反転信号（バ
ー信号）である。

【００１２】駆動回路ＤＲＶ１は、上記の相補信号ＩＡ
Ｔ，ＩＡＢを受けて差動出力Ｄ１ＴとＤ１Ｂを形成す
る。駆動回路ＤＲＶ２は、上記の相補信号ＩＢＴ，ＩＢ
Ｂを受けて差動出力Ｄ２Ｔ，Ｄ２Ｂを形成する。

【００１３】合成回路ＣＯＭは、上記信号Ｄ１Ｔ，Ｄ１
Ｂ及びＤ２Ｔ，Ｄ２Ｂからなる４つの信号を合成して、
差動３値の信号ａとｂを形成する。信号ａとｂは、相補
関係にあり、一対からなる信号伝送線路を通して出力さ
れる。信号伝送線路には、直列抵抗Ｒ１とＲ２がそれぞ
れ設けられる。また、線路に対して並列形態に抵抗Ｒ３
が設けられる。この抵抗Ｒ３は、伝送線路の受端で反射
してきた信号成分を吸収するインピーダンスマッチング
抵抗である。伝送線路は電子回路パッケージ間の接続に
広く利用されいるツイストペア線（２本対線）が複数対
束ねられてなるケーブルから構成される。

【００１４】上記伝送線路の終端側、言い換えるなら
ば、受信側の単位回路ＵＢＲの入力端子側には、上記伝
送線路の特性インピーダンスに整合された終端抵抗Ｒ４
ないしＲ６が設けられる。この実施例では、両信号線間
に直列に抵抗Ｒ４とＲ５が配置され、その中点と電源電
圧ＶＤＤとの間に抵抗Ｒ６が設けられる。

【００１５】上記伝送線路を通して伝達された信号ａ’
とｂ’は、上記終端抵抗Ｒ４〜Ｒ６と、送信側の直列抵
抗Ｒ１，Ｒ２及びＲ３により分圧された小振幅の信号と
される。厳密には、後述するような出力ＭＯＳＦＥＴの
コンダクタンスや、伝送線路の分布抵抗値により、上記
信号ａ’とｂ’の信号レベルが決定される。出力信号が
電流源である場合には、その駆動電流によって伝送線路
上の信号振幅が決められる。

【００１６】上記のような小振幅の伝送信号を受けるた
めの受信側の単位回路は、高入力インピーダンスの差動
増幅回路ＳＡ１とＳＡ２が用いられる。この実施例で
は、差動の３値入力を識別するために並列に差動増幅回
路ＳＡ１とＳＡ２が設けられる。このうち、差動増幅回
路ＳＡ１は、パルス信号の立ち上がりエッジに対応した
信号ＩＡに対応した受信信号を識別復元するものであ
り、差動増幅回路ＳＡ２は、パルス信号の立ち下がりエ
ッジに対応した信号ＩＢに対応した受信信号を識別復元
するためのものである。

【００１７】上記差動増幅回路ＳＡ１の出力信号ＡＳ
は、フリップフロップＦＦのセット信号として用いら
れ、差動増幅回路ＳＡ２の出力信号ＡＲは、フリップフ
ロップＦＦのリセット信号として用いられる。このフリ
ップフロップＦＦにより、ＮＲＺに対応したパルス信号
が復元されて、出力端子ＯＵＴから送出される。同図に
おいて、伝送線路には信号パターンによる直流成分の変
動を含まない、いわば微分的な３値の差動信号を伝送さ
せるものであるので、１０ｍ以上の長距離伝送を高速に
行うことができる。

【００１８】図２には、図１の実施例回路の動作を説明
するめたの波形図が示されている。入力信号ＩＮは、内
部のＣＭＯＳ回路により形成されるため、電源電圧ＶＤ
Ｄのようなハイレベルと、回路の接地電位のようなロウ
レベルとによるフルスイングのパルス信号とされる。

【００１９】入力信号ＩＮを受ける信号変換回路ＤＩＦ
は、入力信号ＩＮの立ち上がりエッジに同期した信号Ｉ
Ａと、立ち下がりエッジに同期した信号ＩＢを形成す
る。駆動回路ＤＲＶ１とＤＲＶ２では、これに同期した
４通りの相補信号を形成し、それ基づいて合成回路ＣＯ
Ｍにより、出力信号ａは無信号を０として、信号ＩＡに
対応して＋１、信号ＩＢに対応して−１のような３値信
号にされ、それと逆に出力信号ｂは無信号を０とする
と、信号ＩＡに対応して−１、信号ＩＢに対応して＋１
のような３値信号にされる。

【００２０】この信号ａとｂは、伝送線路を通して受信
側に伝えられので、受信信号ａ’とｂ’のように伝送線
路の伝播時間だけ遅れた信号にされる。差動増幅回路Ｓ
Ａ１は、信号ｂ’を基準にして信号ａ’のハイレベル／
ロウレベルをセンスするので送信側信号ＩＡに対応した
出力信号ＡＳを形成する。差動増幅回路ＳＡ２は、上記
とは逆に信号ａ’を基準にして信号ｂ’のハイレベル／
ロウレベルのセンスするので送信側信号ＩＢに対応した
出力信号ＡＲを形成する。

【００２１】フリップフロップＦＦは、上記信号ＡＳの
入力よりセットされて出力信号ＯＵＴをハイレベルに
し、信号ＡＲの入力によりリセットされて出力信号ＯＵ
Ｔをロウレベルにする。これにより、出力信号ＯＵＴ
は、入力信号ＩＮに対応したＮＲＺのパルス信号に復元
されたものとなる。

【００２２】図３には、上記送信側の単位回路ＵＢＤの
一実施例の回路図が示されている。この単位回路ＵＢＤ
は、それが搭載されるディジタル信号処理回路ととも
に、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１個の半導体基板上において形成され
る。

【００２３】信号変換回路ＤＩＦは、縦列形態のインバ
ータ回路Ｎ１〜Ｎ３よる遅延時間を利用して、ナンドゲ
ート回路ＮＡ１とノアゲート回路ＮＲ１により、入力信
号ＩＮの立ち上がりエッジに同期し、上記遅延時間に対
応した短いパルス幅の信号ＩＡＢと、立ち下がりエッジ
に同期し、上記遅延時間に対応した短いパルス幅の信号
ＩＢＴを形成する。

【００２４】上記信号ＩＡＢは、入力信号ＩＮの立ち上
がりエッジに同期してロウレベルになるバー信号である
ので、それをインバータ回路Ｎ４に供給して上記立ち上
がりエッジに同期してハイレベルになるトルー信号ＩＡ
Ｔが形成される。また、上記信号ＩＢＴは、入力信号Ｉ
Ｎの立ち下がりエッジに同期してハイレベルになるトル
ー信号であるので、それをインバータ回路Ｎ５に供給し
て上記立ち下がりエッジに同期してロウレベルになるバ
ー信号ＩＢＢが形成される。

【００２５】上記のような２対の相補信号ＩＡＴ，ＩＡ
Ｂ及びＩＢＴ，ＩＢＢは、駆動回路を構成する差動ＭＯ
ＳＦＥＴＱ１とＱ２及びＱ４，Ｑ５のゲートに供給され
る。これらの差動ＭＯＳＦＥＴＱ１とＱ２及びＱ４とＱ
５のソース側には、定電流源として動作するＭＯＳＦＥ
ＴＱ３及びＱ６が設けられる。特に制限されないが、出
力ハイインピーダンス状態を作り出すために、これらの
ＭＯＳＦＥＴＱ３とＱ６のゲートには、制御信号と定電
圧を兼ねた信号ＳＥＬが供給される。すなわち、信号Ｓ
ＥＬがロウレベルのときには、ＭＯＳＦＥＴＱ３とＱ６
がオフ状態になって上記相補信号ＩＡＴ，ＩＡＢ及びＩ
ＢＴ，ＩＢＢには無関係に出力ハイインピーダンス状態
する。信号ＳＥＬがハイレベルのときには、ＭＯＳＦＥ
ＴＱ３とＱ６がオン状態になて定電流を形成し、上記相
補信号ＩＡＴ，ＩＡＢ及びＩＢＴ，ＩＢＢには対応した
電流信号を出力する。

【００２６】信号合成回路は、ワイヤードオア構成によ
り実現される。すなわち、上記２組の差動ＭＯＳＦＥＴ
Ｑ１とＱ２及びＱ４とＱ５のうち、ＭＯＳＦＥＴＱ１と
Ｑ４のドレインを共通接続して端子ａに接続する。残り
のＭＯＳＦＥＴＱ２とＱ５のドレインを共通接続して端
子ｂに接続する。これにより、入力信号がハイレベル又
はロウレベルの無変化時には信号ＩＡＢとＩＢＢがハイ
レベルなり、ＭＯＳＦＥＴＱ１とＱ５がオン状態とな
り、ＭＯＳＦＥＴＱ３により形成された定電流がＭＯＳ
ＦＥＴＱ１を通して端子ａ側に、ＭＯＳＦＥＴＱ６によ
り形成された定電流がＭＯＳＦＥＴＱ５を通して端子ｂ
側に流れる。上記ＭＯＳＦＥＴＱ３とＱ６により形成さ
れる定電流をＩとすると、端子ａにはそれぞれＩの定電
流が流れるようにされる。

【００２７】入力信号ＩＮがハイレベルに立ち上がると
きには、それに同期して信号ＩＡＴがハイレベルに、Ｉ
ＡＢがロウレベルに変化するので差動ＭＯＳＦＥＴＱ１
がオフ状態に、差動ＭＯＳＦＥＴＱ２がオン状態にされ
る。これにより、ＭＯＳＦＥＴＱ３により形成された定
電流がＭＯＳＦＥＴＱ２を通して端子ｂ側に流れるので
ｂ側に流れる電流が２Ｉとなり、ａ側には電流が流れな
い。これにより、端子ａとｂの電圧レベルは、上記電流
Ｉが流れるときを０とすると、前記図２の波形図に示す
ようにｂ側が−側の電位になり、ａ側の＋側の電位に変
化する。

【００２８】入力信号ＩＮがロウレベルに立ち下がると
きには、それに同期して信号ＩＢＴがハイレベルに、Ｉ
ＢＢがロウレベルに変化するので差動ＭＯＳＦＥＴＱ５
がオフ状態に、差動ＭＯＳＦＥＴＱ４がオン状態にされ
る。これにより、ＭＯＳＦＥＴＱ６により形成された定
電流がＭＯＳＦＥＴＱ４を通して端子ａ側に流れるので
ａ側に流れる電流が２Ｉとなり、ｂ側には電流が流れな
い。これにより、端子ａとｂの電圧レベルは、上記電流
Ｉが流れるときを０とすると、前記図２の波形図に示す
ようにａ側が−側の電位になり、ｂ側の＋側の電位に変
化する。なお、インバータ回路Ｎ１〜Ｎ３による遅延時
間は、入力信号ＩＮがハイレベルに立ち上がってから再
びロウレベルに立ち下がる迄のハイレベルにされている
期間よりも短いため、入力信号ＩＮがロウレベルに立ち
下がる前に、信号ＩＡＢとＩＢＢがハイレベルに戻って
いる。また、インバータ回路Ｎ１〜Ｎ３の遅延時間は、
入力信号ＩＮがロウレベルとされる期間より短いため、
入力信号ＩＮがロウレベルからハイレベルに立ち上がる
前に上記信号ＩＡＢとＩＢＢはハイレベルに戻ってい
る。

【００２９】上記の動作は、駆動電流の観点から説明す
ると次のようになる。上記のように無信号時の電流Ｉが
流れる状態を０とすると、入力信号ＩＮの立ち上がり時
には端子ａには−Ｉが流れ、端子ｂには＋Ｉが流れ、入
力信号ＩＮの立ち下がり時には端子ａには＋Ｉが流れ、
端子ｂには−Ｉが流れるような３値の差動形態の電流出
力となるものである。また、端子ａ及び端子ｂを流れる
電流の和は常に２Ｉと一定にされる。

【００３０】図４には、上記受信側の単位回路ＵＢＲの
一実施例の回路図が示されている。この単位回路ＵＢＲ
は、それが搭載されるディジタル信号処理回路ととも
に、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１個の半導体基板上において形成され
る。ディジタル信号処理回路が送信と受信機能を持つも
のでは、上記送信側の単位回路ＵＢＤも同一チップ上に
搭載される（図８参照）。

【００３１】上記のような小振幅からなる３値の差動信
号を受けるために受信側の単位回路ＵＢＲは、高入力イ
ンピーダンスのレベルシフト回路ＬＳ１，ＬＳ２と、高
感度の差動増幅回路ＳＡ１，ＳＡ２が用いられる。レベ
ルシフト回路ＬＳ１は、上記信号ａ’，ｂ’を受けるＮ
チャンネルＭＯＳＦＥＴＱ７とＱ８と、そのソース側に
設けられる電流ミラー形態のＮチャンネルＭＯＳＦＥＴ
Ｑ９，Ｑ１０からなる負荷回路から構成される。上記レ
ベルシフト回路ＬＳ１を構成する入力ＭＯＳＦＥＴＱ
７，Ｑ８のドレインは電源電圧ＶＤＤに接続される。負
荷回路を構成する電流ミラー形態のＮチャンネルＭＯＳ
ＦＥＴＱ９，Ｑ１０のソースは、ロウパワー化等のため
にＮチャンネル型のスイッチＭＯＳＦＥＴＱ１１を介し
て回路の接地電位が与えられる。

【００３２】上記のように受信側の単位回路ＵＢＲの入
力部に設けられるレベルシフト回路ＬＳ１を高入力イン
ピーダンスにしたのは、上記伝送線路の整合を終端抵抗
のみにより構成するためである。すなわち、受信回路側
の入力インピーダンスが、一定のインピーダンスを持つ
と、伝送線路の終端整合が難しくなるからである。ま
た、上記レベルシフト回路ＬＳ１を設けた理由は、上記
のように抵抗分圧によって小振幅にされた入力信号ａ’
とｂ’の信号レベルが、電源電圧ＶＤＤ側に大幅に偏倚
してしまい、それをセンスする差動増幅回路ＳＡ１での
直接的な増幅動作ができなってしまうからである。言い
換えるならば、上記レベルシフト回路ＬＳ１は、上記電
源電圧ＶＤＤ側に偏倚した３値からなる差動形態の入力
信号ａ’とｂ’とを、次に説明する差動増幅回路ＳＡ１
の最も感度が高い領域で増幅動作を行わせるようにする
ものである。

【００３３】差動増幅回路ＳＡ１は、上記レベルシフト
回路ＬＳ１によりレベルシフトされた相補的な入力信号
ｂ１とａ１がゲートに供給された一対からなるＮチャン
ネルの差動ＭＯＳＦＥＴＱ１２，Ｑ１３と、上記増幅Ｍ
ＯＳＦＥＴＱ１２，Ｑ１３のドレインに設けられ、電流
ミラー形態のＰチャンネルＭＯＳＦＥＴＱ１５，Ｑ１６
からなるアクティブ負荷回路と、上記差動増幅ＭＯＳＦ
ＥＴＱ１２，Ｑ１３のソースに設けられるＮチャンネル
型のパワースイッチＭＯＳＦＥＴＱ１４から構成され
る。

【００３４】特に制限されないが、上記レベルシフト回
路ＬＳ１のパワースイッチＭＯＳＦＥＴＱ１１と差動増
幅回路ＳＡ１のパワースイッチＭＯＳＦＥＴＱ１４は、
スイッチ制御信号ＰＲのハイレベルにより上記受信側の
単位回路ＵＢＲが動作状態にされるときにオン状態にさ
れる。そして、単位回路ＵＢＲが非動作状態のとき等に
おいては、信号ＰＲをロウレベルにしてＭＯＳＦＥＴＱ
１１とＱ１４をオフ状態にすれば、レベルシフト回路Ｌ
Ｓ１及び差動増幅回路ＳＡ１において定常的な直流電流
が流れるのを防止することができる。

【００３５】上記差動増幅回路ＳＡ１の出力信号は、イ
ンバータ回路Ｎ６を通して出力される。信号ＰＲがロウ
レベルにされ、差動増幅回路ＳＡ１が非動作状態にされ
ることによって、インバータ回路Ｎ６の入力信号が不定
レベルにされるのを防止するため、インバータ回路Ｎ６
の入力端子と電源電圧ＶＤＤとの間には、上記信号ＰＲ
を受けるＰチャンネル型のプルアップＭＯＳＦＥＴＱ２
７が設けられる。これによって、信号ＰＲがロウレベル
のとき、ＰチャンネルＭＯＳＦＥＴＱ２７がオン状態に
なり、インバータ回路Ｎ６の入力信号を電源電圧ＶＤＤ
のようなハイレベルに固定することができる。これによ
り、インバータ回路Ｎ６の入力信号が不定レベルにされ
ることによって、インバータ回路Ｎ６に直流電流が流れ
てしまうことを防止できる。

【００３６】上記センスアンプＳＡ１と並列に接続され
るセンスアンプＳＡ２及びその前段に設けられるレベル
シフト回路ＬＳ２も、前記同様な回路により構成され
る。ただし、これらの回路ＬＳ２とＳＡ２は、前記送信
側の単位回路ＵＢＤにおける信号ＩＢに対応して、パル
ス信号ＩＮの立ち下がりエッジに同期した信号を検出す
るものであるので、センスアンプＳＡ１とは逆に入力信
号ａ’を基準電位にして入力信号ｂ’の信号のハイレベ
ル／ロウレベルの識別を行うようにされる。このように
入力の接続関係が逆になっいるだけで、レベルシフト回
路ＬＳ２及び差動増幅回路ＳＡ２は、前記説明したレベ
ルシフト回路ＬＳ１及び差動増幅副回路ＳＡ１と同様で
あるので、その説明を省略する。上記センスアンプＳＡ
２の出力信号は、インバータ回路Ｎ７とＮ９を通して出
力される。

【００３７】フリップフロップＦＦは、２入力のナンド
ゲート回路ＮＡ２及びＮＡ３からなり、その出力と一方
の入力とを互いに交差接続してラッチ形態にする。そし
て、ナンドゲート回路ＮＡ２の他方の入力に上記インバ
ータ回路Ｎ８を通したセット信号を供給し、ナンドゲー
ト回路ＮＡ３の他方の入力にインバータ回路Ｎ７とＮ９
を通したリセット信号を供給する。ナンドゲート回路Ｎ
Ａ３の出力信号は、出力インバータ回路Ｎ１０を通して
出力される。

【００３８】この実施例では、ＣＭＯＳ回路により単位
回路ＵＢＤやＵＤＲが形成されるＶＬＳＩが構成され
る。それ故、上記インバータ回路Ｎ１ないしＮ９は、Ｃ
ＭＯＳインバータ回路により構成されるものである。

【００３９】この実施例では、動作の安定化のためにレ
ベルシフト回路ＬＳ１とＬＳ２には、差動増幅回路ＳＡ
１とＳＡ２の差動入力信号がオフセットを持たせるよう
な機能が付加される。すなわち、無信号状態において差
動増幅回路ＳＡ１とＳＡ２の入力信号ｂ１，ｂ２が、入
力信号ａ１，ａ２より若干高くなるようにレベルシフト
量に偏倚を持たせている。このオフセット量としては、
入力信号ａ’，ｂ’の信号振幅の２倍以下であることを
条件にして適当に決められ、例えば入力信号ａ’，ｂ’
の信号振幅が数１００ｍＶ程度のときには、それに対応
した数１００ｍＶに設定される。

【００４０】上記のようにレベルシフト回路ＬＳ１とＬ
Ｓ２によって、差動増幅回路ＳＡ１とＳＡ２の入力にオ
フセットを持たせるものの他、差動増幅回路ＳＡ１とＳ
Ａ２の差動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴとのコンダ
クタンスを適当に設定して同様なオフセットを持たせる
ようにしてもよい。

【００４１】図５には、図４に示された単位回路ＵＢＲ
の動作の一例を説明するための波形図が示されている。
伝送線路を通して入力された信号ａ’とｂ’は、前記の
ような３値の差動形態の信号に対応した信号である。こ
の差動信号ａ’とｂ’は、レベルシフト回路ＬＳ１とＬ
Ｓ２によって無信号状態（伝送されるパルス信号の立ち
上がりエッジ又立ち下がりエッジ以外のとき）では実線
で示された信号ａ’に対するレベルシフト量より点線で
示された信号ｂ’側のレベルシフト量を相対的に小さく
して、差動増幅回路ＳＡ１とＳＡ２の入力信号ａ１，ｂ
１とａ２，ｂ２にオフセットが設定される。

【００４２】これにより、無信号状態では上記のような
オフセットを以て３値の差動形態の信号ａ１，ｂ１とａ
２，ｂ２が差動増幅回路ＳＡ１とＳＡ２に供給されてい
る。それ故、ツイストペア線の一方にしかも一定の方向
にのみノイズが乗らない限り差動増幅回路ＳＡ１又はＳ
Ａ２の出力信号が反転しないから、外来のノイズマージ
ンを大幅に増加させることができる。

【００４３】上記のようなオフセットが設定されること
を除いて、前記図２の説明と同様に真の信号が到来され
ると、差動増幅回路ＳＡ１により送信側の入力信号の立
ち上がりエッジに同期した信号の識別再生が行われ、差
動増幅回路ＳＡ２により送信側の入力信号の立ち下がり
エッジに同期した信号の識別再生が行われる。

【００４４】前記図３と図４に示された実施例回路を用
いたい場合、伝送線路上の信号ａ’，ｂ’の信号振幅は
３００〜５００ｍＶ程度の低振幅にされる。受信回路
は、差動の高感度な線形増幅動作を行うので、このよう
な低振幅の信号を受信しても、もとの信号に復元再生す
ることが可能である。伝送信号が低振幅にできれば、線
路の特性インピーダンスが５０Ωとすると、５Ｖのよう
なフル振幅では１００ｍＡもの電流を流す必要がある
が、この実施例のように大きくてもせいぜい５００ｍＶ
の伝送振幅にできれば、１０ｍＡの電流で済む。したが
って、低振幅伝送は、信号伝送回路の低消費電力化に効
果が大きい。

【００４５】すなわち、伝送線路に高周波数の信号を伝
送させるとき、伝送線路の特性インピーダンスに整合さ
れた終端抵抗を設けることは必要不可欠である。しか
し、上記のようなツイストペア線ではその特性インピー
ダンスが比較的小さく、それに伴い終端抵抗の抵抗値も
小さくなる。それ故、単に伝送線路に終端抵抗を設けた
だけでは、上記のように終端抵抗の抵抗値を１００Ωに
し、５Ｖの信号振幅を伝達させようとすると、そこには
５０ｍＡもの大きな駆動電流を流すことが必要になる。

【００４６】従来のようにバイポーラＩＣを用いた場合
には、上記のような駆動電流を流すことはさほど問題に
ならないが、ＣＭＯＳ回路では、このような大きな電流
を流すことが殆ど不可能に近い。これに対して、この実
施例は、上記のように信号送信側の出力部に直列抵抗を
挿入し、伝達する信号振幅を減衰させるものであるた
め、例えば９００Ωの抵抗を挿入すると、伝送線路に流
れる電流を５ｍＡのように小さくできるものとなる。こ
れにより、１つの半導体集積回路装置に多数の出力回路
を形成することができる。すなわち、この実施例の信号
伝送方式及び回路では、前記のような高速伝送の他に回
路の低消費電力を図ることができるものとなる。

【００４７】本願発明のように伝送すべきパルス信号の
立ち上がりエッジと立ち下がりエッジに同期した３値の
差動信号を用いて伝送するものであるので、信号パター
ンに直流変動分を含まず、受信回路での識別が直流シフ
トなく安定に行えるので１０ｍ以上の長距離伝送が可能
になる。

【００４８】本願発明では、伝送線路に終端抵抗を設け
て、その特性インピーダンスと整合させた状態で信号の
伝達を行うため、伝送線路でのインピーダンス不整合に
よる反射等のノイズが発生することはない。そして、ツ
イストペア線を用いて相補信号を伝達する方式を採るた
め、伝送線路にのるカップリングノイズはコモンモード
になり、信号受信側の差動増幅回路の増幅動作によりコ
モンモードのノイズを相殺させることができる。これに
より、上記のような簡単な構成で、交流成分のみによる
小振幅の信号を高速に確実に伝送させることができるも
のとなる。

【００４９】本願では、信号送信側の単位回路ＵＢＤを
含むディジタル回路は、半導体集積回路装置により構成
される。この半導体集積回路装置は、プリント基板等か
らなる電子回路パッケージに実装される。この電子回路
パッケージには、上記直列抵抗Ｒ１〜Ｒ３も実装され
る。すなわち、直列抵抗Ｒ１〜Ｒ３は、半導体集積回路
装置の外部部品として構成される。

【００５０】信号受信側の単位回路ＵＢＲに設けられる
終端抵抗Ｒ４〜Ｒ６は、伝送線路の特性インピーダンス
に整合されるようその抵抗値の許容範囲が小さい。半導
体集積回路装置の内部に形成される抵抗値は、製造プロ
セスによる抵抗値のバラツキが大きく、上記インピーダ
ンス整合に用いるには不向きである。そのため、信号受
信側に設けられる終端抵抗Ｒ４〜Ｒ６は、単位回路ＵＢ
Ｒが形成される半導体集積回路装置の外部部品として前
記同様な電子回路パッケージに実装される。伝送される
信号振幅は、上記のように直列抵抗と終端抵抗との抵抗
比により決定されるから、信号送信側に設けられる直列
抵抗Ｒ１〜Ｒ３を半導体集積回路装置に内蔵させると、
伝送される信号振幅がそのプロセスバラツキの影響を受
けて大幅に変動してしまうという不都合が生じる。この
ような理由から、前記のように直列抵抗Ｒ１〜Ｒ３を電
子回路パッケージを構成する実装基板上に設けるもので
ある。したがって、半導体集積回路装置に形成される抵
抗素子の抵抗値がトリミング技術等により高精度に形成
できるなら、これらの抵抗素子も半導体集積回路装置に
内蔵するものであってもよいことはいうまでもない。

【００５１】図６には、送信側の単位回路ＵＢＤの他の
一実施例の回路図が示されている。この実施例は、図３
の実施例に対して駆動回路ＤＲＶと合成回路ＣＯＭが異
なるようにされる。

【００５２】ＭＯＳＦＥＴＱ２９〜Ｑ３２は、スイッチ
機能を持つ定電流源として動作させられる。すなわち、
ＭＯＳＦＥＴＱ２９のゲートには、入力信号ＩＮの立ち
上がりエッジに同期して発生されるバー信号ＩＡＢが供
給され、ＭＯＳＦＥＴＱ３１のゲートには、入力信号Ｉ
Ｎの立ち上がりエッジに同期して発生されるトルー信号
ＩＡＴが供給される。また、ＭＯＳＦＥＴＱ３０のゲー
トには、入力信号ＩＮの立ち下がりエッジに同期して発
生されるトルー信号ＩＢＴが供給され、ＭＯＳＦＥＴＱ
３２のゲートには、入力信号ＩＮの立ち下がりエッジに
同期して発生されるバー信号ＩＢＢが供給される。

【００５３】ＭＯＳＦＥＴＱ２９とＱ３０により形成さ
れる駆動電流は、抵抗Ｒ７とＲ８を介して合成されて信
号ａを形成する。ＭＯＳＦＥＴＱ３１とＱ３２により形
成される駆動電流は、抵抗Ｒ９とＲ１１を介して合成さ
れて信号ｂを形成する。伝送路に対して並列に設けられ
る抵抗Ｒ１１は、前記抵抗Ｒ３と同様にインピーダンス
マッチング抵抗である。

【００５４】この実施例回路の動作は、上記ＭＯＳＦＥ
ＴＱ２９〜Ｑ３２がオン状態の時に流れる電流をＩとす
ると、次のようにして３値電流が形成される。無信号時
にはバー信号ＩＡＢとＩＢＢがハイレベルであるので、
ＭＯＳＦＥＴＱ２９とＱ３２がオン状態になって、それ
ぞれ電流Ｉを送信側の出力端ａとｂに流す。

【００５５】入力信号ＩＮがロウレベルからハイレベル
への立ち上がりエッジに同期して、バー信号ＩＡＢがロ
ウレベルにトルー信号ＩＡＴがハイレベルにされる。こ
のときには、ＭＯＳＦＥＴＱ３０がオフ状態になり、Ｍ
ＯＳＦＥＴＱ３１がオン状態にされる。これにより、送
信側の出力端ａには電流が流れなくなり、出力端ｂ側に
電流２Ｉが流れる。

【００５６】入力信号がハイレベルとなる定常状態で
は、再びバー信号ＩＡＢとＩＢＢがハイレベルになり、
上記同様に電流Ｉが両端ａとｂに流れるようにされる。
この状態から、入力信号ＩＮがロウレベルに立ち下がる
とそのエッジに同期して、バー信号ＩＢＢがロウレベル
にトルー信号ＩＢＴがハイレベルにされる。このときに
は、ＭＯＳＦＥＴＱ３２がオフ状態になり、ＭＯＳＦＥ
ＴＱ３０がオン状態にされる。これにより、送信側の出
力端ｂには電流が流れなくなり、出力端ａ側に電流２Ｉ
が流れる。

【００５７】上記の動作は、前記図３の回路と同様に電
流Ｉが流れる状態を０とすると、入力信号ＩＮの立ち上
がり時には端子ａには−Ｉが流れ、端子ｂには＋Ｉが流
れ、入力信号ＩＮの立ち下がり時には端子ａには＋Ｉが
流れ、端子ｂには−Ｉが流れるような３値の差動形態の
電流出力となるものである。

【００５８】図７には、受信側の単位回路ＵＢＲの他の
一実施例の回路図が示されている。この実施例は、図４
の実施例に対してレベルシフト回路ＬＳ１とＬＳ２が異
なるようにされる。

【００５９】この実施例のレベルシフト回路ＬＳ１とＬ
Ｓ２は、入力信号をレベルシフトするとともに、ある程
度の増幅も行うようにされる。これにより、後段の差動
増幅回路ＳＡ１，ＳＡ２の感度を実質的に高くすること
ができる。

【００６０】本実施例のレベルシフト回路は、ＬＳ１を
例にして説明すると、次の通りである。Ｐチャンネル型
ＭＯＳＦＥＴＱ３３とＱ３４のゲートを定常的に接地電
位を与えて抵抗素子として動作させる。入力信号ａ’と
ｂ’は、Ｎチャンネル型ＭＯＳＦＥＴＱ３６とＱ３５の
ゲートに供給される。これらのＭＯＳＦＥＴＱ３５，Ｑ
３６のソースと回路の接地電位との間に設けられたＭＯ
ＳＦＥＴＱ３７は、定電流を形成するためのものであ
る。この回路は、電流切り換え型の差動増幅回路であ
り、Ｐチャンネル型ＭＯＳＦＥＴＱ３３とＱ３４が負荷
として作用している。これらＭＯＳＦＥＴＱ３３，Ｑ３
４のコンダクタンスを、通常の差動増幅回路に比べて十
分大きく設定される。この差動増幅回路は、本質的に直
流増幅回路であり、その直流増幅作用を利用してレベル
シフトを行わせるようにするものである。すなわち、電
源電圧ＶＤＤ側に偏倚された入力信号ａ’とｂ’を増幅
動作を伴って回路の接地電位側にレベル偏倚させるもの
である。このことは、他のレベルシフト回路ＬＳ２にお
いても全く同様である。

【００６１】以上説明したような各実施例における単位
回路ＵＢＤやＵＢＲは、上記のように回路構成が簡単で
しかも低消費電力であり、ゲートアレイやスタンダード
セル等を用いた、いわゆるＡＳＩＣ（Application Spec
ific Integrated Circuit)に用いられるような入出力イ
ンターフィイス回路が利用できる。それ故、上記信号送
信回路や信号受信回路を搭載した半導体集積回路装置の
設計，製造が容易になるものである。

【００６２】図９には、この発明に係る信号伝送方法が
用いられるディジタル信号処理装置の他の一実施例のブ
ロック図が示されている。同図には、双方向の信号伝送
経路のうちの一方の信号伝送線路に着目したブロック図
が例示的に示されている。この実施例のディジタル信号
処理装置は、前記実施例のように信号伝達を行うべき機
能ブロックが一対一に対応されているのではなく、複数
の機能ブロック間で相互に選択的に信号の伝達が行われ
る。すわなち、伝送線路としてはバス構成を採る。バス
線路はプロセッサユニットＰＵ０，ＰＵ１の信号送信回
路ＵＢＤにより時間的に択一的に出力される信号を、メ
モリユニットＭＵ０ないしＭＵｎの信号受信回路ＵＢＲ
に供給する。複数からなるメモリユニットＭＵ０ないし
ＭＵｎは、特に制限されないが、１つのみが選択されて
上記バス線路を通して伝送された信号の受信を行う。

【００６３】この実施例のディジタル処理装置は、ボー
ド構成のマイクロコンピュータのようにバス構成により
プロセッサとメモリとの間で信号の授受が行われる。す
なわち、機能ブロックとしてのプロセッサユニットＰＵ
０，ＰＵ１やメモリユニットＭＵ０ないしＭＵｎは、マ
イクロプロセッサやメモリを構成する半導体集積回路装
置と、それを実装する実装基板等からなる電子回路パッ
ケージから構成され、伝送線路としてのバス線路は、そ
の信号数に応じたツイストペア線等から構成される。

【００６４】上記のようにバス方式を採る場合、共通の
伝送線路を時分割的に使用して信号の伝送を行う。その
ため、信号送信回路の単位回路ＵＢＤがトライステート
出力機能を持つようにされる。図３の実施例では、信号
ＳＥＬによってＭＯＳＦＥＴＱ３とＱ６をオフ状態にす
ればよい。図６の実施例では、上記信号ＳＥＬを追加し
てＭＯＳＦＥＴＱ２９〜Ｑ３２が全てオフ状態になるよ
うにすればよい。

【００６５】上記のようなバス構成を採るために一対の
伝送線路には、その中間点で適宜に送信側であるプロセ
ッサユニットＰＵ０，ＰＵ１に対応した単位回路ＵＢＤ
及びメモリユニットＭＵ０ないしＭＵｎに対応した単位
回路ＵＢＲが接続される。このように伝送線路にはハー
ドウェア的に、特定の送信端と受信端が存在しないか
ら、伝送線路の両端にそれぞれ終端抵抗Ｒ１２〜Ｒ１４
及びＲ１５〜Ｒ１７が設けられる。これらの終端抵抗Ｒ
１２〜Ｒ１７は、ハードウェア的に信号伝送線路の両端
部に位置して設けられる機能ブロックを構成するユニッ
トの実装基板に設けられる。

【００６６】メモリユニットＭＵ０が選ばれて、上記プ
ロセッサユニットＰＵ０からの信号を受信するとき、そ
の単位回路ＵＢＲが前記のような制御信号ＰＲによって
動作状態にされる。これにより、前記同様な信号の伝送
が行われる。このとき、伝送線路の両端には、特性イン
ピーダンスに整合された終端抵抗が設けられるものであ
るため、上記プロセッサユニットＰＵ０とメモリユニッ
トＭＵ０との間で信号伝送を行うとき、メモリユニット
ＭＵｎ等が接続れた伝送線路端からの反射が生じない。
なお、このように終端抵抗を伝送線路の両端に配置した
場合、信号送信回路の駆動能力が２倍必要になる。この
ため、上記送信回路ＵＢＤは、同じ信号レベルにするな
ら一対一に対応した信号伝達の場合に比べて駆動能力を
大きく設定する必要がある。上記のバス構成のときに信
号受信側は、１つのメモリユニットのみが選択されて信
号の受信を行うものの他、複数のメモリユニットが同時
に同じ信号を受信するものであってもよい。

【００６７】図１０には、この発明に係る信号伝送回路
を内蔵した半導体集積回路装置の一実施例のブロック図
が示されている。同図は、半導体集積回路装置の幾何学
的な構成も合わせて描かれている。

【００６８】従来のようにＴＴＬレベルやＥＣＬレベル
の信号を転送すものでは、長距離伝送を行う場合には、
伝送される信号の速度を落とすことが必要になる。この
ような信号伝達速度の低下を補うために、転送されるデ
ータとしてＮビットからなるデータをパラレルに転送し
て、等価的にＮ倍の転送速度を持つようにする。しかし
ながら、それに応じて半導体集積回路装置の端子数が増
加するものになってしまう。半導体集積回路装置は、高
集積化かつ多機能化に伴い端子数が増加する傾向にあ
る。したがって、端子数の増加はパッケージの大型化す
るなどの製造、及び実装上不利なものになってしまう。

【００６９】この発明に係る信号伝送回路は、前記のよ
うに長距離伝送を高速に行うことができる特徴を持って
いる。そこで、図１０の実施例では、データ処理を行う
プロセッサユニットＰＵとメモリユニットＭＵを備えた
ディジタル回路において、信号出力側にはパラレル／シ
リアル変換回路Ｐ／Ｓを設けて、そのプロセッサユニッ
トＰＵが扱う複数ビットからなる単位のデータを、シリ
アルデータに変換して出力させる。特に制限されない
が、上記シリアルデータは、前記のようなＮＲＺ信号に
された後に送信回路ＢＤに送られて、前記のような高速
伝送を行う。本願の信号伝送方法は、前記のように３値
の差動信号を用いるので２端子を用いて信号の送信が行
われる。

【００７０】同様に、図示しない他の装置からシリアル
転送された受信信号は、受信回路ＢＲに取り込まれて、
前記ＮＲＺ信号が復元再生される。この信号は、シリア
ル／パラレル変換回路Ｓ／Ｐによりプロセッサユニット
ＰＵが扱う単位のデータに変換されてプロセッサユニッ
トＰＵに取り込まれ、必要に応じてメモリユニットＭＵ
に記憶される。なお、チップの周辺には入出力回路が配
置される。この入出力回路は、前記のようなシリアルイ
ンターフェイスの他、各種の制御信号や他の入出力デー
タの授受に用いられる。

【００７１】この構成では、例えば、８ビットの単位の
データを入出力する場合、そのままパラレルに転送し、
受信するものでは１６本もの端子が必要になる。これに
対して、本願の信号伝送回路を利用すれば、たったの４
本に減らすことができる。これより、パッケージの小型
化や、余った端子を用いて機能を追加することができ
る。

【００７２】本願に係る信号伝送方法と信号伝送回路
は、特に制限されないが、ＩＳＤＮ（Integrated Servi
ces Digital Network System) 用のＡＴＭ交換機に有益
なものとなる。すなわち、ＩＳＤＮでは、電話とファク
シミリ・パーソナルコンピュータのデータ、さらにはテ
レビ電話・テレビ会議等の画像情報を１つのディジタル
・ネットワークに統合して一元的にサービスを提供する
ものである。このようなディジタル・ネットワークを構
築するために、ＡＴＭ交換機の研究開発が進められいて
る。すなわち、広帯域ＩＳＤＮと狭帯域ＩＳＤＮを統合
する交換方式としてのＡＴＭは、上記のようないろいろ
速度のメディアを柔軟に扱えるよう開発されたものであ
る。

【００７３】ＡＴＭは、短い固定長のパケット（セル）
の単位時間当たりの送信数を変えることにより、いろい
ろな伝送速度を実現できる。従来からのＳＴＭは周期的
に割り当てられる時間帯（タイムスロット）に送信すべ
き情報を入れることにより多重化する。これは制御が簡
単であるが、タイムスロットの最小単位が６４Ｋビット
／秒であり、その整数倍しか信号伝送速度が設定できな
いため、柔軟性に欠ける。また、実質的な情報の有無に
かかわらず、通信チャンネルの設定中一定帯域を占有し
てしまうため使用効率も悪い。

【００７４】タイムスロットを決めずにチャンネルのデ
ータ量に応じて伝送線路を占有する方式としてＸ．２５
パケットがある。しかし、Ｘ．２５パケットは可変長の
パケットをソフトウェアで処理するのが基本であり、フ
ロー制御等の処理も複雑で高速化には限界がある。ＡＴ
Ｍは、上記のようなＳＴＭとＸ．２５パケットの長所を
合成した理想に近い方式であり、ユーザーからみるとメ
ディアごとに違う従来のようなインターフェイスを１つ
のＡＴＭインターフェイスにまとめることができる。

【００７５】上記ＡＴＭは、電子回路パッケージ化され
た機能ブロックが相互に接続されて複雑なシステムが構
成される。電子回路パッケージに実装される半導体集積
回路装置では、半導体技術の進展に伴い高速化が進めら
れているが、上記電子回路パッケージ間の比較的長くさ
れる信号伝達が大きなネックとなっている。前記実施例
により説明した信号伝送方法及び信号伝送回路は、簡単
な構成で高速化が可能であるため、上記複雑なシステム
構成からなるＡＴＭ交換機に適したものであるというこ
とができる。

【００７６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 送信側では伝送すべきパルス信号の立ち上がり
エッジと立ち下がりエッジにそれぞれ同期した短いパル
ス幅のパルスを発生させ、このパルスに基づいて３値か
らなる差動形態の出力信号を形成して直列抵抗を介して
一対の伝送線路を通して送出させ、受信側では受信端に
伝送線路の特性インピーダンスに対応した終端抵抗を設
けるとともに、上記一対の伝送線路のうちの他方の伝送
線路を通した信号を基準にして一方の伝送線路を通した
信号を検出し、上記一方の伝送線路を通した信号を基準
にして他方の伝送線路を通した信号を検出してもとのパ
ルス信号を復元再生することにより、伝送すべきパルス
信号の立ち上がり時と立ち下がり時にのみ送信側の直列
抵抗と受信側の終端抵抗により分圧された相補的な小振
幅で、しかも直流分を含まないので長距離信号伝送路で
も線間容量のチャージやディスチャージの現象や直流シ
フトが無いので長距離での高速伝送が可能になるという
効果が得られる。

【００７７】（２） 伝送すべきパルス信号の立ち上が
りエッジと立ち下がりエッジに同期した信号を形成し、
電流信号の組み合わて２倍の電流、１倍の電流、無電流
からなる３値の電流信号を一対の伝送線路に対して差動
形態に出力させることにより、ノイズが伝送線路に対し
てコモンモードでのるから受信側の差動増幅回路により
相殺させることができるという効果が得られる。

【００７８】（３） （１）により、信号送信側では伝
送すべき信号を受けて差動的な３値信号形成する出力回
路とその出力端子にそれぞれ直列に抵抗手段で構成で
き、信号受信回路側では伝送線路の終端には特性インピ
ーダンスに整合させられた終端抵抗と、高入力インピー
ダンスの差動増幅回路という簡単な構成により長距離高
速信号伝送回路が実現できるという効果が得られる。

【００７９】（４） 信号振幅が小さくされることに応
じて駆動電流も小さくすることができる。これにより、
ＣＭＯＳ回路のような高集積化が可能な回路を用いつ
つ、消費電力を小さくすることができるという効果が得
られる。

【００８０】（５） 信号送信側及び受信側の単位回路
は、上記のように回路構成が簡単でしかも低消費電力で
あるため、ゲートアレイやスタンダードセル等を用い
た、いわゆるＡＳＩＣに用いられるような入出力インタ
ーフィイス回路を利用できるから、上記信号送信回路や
信号受信回路を搭載した半導体集積回路装置の設計，製
造が容易に行えるという効果が得られる。

【００８１】（６） 上記（１）より半導体集積回路装
置の内部で形成された複数ビットからなるデータをシリ
アルデータに変換して高速伝送させることにより、端子
数を大幅に低減できるという効果が得られる。

【００８２】以上本発明者によりなされた発明を実施例
に基づき具体的に説明したが、本願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。半導体集積
回路装置に構成される信号送信回路に設けらる出力回路
やその内部回路及び信号受信回路における入力回路は、
ＣＭＯＳ回路、ＮチャンネルＭＯＳＦＥＴ又はＰチャン
ネルＭＯＳＦＥＴからなるものの他、ＭＯＳＦＥＴとバ
イポーラ型トランジスタを組み合わせたもの、あるいは
バイポーラ型トランジスタのみにより構成するもの等種
々の実施形態を採ることができる。

【００８３】上記信号受信回路の入力回路は、ＭＯＳＦ
ＥＴを用いるもの他、ジャンクションＦＥＴ等のように
高入力インピーダンスを用いるものであればよい。そし
て、レベルシフト回路の具体的構成は、ダイオードやダ
イオード形態のＭＯＳＦＥＴを用いる等種々の実施形態
を採ることができるものである。

【００８４】伝送線路に同軸ケーブルを用いるものであ
ってもよい。この構成では、それぞれの同軸ケーブルに
終端抵抗を設けるとともに信号送信端でレベル低減させ
る直列抵抗を挿入すればよい。このような同軸ケーブル
を用いた場合には、その信号伝送特性に応じてより広帯
域の信号伝送が可能になる。このように一対の同軸ケー
ブルを用いて３値からなる小振幅相補信号を供給するた
め、受信側では特定のリファレンス電圧を必要としない
で差動回路のような簡単な回路で正確に信号の受信を行
うことができるものとなる。

【００８５】この発明は、前記ＩＳＤＮ用のＡＴＭ交換
機の他、信号の授受が行われる複数の実装基板としての
電子回路パッケージからなるディジタル信号処理装置に
広く利用することができる。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、送信側では伝送すべきパル
ス信号の立ち上がりエッジと立ち下がりエッジにそれぞ
れ同期した短いパルス幅のパルスを発生させ、このパル
スに基づいて３値からなる差動形態の出力信号を形成し
て直列抵抗を介して一対の伝送線路を通して送出させ、
受信側では受信端に伝送線路の特性インピーダンスに対
応した終端抵抗を設けるとともに、上記一対の伝送線路
のちの他方の伝送線路を通した信号を基準にして一方の
伝送線路を通した信号を検出し、上記一方の伝送線路を
通した信号を基準にして他方の伝送線路を通した信号を
検出してもとのパルス信号を復元再生することにより、
伝送すべきパルス信号の立ち上がり時と立ち下がり時に
のみ送信側の直列抵抗と受信側の終端抵抗により分圧さ
れた相補的な小振幅で、しかも直流分を含まない信号の
伝達を行えるので長距離信号伝送路でも線間容量のチャ
ージやディスチャージの現象や直流シフトが無いので長
距離での高速伝送が可能になる。

【図面の簡単な説明】

【図１】図８のディジタル信号処理装置における一対か
らなる信号送信回路と信号受信回路の単位回路の一実施
例を示すブロック図である。

【図２】図１の実施例回路の動作を説明するめたの波形
図である。

【図３】送信側の単位回路ＵＢＤの一実施例を示す回路
図である。

【図４】受信側の単位回路ＵＢＲの一実施例を示す回路
図である。

【図５】図４に示された単位回路ＵＢＲの動作の一例を
説明するための波形図である。

【図６】送信側の単位回路ＵＢＤの他の一実施例を示す
回路図である。

【図７】受信側の単位回路ＵＢＲの他の一実施例を示す
回路図である。

【図８】この発明に係る信号伝送方法が用いられるディ
ジタル信号処理装置の一実施例を示す基本的ブロック図
である。

【図９】この発明に係る信号伝送方法が用いられるディ
ジタル信号処理装置の他の一実施例を示すブロック図で
ある。

【図１０】この発明に係る信号伝送回路を内蔵した半導
体集積回路装置の一実施例を示すブロック図である。

【符号の説明】

ＦＢ１，ＦＢ２…機能ブロック、ＢＤ…信号送信回路
（ドライバ）、ＢＲ…信号受信回路（レシーバ）、ＵＢ
Ｄ…送信側の単位回路、ＵＢＲ…受信側の単位回路、Ｄ
ＩＦ…信号変換回路、ＤＲＶ１，ＤＲＶ２…駆動回路、
ＣＯＭ…合成回路、ＳＡ１，ＳＡ２…差動増幅回路、Ｌ
Ｓ１，ＬＳ２…レベルシフト回路、ＦＦ…フリップフロ
ップ、Ｎ１〜Ｎ１０…インバータ回路、ＮＡ１〜ＮＡ３
…ナンドゲート回路、ＮＲ１…ノアゲート回路、ＰＵ，
ＰＵ０，ＰＵ１…プロセッサユニット、ＭＵ，ＭＵ０〜
ＭＵｎ…メモリユニット。Ｐ／Ｓ…パラレル／シリアル
変換回路、Ｓ／Ｐ…シリアル／パラレル変換回路。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 送信側では伝送すべきパルス信号の立ち
   上がりエッジと立ち下がりエッジにそれぞれ同期した短
   いパルス幅のパルスを発生させ、このパルスに基づいて
   ３値からなる差動形態の出力信号を形成して直列抵抗を
   介して一対の伝送線路を通して伝送し、受信側では受信
   端に伝送線路の特性インピーダンスに対応した終端抵抗
   を設けるとともに、上記一対の伝送線路のちの他方の伝
   送線路を通した信号を基準にして一方の伝送線路を通し
   た信号を検出し、同様に上記一方の伝送線路を通した信
   号を基準にして他方の伝送線路を通した信号を検出し、
   これらの検出信号に基づいてもとのパルス信号を復元再
   生することを特徴とする信号伝送方法。
2. 【請求項２】 上記伝送すべきパルス信号は、２値のシ
   リアルデータのうちの１又は０に対応してその都度レベ
   ルが変化させられる信号であることを特徴とする請求項
   １の信号伝送方法。
3. 【請求項３】 伝送すべきパルス信号の立ち上がりエッ
   ジに同期した短いパルス幅のパルスを発生させる第１の
   信号発生回路と、伝送すべきパルス信号の立ち下がりエ
   ッジに同期した短いパルス幅のパルスを発生させる第２
   の信号発生回路と、上記第１と第２の信号発生回路の出
   力信号を受けて出力信号を形成する駆動回路と、上記駆
   動回路の出力信号を用いて３値の差動形態の信号にする
   合成回路と、合成回路により形成された３値の差動形態
   の出力信号を一対の伝送線路に伝える直列抵抗からなる
   送信回路と、伝送線路の特性インピーダンスに対応した
   終端抵抗と、上記一対の伝送線路のうちの他方の伝送線
   路を通した信号を基準にして一方の伝送線路を通した信
   号を検出する第１の信号検出回路と、上記一方の伝送線
   路を通した信号を基準にして他方の伝送線路を通した信
   号を検出する第２の信号検出回路と、この第１及び第２
   の検出信号に基づいてもとのパルス信号を復元再生する
   パルス再生回路からなる受信回路とを備えてなることを
   特徴とする信号伝送回路。
4. 【請求項４】 上記第１及び第２の信号発生回路は、入
   力信号とその遅延信号を形成する遅延回路と、上記入力
   信号と遅延信号を受けて遅延時間に対応したパルス幅の
   出力信号を形成する論理ゲート回路からなるものである
   ことを特徴とする請求項１の信号伝送回路。
5. 【請求項５】 上記駆動回路は、第１と第２の信号発生
   回路により形成されパルス信号とその反転信号を受けて
   電流信号を出力するＭＯＳＦＥＴからなり、信号合成回
   路は電流信号の組み合わせにおいて２倍の電流、１倍の
   電流、無電流からなる３値の電流信号を一対の伝送線路
   に対して差動形態に出力させるものであることを特徴と
   する請求項３又は請求項４の信号伝送回路。
6. 【請求項６】 上記伝送すべきパルス信号は、２値のシ
   リアルデータのうちの１又は０に対応してレベルが変化
   させられる信号であることを特徴とする請求項３、請求
   項４又は請求項５の信号伝送回路。
7. 【請求項７】 上記第１と第２の信号検出回路は、差動
   増幅回路であり、それ自体又はその前段に設けられたレ
   ベルシフト回路により入力にオフセットが設けられるも
   のであることを特徴とする請求項３、請求項４、請求項
   ５又は請求項６の信号伝送回路。
8. 【請求項８】 上記レベルシフト回路は、ＭＯＳＦＥＴ
   のコンダクタンス比により、差動増幅回路の最も感度が
   高い領域に入力信号をレベルシフトして伝える機能を持
   つものであることを特徴とする請求項７の信号伝送回
   路。
9. 【請求項９】 上記送信回路と信号受信回路は、複数ビ
   ットからなるパラレルデータをＮＲＺ形式のシリアルデ
   ータに変換して送信回路に伝える第１のデータ変換回路
   と、受信回路を通して取り込まれたシリアルデータをパ
   ラレルデータに変換する第２のデータ変換回路とを入出
   力インターフェイスとするディジタル回路とともに１つ
   の半導体集積回路装置に構成されることを特徴とする請
   求項３、請求項４、請求項５、請求項６、請求項７又は
   請求項８の信号伝送回路。
10. 【請求項１０】 上記ディジタル回路は、データ処理機
    能とメモリ機能を持つものであることを特徴とする請求
    項９の信号伝送回路。