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DE19800647C1 - SOI-Hochspannungsschalter - Google Patents

SOI-Hochspannungsschalter

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DE19800647C1
DE19800647C1 DE19800647A DE19800647A DE19800647C1 DE 19800647 C1 DE19800647 C1 DE 19800647C1 DE 19800647 A DE19800647 A DE 19800647A DE 19800647 A DE19800647 A DE 19800647A DE 19800647 C1 DE19800647 C1 DE 19800647C1
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drain
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Jenoe Dr Ing Tihanyi
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Infineon Technologies AG
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Siemens AG
Siemens Corp
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Description

Die vorliegende Erfindung betrifft einen SOI-Hochspannungs­ schalter mit einer FET-Struktur, bei der zwischen einer Gate­ elektrode und einer Drainelektrode im Drainbereich eine Driftzone des einen Leitfähigkeitstyps vorgesehen ist.
SOI-Strukturen sind für die Realisierung von mit Hochspannung betriebenen integrierten Schaltungen (HV-IC) an sich beson­ ders geeignet. Solche HV-IC's können nämlich unter Umständen Vollbrücken mit Treiberfunktionen auf einem Chip realisieren. Voraussetzung ist aber, daß hierfür benötigte laterale SOI- Strukturen relativ hochohmige Driftzonen in ihrem Drainbe­ reich haben.
Dieses Problem ist an sich schon seit längerem auch bei ver­ tikalen Strukturen bekannt: um beispielsweise beim Abschalten von GTO-Thyristoren eine Abnahme des abschaltbaren Stromes mit steigender Spannung zu verhindern, werden zusätzlich zu Feldringen in das Gebiet von Raumladungszonen bei einem Sub­ strat des einen Leitfähigkeitstyps frei floatende Gebiete des anderen Leitfähigkeitstyps eingefügt, wobei die Dotierung dieser frei floatenden Gebiete so vorgenommen wird, daß eine Umdotierung des Substrates auf jeden Fall gewährleistet ist (vgl. EP 0 344 514 B1). Außerdem ist es bekannt, bei einem SOI-Dünnfilmtransistor eine Driftzone mit einem linearen Do­ tierungsprofil zu versehen, um so die Spannungsfestigkeit zu verbessern (vgl. EP 0 497 427 B1).
Die erstgenannte Maßnahme, also das Einbringen eines frei floatenden Gebietes berücksichtigt nicht die speziellen Be­ dürfnisse von lateralen Anordnungen und geht auch nicht auf die Gestaltung des Randes der FET-Struktur ein. Die zweite Maßnahme, also das Vorsehen eines linearen Dotierungsprofiles im Bereich der Driftzone, ist relativ aufwendig und erfordert eine Anpassung an die Ausdehnung der Driftzone.
Ausgehend von einem solchen Stand der Technik ist es Aufgabe der vorliegenden Erfindung, einen SOI-Hochspannungsschalter zu schaffen, der für praktisch beliebige laterale Erstreckun­ gen einfach herstellbar ist und eine hohe Spannungsfestigkeit aufweist.
Diese Aufgabe wird bei einem SOI-Hochspannungsschalter der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in die Driftzone säulenartige Gräben eingelassen sind, die mit Halbleitermaterial des anderen Leitfähigkeitstyps gefüllt sind.
Diese Gräben, die in bevorzugter Weise mit polykristallinem Silizium gefüllt sind, das mit Dotierstoff des anderen Leit­ fähigkeitstyps dotiert ist, sind beispielsweise gitterartig in Reihen angeordnet, wobei der Abstand der in Richtung senk­ recht zu der Verbindungsrichtung zwischen Drain und Source verlaufenden Reihen bei einer n-Dotierung der Driftzone von etwa 2 × 1015 cm-3 ca. 3 bis 30 µm und vorzugsweise 6 bis 10 µm beträgt, während der Abstand der Gräben in einer Reihe voneinander ungefähr 2 bis 5 µm betragen kann, wenn die Grä­ ben, die einen kreisrunden oder rechteckförmigen Querschnitt haben können, im Querschnitt Abmessungen von etwa 0,1 bis 3 µm und insbesondere 1 bis 2 µm haben.
Zur weiteren Erhöhung der Spannungsfestigkeit können im Rand­ bereich auf der Oberfläche noch Feldplatten angebracht wer­ den, die mit Gate oder Source des SOI-Hochspannungsschalters zu verbinden sind.
Die einzelnen Gräben werden auf einmal in die Driftzone, bei­ spielsweise durch Ätzen, eingebracht und anschließend mit p- dotiertem polykristallinem Silizium gefüllt, wenn die Drift­ zone n-dotiert ist. Der Dotierstoff dringt bei einer Wärmebe­ handlung aus dem polykristallinem Silizium aus, so daß eine Anzahl von "Stöpsel"- oder "Knödel"-artigen Quellen von p- Dotierstoff, beispielsweise Bor, in der n-leitenden Driftzone vorhanden ist. Damit ist es möglich, die Driftzone höher zu dotieren, ohne die Gefahr einer Verminderung der Spannungsfe­ stigkeit hervorzurufen.
Die Gräben sind speziell so angeordnet, daß die zwischen ih­ nen liegenden Bereiche der Driftzone, sogenannte Zwischenzo­ nen, bei angelegter positiver Drainspannung an die n+-leiten­ de Drainzone bzw. die n-leitende Driftzone, zuvor von La­ dungsträgern ausgeräumt werden, bevor ein Durchbruch zwischen dem p-leitenden Graben und dem n-leitenden Umfeld der Drift­ zone eintreten kann.
Das erfindungsgemäße Prinzip, also das Einbringen von einzel­ nen, gitterartig angeordneten Gräben, die mit Halbleitermate­ rial des anderen Leitfähigkeitstyps gefüllt sind, in eine Driftzone des einen Leitfähigkeitstyps, kann in vorteilhafter Weise nicht nur bei SOI-FETs, sondern auch beispielsweise bei SOI-IGBTs (Bipolartransistor mit isoliertem Gate) angewandt werden, wenn auch bei höheren Spannungen eine große Strom­ tragfähigkeit angestrebt wird.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch einen SOI-Hochspannungs­ schalter mit FET-Struktur als einem ersten Ausführungsbeispiel der Erfindung,
Fig. 2 einen zu Fig. 1 sehr ähnlichen Schnitt durch einen SOI-Hochspannungs-IGBT nach einem zwei­ ten Ausführungsbeispiel der vorliegenden Er­ findung,
Fig. 3 eine Draufsicht auf einen SOI-Hochspannungs­ schalter nach der vorliegenden Erfindung und
Fig. 4 einen SOI-Hochspannungsschalter mit FET- Struktur und Feldplatten gemäß einem weiteren Ausführungsbeispiel der Erfindung.
In den Figuren sind einander entsprechende Bauteile mit den gleichen Bezugszeichen versehen.
Fig. 1 zeigt einen Schnitt durch eine SOI-HV-FET-Struktur mit einer Isolatorschicht 1, in die eine monokristalline Silizi­ umschicht 2 ("Insel") eingebettet ist. Diese Insel hat eine Schichtdicke von beispielsweise etwa 20 µm und ist beispiels­ weise n-dotiert. Die Dotierungskonzentration kann dabei etwa 2 × 1015 cm-3 betragen. Selbstverständlich sind auch andere Schichtdicken und Dotierungskonzentrationen für die Halblei­ terschicht 2 möglich: so sind beispielsweise für die Schicht­ dicke Werte zwischen 1 und 50 µm denkbar.
In der Halbleiterschicht 2 befindet sich eine Drainzone 3, die n+-dotiert ist. Die Drain kann auch aus einem sogenannten Schottky-Kontakt, also einem Kontakt zwischen Metall und Si­ lizium, oder aus einer Kombination einer n+-leitenden Zone 3' und einer p+-leitenden Zone 3" bestehen, wie dies in Strich­ linien in Fig. 1 angedeutet ist. Im Fall eines Schottky-Kon­ taktes ist dieser auf der Halbleiterschicht 2 angeordnet (in Fig. 1 entfällt also dann die Zone 3), während die n+-leiten­ de Zone 3' und die p+-leitende Zone 3" getrennt oder kurzge­ schlossen (wie dargestellt) kontaktiert sein können. Außerdem sind in üblicher Weise eine p-dotierte Wanne 4 und eine n+- dotierte Sourcezone 5 vorgesehen.
Ein Gate 6 besteht vorzugsweise aus n+-dotiertem polykri­ stallinem Silizium und ist über eine Metallisierung 7 aus beispielsweise Aluminium an eine Gateelektrode G angeschlos­ sen. In ähnlicher Weise verbinden weitere Metallisierungen 7 die Sourcezone 5 bzw. die Drainzone 3 mit einer Sourceelek­ trode S. die geerdet ist, und einer Drainelektrode D, an der eine positive Spannung anliegt.
Erfindungsgemäß sind in dem die Driftzone bildenden Gebiet der Halbleiterschicht 2 zwischen Gate 6 und Drainzone 3 git­ terartig angeordnete, mit p-leitendem Halbleitermaterial ge­ füllte Gräben 8 vorgesehen, die beispielsweise eine p+-do­ tierte polykristalline Siliziumfüllung 9 haben, aus der der p-leitende Dotierstoff, beispielsweise Bor, in die umgebende Halbleiterschicht 2 ausdiffundiert ist, so daß dort p-leiten­ de Gebiete 10 entstehen.
Fig. 2 zeigt einen Schnitt durch einen Hochvolt-IGBT, bei dem eine Drainzone 13 p-dotiert ist.
Fig. 3 zeigt eine Draufsicht ("Layout") auf eine SOI-HV-FET- Struktur entsprechend der Anordnung von Fig. 1, wobei hier zur Verdeutlichung der Darstellung die Isolatorschicht 1 und die Metallisierungen 7 teilweise weggelassen sind. Wie nun aus der Fig. 3 zu ersehen ist, bilden die Gräben 8 ein Gitter von einzelnen "Säulen"- oder "Knödel"-artigen Gebieten 10 mit p-leitendem Dotierstoff in der Driftzone 11 zwischen Gate 6 und Drainzone 3. Der Abstand d zwischen den einzelnen Reihen beträgt etwa 3 bis 30 µm und vorzugsweise 5 bis 10 µm, wenn die Dotierungskonzentration in der Driftzone 11 einen Wert von zweimal 1015 cm-3 hat. In den einzelnen Reihen sind die Gräben 8 voneinander um etwa 2 bis 5 µm beabstandet, während die Abmessung eines Grabens 8 im Querschnitt Werte zwischen 0,1 bis 3 µm, vorzugsweise zwischen 1 und 2 µm hat.
Die einzelnen Gräben 8 sind so angeordnet, daß die Bereiche zwischen den Reihen dieser Gräben, sogenannte Zwischenzonen, bei angelegter positiver Drainspannung von Ladungsträgern zu­ vor ausgeräumt werden, bevor ein Durchbruch zwischen dem p- leitenden Gebiet 10 und dem n-leitenden Umfeld der Driftzone 11 auftreten kann. Es ist aber auch möglich, daß die Drainzo­ ne bzw. -elektrode in der Mitte einer Silizium-Insel angeord­ net wird, und daß Source, Gate und Driftzone ringförmig Drain umgeben.
Fig. 4 zeigt ein weiteres Ausführungsbeispiel des erfindungs­ gemäßen SOI-Hochspannungsschalters anhand eines SOI-HV-FETs, wobei im Unterschied zu dem Ausführungsbeispiel von Fig. 1 noch zusätzlich Feldplatten 12 vorgesehen sind, die die Span­ nungsfestigkeit der Randstruktur weiter steigern. Diese Feld­ platten 12 können gegebenenfalls mit Gate G oder mit Source S und miteinander verbunden werden.

Claims (11)

1. SOI-Hochspannungsschalter mit einer FET-Struktur, bei der zwischen einer Gateelektrode (6) und einer Drainelektrode (7, D) im Drainbereich (2, 3) eine Driftzone (11) des ei­ nen Leitfähigkeitstyps vorgesehen ist, dadurch gekenn­ zeichnet, daß in die Driftzone (11) säulenartige Gräben (8) eingelassen sind, die mit Halbleitermaterial (9, 10) des anderen Leitfähigkeitstyps gefüllt sind.
2. SOI-Hochspannungsschalter nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Gräben (8) mit polykristallinem Si­ lizium (9) gefüllt sind, das mit Dotierstoff des anderen Leitfähigkeitstyps dotiert ist, und daß aus dem polykri­ stallinen Silizium durch Diffusion die Umgebung dotiert ist.
3. SOI-Hochspannungsschalter nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gräben (8) gitterartig in Reihen angeordnet sind.
4. SOI-Hochspannungsschalter nach Anspruch 3, dadurch ge­ kennzeichnet, daß der Abstand der in Richtung senkrecht zur Verbindungsrichtung zwischen Drainzone (3) und Sour­ cezone (5) verlaufenden Reihen 3 bis 30 µm, vorzugsweise 5 bis 10 µm bei einer n-leitenden Dotierung der Driftzone (11) von etwa 2 × 1015 cm-3 beträgt.
5. SOI-Hochspannungsschalter nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Querschnittsabmessung der Gräben (8) etwa 0,1 bis 3 µm, vorzugsweise 1 bis 2 µm beträgt.
6. SOI-Hochspannungsschalter nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß der Abstand der Gräben (8) in einer Reihe etwa 2 bis 5 µm beträgt.
7. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis 6, gekennzeichnet durch Feldplatten (12), die im Bereich zwischen Gateelektrode (6) und Drain (3, 7, D) in einer Isolatorschicht (1) vorgesehen sind.
8. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Gräben (8) derart an­ geordnet sind, daß bei einer n-leitenden Driftzone (11) und positiver Drainspannung der Bereich zwischen den Grä­ ben (8) von Ladungsträgern ausgeräumt wird, bevor ein Durchbruch zwischen den Gräben (8) und der Driftzone (11) eintritt.
9. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Drainzone durch einen Schottky-Kontakt gebildet ist.
10. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Drainzone aus einer n+-leitenden Zone (3') und einer p+-leitenden Zone (3") besteht, die getrennt oder kurzgeschlossen kontaktiert sind.
11. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß Source und Gate in einem geschlossenen Ring Drain umgeben.
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US09/600,004 US6445038B1 (en) 1998-01-09 1998-12-07 Silicon on insulator high-voltage switch
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000075965A3 (en) * 1999-06-03 2001-05-03 Gen Semiconductor Inc Power mosfet and method of making the same
EP1162664A1 (de) * 2000-06-09 2001-12-12 Motorola, Inc. Laterale Halbleiteranordnung mit niedrigem Einschaltwiderstand und Verfahren zu deren Herstellung
US6479352B2 (en) 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
US6627949B2 (en) 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6660571B2 (en) 2000-06-02 2003-12-09 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
EP1691419A3 (de) * 2005-02-10 2007-10-24 NEC Electronics Corporation Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0006957D0 (en) 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv A semiconductor device
US6468878B1 (en) * 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
GB0107405D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
WO2003038905A2 (en) * 2001-11-01 2003-05-08 Koninklijke Philips Electronics N.V. Lateral soi field-effect transistor
JP2005507564A (ja) * 2001-11-01 2005-03-17 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜ラテラルｓｏｉパワーデバイス
DE10321222A1 (de) * 2003-05-12 2004-12-23 Infineon Technologies Ag Halbleiterbauelement
TWI560783B (en) * 2003-09-09 2016-12-01 Univ California Fabrication of single or multiple gate field plates
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
EP3570374B1 (de) 2004-06-23 2022-04-20 pSemi Corporation Integriertes hf-frontend
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US20060255401A1 (en) * 2005-05-11 2006-11-16 Yang Robert K Increasing breakdown voltage in semiconductor devices with vertical series capacitive structures
DE102005023026B4 (de) * 2005-05-13 2016-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement mit Plattenkondensator-Struktur
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
JP4989085B2 (ja) * 2006-02-24 2012-08-01 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP5307973B2 (ja) * 2006-02-24 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
KR100770539B1 (ko) * 2006-08-11 2007-10-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
JP5105160B2 (ja) 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
US7714407B2 (en) * 2007-08-29 2010-05-11 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
US9024700B2 (en) 2008-02-28 2015-05-05 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US10648554B2 (en) 2014-09-02 2020-05-12 Polaris Industries Inc. Continuously variable transmission
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
CN111836980A (zh) 2018-03-19 2020-10-27 北极星工业有限公司 无级变速器
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
CN111524961B (zh) 2019-02-28 2021-02-02 长江存储科技有限责任公司 具有增大的击穿电压的高电压半导体器件及其制造方法
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
CN111640785B (zh) * 2020-06-12 2021-09-07 电子科技大学 一种具有多沟槽的ligbt器件
CN111640787B (zh) * 2020-06-12 2021-08-24 电子科技大学 一种具有多沟槽的ldmos器件
WO2022165160A1 (en) 2021-01-29 2022-08-04 Polaris Industries Inc. Electronically-controlled continuously variable transmission for a utility vehicle
CN118522769B (zh) * 2024-07-22 2024-10-01 江苏应能微电子股份有限公司 一种用于抗闩锁的高压esd保护器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0344514B1 (de) * 1988-05-31 1994-10-05 Siemens Aktiengesellschaft Abschaltbarer Thyristor
EP0497427B1 (de) * 1991-02-01 1996-04-10 Koninklijke Philips Electronics N.V. Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6218768A (ja) 1985-07-17 1987-01-27 Tdk Corp 高耐圧縦形半導体装置及びその製造方法
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5111254A (en) * 1990-08-17 1992-05-05 Gte Laboratories Incorporated Floating gate array transistors
US5362979A (en) 1991-02-01 1994-11-08 Philips Electronics North America Corporation SOI transistor with improved source-high performance
US5246870A (en) 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
US5227653A (en) 1991-08-07 1993-07-13 North American Philips Corp. Lateral trench-gate bipolar transistors
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
US6078090A (en) * 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
KR0175277B1 (ko) * 1996-02-29 1999-02-01 김광호 중첩된 필드플레이트구조를 갖는 전력반도체장치 및 그의 제조방법
US6163052A (en) * 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
JP3850146B2 (ja) * 1998-07-07 2006-11-29 三菱電機株式会社 分離構造とその分離構造を備える半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0344514B1 (de) * 1988-05-31 1994-10-05 Siemens Aktiengesellschaft Abschaltbarer Thyristor
EP0497427B1 (de) * 1991-02-01 1996-04-10 Koninklijke Philips Electronics N.V. Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6689662B2 (en) 1999-06-03 2004-02-10 General Semiconductor, Inc. Method of forming a high voltage power MOSFET having low on-resistance
US8513732B2 (en) 1999-06-03 2013-08-20 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
KR100829052B1 (ko) * 1999-06-03 2008-05-19 제네럴 세미컨덕터, 인코포레이티드 전력 ｍｏｓｆｅｔ, 이를 형성하는 방법, 및 이 방법에의해 형성되는 다른 전력 ｍｏｓｆｅｔ
WO2000075965A3 (en) * 1999-06-03 2001-05-03 Gen Semiconductor Inc Power mosfet and method of making the same
US6593619B1 (en) 1999-06-03 2003-07-15 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6992350B2 (en) 1999-06-03 2006-01-31 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6479352B2 (en) 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
US6660571B2 (en) 2000-06-02 2003-12-09 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6627949B2 (en) 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US7067376B2 (en) 2000-06-02 2006-06-27 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6906381B2 (en) 2000-06-09 2005-06-14 Freescale Semiconductor, Inc. Lateral semiconductor device with low on-resistance and method of making the same
WO2001095397A1 (en) * 2000-06-09 2001-12-13 Motorola Inc Lateral semiconductor device with low on-resistance and method of making the same
EP1162664A1 (de) * 2000-06-09 2001-12-12 Motorola, Inc. Laterale Halbleiteranordnung mit niedrigem Einschaltwiderstand und Verfahren zu deren Herstellung
EP1691419A3 (de) * 2005-02-10 2007-10-24 NEC Electronics Corporation Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors

Also Published As

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US6445038B1 (en) 2002-09-03
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