DE19755405A1 - Festwert-Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine Festwert-Halbleiterspeichervorrich­ tung zum Lesen von Informationen, die in einer ausgewählten Speicherzelle gespeichert sind, indem das elektrische Potential von vorgeladenen Bitleitungen entladen oder aufrechterhalten wird.

Eine herkömmliche Festwert-Halbleiterspeichervorrichtung (nachfolgend als ROM bezeichnet) liest eine gespeicherte Infor­ mation (entweder logisch "0" oder logisch "1") aus, indem das elektrische Potential der Bitleitungen, die mit den Speicher­ zellen des Speichers verbunden sind, übertragen wird oder nicht, das heißt durch Entladen oder Aufrechterhalten des elek­ trischen Potentials der Bitleitungen.

Das elektrische Potential wird gemäß der in der Speicherzelle gespeicherten Information übertragen. Bei dem Übertragen des elektrischen Potentials wird beträchtliche elektrische Leistung verbraucht. Eine Reduzierung des elektrischen Leistungsverbrau­ ches eines ROM ist in der offengelegten japanischen Patentver­ öffentlichung Hei 8-161895 aufgezeigt. In diesem Beispiel ent­ hält ein ROM Speicherzellen, die in einer Vielzahl von Reihen und Spalten angeordnet sind. Wenn eine Speicherzelle die Infor­ mation "0" speichert, wird die Speicherzelle zwischen einer Bitleitung und einem Erdknoten leitend gemacht. Wenn eine Speicherzelle die Information "1" speichert, hält die Speicher­ zelle einen nichtleitenden Zustand zwischen der Bitleitung und dem Erdknoten aufrecht. Bei dieser Art von ROM ist eine Steuer­ flag-Speicherzelle für jeweilige Reihen der Speicherzellen vor­ gesehen und ein EX-OR-Gate ist für die jeweiligen Reihen vorge­ sehen.

Wenn die Anzahl von Informationen "0", die in einer Reihe ent­ halten sind, eine vorbestimmte Anzahl übersteigt, werden die Daten in der Reihe invertiert und gespeichert. Wenn die Anzahl von Informationen "0", die in einer Reihe enthalten sind, klei­ ner ist als die vorbestimmte Anzahl, werden die Daten gespei­ chert, ohne daß sie invertiert werden.

Wenn die Vielzahl der Speicherzellen, die in einer Reihe ange­ ordnet sind, invertierte Daten (konvertierte Information) spei­ chern, speichern die Steuerflag-Speicherzellen, die der Reihe entsprechen, jeweils die Information "0". Wenn die Vielzahl der Speicherzellen, die in einer Reihe angeordnet sind, nicht-in­ vertierte Daten (nicht-konvertierte Information) speichern, speichern die Steuerflag-Speicherzellen, die der Reihe entspre­ chen, jeweils die Information "1".

Die jeweiligen EX-OR-Gates erzeugen eine exklusiv logische Summe zwischen der aus den Speicherzellen in den Reihen ausge­ lesenen Information und der aus dem der Reihe entsprechenden Steuerflag-Speicher ausgelesenen Information. Die EX-OR-Gates geben Additionsresultate als Information aus, die aus der Speicherzellenanordnung gelesen ist. Das heißt, daß dann, wenn die in den Speicherzellen gespeicherte Information eine inver­ tierte Information ist, die EX-OR-Gates die Information inver­ tieren und das Resultat ausgeben. Wenn die in den Speicher­ zellen gespeicherte Information nicht-invertierte Information ist, geben die EX-OR-Gates die Information ohne Invertierung aus.

Auf diese Weise wird die Anzahl von Informationen "0", die in den Speicherzellen gespeichert sind, reduziert. Durch Reduzie­ ren der Anzahl von gespeicherten Informationen "0" wird weniger elektrisches Potential von den Bitleitungen übertragen, wenn die Information aus den Speicherzellen ausgelesen wird. Als Re­ sultat wird der Leistungsverbrauch ebenfalls reduziert.

Zusätzlich kann der Leistungsverbrauch reduziert werden, indem die Speicherzellen in eine Vielzahl von Blöcken in Richtung der Reihen unterteilt werden und indem eine Steuerflag-Speicherzel­ le für entsprechende Blöcke vorgesehen wird.

Da jedoch in dem vorstehend beschriebenen ROM die EX-OR-Gates für jede Reihe vorgesehen sind, wird die Größe der umgebenden Schaltung abgesehen von der Speicherzellenanordnung groß. Da darüber hinaus, die EX-OR-Gates zu groß sind, um zwischen den Bitleitungen plaziert zu werden, wird eine große Fläche benö­ tigt, um die EX-OR-Gates auf dem Halbleitersubstrat anzuordnen. Diese Einnahme der großen Fläche verhindert die höhere Integra­ tion einer Halbleiterschaltung.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Fest­ wert-Halbleiterspeichervorrichtung zu schaffen, bei der der Integra­ tionsmaßstab der Schaltung verbessert ist, die Schaltungsgröße verringert ist und der Leistungsverbrauch reduziert ist.

Die Lösung der Aufgabe ergibt sich jeweils aus den Pa­ tentansprüchen 1, 7 und 12. Unteransprüche beziehen sich auf bevorzugte Ausführungsformen der Erfindung. Dabei sind auch an­ dere Kombinationen von Merkmalen als in den Unteransprüchen be­ ansprucht möglich.

Gemäß einem Aspekt der Erfindung enthält eine Festwert-Halb­ leiterspeichervorrichtung eine Speicherzellenanordnung, die eine Vielzahl von Spalten von Speicherzellengruppen hat, wobei jede Speicherzellengruppe aus einer Vielzahl von Speicherzellen besteht, die in einer Vielzahl von Reihen und Spalten angeord­ net sind, um eine Information "0" und eine Information "1" zu speichern; eine Flag-Speicherzellengruppe, die Flag-Speicher­ zellen hat, die den jeweiligen Speicherzellen entsprechen, wel­ che in einer Vielzahl von Reihen und Spalten angeordnet sind, zur Speicherung der Information "0" und der Information "1", die jeweils eine invertierte bzw. eine nicht-invertierte Information bezeichnet, die in den entsprechenden Speicher­ zellen gespeichert ist; einen Bitleitungsselektor, der eine Vielzahl von Bitleitungsauswählabschnitten hat, die den jewei­ ligen Bitleitungsgruppen entsprechen, wobei die jeweiligen Bitleitungsauswählabschnitte eine der Bitleitungen der entspre­ chenden Bitleitungsgruppen ansprechend auf ein Bitleitungsaus­ wählsignal auswählen; einen Flag-Bitleitungsselektor zum Aus­ wählen einer der Flag-Bitleitungen in der Flag-Bitleitungsgrup­ pe ansprechend auf ein Flag-Bitleitungsauswählsignal; und eine Ausgabeschaltung zum Konvertieren und Ausgeben oder Ausgeben ohne Konvertierung der Information, die auf der Bitleitung er­ scheint, die durch die jeweiligen Bitleitungsauswählabschnitte basierend auf der Information ausgewählt ist, die auf der Flag-Bitleitung erscheint, die von dem Flag-Bitleitungsselektor aus­ gewählt ist.

Gemäß einem weiteren Aspekt der Erfindung wird die Fest­ wert-Halbleiterspeichervorrichtung geschaffen, bei der die Ausgabe­ schaltung ferner eine Vielzahl von Ausgabeabschnitten enthält, die den Bitleitungsauswählabschnitten des Bitleitungsselektors entsprechen, zum Invertieren oder Nicht-Invertieren der Infor­ mation, die auf den Bitleitungen erscheint, die von den ent­ sprechenden Bitleitungsauswählabschnitten basierend auf der In­ formation ausgewählt sind, die auf der Flag-Bitleitung er­ scheint, die von dem Flag-Bitleitungsselektor ausgewählt ist.

Gemäß einem weiteren Aspekt der Erfindung wird die Fest­ wert-Halbleiterspeichervorrichtung geschaffen, bei welcher die Aus­ gabeschaltung ferner einen Speicher für ein spezifisches Muster enthält, der Bits mit derselben Anzahl wie die Anzahl der Spal­ ten der Speicherzellengruppen in der Speicherzellenanordnung hat, um ein spezifisches Muster der entsprechenden Speicher­ zellenanordnung zu speichern; einen Musterschalter zum Empfan­ gen der Information auf der Flag-Bitleitung, die von dem Flag-Bitleitungsselektor ausgewählt ist, zum Ausgeben eines spezifi­ schen Musters aus dem Speicher für das spezifische Muster, wenn konvertierte Information empfangen werden, und zum Ausgeben ei­ nes nicht-spezifischen Musters, wenn nicht-konvertierte Infor­ mation empfangen wird; sowie eine Vielzahl von Ausgabeab­ schnitten, die den Bitleitungsauswählabschnitten des Bit­ leitungsselektors entsprechen, zum Invertieren oder Nicht-In­ vertieren der Information, die auf den von den entsprechenden Leitungsauswählabschnitten ausgewählten Bitleitungen erscheint, gemäß der von dem Musterschalter empfangenen Musterinformation.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Fest­ wert-Halbleiterspeichervorrichtung eine Speicherzellenanord­ nung, die eine Vielzahl von Spalten von Speicherzellengruppen hat und in eine obere Anordnung und eine untere Anordnung ge­ teilt ist, von welchen Anordnungen jede eine Vielzahl von Speicherzellen enthält, die in einer Vielzahl von Reihen und Spalten angeordnet sind, zum Speichern einer Information "0" und einer Information "1"; eine Flag-Speicherzellengruppe, die in einen oberen und einen unteren Abschnitt jeweils entspre­ chend der oberen und der unteren Speicherzellenanordnung ge­ teilt ist, welche Flag-Speicherzellengruppe eine Vielzahl von Flag-Speicherzellen hat, die in einer Vielzahl von Reihen und Spalten angeordnet sind, zum Speichern einer Information "0" oder einer Information "1" entsprechend einer invertierten oder nicht-invertierten Information, die in den Speicherzellen ge­ speichert ist, die der oberen und der unteren Anordnung ent­ sprechen; einen Bitleitungsselektor, der in einen oberen und einen unteren Abschnitt entsprechend der oberen und der unteren Speicherzellenanordnung geteilt ist, welcher Bitleitungsselek­ tor eine Vielzahl von Bitleitungsauswählabschnitten hat, die jeweiligen Bitleitungsgruppen entsprechen, wobei die jeweiligen Bitleitungsauswählabschnitte eine der Bitleitungen der entspre­ chenden Bitleitungsgruppen ansprechend auf ein Bitleitungsaus­ wählsignal auswählen; einen Flag-Bitleitungsselektor, der in einen oberen und einen unteren Abschnitt entsprechend der obe­ ren und der unteren Speicherzellenanordnung geteilt ist, zum Auswählen einer der Flag-Bitleitungen in der Flag-Bitleitungs­ gruppe ansprechend auf das Flag-Bitleitungsauswählsignal; und eine Ausgabeschaltung, die in einen oberen und einen unteren Abschnitt entsprechend der oberen und der unteren Speicherzellenanordnung geteilt ist, zum Konvertieren und Aus­ geben oder zum Ausgeben ohne Konvertieren der Information, die auf den Bitleitungen erscheint, die von den jeweiligen Bitlei­ tungsauswählabschnitten ausgewählt sind, basierend auf der In­ formation, die auf der von dem Flag-Bitleitungsselektor ausge­ wählten Flag-Bitleitung erscheint.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Fest­ wert-Halbleiterspeichervorrichtung eine Speicherzellenanord­ nung, die eine Vielzahl von Spalten von Speicherzellengruppen hat, wobei jede Speicherzellengruppe eine Vielzahl von Speicherzellen, enthält, die in einer Vielzahl von Reihen und Spalten angeordnet sind, zum Speichern einer Information "0" und einer Information "1"; eine Flag-Speicherzellengruppe, die Flag-Speicherzellen hat, die den jeweiligen Speicherzellen ent­ sprechen, die in einer Vielzahl von Reihen und Spalten angeord­ net sind, zum Speichern einer Information "0" und einer Infor­ mation "1", die in den Speicherzellen basierend auf einem er­ sten spezifischen Muster gespeicherte Information oder in den Speicherzellen basierend auf einem zweiten spezifischen Muster gespeicherte Information jeweils anzeigt; einen Bitleitungsse­ lektor, der eine Vielzahl von Bitleitungsauswählabschnitten hat, die den jeweiligen Bitleitungsgruppen entsprechen, wobei die jeweiligen Bitleitungsauswählabschnitte eine der Bitleitun­ gen der entsprechenden Bitleitungsgruppen ansprechend auf ein Bitleitungsauswählsignal auswählen; einen Flag-Bitleitungsse­ lektor zum Auswählen einer der Flag-Bitleitungen in der Flag-Bitleitungsgruppe ansprechend auf ein Flag-Bitlei­ tungsauswählsignal; und eine Ausgabeschaltung zum Konvertieren der auf der Signalleitung, die von den Auswählabschnitten in dem Bitselektor ausgewählt ist, erscheinenden Information gemäß entweder dem ersten spezifischen Muster oder dem zweiten spezi­ fischen Muster basierend auf der Information, die auf der Flag-Bitleitung erscheint, die von der Flag-Bitleitungsgruppe ausge­ wählt ist.

Nachfolgend werden Ausführungsformen der Erfindung unter Bezug auf die Zeichnung näher erläutert.

Fig. 1 zeigt eine Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 zeigt die Schaltung gemäß vorliegender Erfindung ent­ sprechend der ersten Ausführungsform;

Fig. 3A-3H sind Zeitablaufdiagramme, die die Zeitgebung der jeweiligen Signale in der vorliegenden Erfindung gemäß der er­ sten Ausführungsform zeigen;

Fig. 4 zeigt gespeicherte Daten und geschriebene Daten gemäß der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 5 zeigt eine Schaltung gemäß einer zweiten Ausführungs­ form der vorliegenden Erfindung;

Fig. 6 zeigt zu speichernde Daten und geschriebene Daten gemäß der zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 7 zeigt eine Schaltung gemäß einer dritten Ausführungs­ form der vorliegenden Erfindung;

Fig. 8 zeigt ein Beispiel der zu speichernden Daten und der geschriebenen Daten gemäß der dritten Ausführungsform der vor­ liegenden Erfindung;

Fig. 9 zeigt eine Schaltung gemäß einer vierten Ausführungs­ form der vorliegenden Erfindung;

Fig. 10 zeigt eine Schaltung gemäß einer fünften Ausführungs­ form der vorliegenden Erfindung;

Fig. 11 zeigt eine Schaltung gemäß einer sechsten Ausführungs­ form der vorliegenden Erfindung;

Fig. 12 zeigt ein Beispiel der zu speichernden Daten und der geschriebenen Daten gemäß der sechsten Ausführungsform der vor­ liegenden Erfindung.

Erste Ausführungsform

Fig. 1 und Fig. 2 zeigen eine Festwert-Speicherschaltung ge­ mäß einer ersten Ausführungsform der vorliegenden Erfindung. Die Schaltung von Fig. 1 enthält eine Speicherzellenanordnung 1, die eine Vielzahl von Speicherzellengruppen 3(0)-3(31) enthält. Die jeweiligen Speicherzellengruppen 3(0)-3(31) ent­ halten eine Vielzahl von Speicherzellen 2, die in einer Viel­ zahl von Reihen und Spalten zum Speichern einer Information "0" oder "1" angeordnet sind. Zum Zweck der Erläuterung wird ange­ nommen, daß die Speicherzellenanordnung 1 32 Spalten (32 Ein­ heiten) von Speicherzellengruppen 3(0)-3(31) enthält. Die je­ weiligen Speicherzellengruppen 3(0)-3(31) enthalten bei­ spielsweise 128 Reihen × 8 Spalten von Speicherzellen von 2(0, 0, 0)-2(0, 127, 7) bis 2(31, 0, 0)-2(31, 127, 7). Jede Reihe der Speicherzellengruppen 3(0)-3(31) bildet ein Wort (32 Bits).

In Fig. 1 und Fig. 2 stellen die Zahlen in Klammern, die sich auf die Speicherzellen 2 beziehen, eine Nummer der Speicher­ zellengruppe, eine Reihennummer und eine Spaltennummer in die­ ser Reihenfolge in einer Speicherzellengruppe dar, die die Speicherzellen 2 enthält. Eine in Klammern gesetzte Zahl der Speicherzellengruppen 3 stellt die Nummer der Speicherzellen­ gruppe dar.

Die jeweiligen Speicherzellen 2 enthalten einen N-Kanal-MOS-Tran­ sistor. Die Speicherzellen 2 speichern eine Information "0" zwischen den Hauptelektroden (Source-Elektrode und Drain-Elek­ trode), wenn ein hohes elektrisches Potential an die Steuer­ elektrode (Gate-Elektrode) über eine Bitleitung angelegt wird, und speichern eine Information "1", wenn ein niedriges elektri­ sches Potential an die Steuerelektrode über eine Bitleitung an­ gelegt wird. Die Information "1" wird ebenfalls erzeugt, wenn die Drain-Elektrode des N-Kanal-MOS-Transistors von der Bitlei­ tung getrennt wird, obgleich die Source-Elektrode mit dem elek­ trischen Erdpotential verbunden ist.

Wenn die zu speichernden Daten eine größere Anzahl von Informa­ tionen "0" als Informationen "1" enthalten, speichern die Speicherzellen invertierte Informationen. Wenn im Gegensatz dazu die zu speichernden Daten weniger Informationen "0" als Informationen "1" enthalten, speichern die Speicherzellen nicht-invertierte Informationen, das heißt dieselben Daten wie die zu speichernden Daten.

Die Anzahl der Speicherzellengruppen 3 sollte nicht auf 32 be­ schränkt sein. Die Anzahl könnte 16 oder 64 sein, entsprechend der Anzahl von Bits in einem zu verarbeitenden Wort. Darüber hinaus sollte die Anzahl der Spalten der Speicherzellengruppen 3 nicht auf 8 beschränkt sein, sondern könnte auch 16 oder 32 sein. Die Reihenanzahl der Speicherzellen in der Speicher­ zellenanordnung 1 sollte nicht auf 128 beschränkt sein, sondern könnte auch beispielsweise 256 oder 512 sein.

Eine Flag-Speichergruppe 4 enthält eine Vielzahl von Flag-Spei­ cherzellen 5, die in einer Vielzahl von Reihen und Spalten an­ geordnet sind. Die Reihen der Flag-Speicherzellen 5 entsprechen den Reihen der Speicherzellengruppen 3(0)-3(31) und die Spal­ ten der Flag-Speicherzellen 5 entsprechen der Speicherzellen­ gruppenzahl. Die in den jeweiligen Flag-Speicherzellen 5 ge­ speicherte Information ist "0" und "1". Die Information "0" gibt an, daß die in den Speicherzellengruppen 3(0)-3(31) ge­ speicherten Daten invertiert sind, und die Information "1" gibt an, daß die in den Speicherzellengruppen 3(0)-3(31) gespei­ cherten Daten nicht-invertiert sind.

Zum Zweck der Erläuterung wird angenommen, daß die Flag-Spei­ cherzellengruppe 4 Flag-Speicherzellen 5(0, 0)-5(127, 7) ent­ hält, die in 128 Reihen × 8 Spalten angeordnet sind. Die Flag-Speicherzellen 5 enthalten N-Kanal-MOS-Transistoren. Die Flag-Speicherzellen 5 speichern eine Information "0" zwischen den Hauptelektroden (Source-Elektrode und Drain-Elektrode), wenn ein hohes elektrisches Potential an die Steuerelektrode (Gate-Elektrode) über eine Bitleitung angelegt wird, und speichern eine Information "1", wenn ein niedriges elektrisches Potential an die Steuerelektrode über eine Bitleitung angelegt wird. Die Information "1" wird ebenfalls erzeugt, wenn die Drain-Elek­ trode des N-Kanal-MOS-Transistors von der Bitleitung getrennt wird, obgleich die Source-Elektrode mit dem elektrischen Erdpo­ tential verbunden ist.

Die Flag-Speicherzellengruppe 4 enthält eine Flag-Speicherzelle 5 für jedes Wort der Speicherzellenanordnung 1. Die jeweiligen Flag-Speicherzellen 5 speichern "0", wenn die in den Speicher­ zellen 2 gespeicherten Daten invertiert sind, und speichern "1", wenn die Daten nicht-invertiert sind. Die Zahlen in Klammern der Flag-Speicherzellen 5 bezeichnen eine Reihennummer und eine Spaltennummer in dieser Reihenfolge.

WL0-WL127 sind Wortleitungen, die einer Vielzahl von Reihen (in diesem Beispiel 128 Reihen) zugeordnet sind, und sind mit den entsprechenden Reihen der Speicherzellen 2 und der Flag-Speicherzellen 5 verbunden.

Ein X-Decoder 6 decodiert Reihenadressignale X0-X6, die von außen empfangen werden, und erzeugt Wortleitungssteuersignale W0-W127 zum Auswählen einer der Vielzahl von Wortleitungen WL0-WL127. Die ausgewählten Wortleitungen empfangen Wortlei­ tungsauswählsignale W0-W127, die ein hohes elektrisches Po­ tential haben (entsprechend dem Leistungsquellenpotential), und die nicht-ausgewählten Wortleitungen empfangen Wortleitungsaus­ wählsignale W0-W127, die ein niedriges elektrisches Potential haben (entsprechend dem elektrischen Erdpotential).

Die sieben Reihenadressignale sind in diesem Beispiel als X0-X6 dargestellt, da die Anzahl der Wortleitungen mit 128 ange­ nommen wird. Die Anzahl der Reihenadressignale kann jedoch ge­ mäß der Anzahl der Wortleitungen geändert werden.

Eine Vielzahl von oberen Bitleitungsgruppen 7(0)-7(31) ent­ spricht den jeweiligen Speicherzellengruppen 3(0)-3(31). Die jeweiligen Speicherzellengruppen 3(0)-3(31) haben eine Viel­ zahl von Bitleitungen BL0-BL7, die mit den jeweiligen Speicherzellen verbunden sind, die in den entsprechenden Spal­ ten in den Speicherzellengruppen angeordnet sind. Die Anzahl der Bitleitungsgruppen 7(0)-7(31) ist dieselbe wie diejenige der Speicherzellengruppen 3(0)-3(31). Wenn beispielsweise die Anzahl der Speicherzellengruppen 3(0)-3(31) 32 ist, dann ist die Anzahl der Bitleitungsgruppen 7(0)-7(31) ebenfalls 32.

Die Anzahl der Bitleitungen BL0-BL7 in den oberen Bitlei­ tungsgruppen 7(0)-7(31) ist gleich der Anzahl von Spalten der Speicherzellen in den Speicherzellengruppen 3(0)-3(31). Wenn beispielsweise die jeweiligen Speicherzellengruppen acht Spal­ ten von Speicherzellen enthalten, enthalten die Bitleitungs­ gruppen acht Bitleitungen. Die Zahl in Klammern in den Bitleitungsgruppen 7 gibt die Nummer der Speicherzellengruppen 3 an.

Die Flag-Bitleitungsgruppe 8 hat eine Vielzahl von Flag-Bitleitungen BL0-BL7 entsprechend der Flag-Speicherzellen­ gruppe 4. Die jeweiligen Flag-Bitleitungen BL0-BL7 sind mit entsprechenden Spalten der Flag-Speicherzellengruppe 4 verbunden.

Die Anzahl der Flag-Bitleitungen BL0-BL7 in der Flag-Bitlei­ tungsgruppe 8 ist gleich der Anzahl der Spalten in der Flag-Speicherzellengruppe 4. Wenn beispielsweise die Flag-Speicher­ zellengruppe 4 acht Spalten von Flag-Speicherzellen enthält, enthält die Flag-Bitleitungsgruppe 8 acht Flag-Bitleitungen.

Eine erste Vorladeeinrichtung 9 lädt eine Vielzahl von Bitlei­ tungen BL0-BL7 in den oberen Bitleitungsgruppen 7(0)-7(31) vor. Diese erste Vorladeeinrichtung 9 enthält Vorladetransisto­ ren 10, die den Bitleitungen BL0-BL7 in der Vielzahl von obe­ ren Bitleitungsgruppen 7(0)-7(31) zugeordnet sind. Die jewei­ ligen Vorladetransistoren 10 sind zwischen die entsprechenden Bitleitungen und die Knoten auf Leistungsquellenpotential ge­ schaltet, die das Potential der Leistungsquelle haben. Jeder Vorladetransistor enthält einen P-Kanal-MOS-Transistor, der eine Steuerelektrode (Gate-Elektrode) hat, der ein Vorlade­ signal P zugeführt wird.

Eine zweite Vorladeeinrichtung 11 lädt die Flag-Bitleitungen BL0-BL7 in der Flag-Bitleitungsgruppe 8 vor. Diese zweite Vorladeeinrichtung 11 enthält Vorladetransistoren 12, die den Flag-Bitleitungen BL0-BL7 in der Flag-Bitleitungsgruppe 8 zu­ geordnet sind. Die jeweiligen Vorladetransistoren 12 sind zwi­ schen die entsprechende Flag-Bitleitung und die Knoten auf Lei­ stungsversorgungspotential geschaltet. Jeder Vorladetransistor enthält einen P-Kanal-MOS-Transistor, der eine Steuerelektrode (Gate-Elektrode) hat, der ein Vorladesignal P zugeführt wird.

Ein Bitleitungsselektor 13 enthält Bitleitungsauswählabschnitte 13(0)-13(31), die den jeweiligen oberen Bitleitungsgruppen 7(0)-7(31) zugeordnet sind.

Mit dem Empfang der Leitungsauswählsignale B0-B7 wählen die entsprechenden Bitleitungsauswählabschnitte 13(0)-13(31) eine der Bitleitungen BL0-BL7 aus. Die Leitungsauswählabschnitte 13(0)-13(31) enthalten jeweils Puffer 15(0)-15(31) und Vor­ ladetransistoren 16(0)-16(31).

Auswähltransistoren 14(0)-14(7) in den jeweiligen Bitlei­ tungsabschnitten 13(0)-13(31) sind der Vielzahl von Bitlei­ tungen BL0-BL7 der jeweiligen oberen Bitleitungsgruppen 7(0)-7(31) zugeordnet. Die Auswähltransistoren 14(0)-14(31) ent­ halten jeweils N-Kanal-MOS-Transistoren. Die Auswähltransisto­ ren 14(0)-14(7) sind zwischen die entsprechenden Bitleitungen BL0-BL7 und die-ersten gemeinsamen Knoten 18(0)-18(31) ge­ schaltet und ihre Steuerelektroden (Gate-Elektroden) empfangen die Bitleitungsauswählsignale B0-B7 über die Signalleitungen SL0-SL7.

Die Eingangsknoten der Puffer 15(0-15(31) in den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) sind mit den er­ sten gemeinsamen Knoten 18(0)-18(31) verbunden und ihre Aus­ gangsknoten sind mit entsprechenden Signalleitungen 19(0)-19(31) verbunden.

Die jeweiligen Vorladetransistoren 16(0)-16(31) sind zwischen Knoten 17(0)-17(31) auf Leistungsquellenpotential und die entsprechenden ersten gemeinsamen Knoten 18(0)-18(31) ge­ schaltet. Die Vorladetransistoren 16(0)-16(31) enthalten je­ weils P-Kanal-MOS-Transistoren, die Steuerelektroden (Gate-Elektroden) haben, die das Vorladesignal P empfangen.

Die Zahlen in Klammern bei den Bitleitungsauswählabschnitten 13(0)-13(31), den Puffern 15(0)-15(31), den Vorladetran­ sistoren 16(0)-16(31), den gemeinsamen Knoten 18(0)-18(31) und den Signalleitungen 19(0)-19(31) bezeichnen die Nummern der Speicherzellengruppen. Die Zahl in Klammern bei den Auswähltransistoren 14(0)-14(7) bezeichnet die Spaltennummer in der Speicherzellengruppe 3.

Mit dem Empfang von Bitleitungsauswählsignalen B0-B7 wählt ein Flag-Bitleitungsselektor (Flag-Gate) 20 eine der Flag-Bit­ leitungen BL0-BL7 in der Flag-Bitleitungsgruppe 8 aus. Der Flag-Bitleitungsselektor 20 enthält eine Vielzahl von Auswähl­ transistoren 21(0)-21(7), einen Inverter 22 und einen Vorla­ detransistor 23.

Die jeweiligen Auswähltransistoren 21(0)-21(7) enthalten je­ weils N-Kanal-MOS-Transistoren. Die Auswähltransistoren 21(0)-21(7) sind zwischen die entsprechenden Flag-Bitleitungen BL0-BL7 und den zweiten gemeinsamen Knoten 24 geschaltet und ihre Steuerelektroden (Gate-Elektroden) sind mit den entsprechenden Signalleitungen SL0-SL7 verbunden.

Ein Eingangsknoten des Inverters 22 ist mit dem zweiten gemein­ samen Knoten 24 verbunden und sein Ausgangsknoten ist mit der Signalleitung 25 verbunden. Der Vorladetransistor 23 ist zwi­ schen den Knoten auf Leistungsquellenpotential und den zweiten gemeinsamen Knoten 24 geschaltet und enthält einen P-Kanal-MOS-Transistor, der eine Steuerelektrode (Gate-Elektrode) hat, die das Vorladesignal P empfängt.

Der Y-Decoder 26 decodiert Spaltenadressignale Y0, Y1 und Y2, um Bitleitungsauswählsignale B0-B7 zum Auswählen einer der Signalleitungen SL0-SL7 in der entsprechenden Bitleitungs­ gruppe 7(0)-7(31) zu schaffen. Die ausgewählten Signalleitun­ gen SL0-SL7 werden mit Bitleitungsauswählsignalen B0-B7 versorgt, die ein hohes elektrisches Potential haben (entsprechend, dem Leistungsquellenpotential), und die nicht ausgewählten Signalleitungen von SL0-SL7 werden mit Bitlei­ tungsauswählsignalen B0-B7 versorgt, die ein niedriges elek­ trisches Potential haben (entsprechend dem Erdpotential).

Da in diesem Beispiel acht Bitleitungen BL0-BL7 in den jewei­ ligen oberen Bitleitungsgruppen 7(0)-7(31) und acht Flag-Bit­ leitungen BL0-BL7 in der Flag-Bitleitungsgruppe 11 vorausge­ setzt werden, sind drei Spaltenadressignale Y0, Y1 und Y2 er­ forderlich. Die Anzahl der Spaltenadressignale kann jedoch ent­ sprechend der Anzahl der Bitleitungen der Bitleitungsgruppen und der Flag-Bitleitungsgruppen geändert werden.

Die Ausgabeschaltung 27 enthält Ausgabeabschnitte 28(0)-28(31) entsprechend den Bitleitungsauswählabschnitten 13(0)-13(31). Der Flag-Bitleitungsselektor 20 wählt eine Flag-Bitlei­ tung aus den Flag-Bitleitungen BL0-BL7 in der Bitleitungs­ gruppe 8 aus. Der Ausgabeabschnitt von 28(0)-28(31) inver­ tiert die Information oder invertiert sie nicht, die auf den Bitleitungen BL0-BL7 erscheint, die von den Bitleitungsauswählabschnitten 13(0)-13(31) entsprechend der Information auf den Flag-Bitleitungen BL0-BL7 ausgewählt sind, die von dem Flag-Bitleitungsselektor 20 ausgewählt sind.

Die jeweiligen Ausgabeabschnitte 28(0)-28(31) enthalten ex­ klusiv logische Schaltungen (EX-OR-Schaltungen). Die ersten Eingangsanschlüsse der jeweiligen Ausgabeabschnitte 28(0)-28(31) sind mit den Signalleitungen 19(0)-19(31) verbunden, die mit den entsprechenden Bitleitungsauswählabschnitten 13(0)-13(31) in dem Bitleitungsselektor 13 verbunden sind. Die zweiten Eingangsanschlüsse der Ausgabeabschnitte 28(0)-28(31) sind mit der Signalleitung 25 verbunden, die mit dem Selektor 20 verbunden ist. Die Ausgangsanschlüsse der entsprechenden Ausgabeabschnitte 28(0)-28(31) sind mit den entsprechenden Datenausgabeleitungen DL0-DL31 verbunden.

Wenn die ausgewählten Flag-Speicherzellen 5 "0" speichern, in­ vertieren die jeweiligen Ausgabeabschnitte 28(0)-28(31) die in den ausgewählten Speicherzellen 2 gespeicherte Information und geben diese aus. Wenn die ausgewählten Flag-Speicherzellen 5 "1" speichern, geben die jeweiligen Ausgabeabschnitte 28(0)-28(31) die in den ausgewählten Speicherzellen 2 gespeicherte Information aus, ohne daß die Information invertiert wird.

Der Betrieb der Festwert-Halbleiterspeichervorrichtung wird nachfolgend erläutert. Die Festwert-Halbleiterspeichervorrich­ tung liest die in den Speicherzellen 2 der Speicherzellenanord­ nung 1 gespeicherte Information für jedes Wort aus. Das elek­ trische Potential der Bitleitungen BL0-BL7 wird auf einen hö­ heren Pegel (nachfolgend als H-Pegel bezeichnet) geändert, be­ vor oder unmittelbar nachdem die Information gelesen wird. Diese Zeitperiode, in der das elektrische Potential der Infor­ mation auf einen höheren Pegel angehoben wird, wird die Vorla­ deperiode genannt. Der Betriebsablauf während dieser Vorladepe­ riode wird nachfolgend erläutert.

Während der Vorladeperiode sind das Vorladesignal P, das Bit­ leitungsauswählsignal B0-B7 und das Wortleitungssteuersignal W0-W127 auf einem niedrigen Pegel (nachfolgend als L-Pegel bezeichnet), wie in Fig. 3A-3H gezeigt.

Da während der Vorladeperiode die Wortleitungssteuersignale W0-W127 alle auf einem L-Pegel sind, wird keine der Speicher­ zellen 2 ausgewählt, so daß daher keines der elektrischen Po­ tentiale der Bitleitungen BL0-BL7 die Speicherzellen 2 beein­ flußt. Da die Bitleitungsauswählsignale B0-B7 ebenfalls alle auf L-Pegel sind, sind die Auswähltransistoren 14(0)-14(7) in dem Bitleitungsselektor 13 nichtleitend. Somit wird keines der elektrischen Potentiale der Bitleitungen BL0-BL7 von dem Bit­ leitungsselektor 13 beeinflußt. Da das Vorladesignal P auf L-Pegel ist, sind alle der Vorladetransistoren 10 leitend. Daher werden alle Bitleitungen BL0-BL7 auf den Pegel des elektri­ schen Potentials des Knotens auf Leistungsquellenpotential, das heißt auf H-Pegel, vorgeladen.

In den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) in dem Bitleitungsselektor 13 werden die gemeinsamen Knoten 18(0)-18(31), da die Vorladetransistoren 16(0)-16(31) lei­ tend sind, ebenfalls auf H-Pegel vorgeladen. Da der Eingangs­ knoten der jeweiligen Puffer 15(0)-15(31) auf H-Pegel ist, tritt der H-Pegel ebenfalls an den Ausgangsknoten der jeweili­ gen Puffer 15(0)-15(31) auf. Somit erhalten die elektrischen Potentiale der jeweiligen Signalleitungen 19(0)-19(31) eben­ falls den Pegel H.

Da die Wortleitungssteuersignale W0-W127 alle auf L-Pegel sind, wird keine der Flag-Speicherzellen 5 ausgewählt. Daher beeinflußt keines der elektrischen Potentiale der Flag-Bitlei­ tungen BL0-BL7 die Flag-Speicherzellen 5. Da die Bitlei­ tungsauswählsignale B0-B7 alle auf L-Pegel sind, ist keiner der Auswähltransistoren 21(0)-21(7) in dem Flag-Bitleitungs­ selektor 20 leitend. Somit wird keines der elektrischen Poten­ tiale der Flag-Bitleitungen BL0-BL7 durch den Flag-Bitlei­ tungsselektor 20 beeinflußt. Da das Vorladesignal P auf dem L-Pegel ist, werden in der Folge alle Vorladetransistoren 12 in der zweiten Vorladeeinrichtung 11 leitend. Daher werden alle elektrischen Potentiale der Flag-Bitleitungen BL0-BL7 auf das elektrische Potential der Knoten auf Leistungsquellenpotential, das heißt auf H-Pegel, vorgeladen.

Da der Vorladetransistor 23 leitend ist, ist in dem Flag-Bit­ leitungsselektor 20 der zweite gemeinsame Knoten 24 ebenfalls auf dem elektrischen Potential des Knotens auf Leistungs­ quellenpotential, das heißt auf H-Pegel. Da der Eingangsknoten des Inverters 22 auf H-Pegel ist, tritt der H-Pegel ebenfalls am Ausgangsknoten auf und das elektrische Potential der Signal­ leitung 25 steigt auf den H-Pegel an.

Auf diese Weise steigen die elektrischen Potentiale aller Bit­ leitungen BL0-BL7, aller Flag-Bitleitungen BL0-BL7, aller ersten gemeinsamen Knoten 18(0)-18(31), des zweiten gemeinsa­ men Knotens 24, aller Signalleitungen 19(0)-19(31) und der Signalleitung 25 auf den H-Pegel an.

Das Auslesen der in den Speicherzellen 2 gespeicherten Informa­ tion wird nachfolgend erläutert. Der Reihendecoder 6 empfängt die Leitungsadressen X0-X6 und gibt die Wortleitungssteuer­ signale W0-W127 auf der Basis der empfangenen Leitungs­ adressen X0-X6 an die Wortleitungen WL0-WL127 aus. Das heißt, daß eine der Wortleitungen WL0-WL127 ausgewählt wird und auf den H-Pegel angehoben wird. Die übrigen Wortleitungen bleiben auf dem L-Pegel (siehe Fig. 3F-3H). Zu dieser Zeit steigt das Vorladesignal P auf den H-Pegel an.

Wenn die mit der ausgewählten Wortleitung verbundene Speicher­ zelle 2 die Information "0" speichert, werden die elektrischen Potentiale der Bitleitungen BL0-BL7 über die Speicherzellen 2 an Erde (L-Pegel) entladen, was bedeutet, daß die Information "0" gelesen wird. Wenn die mit der ausgewählten Wortleitung verbundene Speicherzelle 2 die Information "1" speichert, wer­ den die elektrischen Potentiale der Bitleitungen BL0-BL7 nicht über die verbundenen Speicherzellen an Erde entladen. Da­ her bleiben die elektrischen Potentiale der Bitleitungen BL0-BL7 auf dem H-Pegel, was bedeutet, daß die Information "1" ge­ lesen wird.

Wenn die mit der ausgewählten Wortleitung verbundene Flag-Spei­ cherzelle 5 die Information "0" speichert, werden die elektri­ schen Potentiale der Flag-Bitleitungen BL1-BL7 über die Flag-Speicherzelle 5 an Erde (L-Pegel) entladen, was bedeutet, daß die Information "0" gelesen wird. Wenn die mit der ausgewählten Wortleitung verbundene Flag-Speicherzelle 5 die Information "1" speichert, werden die elektrischen Potentiale der Flag-Bitlei­ tungen BL1-BL7, die mit den Flag-Speicherzellen 5 verbunden sind, welche mit der ausgewählten Wortleitung verbunden sind, nicht über die Flag-Speicherzelle 5 an Erde entladen. Daher bleiben die elektrischen Potentiale der Flag-Bitleitungen BL1-BL7 auf H-Pegel, was bedeutet, daß die Information "1" auf die Flag-Bitleitung BL gelesen wird.

Der Spaltendecoder 26 empfängt die Spaltenadressignale Y0-Y2 und gibt die Bitleitungsauswählsignale B0-B7 basierend auf den Spaltenadressignalen Y0-Y2 an die Signalleitungen SL0-SL7 aus. Auf diese Weise wird eine der Signalleitungen SL0-SL7 ausgewählt und ihr elektrisches Potential wird auf den H-Pegel angehoben. Die übrigen Signalleitungen bleiben auf L-Pe­ gel (siehe Fig. 3B-3E).

In den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) des Bitleitungsselektors 13 werden die mit den ausgewählten Si­ gnalleitungen SL verbundenen Auswähltransistoren 14(0)-14(7) leitend. Die übrigen Auswähltransistoren bleiben nichtleitend.

In den jeweiligen oberen Bitleitungsgruppen 7(0)-7(31) sind die mit den ausgewählten Transistoren verbundenen Bitleitungen mit den entsprechenden ersten gemeinsamen Knoten 18(0)-18(31) in den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) verbunden.

Die elektrischen Potentiale der jeweiligen ersten gemeinsamen Knoten 18(0)-18(31) werden über einen leitenden Auswähltran­ sistor in der Vielzahl von Auswähltransistoren 14(0)-14(7) auf das elektrische Potential der Bitleitung BL angehoben. Das heißt, daß dann, wenn die elektrischen Potentiale der Bitlei­ tungen BL0-BL7 auf dem L-Pegel sind, die elektrischen Poten­ tiale der ersten gemeinsamen Knoten 18(0)-18(31) über die Bitauswähltransistoren 14(0)-14(7), die Bitleitung BL und die Speicherzellen 2 auf den L-Pegel entladen werden. Wenn die elektrischen Potentiale der Bitleitungen BL1-BL7 auf dem H-Pegel sind, halten die elektrischen Potentiale der ersten ge­ meinsamen Knoten 18(0)-18(31) das vorgeladene elektrische Po­ tential, das heißt den H-Pegel, aufrecht.

Als ein Resultat werden alle Bitleitungen BL0-BL7, die ent­ sprechend den Spalten der Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(1)-3(31) angeordnet sind, ausgewählt, und die Information für ein Wort, die in den Speicherzellen 2 gespeichert ist, wird an den ersten gemeinsamen Knoten 18(0)-18(31) ausgelesen.

Das elektrische Potential, das heißt die auf dem elektrischen Potential des ersten gemeinsamen Knotens 18(0)-18(31) basie­ rende Information, erscheint auf den Signalleitungen 19(0)-19(31) über die Puffer 15(0)-15(31).

Die auf diesen Signalleitungen 19(0)-19(31) erscheinende In­ formation ist die Information, die in einer Speicherzelle in der Speicherzellengruppe 3 gespeichert ist, die von den Rei­ henadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 ausgewählt ist, das heißt ein Wort (32 Bits) Schreibdaten.

Alternativ werden in dem Flag-Auswählselektor 20 die Auswähl­ transistoren 21(0)-21(7), die mit den ausgewählten Signallei­ tungen SL0-SL7 verbunden sind, leitend, und die übrigen Aus­ wähltransistoren bleiben nichtleitend.

In der Flag-Bitleitungsgruppe 8 sind die mit den leitenden Aus­ wähltransistoren verbundenen Flag-Bitleitungen BL0-BL7 mit dem zweiten gemeinsamen Anschluß 24 verbunden.

Das elektrische Potential des zweiten gemeinsamen Anschlusses 24 wird auf das elektrische Potential der mit dem leitenden Auswähltransistor 21 verbundenen Flag-Bitleitung angehoben. Das heißt, daß dann, wenn die elektrischen Potentiale der Flag-Bit­ leitungen BL0-BL7 auf dem L-Pegel sind, das elektrische Po­ tential des zweiten gemeinsamen Knotens 24 über die Auswähl­ transistoren 21(0)-21(7), die Flag-Bitleitungen BL0-BL7 und die Flag-Speicherzellen 5 auf den L-Pegel entladen wird. Wenn die elektrischen Potentiale der Flag-Bitleitungen BL0-BL7 auf dem H-Pegel sind, erhält der zweite gemeinsame Knoten 24 das vorgeladene Potential, das heißt den H-Pegel, aufrecht. Daher erscheint das elektrische Potential, das heißt die auf dem elektrischen Potential des zweiten gemeinsamen Knotens 24 ba­ sierende Information, über den Inverter 22 auf der Signallei­ tung 25.

Die auf der Signalleitung 25 erscheinende Information zeigt an, ob die Schreibdaten (32 Bits) des einen Wortes der Speicher­ zellenanordnung 1, die von den Reihenadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 ausgewählt sind, invertiert sind.

Die auf den Signalleitungen 19(0)-19(31) und auf der Signal­ leitung 25 erscheinenden Informationen werden der Ausgabeschal­ tung 27 eingegeben. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) der Ausgabeschaltung 27 führen eine exklusiv logische Summenoperation der von den entsprechenden Signalleitungen 19(0)-19(31) und der Signalleitung 25 eingegebenen Informa­ tion aus und geben die Resultate an die entsprechenden Daten­ ausgabeleitungen DL0-DL7 als Lesedaten aus. Das heißt, daß dann, wenn die von der Signalleitung 25 eingegebene Information "1" ist (wenn die in den Flag-Speicherzellen 5 gespeicherte In­ formation "0" ist), die von den Signalleitungen 19(0)-19(31) eingegebene Information die invers zu lesenden Daten sind. Da­ her wird die Information von den Signalleitungen 19(0)-19(31) invertiert und an die Ausgabeleitungen DL0-DL31 ausgegeben. Wenn die von der Signalleitung 25 eingegebene Information "0" ist (wenn die in den Flag-Speicherzellen 5 gespeicherte Infor­ mation "1" ist), sind die von den Signalleitungen 19(0)-19(31) eingegebenen Informationen Daten, die ohne Invertierung zu lesen sind. Daher wird die von den Signalleitungen 19(0)-19(31) eingegebene Information an die Ausgabeleitungen DL0-DL31 ausgegeben, ohne invertiert zu werden.

Daher ist die auf den Datenausgabeleitungen DL0-DL31 erschei­ nende Information ein Wort (32 Bits) Lesedaten von den jeweili­ gen Speicherzellengruppen 3(1)-3(31), die von den Rei­ henadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 ausgewählt sind. Auf diese Weise werden Daten von der Speicher­ zellenanordnung 1 für jedes Wort ausgelesen.

Nachdem die Datenleseperiode beendet wurde, beginnt die Vorla­ deperiode erneut. Die Speicherzellen 2, in welchen die Informa­ tion "0" gespeichert ist, werden mit der ausgewählten Wortlei­ tung verbunden, und die Bitleitung, die auf den L-Pegel entla­ den wurde, wird, von der Vorladeeinrichtung 10 erneut auf den H-Pegel vorgeladen. Die Flag-Bitleitung BL, die mit den Flag-Speicherzellen 5 verbunden ist, in welchen die Information "0" gespeichert ist, und die auf den L-Pegel entladen wurde, wird durch die zweite Vorladeeinrichtung 11 erneut auf den H-Pegel vorgeladen.

In dem Bitleitungsselektor 13 werden die mit der Bitleitung BL verbundenen ersten gemeinsamen Knoten 18(0)-18(31), die auf den L-Pegel entladen sind, durch die Vorladetransistoren 16(0)-16(31) auf den H-Pegel vorgeladen. Der mit der Flag-Bitlei­ tung BL verbundene zweite gemeinsame Knoten 24, der auf den L-Pegel in dem Flag-Bitselektor 20 entladen wurde, wird von dem Vorladetransistor 23 auf den H-Pegel vorgeladen.

Auf diese Weise wird nach dem Beenden der Vorladeperiode der­ selbe Lesevorgang in der nächsten Leseperiode wiederholt, ba­ sierend auf den aufeinanderfolgenden Reihenadressignalen X0-X6 und Spaltenadressignalen Y0-Y2. Diese Vorladeperiode und die Leseperiode werden anschließend wiederholt.

In der Festwert-Halbleiterspeichervorrichtung wird bestimmt, ob die in den Speicherzellen 5 gespeicherten Daten für jedes Wort invertiert werden müssen. Anders ausgedrückt werden dann, wenn die Anzahl von Informationen "0" die Anzahl von Informationen "1" in einem Wort übersteigt, die Daten invertiert und in den Speicherzellen 5 gespeichert. Beim Lesen der gespeicherten Da­ ten werden die gespeicherten Daten durch Invertieren oder Nicht-Invertieren, basierend auf der in den Flag-Speicherzellen 5 in der Flag-Speicherzellengruppe 4 gespeicherten Flag-Information (Flag-Bits), ausgegeben. Demgemäß ist es möglich, den Leistungsverbrauch zu reduzieren.

Im Hinblick auf die Reduzierung des Leistungsverbrauchs wird nachfolgend eine weitere Erklärung unter Verwendung eines be­ stimmten Beispiels gegeben. Der Einfachheit und Klarheit der Erläuterung halber wird angenommen, daß ein Wort 10 Bits um­ faßt, obgleich es in der vorstehend beschriebenen Ausführungs­ form 32 Bits umfaßt.

Fig. 4 zeigt zu speichernde Daten und die Daten für sieben Wörter, die in die Speicherzellen 2 geschrieben sind. Wie aus Fig. 4 ersichtlich ist, wird dann, wenn die Daten mehr Infor­ mationen "0" als Informationen "1" enthalten und invertiert werden und in die Speicherzellen 2 geschrieben sind, die Anzahl der in den Speicherzellen 2 gespeicherten Informationen "0" von 38 auf 22 reduziert (Reduzierung um annähernd 30 Prozent). Un­ ter Berücksichtigung dieser Tatsache ist ohne weiteres ver­ ständlich, daß die große Anzahl der Speicherzellen 2 von 8 × 128 Worten (32 Bits/Wort), in denen die Information "0" ge­ schrieben ist, beträchtlich reduziert wird. Je größer die Spei­ cherkapazität der Speichervorrichtung ist, desto größer ist die Reduzierung der Anzahl von Speicherzellen 2, in der die Infor­ mation "0" gespeichert ist, was den vorteilhaften Effekt der Reduzierung des Leistungsverbrauchs hat.

Da zusätzlich in der Festwert-Halbleiterspeichervorrichtung die Ausgabeabschnitte 28(0)-28(31) für die entsprechenden Speicherzellengruppen 3(0)-3(31) vorgesehen sind, ist es mög­ lich, die Größe der umgebenden Schaltung mit Ausnahme der Speicherzellenanordnungen 1 zu verringern. Da darüber hinaus die Ausgabeabschnitte 28(0)-28(31) nur für jede Speicher­ zellengruppe 3(0)-3(31) jeweils vorgesehen sind, ist es mög­ lich, die Ausgabeabschnitte 28(0)-28(31) parallel mit den Wortleitungen WL0-WL127 entlang einer geraden Linie anzuord­ nen, was die Schaltungsintegration mit hoher Dichte erleich­ tert. Auch ist es möglich, die Bitleitungsauswählabschnitte 13(0)-13(31) in dem Bitleitungsselektor 13 für jede Speicher­ zellengruppe 3(0)-3(31) anzuordnen und die Bitleitungsaus­ wählabschnitte 13(0)-13(31) und den Flag-Bitleitungsselektor 20 parallel mit den Wortleitungen WL0-WL127 entlang einer ge­ raden Linie anzuordnen, was ebenfalls die Integration der Spei­ cherschaltung mit hoher Dichte erleichtert.

Zusammenfassend ist es bei der Festwert-Halbleiterspeichervor­ richtung gemäß der Erfindung möglich, die Schaltungsgröße zu reduzieren, die Integration der Schaltung mit hoher Dichte zu erleichtern und den Leistungsverbrauch zu verringern.

Zweite Ausführungsform

Fig. 5 zeigt eine zweite Ausführungsform der vorliegenden Er­ findung. In der ersten Ausführungsform ist eine Flag-Speicher­ zelle 5 für jedes Wort (32 Bits) vorgesehen und für die zu speichernden Daten (Schreibdaten) in den Speicherzellen 2 wird für jedes Wort festgelegt, ob sie invertiert werden oder nicht. In dieser zweiten Ausführungsform wird jedoch jedes Wort (32 Bits) in obere Bits (16 Bits) und untere Bits (16 Bits) geteilt und Flag-Speicherzellen 5 sind für die jeweiligen oberen und unteren Bits vorgesehen. In diesem Fall wird bestimmt, ob die oberen und die unteren Bits für jedes Wort (32 Bits) invertiert werden oder nicht. Die zweite Ausführungsform unterscheidet sich nur in diesem Punkt von der ersten Ausführungsform.

Die zweite Ausführungsform wird daher unter besonderer Berück­ sichtigung dieses Unterschiedes erläutert. In Fig. 5 werden dieselben Bauteile wie die in Fig. 1 und 2 gezeigten durch dieselben Bezugszeichen bezeichnet, so daß auf eine Beschrei­ bung dieser Elemente verzichtet wird.

Die Schaltung von Fig. 5 enthält eine obere Speicherzellenan­ ordnung 1a für die oberen Bits und eine untere Speicherzellen­ anordnung 1b für die unteren Bits. Die obere Speicherzellenan­ ordnung 1a ist eine Ansammlung der Speicherzellen 2 zum Spei­ chern der oberen Bits der Wörter und enthält Speicherzellen­ gruppen 3(0)-3(15). Die untere Speicherzellenanordnung 1b ist eine Ansammlung der Speicherzellen 2 zum Speichern der unteren Bits der Wörter und enthält Speicherzellengruppen 3(16)-3(31).

Eine obere Flag-Speicherzellengruppe 4a ist der oberen Speicherzellenanordnung 1a zugeordnet. Die obere Flag-Speicher­ zellengruppe 4a besteht aus einer Vielzahl von Flag-Speicher­ zellen 5, die in einer Vielzahl von Reihen und Spalten angeord­ net sind, die denjenigen der jeweiligen Speicherzellengruppen 3(0)-3(15) gleich sind. Die jeweiligen Flag-Speicherzellen 5 speichern die Information "0" oder "1", die anzeigt, ob die In­ formation, die in den entsprechenden Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(0)-3(15) gespeichert ist, zu invertieren ist oder nicht. Die untere Flag-Speicherzellen­ gruppe 4b ist der unteren Speicherzellenanordnung 1b zugeord­ net. Die untere Flag-Speicherzellengruppe 4b besteht aus einer Vielzahl von Flag-Speicherzellen 5, die in einer Vielzahl von Reihen und Spalten angeordnet sind, die derjenigen der jeweili­ gen Speicherzellengruppen 3(16)-3(31) gleich ist. Die jewei­ ligen Flag-Speicherzellen 5 speichern die Information "0" oder "1", die anzeigt, ob die in den entsprechenden Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(16)-3(31) gespei­ cherte Information zu invertieren ist oder nicht.

Eine Vielzahl von oberen Bitleitungsgruppen 7(0)-7(15) ist der oberen Speicherzellenanordnung 1a zugeordnet. Eine Vielzahl von unteren Bitleitungsgruppen 7(16)-7(31) ist der unteren Speicherzellenanordnung 1b zugeordnet. Eine obere Flag-Bitlei­ tungsgruppe 8a ist der oberen Flag-Speicherzellengruppe 4a zu­ geordnet und enthält eine Vielzahl von Flag-Bitleitungen BL0-BL7. Eine untere Flag-Bitleitungsgruppe 8b ist der unteren Flag-Speicherzellengruppe 4b zugeordnet und enthält ebenfalls eine Vielzahl von Flag-Bitleitungen BL0-BL7. Eine obere erste Vorladeeinrichtung 9a ist der oberen Speicherzellenanordnung 1a und eine untere erste Vorladeeinrichtung 9b ist der unteren Speicherzellenanordnung 1b zugeordnet. Eine obere zweite Vorladeeinrichtung 11a ist der oberen Speicherzellenanordnung 1a und eine untere zweite Vorladeeinrichtung 11b ist der unte­ ren Speicherzellenanordnung 1b zugeordnet.

Ein oberer Bitleitungsselektor 13a ist den oberen Bit­ leitungsgruppen 7(0)-7(15) zugeordnet und enthält obere Bitleitungsauswählabschnitte 13(0)-13(15). Ein unterer Bit­ leitungsselektor 13b ist den unteren Bitleitungsgruppen 7(16)-16(31) zugeordnet und enthält untere Bitleitungsauswählab­ schnitte 13(16)-13(31). Ein oberer Flag-Bitleitungsselektor (Flag-Gate) 29a wählt eine der Flag-Bitleitungen BL0-BL7 in der oberen Flag-Bitleitungsgruppe 8a aus. Ein unterer Flag-Bit­ leitungsselektor (Flag-Gate) 20b wählt eine der Flag-Bitlei­ tungen BL0-BL7 in der unteren Flag-Bitleitungsgruppe 8a aus.

Eine obere Ausgabeschaltung 27a ist den oberen Bitlei­ tungsauswählabschnitten 13(0)-13(15) in dem oberen Bitlei­ tungsselektor 13a zugeordnet und enthält Ausgabeabschnitte 28(0)-28(15). Die Ausgabeabschnitte 28(0)-28(15) enthalten exklusiv logische Summenschaltungen (EX-OR-Schaltungen). Die ersten Eingangsanschlüssen der jeweiligen Ausgabeabschnitte 28(0)-28(15) sind mit den oberen Signalleitungen 19(0)-19(15) verbunden, die mit den entsprechenden oberen Bitleitungsauswählabschnitten 13(0)-13(15) verbunden sind. Die zweiten Eingangsanschlüssen der jeweiligen Ausgabeab­ schnitte 28(0)-28(15) sind mit der oberen Signalleitung 25a des oberen Flag-Bitleitungsauswählabschnitts 20a verbunden. Der Ausgangsanschluß der jeweiligen Ausgabeabschnitte 28(0)-28(15) ist mit den Datenausgabeleitungen DL0-DL15 verbunden.

Eine untere Ausgabeschaltung 27b ist den unteren Bitlei­ tungsauswählabschnitten 13(16)-13(31) zugeordnet und enthält die Ausgabeabschnitte 28(16)-28(31). Die jeweiligen Ausgabe­ abschnitte enthalten exklusiv logische Summenschaltungen (EX- OR-Schaltungen). Die ersten Eingangsanschlüsse der jeweiligen Ausgabeabschnitte 28(16)-28(31) sind mit den unteren Signal­ leitungen 19(16)-19(31) verbunden, die mit den entsprechenden unteren Bitleitungsauswählabschni 57931 00070 552 001000280000000200012000285915782000040 0002019755405 00004 57812tten 13(16)-13(31) verbunden sind. Die zweiten Eingangsanschlüsse der jeweiligen Ausgabeab­ schnitte 28(16)-28(31) sind mit der unteren Signalleitung 25b des unteren Flag-Bitleitungsauswählabschnittes 20b verbunden. Der Ausgangsanschluß der jeweiligen Ausgabeabschnitte 28(16)-28(31) ist mit den Datenausgabeleitungen DL16-DL31 verbunden.

Obgleich die Speicherzellenanordnung 1 in der zweiten Ausfüh­ rungsform in die obere Speicherzellenanordnung 1a und die un­ tere Speicherzellenanordnung 1b geteilt ist, ist ihr Be­ triebsablauf insofern gleich wie bei der ersten Ausführungs­ form, als die in den Speicherzellen 2 gespeicherte Information entsprechend den Reihenadressignalen X0-X6 und den Spal­ tenadressignalen Y0-Y2 ausgelesen wird und die aus den Speicherzellen 2 gelesene Information auf den Signalleitungen 19(0)-19(31) erscheint.

Zusätzlich ist der Betriebsablauf der Schaltung gemäß der zwei­ ten Ausführungsform insofern demjenigen der ersten Ausführungs­ form gleich, als die in den Flag-Speicherzellen 5 gespeicherte Information gemäß den Reihenadressignalen X0-X6 und den Spal­ tenadressignalen Y0-Y2 ausgelesen wird und die aus den Flag-Speicherzellen 5 ausgelesene Information auf der oberen Signal­ leitung 25a und der unteren Signalleitung 25b erscheint.

Die auf den oberen Signalleitungen 19(0)-19(15) erscheinende Information und die auf der oberen Signalleitung 25a erschei­ nende Information werden der oberen Ausgabeschaltung 27a einge­ geben. Die auf den unteren Signalleitungen 19(16)-19(31) er­ scheinende Information und die auf der unteren Signalleitung 25b erscheinende Information werden der unteren Ausgabeschal­ tung 27b eingegeben. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) in den oberen Ausgabeschaltungen 27a und den unteren Ausgabeschaltungen 27b führen die exklusiv logische Summenope­ ration an den von den entsprechenden Signalleitungen 19(0)-19(31) und den Signalleitungen 25a und 25b eingegebenen Daten in derselben Weise wie bei der ersten Ausführungsform durch und geben die Resultate der exklusiv logischen Summe an die ent­ sprechenden Datenausgabeleitungen DL0-DL31 als Lesedaten aus.

Die Information, die auf den Datenausgabeleitungen DL0-DL31 erscheint, entspricht der Information in den Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(0)-3(31), die gemäß dem Reihenadressignal X0-X6 und den Spaltenadressignalen Y0-Y2 ausgewählt wurden. Das heißt, daß diese Information einem Wort (32 Bits) der gelesenen Daten (zu speichernde Daten) ent­ spricht.

Auf diese Weise werden die Daten aus den Speicherzellenanord­ nungen 1a und 1b für jedes Wort ausgelesen. Nachdem die Lese­ periode beendet wurde, beginnt die Vorladeperiode erneut in derselben Weise wie bei der ersten Ausführungsform und ein ähn­ licher Vorladebetriebsablauf wird ausgeführt.

Die Festwert-Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform verringert den Leistungsverbrauch weiter, wenn die oberen und die unteren Bits ein spezifisches Merkmal haben, wie etwa bei einem Befehls-ROM, bei dem die oberen Bits Befehle speichern und die unteren Bits Adressen speichern.

Hinsichtlich der Reduzierung des Leistungsverbrauchs wird nach­ folgend unter Verwendung eines einfachen spezifischen Beispiels eine weitere Erläuterung gegeben. Der Einfachheit und der Deut­ lichkeit der Erklärung halber wird angenommen, daß in der zwei­ ten Ausführungsform ein Wort 14 Bits anstelle von 32 Bits um­ faßt, nur um zu erklären, wie der Leistungsverbrauch verringert wird.

Fig. 6 zeigt die zu speichernden Daten und die in den Speicherzellen 2 beschriebenen Daten für sieben Wörter. Wie aus Fig. 6 ersichtlich ist, wird dann, wenn die Daten mehr Infor­ mationen "0" als Informationen "1" enthalten und invertiert werden und in Speicherzellen 2 geschrieben werden, die Anzahl der Informationen "0", die in den Speicherzellen 2 gespeichert sind, von 41 auf 29 reduziert (Reduzierung um annähernd 30 Pro­ zent). Diese Reduzierung, die in Fig. 6 dargestellt ist, ist vorteilhaft, wenn mehr Informationen "0" in den oberen Bits enthalten sind und mehr Informationen "1" in den unteren Bits enthalten sind.

Dritte Ausführungsform

Fig. 7 zeigt eine dritte Ausführungsform der vorliegenden Er­ findung. In der ersten Ausführungsform speichern die Speicher­ zellen 2 die invertierte Information, wenn die Anzahl der Informationen "0" die Anzahl der Informationen "1" in einem Wort übersteigt, und speichern die nicht-invertierte Informa­ tion, wenn die Anzahl der Informationen "1" die Anzahl der Informationen "0" in einem Wort übersteigt. In der dritten Ausführungsform werden jedoch eine konvertierte Information und eine nicht-konvertierte Information in einem spezifischen Musterspeicher 29 anstelle der invertierten und der nicht-in­ vertierten Information der ersten Ausführungsform gespeichert. Die dritte Ausführungsform unterscheidet sich nur in diesem Punkt von der ersten Ausführungsform. Daher wird die dritte Ausführungsform nachfolgend insbesondere unter Bezug auf diesen Unterschied erläutert. In Fig. 7 sind dieselben Bestandteile wie die in Fig. 1 und 2 gezeigten durch dieselben Bezugs­ zeichen bezeichnet, so daß auf eine wiederholte Beschreibung dieser Elemente verzichtet wird. In Fig. 7 speichern die Speicherzellen 2 in der Speicherzellenanordnung 1 die Daten für jedes Wort basierend auf den folgenden Regeln. Die exklusiv lo­ gische Summenoperation wird an den zu speichernden Wortdaten (nachfolgend als nicht-konertierte Daten bezeichnet) und einem spezifischen Muster ausgeführt, um die Resultate zu erhalten (nachfolgend als post-konvertierte Daten bezeichnet). Anschlie­ ßend wird die Anzahl der Informationen "0", die in den nicht­ konvertierten Daten und in den post-konvertierten Daten enthal­ ten sind, verglichen, und diejenigen mit der geringeren Anzahl von Informationen "0" werden in den Speicherzellen 2 gespei­ chert.

Die Flag-Speicherzellen 5 in der Flag-Speicherzellengruppe 4 speichern die Information "0" oder "1", die angibt, ob das in der Speicherzellenanordnung 1 gespeicherte entsprechende Wort konvertiert werden muß oder nicht.

Die Ausgabeschaltung 27 führt die exklusiv logische Summen­ operation zwischen dem spezifischen Muster und der auf den Flag-Bitleitungen BL0-BL7, die von dem Flag-Bitleitungsselek­ tor 20b ausgewählt sind, und auf den Bitleitungen BL0-BL7, die durch den Bitleitungsselektor 13(0)-13(31) ausgewählt sind, erscheinenden Information aus und gibt das Resultat aus, oder die Ausgabeschaltung 27 gibt die auf den von dem Bitlei­ tungsselektor 13(0)-13(31) ausgewählten Bitleitungen BL0-BL7 erscheinende Information aus, ohne daß die exklusiv logi­ sche Summenoperation ausgeführt wird. Die Ausgabeschaltung 27 enthält einen spezifischen Musterspeicher 29, einen Muster­ schalter 30 und eine Ausgabeschaltung 27.

Der spezifische Musterspeicher 29 speichert ein spezifisches Muster, das dieselbe Anzahl von Bits hat wie die Anzahl der Spalten der Speicherzellengruppen 3(0)-3(31) (in der dritten Ausführungsform ist diese Zahl 32). In dem spezifischen Muster­ speicher 29 entspricht der Speicherabschnitt zum Speichern von "0" einem Erdpotentialknoten und der Speicherabschnitt zum Speichern von "1" entspricht einem Knoten auf Leistungsquellen­ potential.

Der Musterschalter 30 empfängt die auf den ausgewählten Flag-Bitleitungen BL0-BL7, die von dem Flag-Bitleitungsselektor 20 ausgewählt wurden, erscheinende Information. Wenn die empfan­ gene Information eine konvertierte Information anzeigt, gibt der Musterschalter 30 das spezifische Muster aus, und wenn die empfangene Information eine nicht-konvertierte Information an­ zeigt, gibt der Musterschalter 30 das nicht spezifische Muster aus, das heißt beispielsweise insgesamt Informationen "0". Der Musterschalter 30 enthält AND-Schaltungen 31(0)-31(31), deren Anzahl gleich der Anzahl der Spalten der Speicherzellengruppen 3(0)-3(31) ist. Ein Eingangsanschluß der jeweiligen AND-Schaltungen 31(0)-31(31) ist mit der Signalleitung 25 zum Empfangen der in der ausgewählten Flag-Speicherzelle 5 gespei­ cherten Information verbunden. Der andere Eingangsanschluß der jeweiligen AND-Schaltungen 31(0)-31(31) ist mit dem entspre­ chenden Speicher in dem spezifischen Musterspeicher 29 zum Emp­ fangen der Bitinformation des entsprechenden spezifischen Mu­ sters verbunden.

Die Ausgabeschaltung 27 enthält Ausgabeabschnitte 28(0)-28(31), die den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) zugeordnet sind. Ein Eingangsanschluß jedes der jewei­ ligen Ausgabeabschnitte 28(0)-28(31) ist mit den entsprechen­ den Signalleitungen 19(0)-19(31) verbunden und empfängt die Information, die auf den Bitleitungen BL0-BL7, die von den Bitleitungsauswählabschnitten 13(0)-13(31) ausgewählt sind, erscheint. Die übrigen Eingangsanschlüsse der jeweiligen Ausgabeabschnitte 28(0)-28(31) sind mit den entsprechenden Ausgängen des Musterschalters 30 verbunden. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) enthalten exklusiv logische Summenschaltungen (EX-OR-Schaltung) zum Invertieren oder Nicht-Invertieren der von den jeweiligen Bitauswählabschnitten 13(0)-13(31) empfangenen Information basierend auf der von dem Musterschalter 30 eingegebenen Information.

Das in dem spezifischen Musterspeicher 29 gespeicherte spezifi­ sche Muster wird in der nachfolgend erläuterten Weise bestimmt. Der spezifische Musterspeicher 29 speichert die am häufigsten auftretenden Muster, die in der Speicherzellenanordnung 1 für jedes Wort existieren.

In diesem Fall werden die in der Speicherzellenanordnung 1 zu speichernden Daten und die in der Flag-Bitleitungsgruppe 4 zu speichernde Information wie folgt: Da die exklusiv logische Summe zwischen den zu speichernden Daten und dem spezifischen Muster gebildet wird, wird das spezifische Muster insgesamt zu Informationen "1". Die Flag-Bitleitungsgruppe 4 speichert die entsprechende Information "0", die anzeigt, wie die gespei­ cherten Daten konvertiert wurden.

Für die für den Rest der Wörter zu speichernden Daten wird die exklusiv logische Summe zwischen den Daten, die zu speichern sind, und dem spezifischen Muster ausgeführt und die post-kon­ vertierte Information wird erhalten. Die Anzahlen von Informa­ tionen "0" in der jeweiligen post-konvertierten Information und den zu speichernden Daten (nicht-konvertierte Information) wird verglichen und die Daten mit der geringeren Anzahl von Informa­ tionen "0" werden in den Speicherzellengruppen 3(0)-3(31) ge­ speichert. Wenn die post-konvertierten Daten in den Speicher­ zellengruppen 3(0)-3(31). gespeichert werden, speichert die entsprechende Flag-Speicherzelle 5 der Flag-Speicherzellengrup­ pe 4 eine Information "0". Wenn nicht-konvertierte Daten in den Speicherzellengruppen 3(0)-3(31) gespeichert werden, spei­ chert die entsprechende Flag-Speicherzelle 5 die Information "1".

Das spezifische Muster wird ohne weiteres definiert, indem das am häufigsten gespeicherte Muster in der Speicherzellenanord­ nung gefunden wird. Das spezifische Muster verringert effektiv die Anzahl der Informationen "0", die in den Speicherzellen 2 gespeichert sind.

Es gibt zwei andere Wege zur Bestimmung des spezifischen Mu­ sters. In derselben Weise wie bei dem vorstehend erläuterten ersten Verfahren werden alle Muster der in der Speicherzellen­ anordnung 1 zu speichernden Daten in dem zweiten Verfahren un­ tersucht. Anschließend werden die am häufigsten auftretenden K (beispielsweise 100) Muster ausgewählt. Für jeweils K ausge­ wählte Muster wird die folgende Operation ausgeführt, um die in der Speicherzellenanordnung 1 zu speichernde Information "0" zu erhalten. Die exklusiv logische Summe wird zwischen den ausge­ wählten K Mustern und den zu speichernden Daten ausgeführt. An­ schließend wird die Anzahl der Informationen "0", die in den post-konvertierten Daten eingeschlossen sind, und diejenige der zu speichernden Daten (nicht-konvertierte Originaldaten) verg­ lichen und die Daten, die weniger Informationen "0" haben, wer­ den als Schreibdaten bestimmt. Dieser Prozeß wird für alle zu speichernden Wörter ausgeführt. Die Anzahl der Informationen "0", die in den Schreibdaten aller Wörter enthalten sind (beispielsweise 1024 (= 8 × 128)) wird erhalten, das heißt die Anzahl der Informationen "0", die in den in der Speicherzellen­ anordnung 1 zu speichernden Daten enthalten sind, wird erhal­ ten. Diese Operation wird für alle K Muster ausgeführt. Aus der Untersuchung aller K Muster werden die Schreibdaten, die die geringste Gesamtanzahl der Informationen "0" haben, als ein spezifisches Muster bestimmt. Nachdem das spezifische Muster erhalten wird, werden die in der Speicherzellenanordnung 1 und in der Flag-Speicherzellengruppe 4 zu speichernden Daten in derselben Weise wie bei dem vorstehend erörterten ersten Ver­ fahren erhalten. Gemäß diesem zweiten Verfahren ist es möglich, die Anzahl der Informationen "0" zu reduzieren, die in der Speicherzellenanordnung 1 gespeichert werden.

In dem dritten Verfahren zum Bestimmen des spezifischen Musters wird die exklusiv logische Summenoperation zwischen den jewei­ ligen (2n-1) ("n" entspricht der Anzahl von Bits in einem Wort; beispielsweise 32) Mustern und den in der Speicherzellenanord­ nung 1 zu speichernden Daten ausgeführt, um die Anzahl der In­ formationen "0" zu erhalten. Anschließend wird die Anzahl der Informationen "0", die in den post-konvertierten Daten und den zu speichernden Daten (nicht-konvertierten Daten) enthalten sind, verglichen, und die Daten mit der geringeren Anzahl von Informationen "0" werden in der Speicherzellenanordnung 1 ge­ speichert. Dieser Prozeß wird an allen zu speichernden Worten ausgeführt, um die Anzahl der Informationen "0" zu erhalten, die in den Schreibdaten in der Speicheranordnung 1 enthalten sind. Von den (2n-1) Mustern wird das Muster, das den Schreib­ daten mit der geringsten Gesamtanzahl der Informationen "0" entspricht, als ein spezifisches Muster bestimmt. Nachdem das spezifische Muster bestimmt ist, werden die in der Speicherzel­ lenanordnung 1 zu speichernden Daten und die Bitinformation des in der Flag-Speicherzellengruppe 4 zu speichernden spezifischen Musters in derselben Weise wie bei dem vorstehend erörterten ersten Verfahren erhalten. Gemäß diesem dritten Verfahren ist es möglich, die Anzahl der Informationen "0", die in der Speicherzellenanordnung 1 gespeichert sind, zu reduzieren.

Der Betriebsablauf entspricht insofern demjenigen der ersten Ausführungsform, als die in den Speicherzellen 2 gespeicherte Information gemäß den Reihenadressignalen X0-X6 und den Spal­ tenadressignalen Y0-Y2 gelesen wird und die aus den Speicher­ zellen 2 ausgelesene Information auf den Signalleitungen 19(0)-19(31) erscheint.

Der Betriebsablauf der beschriebenen Vorrichtung entspricht ebenfalls exakt demjenigen der ersten Ausführungsform insofern, als die in den Flag-Speicherzellen 5 gespeicherte Information gemäß den Reihenadressignalen X0-X6 und den Spaltenadressig­ nalen Y0-Y2 gelesen wird und die aus den Flag-Speicherzellen 5 gelesene Information auf der Signalleitung 25 erscheint.

Dann empfängt die Ausgabeschaltung 27 die auf den Signalleitun­ gen 19(0)-19(31) erscheinende Information und die auf der Signalleitung 25 erscheinende Information. Der Musterschalter 30 gibt die in dem spezifischen Musterspeicher 29 gespeicherten Muster oder ein Muster nur mit Informationen "0" an die Ausga­ beschaltung 27 ab, basierend auf der von der Signalleitung 25 eingegebenen Information. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) in der Ausgabeschaltung 27 führen die exklusiv logische Summenoperation zwischen der Information von den ent­ sprechenden Signalleitungen 19(0)-19(31) und der Bitinforma­ tion, die den von dem Musterschalter 30 ausgegebenen Mustern entspricht, das heißt der Information von den entsprechenden AND-Schaltungen 31(0)-31(31) in dem Musterschalter 30, aus. Anschließend werden die Resultate an die entsprechenden Daten­ ausgabeleitungen DL0-DL31 als Lesedaten ausgegeben.

Daher entspricht die Information, die auf den Datenausgabelei­ tungen DL0-DL31 erscheint, der Information der Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(0)-3(31), die entsprechend den Reihenadressignalen X0-X6 und den Spal­ tenadressignalen Y0-Y2 ausgewählt wurden, das heißt diese In­ formation entspricht einem Wort (32 Bits) der gelesenen Daten (zu speichernden Daten).

Auf diese Weise werden die Daten aus der Speicherzellenanord­ nung 1 für jedes Wort ausgelesen. Nach dem Beenden der Lese­ periode beginnt die Vorladeperiode erneut in derselben Weise wie bei der ersten Ausführungsform und ein ähnlicher Vorlade­ vorgang wird ausgeführt.

In der Festwert-Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform wird in den Speicherzellen 5 für jedes Wort ge­ speichert, ob die Daten basierend auf dem spezifischen Muster konvertiert werden oder nicht konvertiert werden. Beim Lesen der Daten wird die exklusiv logische Summenoperation zwischen den gelesenen Daten und dem spezifischen Muster ausgeführt oder die gelesenen Daten werden ausgegeben, ohne daß die exklusiv logische Summenoperation ausgeführt wird, basierend auf der Flag-Information (Flag-Bit), die in den Flag-Speicherzellen 5 gespeichert ist. Auf diese Weise wird die Anzahl der Informa­ tionen "0", die in den Speicherzellen der Speicherzellenanord­ nung 1 zu speichern sind, effizient verringert, was auch den Leistungsverbrauch reduziert.

Im Hinblick auf die Reduzierung des Leistungsverbrauches folgt eine weitere Erklärung unter Verwendung eines einfachen spezi­ fischen Beispiels. Zur Einfachheit und Klarheit der Erklärung wird angenommen, daß in der dritten Ausführungsform ein Wort 14 Bits anstelle von 32 Bits umfaßt, um zu erklären, wie der Leistungsverbrauch reduziert wird. Fig. 8 zeigt die in den Speicherzellen 2 zu speichernden Daten und zu schreibenden Da­ ten für sieben Wörter.

Wie aus Fig. 8 ersichtlich ist, werden dann, wenn die zu spei­ chernden Daten dem spezifischen Muster gleich sind, alle Daten "1" in die Speicherzellen 2 geschrieben. Wenn die exklusiv lo­ gische Summenoperation an den zu speichernden Wortdaten und ei­ nem spezifischen Muster ausgeführt wird, wird die Anzahl der Informationen "0" von 45 auf 23 reduziert (annähernd 45 Prozent Reduzierung) im Vergleich zu einem Fall ohne Operation.

Dieses Resultat zeigt, daß die Anzahl der Informationen "0", die in den Speicherzellen 2 gespeichert werden, in der dritten Ausführungsform stark reduziert wird, die 8 × 127 Wörter (32 Bits/Wort) enthält. Je größer die Kapazität ist, desto weniger Informationen "0" werden in den Speicherzellen 2 gespeichert, was den vorteilhaften Effekt der Reduzierung des Leistungsver­ brauches hat.

Darüber hinaus,ist es mit der Erfindung gemäß der dritten Aus­ führungsform möglich, die Schaltungsgröße zu reduzieren und die Integration mit hoher Dichte der Schaltung in derselben Weise wie bei der ersten Ausführungsform zu erleichtern. Das heißt, da die Ausgabeabschnitte 28(0)-28(31) und die AND-Schaltungen 31(0)-31(31) in dem Musterschalter 30 den jeweiligen Speicherzellengruppen 3(0)-3(31) entsprechen, ist es möglich, die Größe der umgebenden Schaltung mit Ausnahme der Speicher­ zellenanordnung 1 zu verringern. Da zusätzlich die Ausgabeab­ schnitte 28(0)-28(31) und die AND-Schaltungen 31(0)-31(31) für die jeweiligen Speicherzellengruppen 3(0)-3(31) angeord­ net werden können, ist es möglich, die Ausgabeabschnitte 28(0)-28(31) und die AND-Schaltungen 31(0)-31(31) parallel zu den Wortleitungen WL0-WL127 entlang einer geraden Linie anzuord­ nen, was die Integration der Speicherschaltung mit hoher Dichte erleichtert. Der spezifische Musterspeicher 29 nimmt keine große Fläche ein, da die jeweiligen Speicher in dem spezifi­ schen Musterspeicher 29 nur mit einem Knoten auf Leistungsver­ sorgungspotential oder einem Erdpotentialknoten in dem Muster­ schalter 30 aufgebaut sein können.

Vierte Ausführungsform

Fig. 9 zeigt eine vierte Ausführungsform der vorliegenden Er­ findung. In der dritten Ausführungsform ist eine Flag-Speicher­ zelle 5 für jedes Wort (32 Bits) angeordnet und die zu spei­ chernden Daten (Schreibdaten) in den Speicherzellen 2 werden so bestimmt, daß sie konvertiert werden oder nicht. In dieser vierten Ausführungsform ist jedoch jedes Wort in obere Bits (16 Bits) und untere Bits (16 Bits) geteilt und die Flag-Speicher­ zellen 5 sind jeweils für die oberen und die unteren Bits vor­ gesehen. In diesem Fall wird für jedes der oberen Bits (16 Bits) gemäß dem ersten spezifischen Muster festgestellt, ob sie konvertiert werden oder nicht, und für die unteren Bits (16 Bits) wird gemäß dem zweiten spezifischen Muster festgestellt, ob sie konvertiert werden oder nicht. Die vierte Ausführungs­ form unterscheidet sich nur in diesem Punkt von der dritten Ausführungsform.

Die Beziehung der vierten Ausführungsform und der dritten Aus­ führungsform ist gleich der der zweiten Ausführungsform und der ersten Ausführungsform. Daher scheint die vierte Ausführungs­ form ohne weiteres ohne genauere detaillierte Erläuterung ver­ ständlich. Somit wird die vierte Ausführungsform nachfolgend kurz erläutert. In Fig. 9 sind dieselben Bestandteile wie die in Fig. 1 und 2 gezeigten durch dieselben Bezugszeichen be­ zeichnet, so daß auf eine Wiederholung der Beschreibung ver­ zichtet wird. Der Zusatz "a" bezeichnet die oberen Bitschaltun­ gen und der Zusatz "b" bezeichnet die unteren Schaltungen.

Das erste spezifische Muster, das den oberen 16 Bits eines Wor­ tes entspricht, wird in dem spezifischen Musterspeicher 29a ge­ speichert, der der oberen Speicherzellenanordnung 1a ent­ spricht. Das erste spezifische Muster wird gemäß dem ersten bis dritten Verfahren wie für die dritte Ausführungsform erläutert bestimmt, und zwar auf der Basis aller in der oberen Speicher­ zellenanordnung 1a gespeicherten Wörter.

Das zweite spezifische Muster, das den unteren 16 Bits eines Wortes entspricht, ist in dem spezifischen Musterspeicher 29b gespeichert, der der unteren Zellenanordnung 1b entspricht. Das zweite spezifische Muster wird gemäß dem ersten bis dritten Verfahren, wie für die dritte Ausführungsform erläutert, auf der Basis aller in der unteren Speicherzellenanordnung 1b ge­ speicherten Wörter bestimmt. Auf diese Weise werden das am be­ sten geeignete erste spezifische Muster und zweite spezifische Muster für die obere Speicherzellenanordnung 1a und die untere Speicherzellenanordnung 1b festgelegt.

Obgleich die Speicherzellenanordnung 1 in der vierten Ausfüh­ rungsform in die obere Speicherzellenanordnung 1a und die un­ tere Speicherzellenanordnung 1b geteilt ist, entspricht ihr Be­ triebsablauf derjenigen der dritten Ausführungsform insofern, als die in den Speicherzellen 2 gespeicherte Information gemäß den Reihenadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 gelesen wird und die aus den Speicherzellen 2 gelesene In­ formation auf, den Signalleitungen 19(0)-19(31) erscheint.

Zusätzlich ist der Betriebsablauf der Schaltung gemäß der vier­ ten Ausführungsform insofern demjenigen der dritten Ausfüh­ rungsform ähnlich, als die in den Flag-Speicherzellen 5 gespei­ cherte Information gemäß den Reihenadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 ausgelesen wird und die aus den Flag-Speicherzellen 5 gelesene Information auf der oberen Signalleitung 25a und der unteren Signalleitung 25b erscheint.

Die auf den oberen Signalleitungen 19(0)-19(15) erscheinende Information und die auf der oberen Signalleitung 25a erschei­ nende Information werden der oberen Ausgabeschaltung 27a einge­ geben. Die auf den unteren Signalleitungen 19(16)-19(31) er­ scheinende Information und die auf der unteren Signalleitung 25b erscheinende Information werden der unteren Ausgabeschal­ tung 27b eingegeben.

In der oberen Ausgabeschaltung 27a gibt der Musterschalter 30a das in dem spezifischen Musterspeicher 29a gespeicherte Muster oder ein ganz aus Informationen "0" bestehendes Muster an die Ausgabeschaltung 27a aus, basierend auf der von der oberen Si­ gnalleitung 25a eingegebenen Information. Die jeweiligen Ausga­ beabschnitte 28(0)-28(15) in der Ausgabeschaltung 27a führen die exklusiv logische Summenoperation zwischen der Information von den entsprechenden Signalleitungen 19(0)-19(31) und der Bitinformation, die den von dem Musterschalter 30a ausgegebenen Mustern entspricht, das heißt der Information von den entspre­ chenden AND-Schaltungen 31(0)-31(15) in dem Musterschalter 30a, aus. Anschließend werden die Resultate an die entsprechen­ den Datenausgabeleitungen DL0-DL15 als Lesedaten ausgegeben.

In der unteren Ausgabeschaltung 27b gibt der Musterschalter 30b das in dem spezifischen Musterspeicher 29b gespeicherte Muster oder ein vollständig aus Informationen "0" bestehendes Muster an die Ausgabeschaltung 27b ab, und zwar basierend auf der von der oberen Signalleitung 25a eingegebenen Information. Die je­ weiligen Ausgabeabschnitte 28(16)-28(31) in der Ausgabeschal­ tung 27b führen die exklusiv logische Summenoperation zwischen der Information von den entsprechenden Signalleitungen 19(0)-19(31) und der Bitinformation aus, die den Mustern entspricht, die von dem Musterschalter 30b ausgegeben werden, das heißt der Information von den entsprechenden AND-Schaltungen 31(16)-31(31) in dem Musterschalter 30b. Die Resultate werden dann an den entsprechenden Datenausgabeleitungen DL16-DL31 als Lese­ daten ausgegeben.

Daher entspricht die Information, die auf den Datenausgabelei­ tungen DL0-DL31 erscheint, der Information der Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(0)-3(31), die ge­ mäß den Reihenadressignalen X0-X6 und den Spaltenadressigna­ len Y0-Y2 ausgewählt wurden, das heißt diese Information ent­ spricht einem Wort (32 Bits) der gelesenen Daten (zu speichern­ den Daten).

Auf diese Weise werden Daten aus der Speicherzellenanordnung 1 für jedes Wort ausgelesen. Nach dem Beenden der Leseperiode be­ ginnt erneut die Vorladeperiode in derselben Weise wie bei der dritten Ausführungsform, und eine ähnliche Vorladeoperation wird ausgeführt.

Die Festwert-Halbleiterspeichervorrichtung gemäß der vierten Ausführungsform reduziert den Leistungsverbrauch weiter, wenn die oberen und die unteren Bits spezifische Merkmale haben, wie etwa in einem Befehls-ROM, bei dem die oberen Bits Befehle und die unteren Bits Adressen speichern.

Fünfte Ausführungsform

Fig. 10 zeigt eine fünfte Ausführungsform der vorliegenden Er­ findung. In der dritten Ausführungsform wird ein spezifisches Muster für die gesamte Speicherzellenanordnung 1 bestimmt und die post-konvertierten Daten oder nicht-konvertierten Daten werden für jedes Wort der Speicherzellen 2 basierend auf dem spezifischen Muster gespeichert (geschrieben). In der fünften Ausführungsform ist jedoch die Speicherzellenanordnung 1 in eine erste Anordnung 1A, die Zeile 0 bis Zeile 63 enthält, und in eine zweite Anordnung 1B, die Zeile 64 bis Zeile 127 ent­ hält, geteilt. Das erste spezifische Muster wird für die erste Anordnung 1A bestimmt und das zweite spezifische Muster wird für die zweite Anordnung 1B bestimmt. Es wird bestimmt, ob die post-konvertierten Daten oder nicht konvertierten Daten in die Speicherzellen 2 der jeweiligen Anordnungen 1A und 1B zu spei­ chern (schreiben) sind, und zwar basierend auf dem ersten und dem zweiten spezifischen Muster. Die fünfte Ausführungsform un­ terscheidet sich nur in diesem Punkt von der dritten Ausfüh­ rungsform.

Die fünfte Ausführungsform wird daher nachfolgend unter beson­ derer Berücksichtigung dieses Unterschiedes erläutert. In Fig. 10 sind dieselben Bestandteile wie die in Fig. 7 gezeigten durch dieselben Bezugszeichen bezeichnet, so daß auf eine Be­ schreibung verzichtet werden kann.

In der Schaltung von Fig. 7 enthält die Ausgabeschaltung 27 einen ersten und einen zweiten Musterspeicher 29a und 29b, einen Musterselektor 33, einen Musterschalter 30 und eine Aus­ gabeschaltung 27.

Der erste spezifische Musterspeicher 29a entspricht der ersten Anordnung 1A in der Speicherzellenanordnung 1 und speichert das erste spezifische Muster, das dieselbe Anzahl von Bits (in die­ ser fünften Ausführungsform 32 Bits) wie diejenige der Spalten der Speicherzellengruppen 3(0)-3(31) hat.

Der zweite spezifische Musterspeicher 29b entspricht der zwei­ ten Anordnung 1B in der Speicherzellenanordnung 1 und speichert das zweite spezifische Muster, das dieselbe Anzahl von Bits wie diejenige der Spalten der Speicherzellengruppen 3(0)-3(31) hat. In den jeweiligen spezifischen Musterspeichern 29a und 29b entspricht die Information "0" dem Erdpotentialknoten und die Information "1" entspricht dem Knoten auf Leistungspotential.

Das in dem ersten spezifischen Musterspeicher 29a zu spei­ chernde erste spezifische Muster wird auf der Basis aller in der ersten Anordnung 1A gespeicherten Wörter durch das erste bis dritte Verfahren bestimmt, die vorstehend für die dritte Ausführungsform erläutert wurden. Das in dem zweiten spezifi­ schen Musterspeicher 29b zu speichernde zweite spezifische Mu­ ster wird durch das für die dritte Ausführungsform erläuterte erste bis dritte Verfahren bestimmt, und zwar auf der Basis aller Wörter, die in der zweiten Anordnung 1B gespeichert sind. Auf diese Weise werden das am besten geeignete erste und zweite spezifische Muster für die erste Anordnung 1A und die zweite Anordnung 1B festgelegt.

In der fünften Ausführungsform wählt der Musterselektor 33 das erste oder das zweite spezifische Muster basierend auf Rei­ henadressignalen, das heißt basierend auf den höchstwertigen Reihenadressignalen X0. Der Musterselektor 33 enthält 2 MOS-Transistoren, die eine Gate-Elektrode haben, die das inver­ tierte oder nicht-invertierte Signal des höchstwertigen Reihenadressignals X0 für jedes Bit des spezifischen Musters empfangen.

Der Musterschalter 30 empfängt die Information, die auf den Flag-Bitleitungen BL0-BL7 erscheint, die von dem Flag-Bitlei­ tungsselektor 20 ausgewählt sind. Wenn die empfangene Informa­ tion konvertierte Information zeigt, gibt der Musterschalter 30 das spezifische Muster aus, das von dem Musterselektor 33 aus­ gewählt ist. Wenn die empfangene Information nicht-konvertierte Information zeigt, gibt der Musterschalter 30 ein nicht spezi­ fisches Muster aus, das insgesamt aus Informationen "0" in der fünften Ausführungsform besteht. Der Musterschalter 30 hat den­ selben Aufbau wie derjenige der vorstehend beschriebenen dritten Ausführungsform.

Die Ausgabeschaltung 27 enthält Ausgabeabschnitte 28(0)-28(31), die der Vielzahl von Bitleitungsauswählabschnitten 13(0)-13(31) entsprechen. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) haben denselben Aufbau wie diejenigen der vor­ stehend erläuterten dritten Ausführungsform.

Obgleich die Speicherzellenanordnung 1 in Richtung der Reihen in zwei Abschnitte geteilt ist, entspricht ihr Betriebsablauf demjenigen der dritten Ausführungsform insofern, als die in den Speicherzellen 2 gespeicherte Information entsprechend den Rei­ henadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 ausgelesen wird und die aus den Speicherzellen 2 ausgelesene Information auf den Signalleitungen 19(0)-19(31) erscheint.

Zusätzlich ist der Betriebsablauf der Schaltung gemäß der fünf­ ten Ausführungsform demjenigen der dritten Ausführungsform insofern ähnlich, als die in den Flag-Speicherzellen 5 gespei­ cherte Information entsprechend den Reihenadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 gelesen wird und die aus den Flag-Speicherzellen 5 ausgelesene Information auf der obe­ ren Signalleitung 25 erscheint.

Die auf den Signalleitungen 19(0)-19(31) erscheinende Infor­ mation und die auf der Signalleitung 25 erscheinende Informa­ tion wird der Ausgabeschaltung 27 eingegeben. Der Musterselek­ tor 33 bestimmt, ob die erste Anordnung 1A oder die zweite An­ ordnung 1B durch die Reihenadressignale X0-X6 ausgewählt ist und gibt eines des ersten oder des zweiten spezifischen Musters aus den spezifischen Musterspeichern 29a und 29b an den Muster­ schalter 30 aus.

Der Musterschalter 30 gibt entweder das erste oder das zweite spezifische Muster, das ausgewählt wurde, oder ein Muster, das insgesamt Informationen "0" aufweist, an die Eingangsanschlüsse der Ausgabeschaltung 27 ab. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) führen die exklusiv logische Summenoperation zwischen der von den Signalleitungen 19(0)-19(31) eingegebe­ nen Information und der Bitinformation, die dem von dem Muster­ schalter 30 ausgegebenen Muster entspricht, das heißt der von den entsprechenden AND-Schaltungen 31(0)-31(31) ausgegebenen Information, aus. Anschließend werden die Resultate an die ent­ sprechenden Datenausgabeleitungen DL1-DL31 als Lesedaten aus­ gegeben.

Auf diese Weise werden die Daten aus den Speicherzellenanord­ nungen 1A und 1B für jedes Wort ausgelesen. Nach der Beendigung der Leseperiode beginnt die Vorladeperiode erneut in derselben Weise wie bei der dritten Ausführungsform und ein entsprechen­ der Vorladevorgang wird ausgeführt.

Daher entspricht die Information, die auf den Datenausgabelei­ tungen DL0-DL31 erscheint, der Information der Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(0)-3(31), die ge­ mäß den Reihenadressignalen X0-X6 und den Spaltenadressigna­ len Y0-Y2 ausgewählt wurden, das heißt diese Information ent­ spricht einem Wort (32 Bits) der Lesedaten (zu speichernden Da­ ten).

Auf diese Weise werden die Daten aus den Speicherzellenanord­ nung 1 für jedes Wort ausgelesen. Nach der Beendigung der Lese­ periode beginnt die Vorladeperiode erneut in derselben Weise wie bei der dritten Ausführungsform und ein entsprechender Vor­ ladevorgang wird ausgeführt.

Die Festwert-Halbleiterspeichervorrichtung gemäß der fünften Ausführungsform hat Auswirkungen, die denjenigen einer Vorrich­ tung gemäß der dritten Ausführungsform ähnlich sind. Die Vor­ richtung gemäß der fünften Ausführungsform ist vorteilhaft, wenn die Daten eine gewisse Vorspannung in Richtung der Reihe der Speicherzellenanordnung 1 haben, womit der Leistungsver­ brauch effektiv verringert wird.

In der fünften Ausführungsform ist die Speicherzellenanordnung 1 in Richtung der Reihe in zwei Abschnitte geteilt. Die Anzahl der Unterteilungen ist jedoch nicht auf zwei Abschnitte be­ grenzt, sondern es können mehr als zwei Abschnitte vorhanden sein. Auch ist es möglich, das spezifische Muster für die je­ weiligen Anordnungen, die in mehr als zwei Teile geteilt sind, anzuordnen, und das spezifische Muster gemäß den Reihenadres­ signalen auszuwählen.

Sechste Ausführungsform

Fig. 11 zeigt eine sechste Ausführungsform der vorliegenden Erfindung. In der dritten Ausführungsform wird das spezifische Muster für die gesamte Speicherzellenanordnung 1 bestimmt und die post-konvertierten oder die nicht konvertieren Daten werden für jedes Wort basierend auf dem spezifischen Muster in die Speicherzellen 2 gespeichert (geschrieben). In der vorliegenden sechsten Ausführungsform werden jedoch zwei spezifische Muster für die Speicherzellenanordnung 1 bestimmt und die Daten werden in den Speicherzellen 2 gemäß dem ersten Konvertierungsmuster oder dem zweiten Konvertierungsmuster für jedes Wort gespei­ chert. Die sechste Ausführungsform unterscheidet sich nur in diesem Punkt von der dritten Ausführungsform.

Die sechste Ausführungsform wird daher nachfolgend unter beson­ derer Berücksichtigung nur der Unterschiede von der dritten Ausführungsform erläutert. In Fig. 11 sind dieselben Bauteile wie die in Fig. 7 gezeigten durch die gleichen Bezugszeichen bezeichnet, so daß auf eine Wiederholung der Beschreibung die­ ser Elemente verzichtet werden kann.

In der Schaltung von Fig. 11 speichern die Speicherzellen 2 in der Speicherzellenanordnung 1 die Daten für jedes Wort basie­ rend auf den folgenden Regeln.

Die exklusiv logische Summenoperation wird an den zu speichern­ den Wortdaten und an einem ersten spezifischen Muster ausge­ führt, um die ersten post-konvertierten Daten zu erhalten, und an den zu speichernden Wortdaten und an einem zweiten spezifi­ schen Muster, um die zweiten post-konvertierten Daten zu erhal­ ten. Anschließend wird die Anzahl der in den ersten post-kon­ vertierten Daten enthaltenen Informationen "0" und die Anzahl der in den zweiten post-konvertierten Daten enthaltenen Infor­ mationen "0" verglichen und die Daten mit der geringeren Anzahl von Informationen "0" werden in den Speicherzellen 2 gespei­ chert.

Die Flag-Speicherzellen in der Flag-Speicherzellengruppe 4 speichern die Information "0" oder "1", die angibt, ob das in der Speicherzellenanordnung 1 gespeicherte entsprechende Wort erste post-konvertierte Daten oder zweite post-konvertierte Da­ ten enthält.

Die Ausgabeschaltung 27 konvertiert die Information, die auf den Bitleitungen BL0-BL7 erscheint, die von den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) ausgewählt wurden, und zwar basierend auf der Information, die auf den Flag-Bit­ leitungen BL0-BL7 erscheint, die von dem Flag-Bitleitungsse­ lektor 20 ausgewählt wurden, unter Verwendung des ersten spezi­ fischen Musters oder des zweiten spezifischen Musters, und gibt das Resultat aus. Die Ausgabeschaltung 27 enthält einen ersten spezifischen Musterspeicher 29a, einen zweiten spezifischen Musterspeicher 29b und einen Musterschalter 30.

Der erste spezifische Musterspeicher 29a speichert ein erstes spezifisches Muster, das dieselbe Anzahl von Bits wie die An­ zahl der Spalten der Speicherzellengruppen 3(0)-3(31) hat (in der sechsten Ausführungsform ist diese Anzahl 32).

Der zweite spezifische Musterspeicher 29b speichert ein zweites spezifisches Muster, das dieselbe Anzahl von Bits wie die An­ zahl der Spalten der Speicherzellengruppen 3(0)-3(31) hat. In den jeweiligen spezifischen Musterspeichern 29a und 29b ent­ spricht der Speicherabschnitt zum Speichern von "0" einem Erd­ potentialknoten und der Speicherabschnitt zum Speichern von "1" entspricht einem Knoten auf Leistungsquellenpotential.

Der Musterschalter 30 empfängt die Information, die auf den ausgewählten Bitleitungen BL0-BL7 erscheint, die von dem Flag-Bitleitungsselektor 20 ausgewählt wurden. Wenn die empfan­ gene Information eine erste konvertierte Information anzeigt, wird das erste spezifische Muster von dem ersten spezifischen Musterspeicher 29a ausgegeben. Wenn die empfangene Information eine zweite konvertierte Information anzeigt, wird das zweite spezifische Muster von dem zweiten spezifischen Musterspeicher 29b ausgegeben. Der Musterschalter 30 enthält zwei MOS-Tran­ sistoren, die jeweils Gate-Elektroden haben, die post-konver­ tierte oder nicht-konvertierte Information empfangen, die auf den ausgewählten Flag-Bitleitungen BL0-BL7 erscheint, welche von dem Flag-Bitleitungsselektor 20 über die Signalleitung 25 ausgewählt wurden.

Die Ausgabeschaltung 27 enthält Ausgabeabschnitte 28(0)-28(31), die den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) entsprechen. Eingangsanschlüsse der jeweiligen Ausga­ beabschnitte 28(0)-28(31) sind mit entsprechenden Signallei­ tungen 19(0)-19(31) verbunden und empfangen die Informatio­ nen, die auf den Bitleitungen BL0-BL7 erscheinen, die von den Bitleitungsauswählabschnitten 13(0)-13(31) ausgewählt wurden. Andere Eingangsanschlüsse der jeweiligen Ausgabeabschnitte 28(0)-28(31) sind mit entsprechenden Ausgängen des Muster­ schalters 30 verbunden. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) enthalten exklusiv logische Summenschaltungen (EX-OR-Schaltung) zum Invertieren oder Nicht-Invertieren der von den jeweiligen Bitleitungsauswählabschnitten 13(0)-13(31) empfan­ genen Information auf der Basis von Informationen, die von dem Musterschalter 30 eingegeben werden.

Das erste und das zweite spezifische Muster, die in dem ersten und dem zweiten spezifischen Musterspeicher 29a, 29b gespei­ chert sind, werden auf die nachfolgend beschriebenen Weise be­ stimmt.

Der erste spezifische Musterspeicher 29a speichert die am häu­ figsten auftretenden Muster, die in der Speicherzellenanordnung 1 für jedes Wort vorhanden sind, und der zweite spezifische Musterspeicher 29b speichert die am zweithäufigsten auftreten­ den Muster, die in der Speicherzellenanordnung 1 für jedes Wort auftreten.

In diesem Fall sind die in der Speicherzellenanordnung 1 zu speichernden Daten und die in der Flag-Bitleitungsgruppe 4 zu speichernde Bitinformation wie folgt. Da die exklusiv logische Summenoperation zwischen den zu speichernden Daten und dem am häufigsten auftretenden Muster ausgeführt wird, wird das erste spezifische Muster insgesamt zu Informationen "1". Die entspre­ chende Flag-Speicherzelle 5 speichert die Information "0", wel­ che die erste konvertierte Information ist.

Da die exklusiv logische Summenoperation zwischen den zu spei­ chernden Daten und dem am zweithäufigsten auftretenden Muster ausgeführt wird, wird das zweite spezifische Muster insgesamt zu Informationen "1". Die entsprechende Flag-Speicherzelle 5 speichert die Information "1", welche die zweite konvertierte Information ist.

Für die für den Rest der Wörter zu speichernden Daten wird die exklusiv logische Summenoperation zwischen den zu speichernden Daten und dem ersten spezifischen Muster ausgeführt und die er­ ste post-konvertierte Information wird erhalten, und die exklu­ siv logische Summenoperation wird zwischen den zu speichernden Daten und dem zweiten spezifischen Muster ausgeführt und die zweite post-konvertierte Information wird erhalten.

Die Anzahl der Informationen "0" in der ersten post-konver­ tierten Information und der zweiten post-konvertierten Informa­ tion wird verglichen und die Daten mit der geringeren Anzahl von Informationen "0" werden in den Speicherzellengruppen 3(0)-3(31) gespeichert. Wenn die ersten post-konvertierten Daten in den Speicherzellengruppen 3(0)-3(31) gespeichert werden, speichert die entsprechende Flag-Speicherzelle 5 die Informa­ tion "0". Wenn die zweiten post-konvertierten Daten in den Speicherzellengruppen 3(0)-3(31) gespeichert werden, spei­ chert die entsprechende Flag-Speicherzelle 5 die Information "1".

Das erste spezifische Muster wird auf einfache Weise definiert, indem das am häufigsten auftretende Muster in der Speicher­ zellenanordnung gefunden wird, und das zweite spezifische Muster wird auf einfache Weise definiert, indem das am zweit­ häufigsten auftretende Muster in der Speicherzellenanordnung gefunden wird. Das erste und das zweite spezifische Muster re­ duzieren effektiv die Anzahl der Informationen "0", die in den Speicherzellen 2 gespeichert sind.

Es ist möglich, das erste und das zweite spezifische Muster zum Beispiel als das am häufigsten auftretende Muster und das am dritthäufigsten auftretende Muster, das am häufigsten auftre­ tende Muster und das am vierthäufigsten auftretende Muster, das am zweithäufigsten auftretende Muster und das am dritthäufig­ sten auftretende Muster, das am zweithäufigsten auftretende Muster und das am vierthäufigsten auftretende Muster zu defi­ nieren. Wenn das erste und das zweite spezifische Muster ausge­ wählt werden, ist es bevorzugt, eine Kombination auszuwählen, bei der die Anzahl der Informationen "0", die in den Speicher­ zellen 2 gespeichert werden, am kleinsten ist.

Der Betriebsablauf ist demjenigen der ersten Ausführungsform insofern gleich, als die in den Speicherzellen 2 gespeicherte Information gemäß den Reihenadressignalen X0-X6 und den Spal­ tenadressignalen Y0-Y2 ausgelesen wird und die aus den Speicherzellen 2 ausgelesene Information auf den Signalleitun­ gen 19(0)-19(31) erscheint.

Der Betriebsablauf der Vorrichtung ist ferner genau gleich mit demjenigen der ersten Ausführungsform, und zwar insofern, als die in den Flag-Speicherzellen 5 gespeicherte Information gemäß den Reihenadressignalen X0-X6 und den Spaltenadressignalen Y0-Y2 ausgelesen wird und die aus den Flag-Speicherzellen 5 aus­ gelesene Information auf der Signalleitung 25 erscheint.

Anschließend empfängt die Ausgabeschaltung 27 die auf den Signalleitungen 19(0)-19(31) erscheinende Information und die auf der Signalleitung 25 erscheinende Information. Der Muster­ schalter 30 gibt die in dem ersten spezifischen Musterspeicher 29a gespeicherten ersten Muster oder die in dem zweiten spezi­ fischen Musterspeicher 29b gespeicherten zweiten Muster an die Ausgabeschaltung 27 ab, basierend auf der von der Signalleitung 25 eingegebenen Information. Die jeweiligen Ausgabeabschnitte 28(0)-28(31) in der Ausgabeschaltung 27 führen die exklusiv logische Summenoperation zwischen der Information von den ent­ sprechenden Signalleitungen 19(0)-19(31) und der Bitinforma­ tion aus, die den von dem Musterschalter 30 ausgegebenen Mustern entspricht, das heißt der Information von den entspre­ chenden AND-Schaltungen 31(0)-31(31) in dem Musterschalter 30. Anschließend werden die Resultate an die entsprechenden Da­ tenausgabeleitungen DL0-DL31 als Lesedaten ausgegeben.

Daher entspricht die Information, die auf den Datenausgabelei­ tungen DL0-DL31 erscheint, der Information der Speicherzellen 2 in den jeweiligen Speicherzellengruppen 3(0)-3(31), die ge­ mäß den Reihenadressignalen X0-X6 und den Spaltenadressigna­ len Y0-Y2 ausgewählt wurden, das heißt diese Information ent­ spricht einem Wort (32 Bits) der Lesedaten (zu speichernden Da­ ten).

Auf diese Weise werden die Daten aus der Speicherzellenanord­ nung 1 für jedes Wort ausgelesen. Nach der Beendigung der Lese­ periode beginnt die Vorladeperiode erneut in derselben Weise wie bei der dritten Ausführungsform und ein ähnlicher Vorlade­ vorgang wird aufgeführt.

In der Festwert-Halbleiterspeichervorrichtung gemäß der sech­ sten Ausführungsform wird in den Speicherzellen 5 für jedes Wort gespeichert, ob die Daten basierend auf dem ersten oder dem zweiten spezifischen Muster konvertiert sind. Beim Lesen der Daten wird die exklusiv logische Summenoperation zwischen den Lesedaten und dem ersten oder dem zweiten spezifischen Mu­ ster basierend auf der Flag-Information (Flag-Bit), die in den Flag-Speicherzellen 5 gespeichert ist, ausgeführt. Auf diese Weise kann die Anzahl der Informationen "0", die in den Speicherzellen 5 der Speicherzellenanordnung 1 zu speichern sind, effizient reduziert werden, was ebenfalls den Leistungs­ verbrauch verringert.

Im Hinblick auf die Reduzierung des Leistungsverbrauches wird nachfolgend unter Verwendung eines einfachen spezifischen Bei­ spiels eine weitere Erklärung angefügt. Der Einfachheit und Deutlichkeit der Erklärung halber wird in der sechsten Ausfüh­ rungsform angenommen, daß ein Wort 14 Bits anstelle von 32 Bits enthält, nur um die Reduzierung des Leistungsverbrauches zu er­ läutern.

Fig. 12 zeigt die zu speichernden Daten und die in die Speicherzellen 2 geschriebenen Daten für sieben Wörter. Wie aus Fig. 12 ersichtlich ist, werden dann, wenn die zu speichernden Daten dem ersten oder dem zweiten spezifischen Muster gleich sind, alle Daten "1" in die Speicherzellen 2 geschrieben. Wenn die exklusiv logische Summenoperation an den zu speichernden Daten und an einem spezifischen Muster ausgeführt wird, wird die Anzahl der Informationen "0" von 47 auf 16 reduziert (annähernd 66 Prozent Reduzierung) im Vergleich mit einem Fall, in dem keine derartige Operation ausgeführt wird. Dieses Resul­ tat zeigt, daß die Anzahl der Informationen "0", die in den Speicherzellen 2 gespeichert werden, in der sechsten Ausfüh­ rungsform stark verringert ist, die 8 × 127 Wörter (32 Bits/Wort) enthält. Je größer die Kapazität ist, desto weniger Informationen "0" werden in den Speicherzellen 2 gespeichert und dies hat den vorteilhaften Effekt, daß der Leistungsver­ brauch reduziert wird. Insbesondere bei Daten beispielsweise in einem Befehls-ROM eines Mikroprozessors, der eine starke Vor­ spannungstendenz bei der Erzeugung von "0" oder "1" hat, ist es möglich, die Anzahl von Informationen "0" effizient zu reduzie­ ren.

Zusätzlich ist es in einer Vorrichtung gemäß der sechsten Aus­ führungsform möglich, die Schaltungsgröße zu verringern und die Integration der Schaltung mit hoher Dichte in derselben Weise wie bei der dritten Ausführungsform zu erleichtern.

Obgleich ein erstes spezifisches Muster und ein zweites spezi­ fisches Muster bei der Erläuterung der sechsten Ausführungsform verwendet wurden, können ein erstes bis ein viertes spezifi­ sches Muster ebenfalls verwendet werden. In diesem Fall wird das am häufigsten auftretende Muster als ein erstes spezifi­ sches Muster definiert, das am zweithäufigsten auftretende Muster wird als ein zweites spezifisches Muster definiert, das am dritthäufigsten auftretende Muster wird als ein drittes spe­ zifisches Muster definiert und das am vierthäufigsten auftre­ tende Muster wird als ein viertes spezifisches Muster defi­ niert. In diesem Fall sollte der Flag-Speicher, der den jewei­ ligen Worten entspricht, die in der Speicherzellenanordnung 1 gespeichert sind, zwei Bits in der Flag-Speicherzellengruppe 4 umfassen.

Zusammenfassend ist es durch Verwendung einer Vielzahl (ein Ex­ ponent 2 ist bevorzugt) von spezifischen Mustern möglich, die Anzahl von Speicherzellen 2, die die Information "0" speichern, weiter zu reduzieren.

Claims (14)

1. Festwert-Halbleiterspeichervorrichtung, enthaltend:
eine Speicherzellenanordnung (1), die eine Vielzahl von Spalten von Speicherzellengruppen (3(0)-3(31)) hat, wobei jede Speicherzellengruppe (3(0)-3(31)) eine Vielzahl von Speicher­ zellen (2) enthält, die in einer Vielzahl von Reihen und Spal­ ten angeordnet sind, um eine Information "0" und eine Informa­ tion "1" zu speichern;
eine Flag-Speicherzellengruppe (4), die Flag-Speicherzellen (5) entsprechend den jeweiligen Speicherzellen (2) hat, die in ei­ ner Vielzahl von Reihen und Spalten angeordnet sind, zum Spei­ chern einer Information "0" und einer Information "1", die je­ weils eine invertierte bzw. eine nicht-invertierte Information anzeigt, die in den entsprechenden Speicherzellen (2) gespei­ chert ist;
eine Vielzahl von Wortleitungen (WL0-WL127), die in einer Vielzahl von Reihen angeordnet sind, um die entsprechenden Speicherzellen (2) und Flag-Speicherzellen (5) jeweils zu ver­ binden;
eine Vielzahl von Bitleitungsgruppen (7(0)-7(31)), die eine Vielzahl von Bitleitungen (BL0-BL7) haben, die in einer Viel­ zahl von Spalten entsprechend den jeweiligen Spalten der Speicherzellen (2) in den jeweiligen Speicherzellengruppen (3(0)-3(31)) angeordnet sind, zur Verbindung mit den entspre­ chenden Speicherzellen (2) der jeweiligen Speicherzellengruppen (3(0)-3(31));
eine Flag-Bitleitungsgruppe (8), die eine Vielzahl von Bitlei­ tungen (BL0-BL7) hat, die in einer Vielzahl von Spalten ent­ sprechend den jeweiligen Spalten der Flag-Speicherzellen (5) der Flag-Speicherzellengruppe (4) angeordnet sind, zur Verbin­ dung mit den entsprechenden Flag-Speicherzellen (5) der Flag-Speicherzellengruppe (4);
eine erste Vorladeeinrichtung (9) zum Vorladen der Vielzahl von Bitleitungen (BL0-BL7) in den jeweiligen Bitleitungsgruppen (7(0)-7(31));
eine zweite Vorladeeinrichtung (11) zum Vorladen der Vielzahl von Flag-Bitleitungen (BL0-BL7) in der Flag-Bitleitungsgruppe (8);
einen Bitleitungsselektor (13), der eine Vielzahl von Bitlei­ tungsauswählabschnitten (13(0)-13(31)) hat, die jeweils Bit­ leitungsgruppen (7(0)-7(31)) zugeordnet sind, wobei die jeweiligen Bitleitungsauswählabschnitte (13(0)-13(31)) eine der Bitleitungen (BL0-BL7) der entsprechenden Bitleitungs­ gruppen (7(0)-7(31)) ansprechend auf ein Bitleitungsauswähl­ signal auswählen;
einen Flag-Bitleitungsselektor (20) zum Auswählen einer der Flag-Bitleitungen (BL0-BL7) in der Flag-Bitleitungsgruppe (8) ansprechend auf ein Flag-Bitleitungsauswählsignal; und
eine Ausgabeschaltung (27) zum Konvertieren und Ausgeben oder zum Ausgeben ohne Konvertierung der Information, die auf den Bitleitungen (BL0-BL7) erscheint, die von den jeweiligen Bit­ leitungsauswählabschnitten (13(0)-13(31)) basierend auf einer Information ausgewählt wurden, die auf der Flag-Bitleitung (BL0-BL7) erscheint, die von dem Flag-Bitleitungsselektor (20) ausgewählt wurde.

2. Festwert-Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabeschaltung (27) ferner eine Vielzahl von Ausgabeabschnitten (28(0)-28(31)) enthält, die den Bitleitungsauswählabschnitten (13(0)-13(31)) des Bit­ leitungsselektors (13) zugeordnet sind, zum Invertieren oder Nicht-Invertieren der Information, die auf den Bitleitungen (BL0-BL7) erscheint, die von den entsprechenden Bitleitungsauswählabschnitten (13(0)-13(31)) basierend auf der Information ausgewählt wurden, die auf der von dem Flag-Bitleitungsselektor (20) ausgewählten Flag-Bitleitung (BL0-BL7) erscheint.

3. Festwert-Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Vorladeeinrichtung (9) ferner eine Vielzahl von Vorladetransistoren (10) enthält, die den jeweiligen Bitleitungen (BL0-BL7) in den jeweiligen Bit­ leitungsgruppen (7(0)-7(31)) zugeordnet sind, welche jeweili­ gen Vorladetransistoren (10) zwischen die entsprechenden Bitleitungen (BL0-BL7) und Knoten auf Leistungsquellenpoten­ tial geschaltet sind;
die zweite Vorladeeinrichtung (11) ferner eine Vielzahl von Vorladetransistoren (12) enthält, die den jeweiligen Flag-Bit­ leitungen (BL0-BL7) der Flag-Bitleitungsgruppe (8) zugeordnet sind, wobei die jeweiligen Vorladetransistoren (12) zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und die Knoten auf Leistungsquellenpotential geschaltet sind;
die jeweiligen Bitleitungsauswähleinrichtungen (13(0)-13(31)) in dem Bitleitungsselektor (13) ferner eine Vielzahl von Aus­ wähltransistoren (14(0)-14(7)), die entsprechend den jeweili­ gen Bitleitungen (BL0-BL7) jeder Bitleitungsgruppe (7(0)-7(31)) angeordnet sind und zwischen die entsprechenden Bitlei­ tungen (BL0-BL7) und erste gemeinsame Knoten (18(0)-18(31)) zum Empfangen der Bitleitungsauswählsignale an den jeweiligen Steuerelektroden geschaltet sind, Puffer (15(0)-15(31)), die mit den ersten Eingangsanschlüssen der entsprechenden Ausgabe­ abschnitte (28(0)-28(31)) in der Ausgabeschaltung (27) ver­ bunden sind, und Vorladetransistoren (16(0)-16(31)) enthal­ ten, die zwischen die Knoten auf Leistungsquellenpotential und die ersten gemeinsamen Knoten (18(0)-18(31)) jeweils geschal­ tet sind;
der Flag-Bitleitungsselektor (20) ferner eine Vielzahl von Aus­ wähltransistoren (21(0)-21(7)), die den jeweiligen Flag-Bit­ leitungen (BL0-BL7) der Flag-Bitleitungsgruppe (8) zugeordnet sind und zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und einen zweiten gemeinsamen Knoten (24) zum Empfangen der Bitleitungsauswählsignale an jeweiligen Steuerelektroden geschaltet sind,, Puffer (15(0)-15(31)), die mit zweiten Ein­ gangsanschlüssen der entsprechenden Ausgabeabschnitte (28(0)-28(31)) in der Ausgabeschaltung (27) verbunden sind, und Vorla­ detransistoren (16(0)-16(31)) enthält, die zwischen die Kno­ ten auf Leistungsquellenpotential und den zweiten gemeinsamen Knoten (24) geschaltet sind; und
die Ausgabeschaltung (27) exklusiv logische Summenschaltungen enthält, die erste Eingangsanschlüsse haben, die mit den Si­ gnalleitungen verbunden sind, die mit den entsprechenden Bit­ leitungsauswählabschnitten (13(0)-13(31)) in dem Bitleitungs­ selektor (13) verbunden sind, zweite Eingangsanschlüsse, die mit der Signalleitung (25) verbunden sind, die mit dem Flag-Bitleitungsselektor (20) verbunden ist, und Ausgabeanschlüsse, die mit Datenleitungen (DL0-DL31) verbunden sind.

4. Festwert-Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabeschaltung (27) ferner enthält:
einen spezifischen Musterspeicher (29), der Bits in derselben Anzahl wie die Anzahl der Spalten in den Speicherzellengruppen (3(0)-3(31)) in der Speicherzellenanordnung (1) hat, um ein spezifisches Muster der entsprechenden Speicherzellenanordnung (1) zu speichern;
einen Musterschalter (39) zum Empfangen von Information auf der Flag-Bitleitung (BL0-BL7), die von dem Flag-Bitleitungsselek­ tor (20) ausgewählt ist, zum Ausgeben eines spezifischen Musters von dem spezifischen Musterspeicher (29), wenn konver­ tierte Information empfangen wird, und zum Ausgeben eines nichtspezifischen Musters, wenn nicht konvertierte Information empfangen wird; und
eine Vielzahl von Ausgabeabschnitten (28(0)-28(31), die den Bitleitungsauswählabschnitten (13(0)-13(31)) des Bitleitungs­ selektors (13) zugeordnet sind, zum Invertieren oder Nicht-In­ vertieren der Information, die auf den Bitleitungen (BL0-BL7) erscheint, die von den entsprechenden Leitungsauswählab­ schnitten (13(0)-13(31)) gemäß der von dem Musterschalter (30) empfangenen Musterinformation ausgewählt sind.

5. Festwert-Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgabeschaltung (27) ferner enthält:
eine Vielzahl von spezifischen Musterspeichern (29a, 29b), wo­ bei jeder spezifische Musterspeicher Bits in derselben Anzahl wie die Anzahl der Spalten der Speicherzellengruppen 3(0)-3(31)) in der Speicherzellenanordnung (1) zum Speichern eines spezifischen Musters der entsprechenden Speicherzellenanordnung (1) hat;
einen Musterselektor (33) zum Auswählen und Ausgeben eines spe­ zifischen Musters aus einem der spezifischen Musterspeicher (29a, 29b) basierend auf Reihenadressignalen;
einen Musterschalter (30) zum Empfangen der Information von der Flag-Bitleitung (BL0-BL7), die von dem Flag-Bitleitungsselek­ tor (20) ausgewählt ist, zum Ausgeben eines spezifischen Musters von dem Musterselektor (33), wenn die empfangene Infor­ mation konvertiert ist, und zum Ausgeben eines nicht-spezifi­ schen Musters, wenn die empfangene Information nicht konver­ tiert ist; und
eine Vielzahl von Ausgabeabschnitten (28(0)-28(31)), die den Bitleitungsauswählabschnitten (13(0)-13(31)) des Bitleitungs­ selektors (13) zugeordnet sind, zum Invertieren oder Nicht-In­ vertieren der Information, die auf den Bitleitungen (BL0-BL7) erscheint, die von den entsprechenden Bitleitungsauswählab­ schnitten (13(0)-13(31)) gemäß der von dem Musterschalter (30) empfangenen Musterinformation ausgewählt sind.

6. Festwert-Halbleiterspeichervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß
die erste Vorladeeinrichtung (9) ferner eine Vielzahl von Vor­ ladetransistoren (10) enthält, die den jeweiligen Bitleitungen (BL0-BL7) in den jeweiligen Bitleitungsgruppen (3(0)-3(31)) entsprechen, welche jeweiligen Vorladetransistoren (10) zwi­ schen die entsprechenden Bitleitungen (BL0-BL7) und Knoten auf Leistungsquellenpotential geschaltet sind;
die zweite Vorladeeinrichtung (11) ferner eine Vielzahl von Vorladetransistoren (12) enthält, die den jeweiligen Flag-Bit­ leitungen (BL0-BL7) der Flag-Bitleitungsgruppe (8) entspre­ chen, welche jeweiligen Vorladetransistoren (12) zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und die Knoten auf Leistungsquellenpotential geschaltet sind;
die jeweiligen Bitleitungsauswähleinrichtungen (13(0)-13(31)) in dem Bitleitungsselektor (13) ferner eine Vielzahl von Aus­ wähltransistoren (14(0)-14(7)), die entsprechend den jeweili­ gen Bitleitungen (BL0-BL7) jeder Bitleitungsgruppe (7(0)-7(31)) angeordnet sind und zwischen die entsprechenden Bitlei­ tungen (BL0-BL7) und erste gemeinsame Knoten (18(0)-18(31)) geschaltet sind, um die Bitleitungsauswählsignale an jeweiligen Steuerelektroden zu empfangen, Puffer (15(0)-15(31)), die mit den ersten Eingangsanschlüssen der entsprechenden Ausgabeab­ schnitte 28(0)-28(31) in der Ausgabeschaltung (27) verbunden sind, und Vorladetransistoren (16(0)-16(31)) enthalten, die zwischen die Knoten auf Leistungsquellenpotential und die er­ sten gemeinsamen Knoten (18(0)-18(31)) jeweils geschaltet sind;
der Flag-Bitleitungsselektor (20) ferner eine Vielzahl von Aus­ wähltransistoren (21(0)-21(7)), die den jeweiligen Flag-Bit­ leitungen (BL0-BL7) der Flag-Bitleitungsgruppe (8) zugeordnet sind und zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und einen zweiten gemeinsamen Knoten (24) geschaltet sind, um die Bitleitungsauswählsignale an den jeweiligen Steuerelek­ troden zu empfangen, einen Inverter (22), der mit den zweiten Eingangsanschlüssen der entsprechenden Ausgabeabschnitte (28(0)-28(31)) in der Ausgabeschaltung (27) verbunden ist, und Vor­ ladetransistoren (23) enthält, die zwischen die Knoten auf Leistungsquellenpotential und den zweiten gemeinsamen Knoten (24) geschaltet sind; und
die Ausgabeschaltung (27) exklusiv logische Summenschaltungen enthält, die erste Eingangsanschlüsse, die mit den Signallei­ tungen verbunden sind, die mit entsprechenden Bitleitungsaus­ wählabschnitten (13(0)-13(31)) in dem Bitleitungsselektor (13) verbunden sind, zweite Eingangsanschlüsse, die mit der Signalleitung von dem Musterschalter (30) verbunden sind, und Ausgangsanschlüsse haben, die mit Datenleitungen verbunden sind.

7. Festwert-Halbleiterspeichervorrichtung, enthaltend:
eine Speicherzellenanordnung (1), die eine Vielzahl von Spalten von Speicherzellengruppen (3(0)-3(31)) hat und in eine obere Anordnung (1a) und eine untere Anordnung (1b) geteilt ist, wo­ bei jede Anordnung eine Vielzahl von Speicherzellen (2) ent­ hält, die in einer Vielzahl von Reihen und den Spalten angeord­ net sind, um eine Information "0" und eine Information "1" zu speichern;
eine Flag-Speicherzellengruppe, die in einen oberen und einen unteren Abschnitt (4a, 4b) geteilt ist, entsprechend jeweils der oberen und der unteren Speicherzellenanordnung (1a, 1b), welche Flag-Speicherzellengruppe (4a, 4b) eine Vielzahl von Flag-Speicherzellen (5) hat, die in einer Vielzahl von Reihen und Spalten angeordnet sind, zum Speichern einer Information "0" und einer Information "1", die jeweils eine invertierte oder eine nicht-invertierte Information anzeigt, die in den Speicherzellen (2) gespeichert ist, die der oberen und der un­ teren Anordnung (1a, 1b) entsprechen;
eine Vielzahl von Wortleitungen (WL0-WL127), die in einer Vielzahl von Reihen angeordnet sind, jeweils zur Verbindung mit entsprechenden Speicherzellen (2) und den Flag-Speicherzellen (5);
eine Vielzahl von Bitleitungsgruppen (7(0)-7(31)), die in einen oberen und einen unteren Abschnitt entsprechend der obe­ ren und der unteren Speicherzellenanordnung (1a, 1b) jeweils geteilt sind, welche Bitleitungsgruppen (7(0)-7(31)) eine Vielzahl von Bitleitungen (BL0-BL7) haben, die in einer Viel­ zahl von Spalten entsprechend jeweiligen Spalten der Speicher­ zellen (2) in den jeweiligen Speicherzellengruppen (3(0)-3(31)) zur Verbindung mit den entsprechenden Speicherzellen (2) der jeweiligen Speicherzellengruppen (3(0)-3(31)) angeordnet sind;
eine Vielzahl von Flag-Bitleitungsgruppen, die in einen oberen und einen unteren Abschnitt (8a, 8b) geteilt sind, entsprechend der oberen und der unteren Speicherzellenanordnung (1a, 1b), welche Flag-Bitleitungsgruppen (8a, 8b) eine Vielzahl von Bit­ leitungen (BL0-BL7) haben, die in einer Vielzahl von Spalten entsprechend den jeweiligen Spalten der Flag-Speicherzellen (5) der Flag-Speicherzellengruppen (4a, 4b) angeordnet sind, zur Verbindung mit den entsprechenden Flag-Speicherzellen (5) der Flag-Speicherzellengruppen (4a, 4b);
erste Vorladeeinrichtungen (9a, 9b) zum Vorladen der Vielzahl der Bitleitungen (BL0-BL7) in den jeweiligen Bitleitungs­ gruppen (7(0)-7(31));
zweite Vorladeeinrichtungen (11a, 11b) zum Vorladen der Viel­ zahl von Flag-Bitleitungen (BL0-BL7) in der Flag-Bitleitungs­ gruppe (8a, 8b);
einen Bitleitungsselektor, der entsprechend der oberen und der unteren Speicherzellenanordnung (1a, 1b) in einen oberen und einen unteren Abschnitt (13a, 13b) geteilt ist, welcher Bitlei­ tungsselektor eine Vielzahl von Bitleitungsauswählabschnitten (13(0)-13(31)) hat, die jeweiligen Bitleitungsgruppen (7(0)-7(31)) entsprechen, wobei die jeweiligen Bitleitungsauswählab­ schnitte (13(0)-13(31)) eine der Bitleitungen (BL0-BL7) der entsprechenden,Bitleitungsgruppen (7(0)-7(31)) ansprechend auf ein Bitleitungsauswählsignal auswählen;
einen Flag-Bitleitungsselektor, der entsprechend der oberen und der unteren Speicherzellenanordnung (1a, 1b) in einen oberen und einen unteren Abschnitt (20a, 20b) geteilt ist, zum Auswäh­ len einer der Flag-Bitleitungen (BL0-BL7) in den Flag-Bitlei­ tungsgruppen (8a, 8b) ansprechend auf das Flag-Bitlei­ tungsauswählsignal; und
eine Ausgabeschaltung, die entsprechend der oberen und der un­ teren Speicherzellenanordnung (1a, 1b) in einen oberen und einen unteren Abschnitt (27a, 27b) geteilt ist, zum Konvertie­ ren und Ausgeben oder zum Ausgeben ohne Konvertierung der In­ formation, die auf den Bitleitungen (BL0-BL7) erscheint, die von den jeweiligen Bitleitungsauswählabschnitten (13(0)-13(31)) basierend auf einer Information ausgewählt wurden, die auf der von den Flag-Bitleitungsselektoren (20a, 20b) ausge­ wählten Flag-Bitleitung (BL0-BL7) erscheint.

8. Festwert-Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die obere und die untere Schaltung (27a, 27b) Ausgabeabschnitte (28(0)-28(31)) enthalten, die entsprechend den Bitleitungsauswählabschnitten (13(0)-13(31)) der Bitleitungsselektoren (13a, 13b) angeordnet sind, wobei die jeweiligen Ausgabeabschnitte (28(0)-28(31)) die Information invertieren und ausgeben oder nicht invertieren und ausgeben, die auf den Bitleitungen (BL0-BL7) erscheint, die von den Bitleitungsauswählabschnitten (13(0)-13(31)) auf der Basis der Information ausgewählt wurden, die auf der Flag-Bitleitung (BL0-BL31) erscheint, die von den entsprechenden Flag-Bitlei­ tungsauswählabschnitten (20a, 20b) in dem Flag-Bitleitungsse­ lektor ausgewählt wurde.

9. Festwert-Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
die ersten Vorladeeinrichtungen (9a, 9b) ferner eine Vielzahl von Vorladetransistoren (10(0)-10(7)) enthalten, die den je­ weiligen Bitleitungen (BL0-BL7) in den jeweiligen Bitlei­ tungsgruppen (7(0)-7(31)) zugeordnet sind, welche jeweiligen Vorladetransistoren (10(0)-10(7)) zwischen die entsprechenden Bitleitungen (BL0-BL7) und Knoten auf Leistungsquellenpoten­ tial geschaltet sind;
die zweiten Vorladeeinrichtungen (11a, 11b) ferner eine Viel­ zahl von Vorladetransistoren (12(0)-12(7)) enthalten, die den jeweiligen Flag-Bitleitungen (BL0-BL7) der Flag-Bitleitungs­ gruppe (8a, 8b) entsprechen, wobei die jeweiligen Vorladetran­ sistoren (12(0)-12(7)) zwischen die entsprechenden Flag-Bit­ leitungen (BL0-BL7) und die Knoten auf Leistungsquellenpoten­ tial geschaltet sind;
die jeweiligen Bitleitungsauswähleinrichtungen (13(0)-13(31)) in den Bitleitungsselektoren (13a, 13b) ferner eine Vielzahl von Auswähltransistoren (14(0)-14(7)), die entsprechend den jeweiligen Bitleitungen (BL0-BL7) jeder Bitleitungsgruppe (7(0)-7(31)) angeordnet sind und zwischen die entsprechenden Bitleitungen (BL0-BL7) und erste gemeinsame Knoten (18(0)-18(31)) geschaltet sind, zum Empfangen der Bitleitungsauswähl­ signale an den jeweiligen Steuerelektroden, Puffer (15(0)-15(31)), die mit den ersten Eingangsanschlüssen der entspre­ chenden Ausgabeabschnitte (28(0)-28(31)) in den Ausgabeschal­ tungen (27a, 27b) verbunden sind, und Vorladetransistoren (17(0)-17(31)) enthalten, die zwischen die Knoten auf Leistungsquellenpotential und die ersten gemeinsamen Knoten (18(0)-18(31)) jeweils geschaltet sind;
der Flag-Bitleitungsselektor (20) ferner eine Vielzahl von Aus­ wähltransistoren (21(0)-21(7)), die den jeweiligen Flag-Bit­ leitungen (BL0-BL7) der Flag-Bitleitungsgruppen (8a, 8b) zu­ geordnet sind und zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und einen zweiten gemeinsamen Knoten (24) geschal­ tet sind, zum Empfangen der Bitleitungsauswählsignale an jewei­ ligen Steuerelektroden, einen Inverter (22), der mit den zwei­ ten Einganganschlüssen der entsprechenden Ausgabeabschnitte (28(0)-28(31)) in den Ausgabeschaltungen (27a, 27b) verbunden ist, und Vorladetransistoren (23) enthält, die zwischen die Knoten auf Leistungsquellenpotential und die zweiten gemeinsa­ men Knoten (24) geschaltet sind; und
die Ausgabeschaltungen (27a, 27b) exklusiv logische Summen­ schaltungen enthalten, die erste Eingangsanschlüsse, die mit den Signalleitungen verbunden sind, die mit den entsprechenden Bitleitungsauswählabschnitten (13(0)-13(31)) in den Bitlei­ tungsselektoren (13a, 13b) verbunden sind, zweite Eingangsan­ schlüsse, die mit der Signalleitung verbunden sind, die mit den Flag-Bitleitungsselektoren (20a, 20b) verbunden ist, und Ausga­ beanschlüsse haben, die mit Datenleitungen (DL0-DL31) verbun­ den sind.

10. Festwert-Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die obere und die untere Schaltung (27a, 27b) der Ausgabeschaltung ferner enthalten:
spezifische Musterspeicher (29a, 29b), wobei jeder spezifischer Musterspeicher Bits in derselben Anzahl wie die Anzahl der Spalten der Speicherzellengruppen (3(0)-3(31)) in den Speicherzellenanordnungen (1a, 1b) zum Speichern eines spezifi­ schen Musters der entsprechenden oberen und unteren Speicher­ zellenanordnung (1a, 1b) hat;
eine Vielzahl von Musterschaltern (30a, 30b), die der oberen und der unteren Speicherzellenanordnung (1a, 1b) zugeordnet sind, zum Empfangen der Information auf der Flag-Bitleitung (BL0-BL7), die von den jeweiligen Flag-Bitleitungsselektoren (20a, 20b) ausgewählt ist, zum Ausgeben eines spezifischen Mu­ sters von dem spezifischen Musterspeicher (29a, 29b), wenn eine konvertierte Information empfangenen wird, und zum Ausgeben ei­ nes nicht-spezifischen Musters, wenn eine nicht-konvertierte Information empfangenen wird; und
eine Vielzahl von Ausgabeabschnitten (28(0)-28(31)), die den Bitleitungsauswählabschnitten (13(0)-13(31)) der Bitleitungs­ selektoren (13a, 13b) zugeordnet sind, zum Invertieren oder Nicht-Invertieren der Information, die auf den Bitleitungen (BL0-BL7) erscheint, die von den entsprechenden Leitungsauswählabschnitten (13(0)-13(31)) gemäß der von den Musterschaltern (30a, 30b) empfangenen Musterinformation ausge­ wählt sind.

11. Festwert-Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
die ersten Vorladeeinrichtungen (9a, 9b) ferner eine Vielzahl von Vorladetransistoren (10) enthalten, die den jeweiligen Bit­ leitungen (BL0-BL7) in den jeweiligen Bitleitungsgruppen (7(0)-7(31)) zugeordnet sind, welche jeweiligen Vorladetransistoren (10) zwischen die entsprechenden Bitleitun­ gen (BL0-BL7) und Knoten auf Leistungsquellenpotential ge­ schaltet sind;
die zweiten Vorladeeinrichtungen (11a, 11b) ferner eine Viel­ zahl von Vorladetransistoren (12) enthalten, die den jeweiligen Flag-Bitleitungen (BL0-BL7) der Flag-Bitleitungsgruppe (8a, 8b) zugeordnet sind, wobei die jeweiligen Vorladetransistoren (12) zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und die Knoten auf Leistungsquellenpotential geschaltet sind;
die jeweiligen-Bitleitungsauswähleinrichtungen (13(0)-13(31)) in den Bitleitungsselektoren (13a, 13b) ferner eine Vielzahl von Auswähltransistoren (14(0)-14(7)), die entsprechend den jeweiligen Bitleitungen (BL0-BL7) jeder Bitleitungsgruppe (7(0)-7(31)) angeordnet sind und zwischen die entsprechenden Bitleitungen (BL0-BL7) und erste gemeinsame Knoten (18(0)-18(31)) geschaltet sind, zum Empfangen der Bitleitungsauswähl­ signale an den jeweiligen Steuerelektroden, Puffer (15(0)-15(31)), die mit den ersten Eingangsanschlüssen der entspre­ chenden Ausgabeabschnitte (28(0)-28(31)) in den Ausgabeschal­ tungen (27a, 27b) verbunden sind, und Vorladetransistoren (16(0)-16(31)) enthalten, die zwischen die Knoten auf Leistungsquellenpotential und die ersten gemeinsamen Knoten (18(0)-18(31)) jeweils geschaltet sind;
der Flag-Bitleitungsselektor (20a, 20b) ferner eine Vielzahl von Auswähltransistoren (21(0)-21(7)), die den jeweiligen Flag-Bitleitungen (BL0-BL7) der Flag-Bitleitungsgruppen (8a, 8b) zugeordnet sind und zwischen die entsprechenden Flag-Bit­ leitungen (BL0-BL7) und zweite gemeinsame Knoten (24) ge­ schaltet sind, zum Empfangen der Bitleitungsauswählsignale an jeweiligen Steuerelektroden, einen Inverter (22), der mit den zweiten Einganganschlüssen der entsprechenden Ausgabeabschnitte (28(0)-28(31)) in den Ausgabeschaltungen (27a, 27b) verbunden ist, und Vorladetransistoren (23) enthält, die zwischen die Knoten auf Leistungsquellenpotential und die zweiten gemeinsa­ men Knoten (24) geschaltet sind; und
die Ausgabeschaltung (27a, 27b) exklusiv logische Summenschal­ tungen, die erste Eingangsanschlüsse haben, die mit den Signal­ leitungen verbunden sind, die mit den entsprechenden Bitleitungsauswählabschnitten (13(0)-13(31)) in den Bit­ leitungsselektoren (13a, 13b) verbunden sind, zweite Eingangs­ anschlüsse, die mit der Signalleitung verbunden sind, die mit den Flag-Bitleitungsselektoren (20a, 20b) verbunden ist, und Ausgabeanschlüsse enthält, die mit Datenleitungen (DL0-DL31) verbunden sind.

12. Festwert-Halbleiterspeichervorrichtung, enthaltend:
eine Speicherzellenanordnung (1), die eine Vielzahl von Spalten von Speicherzellengruppen (3(0)-3(31)) hat, wobei jede Speicherzellengruppe (3(0)-3(31)) eine Vielzahl von Speicher­ zellen (2) enthält, die in einer Vielzahl von Reihen und Spal­ ten angeordnet sind, um eine Information "0" und eine Informa­ tion "1" zu speichern;
eine Flag-Speicherzellengruppe (4), die Flag-Speicherzellen (5) entsprechend den jeweiligen Speicherzellen (2) hat, die in ei­ ner Vielzahl von Reihen und Spalten angeordnet sind, zum Spei­ chern einer Information "0" und einer Information "1" die je­ weils eine Information anzeigt, die in den entsprechenden Speicherzellen (2) basierend auf einem ersten spezifischen Mu­ ster gespeichert ist, oder eine Information, die in den Speicherzellen (2) basierend auf einem zweiten spezifischen Mu­ ster gespeichert ist;
eine Vielzahl von Wortleitungen (WL0-WL127), die in einer Vielzahl von Reihen angeordnet sind, um die entsprechenden Speicherzellen (2) und Flag-Speicherzellen (5) jeweils zu ver­ binden;
eine Vielzahl von Bitleitungsgruppen (7(0)-7(31)), die eine Vielzahl von Bitleitungen (BL0-BL7) haben, die in einer Viel­ zahl von Spalten entsprechend den jeweiligen Spalten der Speicherzellen (2) in den jeweiligen Speicherzellengruppen (3(0)-3(31)) angeordnet sind, zur Verbindung mit den entspre­ chenden Speicherzellen (2) der jeweiligen Speicherzellengruppen (3(0)-3(31));
eine Flag-Bitleitungsgruppe (8), die eine Vielzahl von Bit­ leitungen (BL0-BL7) hat, die in einer Vielzahl von Spalten entsprechend den jeweiligen Spalten der Flag-Speicherzellen (5) der Flag-Speicherzellengruppe (4) angeordnet sind, zur Verbin­ dung mit den entsprechenden Flag-Speicherzellen (5) der Flag-Speicherzellengruppe (4);
eine erste Vorladeeinrichtung (9) zum Vorladen der Vielzahl von Bitleitungen (BL0-BL7) in den jeweiligen Bitleitungsgruppen (7(0)-7(31));
eine zweite Vorladeeinrichtung (11) zum Vorladen der Vielzahl von Flag-Bitleitungen (BL0-BL7) in der Flag-Bitleitungsgruppe (8);
einen Bitleitungsselektor (13), der eine Vielzahl von Bit­ leitungsauswählabschnitten (13(0)-13(31)) hat, die jeweils Bitleitungsgruppen (7(0)-7(31)) entsprechen, wobei die jewei­ ligen Bitleitungsauswählabschnitte (13(0)-13(31)) eine der Bitleitungen (BL0-BL7) der entsprechenden Bitleitungsgruppen (7(0)-7(31)) ansprechend auf ein Bitleitungsauswählsignal auswählen;
einen Flag-Bitleitungsselektor (20) zum Auswählen einer der Flag-Bitleitungen (BL0-BL7) in der Flag-Bitleitungsgruppe (8) ansprechend auf ein Flag-Bitleitungsauswählsignal; und
eine Ausgabeschaltung (27) zum Konvertieren der Information, die auf der Signalleitung erscheint, die von den Auswählab­ schnitten (13(0)-13(31)) in dem Bitleitungsselektor (13) aus­ gewählt wurde, gemäß entweder dem ersten spezifischen Muster oder dem zweiten spezifischen Muster basierend auf der Informa­ tion, die auf der Flag-Bitleitung (BL0-BL7) erscheint, die von dem Flag-Bitleitungsselektor (20) ausgewählt wurde.

13. Festwert-Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Ausgabeschaltung (27)
einen ersten spezifischen Musterspeicher (29a) zum Speichern des ersten spezifischen Musters;
einen zweiten spezifischen Musterspeicher (29b) zum Speichern des zweiten spezifischen Musters;
einen Musterschalter (30) zum Ausgeben des ersten spezifischen Musters oder des zweiten spezifischen Musters basierend auf der Information, die auf der von dem Flag-Bitleitungsselektor (20) ausgewählten Flag-Bitleitung (BL0-BL7) erscheint; und
eine Vielzahl von Ausgabeabschnitten (28(0)-28(31)) enthält, die den Bitleitungsauswählabschnitten (13(0)-13(31)) des Bit­ leitungsselektors (13) zugeordnet sind, zum Invertieren oder Nicht-Invertieren der Information, die auf den Bitleitungen (BL0-BL7) erscheint, die von den entsprechenden Leitungsauswählabschnitten (13(0)-13(31)) gemäß dem ersten oder dem zweiten spezifischen Muster, welches von dem Muster­ schalter (30) empfangen wird, ausgewählt sind.

14. Festwert-Halbleiterspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß
die erste Vorladeeinrichtung (9) ferner eine Vielzahl von Vor­ ladetransistoren (10) enthält, die den jeweiligen Bitleitungen (BL0-BL7) in den jeweiligen Bitleitungsgruppen (3(0)-3(31)) zugeordnet sind, welche jeweiligen Vorladetransistoren (10) zwischen die entsprechenden Bitleitungen (BL0-BL7) und Knoten auf Leistungsquellenpotential geschaltet sind;
die zweite Vorladeeinrichtung (11) ferner eine Vielzahl von Vorladetransistoren (12) enthält, die den jeweiligen Flag-Bit­ leitungen (BL0-BL7) der Flag-Bitleitungsgruppe (8) zugeordnet sind, welche jeweiligen Vorladetransistoren (12) zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und die Knoten auf Leistungsquellenpotential geschaltet sind;
die jeweiligen Bitleitungsauswähleinrichtungen (13(0)-13(31)) in dem Bitleitungsselektor (13) ferner eine Vielzahl von Aus­ wähltransistoren (14(0)-14(7)), die entsprechend den jeweili­ gen Bitleitungen (BL0-BL7) jeder Bitleitungsgruppe (7(0)-7(31)) angeordnet sind und zwischen die entsprechenden Bit­ leitungen (BL0-BL7) und erste gemeinsame Knoten (18(0)-18(31)) geschaltet sind, um die Bitleitungsauswählsignale an jeweiligen Steuerelektroden zu empfangen, Puffer (15(0)-15(31)), die mit den ersten Eingangsanschlüssen der entspre­ chenden Ausgabeabschnitte 28(0)-28(31) in der Ausgabeschal­ tung (27) verbunden sind, und Vorladetransistoren (16(0)-16(31)) enthalten, die zwischen die Knoten auf Leistungs­ quellenpotential und die ersten gemeinsamen Knoten (18(0)-18(31)) jeweils geschaltet sind;
der Flag-Bitleitungsselektor (20) ferner eine Vielzahl von Aus­ wähltransistoren (21(0)-21(7)), die den jeweiligen Flag-Bit­ leitungen (BL0-BL7) der Flag-Bitleitungsgruppe (8) zugeordnet sind und zwischen die entsprechenden Flag-Bitleitungen (BL0-BL7) und einen zweiten gemeinsamen Knoten geschaltet sind, um die Bitleitungsauswählsignale an den jeweiligen Steuerelektro­ den zu empfangen, einen Inverter (22), der mit zweiten Ein­ gangsanschlüssen der entsprechenden Ausgabeabschnitte (28(0)-28(31)) in der Ausgabeschaltung (27) verbunden ist, und Vor­ ladetransistoren (23) enthält, die zwischen die Knoten auf Leistungsquellenpotential und die zweiten gemeinsamen Knoten (24) geschaltet sind; und
die Ausgabeschaltung (27) exklusiv logische Summenschaltungen enthält, die erste Eingangsanschlüsse, die mit den Signal­ leitungen verbunden sind, die mit entsprechenden Bitleitungs­ auswählabschnitten (13(0)-13(31)) in dem Bitleitungsselektor (13) verbunden sind, zweite Eingangsanschlüsse, die mit der Signalleitung von dem Musterschalter (30) verbunden sind, und Ausgangsanschlüsse haben, die mit Datenleitungen (DL0-DL31) verbunden sind.