DE19536495A1

DE19536495A1 - Lateraler Feldeffekttransistor und Verfahren zu seiner Herstellung

Info

Publication number: DE19536495A1
Application number: DE19536495A
Authority: DE
Inventors: Akio Kitamura; Naoto Fujishima
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1994-10-03
Filing date: 1995-09-29
Publication date: 1996-04-04
Also published as: JP3275569B2; JPH08107202A; US5917217A

Description

Die vorliegende Erfindung betrifft den Aufbau eines lateralen Feldeffekttransistors (nachfolgend einfach als "MOSFET" bezeichnet), der eine hohe Durchbruchsspannung aufweist. Die Erfin dung betrifft außerdem ein Verfahren zur Herstellung solcher MOSFETs. MOSFETs dieser Art werden beispielsweise in Form eines Leistungstransistors oder eines Leistungs-ICs, der MOSFETs integriert mit einer logischen Schaltung enthält, in Stromversorgungen, Automobilen etc. zum Antrieb von Motoren, Anzeigetafeln etc. verwendet.

Es sind bereits verschiedene Versuche unternommen worden, die Unvereinbarkeit zwischen einer hohen Durchbruchsspannung und einem niedrigen Durchlaßwiderstand der MOSFETs abzuschwächen, d. h. für beide Größen gleichzeitig relativ gute Werte zu erreichen.

Fig. 9 ist eine Querschnittsansicht eines lateralen MOSFETs mit einer Durchbruchsspannung von einigen 10 bis 100 V, wie er von den vorliegenden Erfindern zur Abschwächung der genannten Unvereinbarkeit vorgeschlagen wurde (vergleiche N. Fujishima et al., ISPSD′ 93). Der in Fig. 9 gezeigte laterale MOSFET weist ein p-leitendes Substrat 1 auf, auf das eine n-leitende Epitaxialschicht 2 aufgewachsen ist. Eine p-leitende Basiszone 3 und eine tiefe p-leitende Basis zone 4, die einander teilweise überlappen, sind in einer Oberflächenschicht der Epitaxialschicht 2 ausgebildet. Eine n-leitende Sourcezone 5 ist in einer Oberflächenschicht der Basiszone 3 ausgebildet. Eine n-leitende Offset-Zone 7 mit einem darauf angeordneten dicken Oxidfilm (LOCOS) 6 ist in einer Oberflächenschicht der Epitaxialschicht 2 ausgebildet. Die Offset-Zone 7 ist um einen engen Abstand seitlich gegenüber der Basiszone 3 versetzt. Eine n-leitende Drain zone 8 ist in einer Oberflächenschicht der Offset-Zone 7 ausgebildet. Die Drainzone 8 ist um den Oxidfilm 6 von der Basiszone 3 beabstandet. Eine polykristalline Silizium-Gateelektrode 10 ist auf einem Gateoxidfilm 9 über einem Abschnitt der Basiszone 3 angeordnet, der sich zwischen der Epitaxialschicht 2 und der Sourcezone 5 erstreckt. Eine Sourceelektrode 11 ist an der Sourcezone 5 fixiert. Eine Drainelektrode 12 ist an der Drainzone 8 fixiert. An einer Seiten fläche der Gateelektrode 10 ist eine Seitenwand 13 ausgebildet.

Man erhält den oben beschriebenen MOSFET-Aufbau auf folgende Weise. Zunächst wird die tiefe p-leitende Basiszone 4 ausgebildet. Dann wird die Basiszone 3 durch Implantieren und thermische Diffusion von Dotierstoffionen des Akzeptortyps unter Verwendung der Gateelek trode 10 als Maske ausgebildet. Dann läßt man die Seitenwand 13 mittels des CVD-Verfahrens (chemische Dampfabscheidung) wachsen. Schließlich wird die Sourcezone 5 durch Implantieren und thermische Diffusion von Dotierstoffionen des Donatortyps ausgebildet.

Der MOSFET wird dadurch betrieben, daß eine Spannung oberhalb eines Schwellenwerts an die Gateelektrode 10 angelegt wird, so daß sich eine Inversionsschicht bildet, durch welche die Sourceelektrode 11 und die Drainelektrode 12 elektrisch miteinander verbunden werden. Bei dem beschriebenen Aufbau werden die Basiszone 3 und die Sourcezone 5 ohne Anwendung irgendeiner Selbstausrichtungstechnik ausgebildet. Die Basiszone 3 und die Sourcezone 5 sind dadurch seitlich gegeneinander versetzt, daß die Ausbildung der Seitenwand 13 zwischen der Ausbildung der Basiszone 3 und der Sourcezone 5 ausgeführt wird, womit der Basiswiderstand (Kanalwiderstand) reduziert wird und die Durchschlagsspannung (punch-through breakdown voltage) verbessert wird. Durch Verringern des Basiswiderstands und Verbessern der Durch schlagsspannung wurden in dem MOSFET eine hohe Durchbruchsspannung von 80 V und ein niedriges Durchlaßwiderstandsmaß von 0,143 Ω·mm² realisiert (Der tatsächliche Durchlaßwi derstand R_DS(on) zwischen Source und Drain ergibt sich als Quotient aus der Spannung VDs zwischen Source und Drain und dem Drainstrom I_D: R_DS(on) [-] = V_Ds/I_D. Es ist üblich, als Durchlaßwiderstandsmaß einen auf die Fläche A in Draufsicht bezogenen Wert r [Ω·mm²] = R_DS(on) · A anzugeben).

Fig. 10 zeigt eine Querschnittsansicht eines anderen lateralen MOSFETs mit einer Durchbruchs spannung von einigen 100 V, der von den vorliegenden Erfindern vorgeschlagen wurde (verglei che A. Kitamura et al., 1993 National Convention Record I.E.E. Japan Nr. 451). Gemäß Darstellung in Fig. 10 weist dieser laterale MOSFET ein p-leitendes Substrat 21 auf, auf dem eine n-leitende Wannenzone 22 gewachsen ist. Eine p-leitende Basiszone 23 und eine tiefe p leitende Basiszone 24, die einander teilweise überlappen, sind in einer Oberflächenschicht der Wannenzone 22 ausgebildet. Eine n-leitende Sourcezone 25 ist in einer Oberflächenschicht der Basiszone 23 ausgebildet. Eine gestreckte p-leitende Basiszone 27, auf der ein dicker Oxidfilm (LOCOS) 26 angeordnet ist, ist in einer Oberflächenschicht der Wannenzone 22 ausgebildet. Die Basiszone 27 ist mit der Basiszone 23 verbunden. Eine n-leitende Drainzone 28 ist in der Ober flächenschicht der Wannenzone 22, über die Basiszone 27 seitlich von der Basiszone 23 entfernt, ausgebildet. Eine polykristalline Silizium-Gateelektrode 30 ist auf einem Gateoxidfilm 29 über einem Abschnitt der Basiszone 23 angeordnet, der sich zwischen der Wannenzone 22 und der Sourcezone 25 erstreckt. Eine Sourceelektrode 31 ist an der Sourcezone 25 fixiert. Eine Drainelektrode 32 ist an der Drainzone 28 fixiert. Die Störstellenkonzentration in der Wannen zone 22 ist dadurch erhöht, daß die Wannenzone 22 vertikal zwischen der ausgedehnten Basis zone 27 und dem Substrat 21 eingeschlossen ist. Durch diese Maßnahme konnte der Durch laßwiderstand verringert und eine hohe Durchbruchsspannung von 700 V realisiert werden.

Da der MOSFET von Fig. 9 mit einer Gateelektrode mit Seitenwand als sein Substrat ein epi taxiales Wafer (Halbleiterscheibe) verwendet und viele Maskenschichten zu seiner Herstellung erfordert, sind die Herstellungskosten dieses MOSFETs sehr hoch. Bei dem MOSFET von Fig. 10 mit der gestreckten Basiszone 27 bestätigte sich eine hohe Leistungsfähigkeit in der 700 V Klasse mit einer hohen Durchbruchsspannung. Bislang ist jedoch noch nirgends über eine hohe Leistungsfähigkeit bei den Vorrichtungen niedriger Durchbruchsspannungs-Klassen berichtet worden.

Es ist eine Aufgabe der vorliegenden Erfindung, einen MOSFET zu schaffen, der kein spezielles Herstellungsverfahren erfordert und gleichzeitig gute Werte für die Durchbruchsspannung und den Durchlaßwiderstand erzielt. Es ist ebenfalls eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung solch eines MOSFETs anzugeben.

Diese Aufgaben werden durch einen lateralen Feldeffekttransistor gemäß Patentanspruch 1 bzw. ein Verfahren gemäß Patentanspruch 4 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Durch Ausbilden einer (nachfolgend einfach als "Wanne" bezeichneten) Wannenzone eines ersten Leitungstyps in einer Halbleiterschicht des ersten oder eines zweiten Leitungstyps sowie durch Ausbilden einer Offset-Zone in einer Oberflächenschicht der Wanne, werden die Verar mung nicht nur der Wanne, sondern auch der Offset-Zone gefördert und eine hohe maximale Störstellenkonzentration in der Wanne realisiert.

Dadurch, daß der laterale Feldeffekttransistor mit einer Basiszone des ersten Leitungstyps versehen wird, welche die Sourcezone seitlich und von deren Boden her umgibt und stärker dotiert ist als die Wanne, wird die Steuerung der Schwellenspannung ermöglicht.

Insbesondere, wenn die Oberflächenkonzentration der Offset-Zone von 5×10¹⁶ cm^-3 bis 2× 10¹⁷ cm^-3 beträgt, ihre Diffusionstiefe von 0,5 µm bis 1,5 µm beträgt und die maximale Stör stellenkonzentration der Wanne unterhalb der Offset-Zone von 5×10¹⁵ cm^-3 bis 3×10¹⁶ cm^-3 beträgt, wird die Verarmung der Offset-Zone gefördert und eine hohe maximale Störstellenkon zentration der Wanne realisiert.

Die Herstellung von Halbleitervorrichtungen, bei denen ein solcher MOSFET mit einer CMOSFET-Anordnung integriert ist, wird dadurch erleichtert, daß keinerlei extra Verarbeitungs schritt erforderlich ist, indem die Verarbeitungsschritte für die Wanne und die Drainzone der CMOSFET-Anordnung für die Verarbeitung des MOSFETS benutzt werden.

Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen näher erläu tert. Es zeigen:

Fig. 1 einen Querschnitt einer integrierten Schaltung, die ein erstes Ausführungsbeispiel der vorliegenden Erfindung in Form eines n-Kanal-MOSFETs mit hoher Durchbruchsspan nung enthält,

Fig. 2 eine graphische Darstellung der Verteilung der Störstellenkonzentration in einem Schnitt längs der Linie X-X′ in Fig. 1

Fig. 3 eine graphische Darstellung der Potentialverteilung in dem MOSFET von Fig. 1,

Fig. 4 eine Schnittansicht einer integrierten Schaltung, die ein zweites Ausführungsbeispiel der vorliegenden Erfindung in Form eines p-Kanal-MOSFETs enthält,

Fig. 5 eine graphische Darstellung der Verteilung der Störstellenkonzentration in einem Schnitt längs der Linie Y-Y′ in Fig. 4,

Fig. 6 eine graphische Darstellung der Potentialverteilung in dem MOSFET von Fig. 4,

Fig. 7 ein Korrelationsdiagramm, das den Einfluß der Oberflächenstörstellenkonzentration, der Übergangstiefe und der maximalen Störstellenkonzentration der p-leitenden Wanne auf die Durchbruchsspannung des MOSFETs von Fig. 1 zeigt,

Fig. 8 eine Querschnittsansicht einer integrierten Schaltung, die ein drittes Ausführungsbei spiel der vorliegenden Erfindung in Form eines n-Kanal-MOSFETs enthält,

Fig. 9 eine Querschnittsansicht eines herkömmlichen n-Kanal-MOSFETs. mit hoher Durch bruchsspannung und

Fig. 10 eine Querschnittsansicht eines herkömmlichen p-Kanal-MOSFETs mit hoher Durch bruchsspannung.

Fig. 1 zeigt einen Querschnitt eines ersten Ausführungsbeispiels der vorliegenden Erfindung auf der linken Seite der Figur als MOSFET 40. Auf der rechten Seite in Fig. 2 ist dazu eine CMOS- Anordnung (n-Kanal-MOSFET 56 und p-Kanal-MOSFET 55) gezeigt, die zusammen mit dem MOSFET 40 gemäß der Erfindung auf demselben Siliziumsubstrat integriert ist. Eine p-leitende Wanne 42 ist durch selektives Implantieren und nachfolgendes Diffundieren eines Akzeptor- Dotierstoffes in einer Oberflächenschicht eines p-leitenden Substrats mit einem spezifischen Widerstand von 1 5 Ω·cm ausgebildet. Die Oberflächenkonzentration der Wanne 42 beträgt 1× 10¹⁶ cm^-3, und die Tiefe ihres Übergangs (junction depth) 3 µm. Eine n-leitende Versatz- oder Offset-Zone 47 und eine n-leitende Sourcezone 45 sind unter Bildung eines engen Abstands zwischen sich durch selektives Implantieren und nachfolgendes Diffundieren eines Akzeptor- Dotierstoffes in einer Oberflächenschicht der Wanne 42 ausgebildet. Ein dicker Oxidfilm (LOCOS) 46 ist auf der Offset-Zone 47 abgeschieden. Eine n-leitende Drainzone 48 ist in der Oberflächenschicht der Offset-Zone 47 ausgebildet, und zwar seitlich von der Sourcezone 45 durch den LOCOS 46 im Abstand gehalten. Die Oberflächenkonzentration der Offset-Zone 47 beträgt 6×10¹⁶ cm^-3 und die Tiefe ihres Übergangs 1 µm. Eine Gateelektrode 50 befindet sich auf einem Gateoxidfilm 49 über einem Abschnitt der Wanne 42, der sich zwischen der Offset- Zone 47 und der Sourcezone 45 erstreckt. Eine Sourceelektrode 51 ist an der Sourcezone 45 fixiert. Eine Drainelektrode 32 ist an der Drainzone 48 fixiert. Der MOSFET 40 wird, ähnlich wie gewöhnliche MOSFETs, dadurch betrieben, daß eine über dem Schwellenwert liegende Span nung an die Gateelektrode 50 angelegt wird, um die Sourceelektrode 51 elektrisch mit der Drainelektrode 52 zu verbinden.

Die rechts in Fig. 1 gezeigt CMOS-Anordnung besteht aus dem p-Kanal-MOSFET 55 und dem n- Kanal-MOSFET 56. Der MOSFET 55 weist n-leitende Wanne 53 auf, die in einer Oberflächen schicht des Substrats 41 ausgebildet ist, sowie eine Sourcezone und eine Drainzone, die in der Wanne 53 ausgebildet sind. Der MOSFET 56 weist eine p-leitende Wanne 54 auf, die in einer Oberflächenschicht des Substrats 41 ausgebildet ist, sowie eine Sourcezone und eine Drainzone 57, die in der Wanne 54 ausgebildet sind. Wenn die CMOS-Anordnung und der MOSFET 40 mit hoher Durchbruchsspannung auf demselben Substrat 41 integriert werden, kann die Wanne 42 gleichzeitig mit der Wanne 54 des MOSFETs 56 ausgebildet werden. Da hierbei beide Wannen 42 und 54 mittels einer Maskenschicht hergestellt werden können, ist es nicht nötig, eine gesonderte Maske ausschließlich zur Herstellung des MOSFETs 40 zu erstellen. Darüberhinaus können die Sourcezone 45 und die Drainzone 48 gleichzeitig mit den n-leitenden Source- und Drainzonen 57 des MOSFETS 56 ausgebildet werden.

Fig. 2 ist eine graphische Darstellung, die die Verteilung der Störstellenkonzentration in einem Schnitt längs der Linie X-X′ in Fig. 1 darstellt. Fig. 2 zeigt, daß infolge der geringen Tiefe von 1 µm des Übergangs der Offset-Zone 47 die maximale Störstellenkonzentration der Wanne 42 unterhalb der Offset-Zone 47 mit 6×10¹⁵×cm^-3 sehr hoch liegt.

Die Durchbruchsspannung des MOSFETS 40 von Fig. 1 beträgt 95 V und sein Durchlaßwider standsmaß 0,17 Ω·mm². Die hohe Durchbruchsspannung und der niedrige Durchlaßwiderstand wurden dadurch realisiert, daß die Verarmung der Offset-Zone 47 durch Optimierung ihrer Stör stellenkonzentration zur Verbesserung der Durchbruchsspannung gefördert wird und durch Erhöhen der Störstellenkonzentration in der Wanne 42 aufgrund deren geringer Diffusionstiefe der Durchlaßwiderstand reduziert wird. Fig. 3 zeigt in einer graphischen Darstellung die Poten tialverteilung für den Fall des Anlegens einer Sperrvorspannung. Wie aus Fig. 3 ersichtlich, ist die n-leitende Offset-Zone 47 ungeachtet ihrer hohen Störstellenkonzentration von 6×10¹⁶ cm ^-3 vollständig verarmt. Die hohe Durchbruchsspannung erkennt man auch an der ziemlich gleich förmigen Verteilung der Äquipotentiallinien, die durch ausgezogene Linien 58 dargestellt sind. Die unterbrochene Linie 59 in Fig. 3 stellt den Rand der Verarmungsschicht dar.

Auf diese Weise wird die Unvereinbarkeit zwischen einer hohen Durchbruchsspannung und einem niedrigen Durchlaßwiderstand gemildert, daß heißt man erzielt eine relativ hohe Durch bruchsspannung und zugleich einen relativ niedrigen Durchlaßwiderstand. Dies wird erreicht, ohne daß eine gesonderte Maske zur Ausbildung der p-leitenden Wanne verwendet wird, indem die n-leitende Offset-Zone 47 flach, daß heißt bei diesem Beispiel mit einer Diffusionstiefe von 1 µm ausgebildet wird, und zwar mittels der Störstellenverteilung der p-leitenden Wanne 42.

Fig. 7 stellt einen Satz von Kurven dar, die den Zusammenhang zwischen der Durchbruchs spannung und der Störstellenkonzentration der Offset-Zone 47 zeigt, mit der Störstellenkonzen tration (C_w) der Wanne 42 und der Diffusionstiefe (x₀) der Offset-Zone 47 als Parametern. Auf der Abszisse in Fig. 7 ist die Störstellenkonzentration der Offset-Zone 47 aufgetragen, auf der Ordinate die Durchbruchsspannung. Die ausgezogenen Kurven entsprechen einer maximalen Konzentration C_w von 2×10¹⁶ cm^-3, die gestrichelten Kurven einer solchen von ×4×10¹⁶ cm^-3. Die mit dünneren Linien gezeichneten Kurven entsprechen einer Tiefe x₀ des Übergangs der Offset-Zone 47 von 0,3 µm , während die mit dickeren Linie gezeichneten Kurven einer Tiefe x₀ von 1,0 µm entsprechen. Die Durchbruchsspannung nimmt mit zunehmender Störstellenkonzen tration der Offset-Zone 47 zu, erreicht ein Maximum und fällt danach mit weiter zunehmender Störstellenkonzentration ab. Das heißt, es existiert eine optimale Störstellenkonzentration der Offset-Zone 47, bei der die Durchbruchsspannung ein Maximum annimmt. Der Spitzenwert der Durchbruchsspannung steigt mit niedrigerer Störstellenkonzentration der Wanne 42 und größe rer Diffusionstiefe der Offset-Zone 47. Der Spitzenwert der Durchbruchsspannung steigt ferner mit geringerer Diffusionstiefe der Wanne 42. Die Durchbruchsspannung wird jedoch von der Diffusionstiefe der Wanne 42 nicht so stark beeinflußt wie von den anderen Parametern. Obwohl in der Figur nicht dargestellt, ergab sich als Ergebnis auch, daß der Durchlaßwiderstand mit geringerer Störstellenkonzentration der Wanne 42 und mit tieferer Diffusionstiefe der Offset- Zone 47 zunimmt. Auch der Durchlaßwiderstand wird von der Diffusionstiefe der Wanne 42 nicht so stark beeinflußt. Für jeden der drei oben beschriebenen einflußnehmenden Parameter wird ein optimaler Bereich bestimmt. Der optimale Bereich enthält eine Störstellenkonzentration von 5×10¹⁶ cm^-3 bis 2×10¹⁷ cm^-3 für die n-leitende Offset-Zone 47, eine Diffusionstiefe von 0,5 bis 1,5 µm für die n-leitende Offset-Zone 47 und eine Störstellenkonzentration von 5×10¹⁵ cm^-3 bis 3×10¹⁶ cm^-3 für die p-leitende Wanne 42. Innerhalb dieser optimalen Bereiche werden eine Durchbruchsspannung von 90 V oder mehr und ein Durchlaßwiderstandsmaß von 0,5 Ω·mm² oder weniger realisiert.

Fig. 4 zeigt in einem Querschnitt auf der linken Seite ein zweites Ausführungsbeispiel der vorliegenden Erfindung in Form eines p-Kanal-MOSFETs 60. Auf der rechten Seite in Fig. 4 ist auch hier eine CMOS-Anordnung (n-Kanal-MOSFET 76 und p-Kanal-MOSFET 75) dargestellt, die zusammen mit dem MOSFET 60 gemäß der Erfindung auf demselben Siliziumsubstrat integriert ist. Eine n-leitende Wanne 62 ist in einer Oberflächenschicht eines p-leitenden Substrats 61 mit einem spezifischen Widerstand von 15 Ω·cm ausgebildet. Die Oberflächenkonzentration der Wanne 62 beträgt 3×10¹⁶ cm^-3 und die Tiefe ihres Übergangs 4 µm. Eine p-leitende Source zone 65, eine p-leitende Offset-Zone 67 und eine p-leitende Drainzone 68 sind in einer Oberflä chenschicht der Wanne 62 ausgebildet. Wie in Fig. 4 gezeigt, ist die Drainzone 68 in der Ober flächenschicht der Offset-Zone 67 ausgebildet. Die Oberflächenkonzentration der Offset-Zone 67 beträgt 5×10¹⁶ cm^-3 und die Tiefe ihres Übergangs 1 µm. Eine Gateelektrode 70 ist über einem Gateoxidfilm 69 an der Offset-Zone 67 fixiert. Bei diesem Ausführungsbeispiel kann die n-leitende Wanne 62 gleichzeitig mit der n-leitenden Wanne 73 des p-Kanal-Mosfets 75 der CMOS-Anordnung ausgebildet werden. Da hierbei beide Wannen 62 und 73 mittels einer Maskierung ausgebildet werden können, ist es nicht nötig, irgendeine Maskierung exklusiv zur Ausbildung des p-Kanal-MOSFETs 60 mit hoher Durchbruchsspannung zu verwenden. Der Voll ständigkeit halber sei erwähnt, daß mit Ausnahme der umgekehrten Leitungstypen der generelle Aufbau in Fig. 4 demjenigen von Fig. 1 entspricht, soweit sich aus der Beschreibung nichts anderes ergibt.

Fig. 5 ist eine graphische Darstellung, die die Verteilung der Störstellenkonzentration in einem Schnitt längs der Linie Y-Y′ in Fig. 4 zeigt. Aus Fig. 5 ist erkennbar, daß infolge der geringen Tiefe von 1 µm des Übergangs der Offset-Zone 67 die maximale Störstellenkonzentration der Wanne 62 unterhalb der Offset-Zone 67 mit 1,5×10¹⁶ cm^-3 sehr hoch liegt.

Die Durchbruchsspannung des p-Kanal-MOSFETs von Fig. 4 beträgt 80 V und sein Durchlaßwi derstandsmaß 0,4 Ω·mm². Durch Begrenzen der Diffusionstiefe der Offset-Zone 67 auf nur 1 µm wird der Widerspruch zwischen hoher Durchbruchsspannung und niedrigem Durchlaßwider stand gemildert. Fig. 6 ist eine graphische Darstellung, die die Potentialverteilung für den Fall zeigt, daß eine Sperrvorspannung angelegt ist. Wie aus Fig. 6 erkennbar ist die p-leitende Offset-Zone 67 ungeachtet ihrer hohen Störstellenkonzentration von 5×10¹⁶ cm^-3 vollständig verarmt. Die hohe Durchbruchsspannung läßt sich auch aus der ziemlich gleichförmigen Vertei lung der Äquipotentiallinien entnehmen. Auch in dieser Figur zeigt die unterbrochene Linie 59 den Rand der Verarmungsschicht.

Fig. 8 zeigt in einem Querschnitt auf der linken Seite ein drittes Ausführungsbeispiel der vorlie genden Erfindung in Form eines n-Kanal MOSFETs 80. Auf der rechten Seite in Fig. 8 ist eine CMOS-Anordnung (n-Kanal-MOSFET 96 und p-Kanal-MOSFET 95) dargestellt, die mit dem MOSFET 80 gemäß der Erfindung auf demselben Siliziumsubstrat integriert ist. In gleicher Weise wie bei dem ersten Ausführungsbeispiel von Fig. 1 ist eine p-leitende Wanne 82 in einer Oberflächenschicht eines p-leitenden Substrats 81 ausgebildet. Eine n-leitende Sourcezone 85 und eine n-leitende Offset-Zone 87 sind in einer Oberflächenschicht der Wanne 82 ausgebildet. Ein dicker Oxidfilm (LOCOS) 86 ist auf der Offset-Zone 87 abgeschieden. Eine n-leitende Drain zone 88 ist in der Oberflächenschicht der Offset-Zone 87, um den LOCOS-Film 86 von der Sourcezone 85 seitlich beabstandet, ausgebildet. Eine Gateelektrode 90 ist über einen Gateoxid film 89 auf einem Abschnitt der Wanne 82 fixiert, der sich zwischen der Offset-Zone 87 und der Sourcezone 85 erstreckt. Eine Sourceelektrode 91 und eine Drainelektrode 92 sind in glei cher Weise wie die Elektroden 51 und 52 des ersten Ausführungsbeispiels angeordnet. Die CMOS-Anordnung auf der rechten Seite in Fig. 8 setzt sich aus dem p-Kanal-MOSFET 95 und dem n-Kanal-MOSFET 96 zusammen. Das dritte Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel darin, daß eine p-leitende Basiszone 83, die stärker dotiert ist als die p-leitende Wanne 82, außerhalb der n-leitenden Sourcezone 85 in der Wanne 82 ausge bildet ist. Dieser Aufbau zeigt zusätzlich zu den Vorteilen des ersten und des zweiten Ausfüh rungsbeispiels, den Vorteil, daß die Schwellenspannung des MOSFETs 80 mit hoher Durch bruchsspannung durch Optimierung der Störstellenkonzentration der Basiszone 83 gesteuert werden kann. Bei dem obigen dritten Ausführungsbeispiel ist die stark dotierte p-leitende Basis zone auf einem p-leitenden Substrat ausgebildet. Diese stark dotierte p-leitende Basiszone kann auch auf einer n-leitenden Wanne ausgebildet werden, die ihrerseits in einem p-leitenden Substrat ausgebildet ist, auf einem n-leitenden Substrat oder auf einer p-leitenden Wanne, die auf einem n-leitenden Substrat ausgebildet ist.

Wie voranstehend beschrieben, weist gemäß der Erfindung ein lateraler Feldeffekt-Transistor mit hoher Durchbruchsspannung eine flache Offset-Zone auf, die in der Oberflächenzone einer flachen (jedoch verglichen zur Offset-Zone tieferen) Wanne ausgebildet ist. Die Störstellenkon zentration der Wanne ist erhöht. Diese Merkmale führen dadurch zu einer Erleichterung der Abwägung zwischen Durchbruchsspannung und Durchlaßwiderstand, d. h. einer weniger starken Unvereinbarkeit zwischen hoher Durchbruchsspannung und niedrigem Durchlaßwiderstand, daß die Verarmung der Offset-Zone durch der Störstellenverteilung im Bereich der Offset-Zone und der Umgebung gefördert und die Störstellenkonzentration in der Wanne hoch gemacht wird. Halbleitervorrichtungen, die eine CMOS-Anordnung mit einem solchen MOSFET integrieren, können leicht ohne irgendeinen zusätzlichen Verfahrensschritt dadurch hergestellt werden, daß die Verfahrensschritte zur Herstellung von Wanne und Drainzone der CMOS-Anordnung für die Herstellung des MOSFETs genutzt werden.

Claims

1. Lateraler Feldeffekttransistor, umfassend:
eine Halbleiterschicht (41; 61; 81) eines ersten oder eines zweiten Leitungstyps,
eine Wannenzone (42; 62; 82) des ersten Leitungstyps, die durch Implantation und Diffusion von Dotierstoffionen von der Oberfläche der Halbleiterschicht ausgebildet ist,
eine Sourcezone (45; 65; 85) des zweiten Leitungstyps, die durch Implantation und Diffusion von Dotierstoffionen von der Oberfläche der Wannenzone ausgebildet ist,
eine Offset-Zone (47; 67; 87) des zweiten Leitungstyps, die durch Implantation und Diffusion von Dotierstoffionen von der Oberfläche der Wannenzone ausgebildet ist und von der Sourcezone seitlich beabstandet ist,
einen LOCOS-Oxidfilm (46; 66; 86) der auf einem Teil der Offset-Zone ausgebildet ist,
eine Drainzone (48; 86; 88) des zweiten Leitungstyps, die in einer Oberflächenschicht der Offset-Zone ausgebildet ist und um den LOCOS-Oxidfilm von der Sourcezone beabstandet ist,
eine polykristalline Silizium-Gateelektrode (50; 70; 90), die auf einem Gateisolierfilm (49; 69; 89) über dem Abschnitt der Wannenzone angeordnet ist, der sich zwischen der Sourcezone und der Offset-Zone erstreckt,
eine Sourceelektrode (51; 71; 91), die mit der Sourcezone verbunden ist, und eine Drainelektrode (52; 72; 92), die mit der Drainzone verbunden ist.

2. Transistor nach Anspruch 1 ferner umfassend eine Basiszone (83) des ersten Leitungstyps, die stärker dotiert ist als die Wannenzone (82) und die Sourcezone (85) seitlich und von der Unterseite her umgibt.

3. Transistor nach Anspruch 1 oder 2, bei dem die Oberflächenkonzentration der Offset-Zone (47; 67; 87) im Bereich von 5×10¹⁸ cm^-3 bis 2×10¹⁷ cm^-3 liegt, ihre Diffusions tiefe im Bereich von 0,5 µm bis 1,5 µm liegt und die maximale Störstellenkonzentration der Wannenzone (42; 62; 82) unterhalb der Offset-Zone im Bereich von 5×10¹⁵ cm^-3 bis 3×10¹⁶ cm^-3 liegt.

4. Verfahren zur Herstellung eines lateralen Feldeffekttransistors gemäß einem der vorhergehenden Ansprüche, bei dem die Wannenzone (42; 62; 82) gleichzeitig mit einer Wannenzone (54; 73; 94) des ersten Leitungstyps einer auf der Halbleiterschicht (41; 61; 81) ausgebildeten CMOS-Anordnung ausgebildet wird.