JP2008182118A - 半導体装置及びその製造方法。 - Google Patents

Abstract

【課題】ロジック回路領域及びパワー回路領域の両領域を同一の半導体基板に有する半導体装置に対し、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】
ロジック回路１０では、上表面が半導体基板３０上表面と同一平面に収まるように形成された、ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜４５が採用されている。一方、パワー回路２０では、半導体基板３０表面が選択的に酸化されて形成された、横型ＭＯＳトランジスタ素子を構成するゲート電極５７とドレイン領域５１とを絶縁するＬＯＣＯＳ酸化膜５６が採用されている。このように、ロジック回路１０及びパワー回路２０の素子分離用絶縁膜が造り分けられている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

半導体装置では、一般に、素子間を分離するためのフィールド酸化膜として、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）が使用されることが多い。こうしたＬＯＣＯＳ技術では、例えばシリコン（Ｓｉ）からなる半導体基板の上表面に、例えば酸化シリコン（ＳｉＯ２）からなる酸化膜を形成する。この酸化膜の上表面に、さらに、耐酸化性を有する例えば窒化シリコン（Ｓｉ３Ｎ４）からなるマスクを選択的に形成する。そして、半導体基板の上表面のうちのマスクによって覆われていない部分を局所的に熱酸化して、ＬＯＣＯＳが形成される。

ところで、こうした熱酸化の際、マスクとして使用した窒化シリコン膜の端部下にも酸素が入り込み、半導体基板の表面に沿った方向にも熱酸化が進行してしまうことがある。そうなると、窒化シリコン膜の端部下に、いわゆるバーズビークが形成される。そして、このバーズビークは横方向へ広がるため、半導体装置の集積化が妨げられることになる。

そこで従来、例えば０．３５μｍ以下のデザインルールでは、例えば特許文献１に記載の技術のような、上表面が半導体基板と同一平面に収まるように形成することで横方向への広がりを抑制したリセスＬＯＣＯＳや、半導体基板表面に形成された浅い溝に酸化膜を埋設したＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）が採用されている。
昭和６４−９６３９号公報

このように、上記リセスＬＯＣＯＳや上記ＳＴＩは、一般的なＬＯＣＯＳと比較して、バーズビーク角度が大きいため、横方向への広がりを抑制することができ、基本的に、半導体装置の高集積化を図ることができる。

しかしながら、ＣＭＯＳトランジスタ素子を含むロジック回路が内部に形成されるロジック回路領域、及び、横型ＭＯＳトランジスタ素子を含むパワー回路が内部に形成されるパワー回路領域が同一の半導体基板の表層部に形成される、いわゆる複合半導体装置に対し、上記リセスＬＯＣＯＳやＳＴＩをそのまま用いると、次のような不具合が生じることがある。

すなわち、例えば横型ＭＯＳトランジスタ素子を含むパワー回路領域においては、その構造上、上記リセスＬＯＣＯＳやＳＴＩを採用すると、バーズビーク角度が大きいことから、電流の流れる経路が長くなる、あるいは、電流の流れる方向が急激に変化するなど、オン抵抗値が増大する。そうしたオン抵抗値の増大がパワー回路領域の消費電力に与える影響は大きい。したがって、オン抵抗値を低減するため、パワー回路領域の面積を大きくすることが必要となってしまう。このように、いわゆる複合半導体装置に対し、上記リセスＬＯＣＯＳやＳＴＩをそのまま適用したところで、当該半導体装置の高集積化を図ることは難しい。

本発明は、こうした実情に鑑みてなされたものであって、その目的は、ロジック回路領域及びパワー回路領域の両領域を同一の半導体基板に有する半導体装置に対し、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することのできる半導体装置及びその製造方法を提供することにある。

こうした目的を達成するため、請求項１に記載の発明では、ＣＭＯＳトランジスタ素子を含むロジック回路が内部に形成されるロジック回路領域、及び、横型ＭＯＳトランジスタ素子を含むパワー回路が内部に形成されるパワー回路領域が同一の半導体基板の表層部に形成される半導体装置として、前記パワー回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記パワー回路の素子分離用絶縁膜のバーズビーク角度が、前記ロジック回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記ロジック回路の素子分離用絶縁膜のバーズビーク角度よりも小さくなるように、これら両回路の素子分離用絶縁膜が造り分けられていることとした。

ここで、バーズビーク角度が小さくなると、素子分離用絶縁膜の端部がよりなだらかになるため、電流の流れる経路が短くなったり、電流の流れる方向が直線に近くなるなど、オン抵抗値が低減する。換言すれば、消費電力を低減することができるようになる。ちなみに、バーズビーク角度が大きくなると、素子分離用絶縁膜の端部がより急峻になるため、素子分離用絶縁膜の横方向の広がりが抑制され、半導体基板表面に占める素子分離用絶縁膜の面積は小さくなる。換言すれば、半導体装置の高集積化を図ることができるようになる。

したがって、半導体装置としての上記構成によれば、パワー回路領域における素子分離用絶縁膜のバーズビーク角度の方が、ロジック回路領域における素子分離用絶縁膜のバーズビーク角度よりも小さくなるように、これら両回路の素子分離用絶縁膜が造り分けられているため、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することができるようになる。

具体的には、上記請求項１に記載の構成において、例えば請求項２に記載の発明のように、前記パワー回路の素子分離用絶縁膜は、前記半導体基板表面が選択的に酸化されて形成された、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜であり、前記ロジック回路の素子分離用絶縁膜は、その上表面が前記半導体基板表面と同一平面に収まるように形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜であることとしてもよい。

あるいは、上記請求項１に記載の構成において、例えば請求項３に記載の発明のように、前記パワー回路の素子分離用絶縁膜は、前記半導体基板表面が選択的に酸化されて形成された、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜であり、前記ロジック回路の素子分離用絶縁膜は、前記半導体基板表面に形成された溝に酸化膜が埋設されて形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩであることとしてもよい。

素子分離用絶縁膜のバーズビーク角度は、一般に、「通常のＬＯＣＯＳ酸化膜＜リセスＬＯＣＯＳ酸化膜＜ＳＴＩ」といった関係となっている。上記請求項２に記載の発明では、上記パワー回路の素子分離用絶縁膜として通常のＬＯＣＯＳ酸化膜を採用しているとともに、上記ロジック回路の素子分離用絶縁膜としてリセスＬＯＣＯＳ酸化膜を採用しているため、パワー回路領域の素子分離用絶縁膜のバーズビーク角度の方が、ロジック回路領域の素子分離用絶縁膜のバーズビーク角度よりも小さい。

同様に、上記請求項３に記載の発明では、上記パワー回路の素子分離用絶縁膜として通常のＬＯＣＯＳ酸化膜を採用しており、上記ロジック回路の素子分離用絶縁膜としてＳＴＩを採用しているため、素子分離用絶縁膜のバーズビーク角度は、パワー回路領域における方が、ロジック回路領域におけるよりも小さい。したがって、請求項２及び３に記載の構成によれば、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することができるようになる。

また、上記請求項１に記載の構成において、例えば請求項４に記載の発明のように、前記パワー回路の素子分離用絶縁膜は、化学気相成長を通じて前記半導体基板表面に堆積されてパターニングされた、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜であり、前記ロジック回路の素子分離絶縁膜は、その上表面が前記半導体基板表面と同一平面に収まるように形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜であることとしてもよい。

あるいは、上記請求項１に記載の構成において、例えば請求項５に記載の発明のように、前記パワー回路の素子分離用絶縁膜は、化学気相成長を通じて前記半導体基板表面に堆積されてパターニングされた、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜であり、前記ロジック回路の素子分離用絶縁膜は、前記半導体基板表面に形成された溝に酸化膜が埋設されて形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩであることとしてもよい。

上記請求項４に記載の発明では、上記パワー回路の素子分離用絶縁膜として、いわゆるＣＶＤを通じて堆積された絶縁膜を採用しているとともに、上記ロジック回路の素子分離用絶縁膜として、リセスＬＯＣＯＳ酸化膜を採用している。なお、このＣＶＤを通じて堆積された絶縁膜は、リセスＬＯＣＯＳ酸化膜のバーズビーク角よりも小さくなるように、パターニングされている。同様に、上記請求項５に記載の発明では、上記パワー回路の素子分離用絶縁膜として、いわゆるＣＶＤを通じて堆積された絶縁膜を採用しているとともに、上記ロジック回路の素子分離用絶縁膜として、ＳＴＩを採用している。なお、このＣＶＤを通じて堆積された絶縁膜は、ＳＴＩのバーズビーク角よりも小さくなるように、パターニングされている。したがって、請求項４及び５に記載の構成によっても、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することができるようになる。

特に、上記請求項４または５に記載の発明において、例えば請求項６に記載の発明のように、前記横型ＭＯＳトランジスタ素子を構成するソース領域の上表面とドレイン領域の上表面との間に、これら両領域間のオン抵抗値を低減するための段差が形成されていることとしてもよい。これにより、これら両領域間を流れるチャネル電流が流れることのできる面積をより大きくすることができるため、オン抵抗値がより小さくなり、パワー回路領域における消費電力の増大をさらに抑制することができるようになる。

一方、上記目的を達成するため、請求項７に記載の発明では、ＣＭＯＳトランジスタ素子を含むロジック回路が内部に形成されるロジック回路領域、及び、横型ＭＯＳトランジスタ素子を含むパワー回路が内部に形成されるパワー回路領域が同一の半導体基板の表層部に形成される半導体装置を製造する方法として、前記パワー回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記パワー回路の素子分離用絶縁膜のバーズビーク角度が、前記ロジック回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記ロジック回路の素子分離用絶縁膜のバーズビーク角度よりも小さくなるように、これら両回路の素子分離用絶縁膜を造り分けることとした。

ここで、既述したように、バーズビーク角度が小さくなると、素子分離用絶縁膜の端部がよりなだらかになるため、電流の流れる経路が短くなったり、電流の流れる方向が直線に近くなるなど、オン抵抗値が低減する。換言すれば、消費電力を低減することができるようになる。またちなみに、バーズビーク角度が大きくなると、素子分離用絶縁膜の端部がより急峻になるため、素子分離用絶縁膜の横方向の広がりが抑制され、半導体基板表面に占める素子分離用絶縁膜の面積は小さくなる。換言すれば、高集積化を図ることができるようになる。

したがって、半導体装置の製造方法としての上記方法によれば、パワー回路領域における素子分離用絶縁膜のバーズビーク角度が、ロジック回路領域における素子分離用絶縁膜のバーズビーク角度よりも小さくなるように、これら両回路の素子分離用絶縁膜を造り分けるため、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することのできる半導体装置を製造することができるようになる。

具体的には、上記請求項７に記載の方法において、例えば請求項８に記載の発明のように、前記パワー回路の素子分離用絶縁膜として、前記半導体基板表面の選択的な酸化を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜を形成し、前記ロジック回路の素子分離用絶縁膜として、その上表面が前記半導体基板表面と同一平面に収まるように、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜を形成することとしてもよい。

あるいは、上記請求項７に記載の方法において、例えば請求項９に記載の発明のように、前記パワー回路の素子分離用絶縁膜として、前記半導体基板表面の選択的な酸化を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜を形成し、前記ロジック回路の素子分離用絶縁膜として、前記半導体基板表面に形成された溝に酸化膜を埋設することを通じて、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩを形成することとしてもよい。

これも既述したように、素子分離用絶縁膜のバーズビーク角度は、「通常のＬＯＣＯＳ酸化膜＜リセスＬＯＣＯＳ酸化膜＜ＳＴＩ」といった関係となっている。上記請求項８に記載の発明では、上記パワー回路の素子分離用絶縁膜として通常のＬＯＣＯＳ酸化膜を採用しているとともに、上記ロジック回路の素子分離用絶縁膜としてリセスＬＯＣＯＳ酸化膜を採用しているため、素子分離用絶縁膜のバーズビーク角度は、パワー回路領域における方がロジック回路領域におけるよりも小さい。同様に、上記請求項９に記載の発明では、上記パワー回路の素子分離用絶縁膜として通常のＬＯＣＯＳ酸化膜を採用しており、上記ロジック回路の素子分離用絶縁膜としてＳＴＩを採用しているため、素子分離用絶縁膜のバーズビーク角度は、パワー回路領域における方が、ロジック回路領域におけるよりも小さい。したがって、請求項８及び９に記載の方法によれば、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することのできる半導体装置を製造することができる。また、こうした半導体装置を、特別な製法を用いることなく、一般的な製法を用いて製造することができる。

また、上記請求項７に記載の方法において、例えば請求項１０に記載の発明のように、前記パワー回路の素子分離用絶縁膜として、化学気相成長を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜を、前記半導体基板表面に堆積して形成し、前記ロジック回路の素子分離用絶縁膜として、その上表面が前記半導体基板表面と同一平面に収まるように、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜を形成することとしてもよい。

あるいは、上記請求項７に記載の方法において、例えば請求項１１に記載の発明のように、前記パワー回路の素子分離用絶縁膜として、化学気相成長を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜を、前記半導体基板表面に堆積して形成し、前記ロジック回路の素子分離用絶縁膜として、前記半導体基板表面に形成された溝に酸化膜を埋設することを通じて、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩを形成することとしてもよい。

上記請求項１０に記載の発明では、上記パワー回路の素子分離用絶縁膜として、いわゆるＣＶＤを通じて絶縁膜を形成しているとともに、上記ロジック回路の素子分離用絶縁膜として、リセスＬＯＣＯＳ酸化膜を形成している。なお、このＣＶＤを通じて形成した絶縁膜は、リセスＬＯＣＯＳ酸化膜のバーズビーク角よりも小さくなるように、パターニングしている。同様に、上記請求項１１に記載の発明では、上記パワー回路の素子分離用絶縁膜として、いわゆるＣＶＤを通じて絶縁膜を形成しているとともに、上記ロジック回路の素子分離用絶縁膜として、ＳＴＩを採用している。なお、このＣＶＤを通じて形成した絶縁膜は、ＳＴＩのバーズビーク角よりも小さくなるように、パターニングしている。したがって、請求項１０及び１１に記載の方法によっても、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することのできる半導体装置を製造することができる。また、こうした半導体装置を、特別な製法を用いることなく、一般的な製法を用いて製造することができる。

特に、上記請求項１０または１１に記載の発明において、例えば請求項１２に記載の発明のように、前記横型ＭＯＳトランジスタ素子を構成するソース領域の上表面とドレイン領域の上表面との間に、これら両領域間のオン抵抗値を低減するための段差を形成することとしてもよい。これにより、これら両領域間を流れるチャネル電流が流れることのできる面積をより大きくすることができるため、オン抵抗値がより小さくなり、パワー回路領域における消費電力の増大をさらに抑制することができるようになる。

（第１の実施の形態）
以下、本発明に係る半導体装置の第１の実施の形態について、図１を参照しつつ説明する。なお、図１は、第１の実施の形態の半導体装置の側面断面図である。

同図１に示されるように、本実施の形態の半導体装置１は、基本的に、ＣＭＯＳトランジスタ素子を含むロジック回路１０が内部に形成されるロジック回路領域と、横型ＭＯＳトランジスタ素子を含むパワー回路２０が内部に形成されるパワー回路領域とを、同一の半導体基板３０の表層部に有している。

詳しくは、ロジック回路１０は、図１に示されるように、例えばＮ型の半導体基板３０内部に低濃度のＰ型のＰウェル４０を有しており、この半導体基板３０の表層部（すなわちＰウェル４０）には、Ｎ型の不純物領域が２つ、互いに離間して形成されている。こうした不純物領域のうちの一方は、ｐチャネル形ＭＯＳトランジスタ素子のドレイン領域４１として機能し、他方は、ｐチャネル形ＭＯＳトランジスタ素子のソース領域４２として機能する。なお、ドレイン領域４１上表面に接するように、ドレイン電極４６が例えばアルミニウム（Ａｌ）などの金属を用いて形成されているとともに、ソース領域４２上表面に接するように、ソース電極４７が同じくアルミニウム（Ａｌ）などの金属を用いて形成されている。そして、これらドレイン領域４１とソース領域４２との間に位置する、半導体基板３０の上表面には、絶縁膜４４にて被覆されたゲート電極４３が例えば多結晶シリコンにて形成されている。この電極４３は、上記ｐチャネル形ＭＯＳトランジスタ素子のゲート電極として機能する。このように、「ドレイン領域４１／ゲート電極４３／ソース領域４２」が形成されることで、半導体基板３０のロジック回路領域には、ｐチャネル形ＭＯＳトランジスタ素子が構成されている。また、図示を割愛するが、半導体基板３０のロジック回路領域には、同様に、ｎチャネル形ＭＯＳトランジスタ素子も構成されている。これらｐチャネル形ＭＯＳトランジスタ素子及びｎチャネル形ＭＯＳトランジスタ素子が組み合わされて、ＣＭＯＳトランジスタ素子が構成される。また、図１に示されるように、半導体基板３０のロジック回路領域には、こうした素子間を電気的に分離するための素子分離用絶縁膜として、上表面が半導体基板３０の上表面と同一平面に収まるように、リセスＬＯＣＯＳ酸化膜４５が形成されている。こうしたリセスＬＯＣＯＳ酸化膜４５については、後述する。

一方、パワー回路２０は、図１に示されるように、半導体基板３０の表層部に、Ｎ型の高濃度の不純物領域が形成されており、この不純物領域は、横型ＭＯＳトランジスタ素子のドレイン領域５１として機能する。なお、ドレイン領域５１の上表面に接するように、例えばアルミニウム（Ａｌ）などの金属を用いてドレイン電極５８が形成されている。同様に、半導体基板３０の表層部のうち、ドレイン領域５１から離間する位置には、Ｎ型の不純物領域が２つ形成されており、これら不純物領域は、横型ＭＯＳトランジスタ素子のソース領域５２として機能する。これらソース領域５２の上表面には、例えばアルミニウム（Ａｌ）などの金属を用いてソース電極５９が形成されている。また、この半導体基板３０の表層部のうち、ドレイン領域５１とソース領域５２との間に位置するＰ型の低濃度の不純物領域及びＰ型の高濃度の不純物領域は、横型ＭＯＳトランジスタ素子のチャネル領域５３及び５４として機能する。さらに、図１に示されるように、チャネル領域５４及び５３に渡って、例えば酸化シリコン（ＳｉＯ２）等の絶縁材料を用いて、ゲート絶縁膜５５や、素子分離用絶縁膜としてのＬＯＣＯＳ酸化膜５６が形成されており、これらゲート絶縁膜５５やＬＯＣＯＳ酸化膜５６を介して、ゲート電極５７が例えば多結晶シリコン等の導電材料を用いて形成されている。なお、ＬＯＣＯＳ酸化膜５６については、後述する。

このように、当該半導体装置１は、同一の半導体基板の表層部に、ロジック回路及びパワー回路を備える、いわゆる複合半導体装置となっている。こうした複合半導体装置にあっては、その高集積化を図るべく、素子間分離用の絶縁膜として、通常のＬＯＣＯＳ酸化膜よりもバーズビーク角度が小さいリセスＬＯＣＯＳやＳＴＩを単純に採用しても、他の不具合が生じてしまうことが発明者らによって確認されている。この点について、図２及び図３を併せ参照して、さらに説明する。なお、図２（ａ）〜（ｃ）は、通常のＬＯＣＯＳ酸化膜、リセスＬＯＣＯＳ酸化膜、及びＳＴＩの別に、バーズビーク角を示す側面断面図である。

図２（ａ）に示されるような通常のＬＯＣＯＳ酸化膜は、背景技術の欄でも記載したように、例えば次のようにして形成される。すなわち、まず、シリコンからなる半導体基板の上表面に、酸化シリコンからなる酸化膜が形成される。次に、この酸化膜の上表面に、耐酸化性を有する窒化シリコンからなるマスクが選択的に形成され、半導体基板の上表面のうちのマスクによって覆われていない部分が局所的に熱酸化される。こうした熱酸化の際、マスクとして使用した窒化シリコン膜の端部下にも酸素が入り込み、半導体基板の表面に沿った方向にも熱酸化が進行する。そのため、図２（ａ）に示されるように、ＬＯＣＯＳ酸化膜は、鳥のくちばしのような形状となる。なお、この図において、ＬＯＣＯＳ酸化膜の側面に沿った直線と半導体基板上表面に沿った直線とがなす角のうちの小さい方の角度αが、通常のＬＯＣＯＳ酸化膜のバーズビーク角であり、一般的に、およそ「３０度」となる。

また、図２（ｂ）に示されるような、リセスＬＯＣＯＳ酸化膜は、基本的には、通常のＬＯＣＯＳ酸化膜に準じて形成される。ただし、酸化膜の上表面に窒化シリコンからなるマスクが選択的に形成された後、該マスクの周辺が浅くエッチング除去され、エッチング除去された半導体基板の上表面のうちのマスクによって覆われていない部分が局所的に熱酸化される。このようにして、上表面が半導体基板表面と同一平面に収まるように形成されている。なお、この図において、リセスＬＯＣＯＳ酸化膜の側面に沿った直線と半導体基板上表面に沿った直線とがなす角のうちの小さい方の角度βが、リセスＬＯＣＯＳ酸化膜のバーズビーク角であり、一般的に、およそ「５５度」となる。

またさらに、図２（ｃ）に示されるような、ＳＴＩは、例えば次のようにして形成される。すなわち、まず、シリコンからなる半導体基板の上表面に、酸化シリコンからなる酸化膜が形成され、この酸化膜の上表面に、耐酸化性を有する窒化シリコンが形成される。次に、これら窒化シリコン及び酸化シリコンをマスクとして、半導体基板がエッチングされ、浅いトレンチが形成される。そして、こうして形成されたトレンチの内壁が酸化され、トレンチ内壁には酸化シリコンからなる酸化膜が形成される。こうして形成されたトレンチ内部及び半導体基板（正確には窒化シリコン）上表面に、例えばＣＶＤを通じて、酸化シリコンが埋め込まれる、あるいは、堆積される。そして、窒化シリコンをストッパーとして、例えばＣＭＰ等を通じて、半導体基板上表面が平坦化される。このようにして、ＳＴＩも上記リセスＬＯＣＯＳ酸化膜と同様に、上表面が半導体基板表面と同一平面に収まるように形成されている。なお、この図において、ＳＴＩの側面に沿った直線と半導体基板上表面に沿った直線とがなす角のうちの小さい方の角度γが、ＳＴＩのバーズビーク角であり、一般的に、およそ「８０度」となる。

以上説明したように、素子分離用絶縁膜のバーズビーク角度は、一般に、「通常のＬＯＣＯＳ酸化膜＜リセスＬＯＣＯＳ酸化膜＜ＳＴＩ」といった関係となる。そして、こうした関係があるために、また、図２（ａ）〜（ｃ）の対比からも分かるように、半導体基板表面に沿った方向（横方向）の広がりは、「ＳＴＩ＜リセスＬＯＣＯＳ酸化膜＜通常のＬＯＣＯＳ酸化膜」といった関係となる。そのため、半導体装置の高集積化を図るためには、素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜よりも、リセスＬＯＣＯＳ酸化膜あるいはＳＴＩを採用した方が良いとされている。

しかしながら、例えば横型ＭＯＳトランジスタ素子を含むパワー回路領域においては、その構造上、素子分離用絶縁膜として、上記リセスＬＯＣＯＳやＳＴＩを採用すると、バーズビーク角度が大きいことから、図３（ａ）〜（ｃ）にそれぞれ示すように、電流の流れる経路が長くなったり、電流の流れる方向が急激に変化するなど、オン抵抗値が増大してしまう。すなわち、オン抵抗値については、「通常のＬＯＣＯＳ酸化膜＜リセスＬＯＣＯＳ酸化膜＜ＳＴＩ」といった関係となる。具体的には、図１２に示すように、通常のＬＯＣＯＳ酸化膜をリセスＬＯＣＯＳ酸化膜に置き換えることにより、オン抵抗値はおよそ「１０％」増大し、通常のＬＯＣＯＳ酸化膜をＳＴＩに置き換えることにより、オン抵抗値はおよそ「２０％」増大することとなる。そうしたオン抵抗値の増大がパワー回路の消費電力に与える影響は大きい。したがって、オン抵抗値をそのまま維持するためには、あるいは、低減するためには、パワー回路の面積を大きくする必要が生じてしまう。このように、いわゆる複合半導体装置に対し、通常のＬＯＣＯＳ酸化膜を上記リセスＬＯＣＯＳ酸化膜あるいはＳＴＩに単純に置き換えたところで、半導体装置の高集積化を図ることは難しい。

そこで、本実施の形態では、上述したように、ロジック回路１０においては、素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜に替えて、バーズビーク角度の小さいリセスＬＯＣＯＳ酸化膜を採用することで、ｐチャネル形ＭＯＳトランジスタ素子とｎチャネル形ＭＯＳトランジスタ素子とが絶縁分離されるとともに、半導体装置の高集積化が図られている。一方、パワー回路２０においては、素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜を採用することで、横型ＭＯＳトランジスタ素子のゲート電極５７とドレイン領域５１とが絶縁分離されるとともに、半導体装置の消費電力の低減が図られている。このように、両回路の素子分離用絶縁膜が造り分けられているため、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することができるようになる。

以下、上述のように構成された半導体装置１を製造する方法について、図４及び図５を併せ参照して説明する。なお、図４（ａ）〜（ｅ）は、半導体装置１を製造する方法について、ロジック回路領域及びパワー回路領域の両領域における素子分離用絶縁膜を形成する製造プロセスを模式的に示す側面断面図である。図５（ａ）〜（ｄ）は、図４に続く製造プロセスであって、ロジック回路領域及びパワー回路領域の両領域における半導体素子を形成する製造プロセスを模式的に示す側面断面図である。

半導体装置１を製造するにあたっては、まず、図４（ａ）に示すように、シリコンからなるＮ型の半導体基板３０を準備し、これを酸化炉に収容する。この酸化炉において、シリコンと酸素とを反応させることで、半導体基板３０上表面の全面に酸化シリコンを成長させ、一定膜厚のシリコン酸化膜（ＳｉＯ２）を形成する。その後、例えばＣＶＤを通じて、シラン（ＳｉＨ４）ガスとアンモニアガス（ＮＨ３）を気相にて化学反応させ、シリコン窒化膜（Ｓｉ３Ｎ４）をシリコン酸化膜上表面の全面に堆積・形成する。

次に、図４（ｂ）に示すように、シリコン窒化膜上表面の全面にレジストを塗布し、所定の位置のレジストのみが残るように、このレジストをパターニングする。そして、パターニングされたレジストをマスクとして、シリコン窒化膜のうち、レジストが残されていない部分をエッチング除去する。なおこのとき、シリコン窒化膜下層のシリコン酸化膜をエッチング除去することなく残す。そして、このシリコン窒化膜のエッチング除去を終えた後、このプロセスで使用したレジストを除去しておく。そして、図４（ｃ）に示すように、パワー回路が作製されるパワー回路領域の、半導体基板３０（正確には、シリコン窒化膜及びシリコン酸化膜）上表面にのみ、レジストを形成する。

また次に、図４（ｄ）に示すように、ロジック回路が作製されるロジック回路領域のシリコン窒化膜をマスクとして、シリコン酸化膜及び半導体基板３０上表面の一部をエッチング除去し、半導体基板３０上表面の一部に浅い溝４５ａを形成する。また、パワー回路領域に残されていたレジストを除去する。

こうした半導体基板３０を酸化性雰囲気にさらしつつ高温状態にすると、すなわち、半導体基板３０を熱酸化すると、図４（ｅ）に示すように、ロジック回路領域においては、上表面が半導体基板３０上表面（正確にはシリコン窒化膜上表面）と同一平面に収まる、リセスＬＯＣＯＳ酸化膜４５が形成される。一方、パワー回路領域においては、上表面が半導体基板３０上表面（正確にはシリコン酸化膜上表面）よりも上方に達する、通常のＬＯＣＯＳ酸化膜５６が形成されることとなる。このように、素子間分離用の絶縁膜が造り分けられている。

こうして、リセスＬＯＣＯＳ酸化膜４５及び通常のＬＯＣＯＳ酸化膜５６がロジック回路領域及びパワー回路領域にそれぞれ形成されると、図５（ａ）〜（ｄ）に示すように、半導体素子を各領域にそれぞれ形成する。

まず、図５（ａ）に示すように、リセスＬＯＣＯＳ酸化膜４５、通常のＬＯＣＯＳ酸化膜５６、及びシリコン酸化膜を半導体基板３０上表面に残し、シリコン窒化膜を除去する。次に、図５（ｂ）に示すように、半導体基板３０のロジック回路領域には、所定の低濃度にてＰ型のＰウェル４０を形成する一方、半導体基板３０のパワー回路領域には、所定の濃度にてＮ型のＮウェルを形成する。

そして、図５（ｃ）に示すように、半導体基板３０のロジック回路領域には、半導体基板３０の表層部に、例えばイオン注入を通じて、所定の濃度にてＰ型あるいはＮ型の不純物領域を複数形成する。このうち、Ｎ型の不純物領域は、既述したｐチャネル形ＭＯＳトランジスタ素子のドレイン領域４１あるいはソース領域４２として機能することとなる。また、半導体基板３０（正確にはシリコン酸化膜）上表面のうちのドレイン領域４１及びソース領域４２の間に位置する箇所には、例えばＣＶＤを通じて、多結晶シリコン膜を堆積する。こうして堆積された多結晶シリコン膜は、ｐチャネル形ＭＯＳトランジスタ素子のゲート電極４３として機能することとなる。

一方、同じく図５（ｃ）に示すように、半導体基板３０のパワー回路領域には、半導体基板３０の表層部に、例えばイオン注入を通じて、所定の濃度にてＰ型あるいはＮ型の不純物領域を複数、複数回に分けて形成する。このうち、通常のＬＯＣＯＳ酸化膜５６の間に形成された不純物領域は、横型ＭＯＳトランジスタ素子のドレイン領域５１として機能する。同様に、半導体基板３０の表層部のうち、ドレイン領域５１から離間する位置に形成されたＮ型の不純物領域は、横型ＭＯＳトランジスタ素子のソース領域５２として機能する。また、半導体基板３０の表層部のうち、ドレイン領域５１とソース領域５２との間に位置するＰ型の低濃度の不純物領域及びＰ型の高濃度の不純物領域は、横型ＭＯＳトランジスタ素子のチャネル領域５３及び５４として機能する。さらに、図５（ｃ）に示すように、チャネル領域５４及び５３に渡って既に形成されているシリコン酸化膜は、ゲート絶縁膜５５として機能する。そして、このゲート絶縁膜５５上表面には、例えばＣＶＤを通じて、多結晶シリコン膜を堆積する。こうして堆積された多結晶シリコン膜は、横型ＭＯＳトランジスタ素子のゲート電極５７として機能することとなる。

次に、図５（ｄ）に示すように、半導体基板３０上表面の全面に渡って保護膜を例えばＢＰＳＧにて形成するとともに、この保護膜の上表面にレジストを塗布し、このレジストをパターニングする。このパターニングされたレジストをマスクとして、保護膜をエッチング除去し、電極を形成することにより、先の図１に示す半導体装置１が製造されることとなる。なお、この保護膜は、絶縁膜４４として機能することとなる。

なお、本発明にかかる半導体装置及びその製造方法は、上記第１の実施の形態にて例示した構成及び方法に限られるものではなく、同実施の形態を適宜変更した例えば次の形態として実施することもできる。

上記第１の実施の形態では、ロジック回路１０の素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜よりもバーズビーク角度の大きいリセスＬＯＣＯＳ酸化膜を採用し、パワー回路２０の素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜を採用していたが、これに限られない。他に例えば、ロジック回路１０の素子分離用絶縁膜として、リセスＬＯＣＯＳ酸化膜よりもバーズビーク角度の大きいＳＴＩを採用し、パワー回路２０の素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜を採用することとしてもよい。これにより、半導体装置の高集積化をさらに図ることができるようになる。

上記第１の実施の形態では、リセスＬＯＣＯＳ酸化膜を形成するための浅い溝４５ａを、半導体基板３０上表面の所定位置に形成する際（図４（ｄ）参照）、ロジック回路領域及びパワー回路領域に関係なく、半導体基板３０上表面のシリコン酸化膜の厚さは、一定の膜厚にて形成されていたがこれに限られない。半導体基板３０のロジック回路領域におけるシリコン酸化膜の厚さを、半導体基板３０のパワー回路領域におけるシリコン酸化膜の厚さよりも薄く形成した上で、リセスＬＯＣＯＳ酸化膜を形成するための浅い溝を形成してもよい。一般に、シリコン酸化膜が薄いほど、リセスＬＯＣＯＳ酸化膜の、半導体基板３０上表面に沿った方向（横方向）の広がりが小さくなるため、半導体装置の高集積化をさらに図ることができるようになる。

（第２の実施の形態）
次に、本発明に係る半導体装置の第２の実施の形態について、図６及び図７を併せ参照しつつ説明する。これら図６及び図７においては、先の図１〜図５に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明は割愛する。

図６は、第２の実施の形態の側面断面図である。この図６に示されるように、本実施の形態も、先の第１の実施の形態に準じた構造となっている。ただし、本実施の形態の半導体装置２ａでは、パワー回路２０ａの素子分離用絶縁膜として、化学気相成長を通じて半導体基板３０上表面に堆積され、パターニングされた、ＣＶＤ絶縁膜５６ａを採用している。

パワー回路２０ａは、図６に示されるように、半導体基板３０の表層部に、Ｎ型の高濃度の不純物領域が形成されており、この不純物領域は、横型ＭＯＳトランジスタ素子のドレイン領域５１として機能する。なお、ドレイン領域５１の上表面に接するように、例えばアルミニウム（Ａｌ）などの金属を用いてドレイン電極５８が形成されている。同様に、半導体基板３０の表層部のうち、ドレイン領域５１から離間する位置には、Ｎ型の不純物領域が２つ形成されており、これら不純物領域は、横型ＭＯＳトランジスタ素子のソース領域５２として機能する。これらソース領域５２の上表面には、例えばアルミニウム（Ａｌ）などの金属を用いてソース電極５９が形成されている。また、この半導体基板３０の表層部のうち、ドレイン領域５１とソース領域５２との間に位置するＰ型の低濃度の不純物領域及びＰ型の高濃度の不純物領域は、横型ＭＯＳトランジスタ素子のチャネル領域５３及び５４として機能する。さらに、図６に示されるように、チャネル領域５４及び５３に渡って、例えば酸化シリコン（ＳｉＯ２）等の絶縁材料を用いて、ゲート絶縁膜５５や、素子分離用絶縁膜としてのＣＶＤ絶縁膜５６ａが形成されており、これらゲート絶縁膜５５やＣＶＤ絶縁膜５６ａを介して、ゲート電極５７が例えば多結晶シリコン等の導電材料を用いて形成されている。

こうしたＣＶＤ絶縁膜５６ａのバーズビーク角度及びオン抵抗値について、図７（ａ）及び（ｂ）を参照して説明する。

図７（ａ）に示されるように、ＣＶＤ絶縁膜５６ａの側面に沿った直線と半導体基板３０上表面に沿った直線とがなす角のうちの小さい方の角度δが、ＣＶＤ絶縁膜５６ａのバーズビーク角度である。このＣＶＤ絶縁膜５６ａのバーズビーク角度は、パターニングする設備の性能にもよるが、通常のＬＯＣＯＳ酸化膜のバーズビーク角度と同程度の大きさとなっている。

また、ＣＶＤ絶縁膜５６ａは、半導体基板３０上表面に堆積して形成される。そのため、図７（ｂ）に示されるように、ＣＶＤ絶縁膜５６ａが形成されることに起因して、電流の流れる経路が長くなったり、電流の流れる方向が急激に変化したりするようなことはほとんどない。したがって、電流は直線状に流れることができるようになり、オン抵抗値が増大することはほとんどない。

このように、本実施の形態では、ロジック回路１０においては、素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜に替えて、バーズビーク角度の小さいリセスＬＯＣＯＳ酸化膜を採用することで、ｐチャネル形ＭＯＳトランジスタ素子とｎチャネル形ＭＯＳトランジスタ素子とが絶縁分離されるとともに、半導体装置の高集積化が図られている。一方、パワー回路２０aにおいては、素子分離用絶縁膜として、ＣＶＤを通じて半導体基板３０上表面に堆積され、パターニングされたＣＶＤ絶縁膜５６ａを採用することで、横型ＭＯＳトランジスタ素子のゲート電極５７とドレイン領域５１とが絶縁分離されるとともに、半導体装置の消費電力の低減が図られている。このように、両回路の素子分離用絶縁膜が造り分けられているため、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することができるようになる。

以下、上述のように構成された半導体装置２ａを製造する方法について、図８〜図１０を併せ参照して説明する。なお、図８（ａ）〜（ｅ）は、半導体装置２ａを製造する方法について、ロジック回路領域における素子分離用絶縁膜を形成する製造プロセスを模式的に示す側面断面図である。図９（ａ）〜（ｃ）は、図８に続く製造プロセスであって、パワー回路領域における素子分離用絶縁膜を形成する製造プロセスを模式的に示す側面断面図である。また、図１０（ａ）〜（ｄ）は、図９に続く製造プロセスであって、ロジック回路領域及びパワー回路領域の両領域における半導体素子を形成する製造プロセスを模式的に示す側面断面図である。なお、この製造方法も、基本的には、先の図４及び図５に示した、半導体装置１を製造する方法に準じた方法となっている。

半導体装置２ａを製造するにあたっては、先の図４（ａ）と同様に、まず、図８（ａ）に示すように、シリコンからなるＮ型の半導体基板３０を準備し、これを酸化炉に収容する。この酸化炉において、シリコンと酸素とを反応させることで、半導体基板３０上表面の全面に酸化シリコンを成長させ、一定膜厚のシリコン酸化膜（ＳｉＯ２）を形成する。その後、例えばＣＶＤを通じて、シラン（ＳｉＨ４）ガスとアンモニアガス（ＮＨ３）を気相にて化学反応させ、シリコン窒化膜（Ｓｉ３Ｎ４）をシリコン酸化膜上表面の全面に堆積・形成する。

次に、図８（ｂ）に示すように、シリコン窒化膜上表面の全面にレジストを塗布し、所定の位置のレジストのみが残るように、このレジストをパターニングする。そして、パターニングされたレジストをマスクとして、シリコン窒化膜のうち、レジストが残されていない部分をエッチング除去する。なお、このとき、シリコン窒化膜下層のシリコン酸化膜までは、エッチング除去することなく残す。そして、このシリコン窒化膜のエッチング除去を終えた後、このプロセスで使用したレジストを除去しておく。そして、図８（ｃ）に示すように、パワー回路が作製されるパワー回路領域の、半導体基板３０（正確には、シリコン窒化膜及びシリコン酸化膜）上表面にのみ、レジストを形成する。

また次に、図８（ｄ）に示すように、ロジック回路が作製されるロジック回路領域のシリコン窒化膜をマスクとして、シリコン酸化膜及び半導体基板３０上表面の一部をエッチング除去し、半導体基板３０上表面の一部に浅い溝４５ｂを形成する。また、パワー回路領域に残されていたレジストを除去する。

こうした半導体基板３０を酸化性雰囲気にさらしつつ高温状態にすると、すなわち、半導体基板３０を熱酸化すると、図８（ｅ）に示すように、ロジック回路領域においては、上表面が半導体基板３０上表面（正確にはシリコン窒化膜上表面）と同一平面に収まる、リセスＬＯＣＯＳ酸化膜４５が形成される。一方、パワー回路領域においては、半導体基板３０の上表面が雰囲気に露出していないため、素子分離用絶縁膜は形成されることなく、図９に示す製造プロセスを通じて形成される。

まず、図９（ａ）に示すように、先の図８（ｅ）において、半導体基板３０上表面に残されているシリコン酸化膜及びシリコン窒化膜を除去する。シリコン酸化膜及びシリコン窒化膜が除去されて露出された半導体基板３０上表面の全面に対し、例えばＣＶＤを通じて、所定の膜厚にて、シリコン酸化膜（ＣＶＤ膜）を堆積・形成する。

次に、図９（ｂ）に示すように、ＣＶＤ膜上表面の全面にレジストを塗布し、所定の位置のレジストのみが残るように、このレジストをパターニングする。そして、パターニングされたレジストをマスクとして、ＣＶＤ膜のうち、レジストが残されていない部分をエッチング除去する。なおこのとき、半導体基板３０上表面が再び露出する。このように、ＣＶＤ膜のエッチング除去が実行されると、図９（ｃ）に示すように、パワー回路領域の所定の位置に、ＣＶＤ絶縁膜５６ａが形成されることとなる。

こうして、リセスＬＯＣＯＳ酸化膜４５及びＣＶＤ絶縁膜５６ａがロジック回路領域及びパワー回路領域にそれぞれ形成されると、図１０（ａ）〜（ｄ）に示すように、半導体素子を各領域にそれぞれ形成する。

まず、図１０（ａ）に示すように、ＣＶＤ絶縁膜５６ａが位置する部分を除く半導体基板３０の上表面に、所定の膜厚にて、シリコン酸化膜を形成する。次に、図１０（ｂ）に示すように、半導体基板３０のロジック回路領域には、所定の低濃度にてＰ型のＰウェル４０を形成する一方、半導体基板３０のパワー回路領域には、所定の濃度にてＮ型のＮウェルを形成する。

そして、図１０（ｃ）に示すように、半導体基板３０のロジック回路領域及びパワー回路領域には、先の図５（ｃ）と同様に、ＣＭＯＳトランジスタ素子及び横型ＭＯＳトランジスタ素子が形成される。

さらに、図１０（ｄ）に示すように、半導体基板３０上表面の全面に渡って保護膜を例えばＢＰＳＧにて形成するとともに、この保護膜の上表面にレジストを塗布し、このレジストをパターニングする。このパターニングされたレジストをマスクとして、保護膜をエッチング除去し、電極を形成することにより、先の図６に示す半導体装置２ａが製造されることとなる。なお、この保護膜は、絶縁膜４４として機能することとなる。

なお、本発明にかかる半導体装置及びその製造方法は、上記第２の実施の形態にて例示した構成及び方法に限られるものではなく、同実施の形態を適宜変更した例えば次の形態として実施することもできる。

上記第２の実施の形態では、ロジック回路１０の素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜よりもバーズビーク角度の大きいリセスＬＯＣＯＳ酸化膜を採用し、パワー回路２０の素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜と同程度のバーズビーク角度であるＣＶＤ絶縁膜５６ａを採用していたが、これに限られない。他に例えば、ロジック回路１０の素子分離用絶縁膜として、リセスＬＯＣＯＳ酸化膜よりもバーズビーク角度の大きいＳＴＩを採用し、パワー回路２０の素子分離用絶縁膜として、ＣＶＤ絶縁膜５６ａを採用することとしてもよい。これにより、パワー回路部のオン抵抗値がより低減されるため、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大をさらに抑制することができるようになる。

上記第２の実施の形態では、リセスＬＯＣＯＳ酸化膜を形成するための浅い溝４５ｂを、半導体基板３０上表面の所定位置に形成する際（図８（ｄ）参照）、ロジック回路領域及びパワー回路領域に関係なく、半導体基板３０上表面のシリコン酸化膜の厚さは、一定の膜厚にて形成されていたがこれに限られない。半導体基板３０のロジック回路領域におけるシリコン酸化膜の厚さを、半導体基板３０のパワー回路領域におけるシリコン酸化膜の厚さよりも薄く形成した上で、リセスＬＯＣＯＳ酸化膜を形成するための浅い溝を形成してもよい。一般に、シリコン酸化膜が薄いほど、リセスＬＯＣＯＳ酸化膜の、半導体基板３０上表面に沿った方向（横方向）の広がりが小さくなるため、半導体装置の高集積化をさらに図ることができるようになる。

上記第２の実施の形態（変形例を含む）では、半導体基板３０は平板であるため、パワー回路２０ａを構成する横型ＭＯＳトランジスタ素子のソース領域５２上表面とドレイン領域５１上表面との間に、半導体基板３０上表面の垂直方向の段差がない構造であったが、こうした構造に限られない。他に例えば、図６に対応する図として図１１に示されるように、パワー回路２０ｂを構成する横型ＭＯＳトランジスタ素子のソース領域５２上表面とドレイン領域５１上表面との間に、これら両領域間のオン抵抗値を低減するための、半導体基板３０ａ上表面の垂直方向の段差Ｄが形成された半導体装置２ａとしてもよい。これにより、これら両領域間を流れるチャネル電流が流れることのできる面積をより大きくすることができるため、オン抵抗値がより小さくなり、パワー回路領域における消費電力の増大をさらに抑制することができるようになる。

その他にも、上記第１及び第２の実施の形態にて例示した構成及び方法（変形例を含む）に共通して変更可能な要素として、次のようなものもある。

上記各実施の形態（変形例を含む）では、ロジック回路１０の素子分離用絶縁膜として、リセスＬＯＣＯＳ酸化膜あるいはＳＴＩを採用し、パワー回路２０〜２０ｂの素子分離用絶縁膜として、通常のＬＯＣＯＳ酸化膜あるいはＣＶＤ絶縁膜を採用していたが、これに限られない。要は、パワー回路の素子分離用絶縁膜のバーズビーク角度が、ロジック回路の素子分離用絶縁膜のバーズビーク角度よりも小さくなるように、これら両回路の素子分離用絶縁膜が造り分けられていれば、所期の目的を達成することはできる。

本発明に係る半導体装置の第１の実施の形態について、その側面構造を示す断面図。 （ａ）は、通常のＬＯＣＯＳ酸化膜のバーズビーク角度を示す側面断面図。（ｂ）は、リセスＬＯＣＯＳ酸化膜のバーズビーク角度を示す側面断面図。（ｃ）は、ＳＴＩのバーズビーク角度を示す側面断面図。 （ａ）は、通常のＬＯＣＯＳ酸化膜周囲を流れる電流の電流経路を示す側面断面図。（ｂ）は、リセスＬＯＣＯＳ酸化膜周囲を流れる電流の電流経路を示す側面断面図。（ｃ）は、ＳＴＩ周囲を流れる電流の電流経路を示す側面断面図。 第１の実施の形態の半導体装置を製造する方法について、（ａ）〜（ｅ）は、その製造プロセスを模式的に示す側面断面図。 第１の実施の形態の半導体装置を製造する方法について、（ａ）〜（ｄ）は、図４に続く製造プロセスを模式的に示す側面断面図。 本発明に係る半導体装置の第２の実施の形態について、その側面構造を示す断面図。 （ａ）は、ＣＶＤ絶縁膜のバーズビーク角度を示す側面断面図。（ｂ）は、ＣＶＤ絶縁膜直下を流れる電流の電流経路を示す側面断面図。 第２の実施の形態の半導体装置を製造する方法について、（ａ）〜（ｅ）は、その製造プロセスを模式的に示す側面断面図。 第２の実施の形態の半導体装置を製造する方法について、（ａ）〜（ｃ）は、図７に続く製造プロセスを模式的に示す側面断面図。 第２の実施の形態の半導体装置を製造する方法について、（ａ）〜（ｄ）は、図８に続く製造プロセスを模式的に示す側面断面図。 第２の実施の形態の半導体装置の変形例について、その側面構造を示す断面図。 バーズビーク角度とオン抵抗値との関係を示す図。

符号の説明

１、２ａ、２ｂ…半導体装置、１０…ロジック回路、２０、２０ａ、２０ｂ…パワー回路、３０、３０ａ…半導体基板、４０…Ｐウェル、４１、４２…不純物領域、４３…ゲート電極、４４…絶縁膜、４５…リセスＬＯＣＯＳ酸化膜（素子分離用絶縁膜）、４５ａ、４５ｂ…浅い溝、４６…ドレイン電極、４７…ソース電極、５１…ドレイン領域、５２…ソース領域、５３、５４…チャネル領域、５５…ゲート絶縁膜、５６…ＬＯＣＯＳ酸化膜（素子分離用絶縁膜）、５６ａ…ＣＶＤ絶縁膜（素子分離用絶縁膜）、５７…ゲート電極、５８…ドレイン電極、５９…ソース電極。

Claims (12)

1. ＣＭＯＳトランジスタ素子を含むロジック回路が内部に形成されるロジック回路領域、及び、横型ＭＯＳトランジスタ素子を含むパワー回路が内部に形成されるパワー回路領域が同一の半導体基板の表層部に形成される半導体装置であって、
   前記パワー回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記パワー回路の素子分離用絶縁膜のバーズビーク角度が、前記ロジック回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記ロジック回路の素子分離用絶縁膜のバーズビーク角度よりも小さくなるように、これら両回路の素子分離用絶縁膜が造り分けられていることを特徴とする半導体装置。
2. 前記パワー回路の素子分離用絶縁膜は、前記半導体基板表面が選択的に酸化されて形成された、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜であり、
   前記ロジック回路の素子分離用絶縁膜は、その上表面が前記半導体基板表面と同一平面に収まるように形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載の半導体装置。
3. 前記パワー回路の素子分離用絶縁膜は、前記半導体基板表面が選択的に酸化されて形成された、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜であり、
   前記ロジック回路の素子分離用絶縁膜は、前記半導体基板表面に形成された溝に酸化膜が埋設されて形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩであることを特徴とする請求項１に記載の半導体装置。
4. 前記パワー回路の素子分離用絶縁膜は、化学気相成長を通じて前記半導体基板表面に堆積されてパターニングされた、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜であり、
   前記ロジック回路の素子分離絶縁膜は、その上表面が前記半導体基板表面と同一平面に収まるように形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載の半導体装置。
5. 前記パワー回路の素子分離用絶縁膜は、化学気相成長を通じて前記半導体基板表面に堆積されてパターニングされた、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜であり、
   前記ロジック回路の素子分離用絶縁膜は、前記半導体基板表面に形成された溝に酸化膜が埋設されて形成された、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩであることを特徴とする請求項１に記載の半導体装置。
6. 前記横型ＭＯＳトランジスタ素子を構成するソース領域の上表面とドレイン領域の上表面との間に、これら両領域間のオン抵抗値を低減するための段差が形成されていることを特徴とする請求項４または５に記載の半導体装置。
7. ＣＭＯＳトランジスタ素子を含むロジック回路が内部に形成されるロジック回路領域、及び、横型ＭＯＳトランジスタ素子を含むパワー回路が内部に形成されるパワー回路領域が同一の半導体基板の表層部に形成される半導体装置を製造する方法であって、
   前記パワー回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記パワー回路の素子分離用絶縁膜のバーズビーク角度が、前記ロジック回路の素子分離用絶縁膜の側面に沿った方向と前記半導体基板の表面に沿った方向とがなす角のうちの小さい方の角度である、前記ロジック回路の素子分離用絶縁膜のバーズビーク角度よりも小さくなるように、これら両回路の素子分離用絶縁膜を造り分けることを特徴とする、半導体装置の製造方法。
8. 前記パワー回路の素子分離用絶縁膜として、前記半導体基板表面の選択的な酸化を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜を形成し、
   前記ロジック回路の素子分離用絶縁膜として、その上表面が前記半導体基板表面と同一平面に収まるように、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜を形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
9. 前記パワー回路の素子分離用絶縁膜として、前記半導体基板表面の選択的な酸化を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁するＬＯＣＯＳ酸化膜を形成し、
   前記ロジック回路の素子分離用絶縁膜として、前記半導体基板表面に形成された溝に酸化膜を埋設することを通じて、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩを形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
10. 前記パワー回路の素子分離用絶縁膜として、化学気相成長を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜を、前記半導体基板表面に堆積して形成し、
    前記ロジック回路の素子分離用絶縁膜として、その上表面が前記半導体基板表面と同一平面に収まるように、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜を形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
11. 前記パワー回路の素子分離用絶縁膜として、化学気相成長を通じて、前記横型ＭＯＳトランジスタ素子を構成するゲート電極とドレイン領域とを絶縁する絶縁膜を、前記半導体基板表面に堆積して形成し、
    前記ロジック回路の素子分離用絶縁膜として、前記半導体基板表面に形成された溝に酸化膜を埋設することを通じて、前記ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するＳＴＩを形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
12. 前記横型ＭＯＳトランジスタ素子を構成するソース領域の上表面とドレイン領域の上表面との間に、これら両領域間のオン抵抗値を低減するための段差を形成することを特徴とする、請求項１０または１１に記載の半導体装置の製造方法。

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