DE1212149B

DE1212149B - Static counter

Info

Publication number: DE1212149B
Application number: DEL47347A
Authority: DE
Inventors: Dipl-Phys Dieter Petzold
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1964-03-20
Filing date: 1964-03-20
Publication date: 1966-03-10
Also published as: DE1212149C2

Description

Statischer Zähler Zusatz zur Anmeldung: L 43578 VIII a/21 a1 -Auslegeschrift 1205147 Die Patentanmeldung L43578 VIIIa/21al bezieht sich auf einen statischen Zähler zum Vor- und Rückwärtszählen und wahlweiser Voreinstellung einer beliebigen Binärzahl und mit Mitteln zum Umwandeln in einen Dezimalzähler ohne und mit Dezimalvoreinstellung zum Vor- und Rückwärtszählen, der durch Zählsignale und Zählhilfssignale beliebiger Form angesteuert wird, wobei die Zählhilfssignale gegenüber den Zählsignalen zeitlich versetzt sind.Static counter Addition to registration: L 43578 VIII a / 21 a1 -Auslegeschrift 1205147 The patent application L43578 VIIIa / 21al relates to a static Counter for counting up and down and optional presetting of any Binary number and with means for converting into a decimal counter with and without decimal presetting for up and down counting, which can be increased by counting signals and auxiliary counting signals Form is controlled, the auxiliary counting signals in relation to the counting signals in terms of time are offset.

In der Patentanmeldung L 43578 VIIIa/21al sind die verschiedensten Formen binärer und dezimaler Zähler vorgeschlagen.In the patent application L 43578 VIIIa / 21al are the most diverse Forms of binary and decimal counters suggested.

Die Erfindung hat sich zur Aufgabe gestellt, Zähler zu schaffen, die durch eine einfache Umschaltung wahlweise sowohl als Binär- wie auch als Dezimalzähler verwendbar sind.The invention has set itself the task of creating counters that through a simple switchover, either as a binary or as a decimal counter are usable.

Die Erfindung bezieht sich auf einen statischen Zähler zum Vor- und Rückwärtszählen und wahlweiser Voreinstellung einer beliebigen Binärzahl und mit Mitteln zum Umwandeln in einen Dezimalzähler ohne und mit Dezimalvoreinstellung zum Vorwärts-und Rückwärtszählen, der durch Zählsignale und Zählhilfssignale beliebiger Form angesteuert wird, wobei die Zählhilfssignale gegenüber den Zählsignalen zeitlich versetzt sind, und je Zählstufe ein das Zählergebnis ausgebender Hauptspeicher und ein diesem zugeordneter Hilfsspeicher vorgesehen sind, wobei die Zeitpunkte des Setzens und Löschens des Hauptspeichers festgelegt sind durch den zugeordneten Hilfsspeicher, der zu den genannten Zeitpunkten verschiedene Schaltzustände hat, und durch mindestens eine Zählstufe der vorhergehenden Binärstellen oder ein Zählsignal oder Zählhilfssignal nach Patentanmeldung L 43578 VIII a/21 a1. Die Erfindung besteht darin, daB der Zähler aus Gruppen mit je vier Zählstufen (0, I, 1I, 1I1) besteht und daB in jede Gruppe ein Betriebsartsignal A derart eingeführt ist, daB ein und derselbe Zähler wahlweise als binärer oder dezimaler Zähler arbeitet. Einer weiteren Ausbildung entsprechend, ist für einen Vorwärtszähler in der i. Gruppe dem Hauptspeicher der Zählstufe I eine durch das A-Signal gesteuerte logische Schaltung zugeordnet, die ein Signal ai erzeugt, und dem Hilfsspeicher der Zählstufe III eine durch das A-Signal gesteuerte logische Schaltung zugeordnet, die ein Signal hi- erzeugt; für einen Rückwärtszähler in der i. Gruppe ist den Hauptspeichern der Zählstufe I und II eine durch das A-Signal gesteuerte logische Schaltung zugeordnet, die ein Signal ai erzeugt; für einen umschaltbaren Vorwärts-Rückwärts-Zähler in der i. Gruppe ist den Hauptspeichern der Zählstufe I und II eine durch das A-Signal gesteuerte logische Schaltung zugeordnet, die ein Signal a' erzeugt, und dem Hilfsspeicher der Zählstufe 111 ist eine durch das A-Signal gesteuerte logische Schaltung zugeordnet, die ein Signal hui erzeugt. Einer weiteren Ausbildung entsprechend haben die die Umschaltung der Arbeitsweise (binärdezimal) steuernden logischen Schaltungen für die i. Gruppe folgende Schaltfunktionen A. V Hai = ai oder y & H3 (A & Hei) V (A & H i)" = hi oder (T& Hei) V (A & W J) = hi (A & Hei) V (A K T2 & H i) V (r2 & Hei) V = hui oder (T& Hei) V (A &r2 & 7T0i) V (r2 & Her) ui Die Erfindung wird an Hand von in den Zeichnungen schematisch dargestellten Ausführungsbeispielen näher erläutert.The invention relates to a static counter for counting up and down and optional presetting of any binary number and with means for converting into a decimal counter with and without decimal presetting for counting up and down, which is controlled by counting signals and auxiliary counting signals of any form, the auxiliary counting signals are offset in time with respect to the counting signals, and a main memory outputting the counting result and an auxiliary memory assigned to it are provided for each counting stage, the times of setting and deleting the main memory being determined by the assigned auxiliary memory, which has different switching states at the times mentioned, and by at least one counting stage of the preceding binary digits or a counting signal or auxiliary counting signal according to patent application L 43578 VIII a / 21 a1. The invention consists in the fact that the counter consists of groups with four counting levels each (0, I, 1I, 1I1) and that an operating mode signal A is introduced into each group in such a way that one and the same counter works either as a binary or a decimal counter. According to a further training is for an up counter in the i. Group assigned to the main memory of the counting stage I a logic circuit controlled by the A signal, which generates a signal ai, and the auxiliary memory of the counting stage III is assigned a logic circuit controlled by the A signal, which generates a signal hi; for a down counter in the i. Group is assigned to the main memories of the counting stage I and II, a logic circuit controlled by the A signal, which generates a signal ai; for a switchable up / down counter in the i. Group, the main memories of the counting stage I and II are assigned a logic circuit controlled by the A signal, which generates a signal a ', and the auxiliary memory of the counting stage 111 is assigned a logic circuit controlled by the A signal, which generates a signal hui . According to a further training, the logic circuits controlling the switching of the mode of operation (binary decimal) for the i. Group following switching functions A. V Hai = ai or y & H3 (A & Hei) V (A & H i) "= hi or (T & Hei) V (A & W J) = hi (A & Hei) V (AK T2 & H i) V (r2 & Hei) V = hui or (T & Hei) V (A & r2 & 7T0i) V (r2 & Her) ui The invention is explained in more detail with reference to exemplary embodiments shown schematically in the drawings.

Die F i g. 1 zeigt die 0. Gruppe eines in der Arbeitsweise (binärdezimal) umschaltbaren Vorwärtszählers. Der an den Bezeichnungen A für die Ausgangssignale der Hauptspeicher sowie an den Bezeichnungen H für die Hilfsspeicher angebrachte obere Index bezieht sich auf die Gruppe. Erfindungsgemäß ist ein Signal a° in die Setzstufe des Hauptspeichers der Zählstufe I und ein Signal h° in die Haltestufe des Hilfsspeichers der Zählstufe III geführt.The F i g. 1 shows the 0th group of one in the mode of operation (binary decimal) switchable up counter. The one at the designations A for the output signals the main memory and attached to the designations H for the auxiliary memory upper index refers to the group. According to the invention, a signal a ° is in the Setting stage of the main memory of counting stage I. and a signal h ° in the holding stage of the auxiliary memory of the counting stage III.

Der Zähler nach der F i g.1 ist hervorgegangen aus der Grundschaltung eines binären Vorwärtszählers nach der Hauptpatentanmeldung, bei welchem das Signal a° in der Zählstufe I nicht auftritt und statt des Signals h° das Signal HZ an die Zählstufe III geführt ist oder aus der Grundschaltung eines dezimalen Vorwärtszählers nach derHauptpatentanm_eldung, bei welchem statt des Signals a° das Signal H$° an die Zählstufe I und statt des Signals h° das Signal Hö an die Zählstufe III geführt ist.The counter according to FIG. 1 emerged from the basic circuit of a binary up counter according to the main patent application, in which the signal a ° does not occur in the counting stage I and instead of the signal h ° the signal HZ is passed to the counting stage III or is off the basic circuit of a decimal up counter according to the main patent application, in which instead of the signal a ° the signal H $ ° is passed to the counting stage I and instead of the signal h ° the signal Hö is passed to the counting stage III.

Die F i g. 4 zeigt Schaltungen zum Erzeugen des Signals ai. Die Schaltung nach der F i g. 4a besteht aus einer Oder-Nicht-Stufe, die durch das negierte Betriebsartsignal X. und das negierte Hilfssignal Hai der Zählstufe 1I angesteuert ist. Die Schaltung nach der F i g. 4b besteht aus einer Und-Nicht-Stufe, die durch die Signale T und Hai angesteuert ist.The F i g. 4 shows circuits for generating the signal ai. The circuit according to FIG. 4a consists of an or-not stage, which is determined by the negated operating mode signal X. and the negated auxiliary signal Hai of the counting stage 1I is controlled. The circuit according to FIG. 4b consists of an and-not stage, which is indicated by the signals T and Shark is driven.

Wenn das Betriebsartsignal A = 0 ist, so ist ai = L, ist A = L, so ist ai = X# Die F i g. 5 zeigt Schaltungen zum Erzeugen des Signals hi. Die Schaltung nach der F i g. 5 a besteht aus zwei Eingangs-Und-Stufen mitnachgeschalteter Oder-Nicht-Stufe.If the mode signal A = 0, then ai = L, if A = L, then ai = X # The F i g. FIG. 5 shows circuits for generating the signal hi. The circuit according to FIG. 5 a consists of two input-AND-stages with a downstream or-not-stage.

Die eine Eingangs-Und-Stufewirdvom negierten Betriebsart-Signal A, und vom Ausgangssignal HJ des Hilfsspeichers der Zählstufe 1I angesteuert, die andere Eingangs-Und-Stufe vom Betriebsartsignal 1, und vom Ausgangssignal H i des Hilfsspeichers der Zählstufe 0.The one input-AND-stage is taken from the negated operating mode signal A, and controlled by the output signal HJ of the auxiliary memory of the counter stage 1I, the other Input-AND-stage from the operating mode signal 1, and from the output signal H i of the auxiliary memory of counting level 0.

Die Schaltung nach der F i g. 5b besteht aus zwei Eingangs-Und-Stufen, der eine Oder-Nicht-Stufe nachgeschaltet ist. Die eine Eingangs-Und-Stufe ist durch die Signale A und H,-i, die andere Eingangs-Und-Stufe von den Signalen A. und i angesteuert.The circuit according to FIG. 5b consists of two input AND stages, which is followed by an or-not stage. The one input and stage is through the signals A and H, -i, the other input AND stage from the signals A. and i controlled.

Wenn das Betriebsartsignal A = 0 ist, so ist hi = Her, ist A = L, so ist hi = H j. If the mode signal A = 0, then hi = Her, if A = L, then hi = H j.

Tritt das Signal A entsprechend L auf, so arbeitet der Zähler nach der F i g. 1 als Vorwärts-Dezimalzähler, tritt das Signal A. entsprechend 0 auf, so arbeitet dieser Zähler als Vorwärts-Binärzähler.If the signal A occurs corresponding to L, the counter continues to work the F i g. 1 as up-decimal counter, the signal A. occurs corresponding to 0, so this counter works as a forward binary counter.

Die F i g. 2' zeigt die 0. Gruppe einesin der Arbeitsweise (binärdezimal) umschaltbaren Rückwärtszählers Erfindungsgemäß ist das nach der F i g. 4 gebildete Signal a° in die Setzstufe der Hauptspeicher der Zählstufen I und 1I nach der F i g. 2 eingeführt. Tritt das Signal A entsprechend L auf, so arbeitet der Zähler nach der F i g. 2 als Rückwärts-Dezimalzähler, tritt das Signal A, entsprechend 0 auf, so arbeitet dieser Zähler als Rückwärts-Binärzähler.The F i g. 2 'shows the 0th group of one in the mode of operation (binary decimal) switchable down counter According to the invention, this is shown in FIG. 4 educated Signal a ° in the setting stage of the main memory of counting stages I and 1I after the F i g. 2 introduced. If the signal A occurs corresponding to L, the counter works according to FIG. 2 as a downward decimal counter, the signal A occurs accordingly 0, this counter works as a downward binary counter.

Die F i g. 3 zeigt die 0. Gruppe eines in der Arbeitsweise (binärdezimal) umschaltbaren Vorwärts-Rückwärts-Zählers. Erfindungsgemäß ist das nach der F i g. 4 gebildete Signal a° in die Hauptspeicher der Zählstufen I und II nach der F i g. 3 eingeführt und ein Signal h.° an den Hilfsspeicher der Zählstufe III nach der F i g. 3 geführt.The F i g. 3 shows the 0th group of one in the mode of operation (binary decimal) switchable up / down counter. According to the invention, that according to FIG. 4 formed signal a ° in the main memory of the counting stages I and II according to the F i G. 3 introduced and a signal h. ° to the auxiliary memory of the counting stage III after the F i g. 3 led.

Die F i g. 6 zeigt Schaltungen zum Erzeugen des Signals hxi. Die Schaltung nach der F i g. 6 a besteht aus drei Eingangs-Und-Stufen mit nachgeschalteter Oder-Nicht-Nicht-Stufe. Die Eingangs-Und-Stufen sind jeweils durch das Signal A, das negierte Umschalt signal für die Zählrichtung r2 und das Signal H j, das Signal 1. und das Signal Hai und das Umschaltsignal r$ für die Zählrichtung angesteuert.The F i g. 6 shows circuits for generating the signal hxi. The circuit according to FIG. 6 a consists of three input AND stages followed by an or-not-not stage. The input AND stages are each through the signal A, the negated switchover signal for the counting direction r2 and the signal H j, the signal 1. and the signal Hai and the switchover signal r $ for the counting direction is activated.

Die Schaltung nach der F i g. 6b besteht aus drei Eingangs-Und-Stufen mit nachgeschalteter Oder-Nicht-Stufe. Die Eingangs-Und-Stufen werden jeweils durch das Signal A,72 und H @, Tund HZ', Hei und r2 angesteuert.The circuit according to FIG. 6b consists of three input AND stages with a downstream or-not stage. The input and stages are each through the signal A, 72 and H @, T and HZ ', Hei and r2 are activated.

Wenn das Betriebsartsignal A. = 0 ist, so ist hl = HJ V (r2 & H29, ist A: = L, so ist h' = (r2 & Ho9 V (r2 & HA.If the operating mode signal A. = 0, then hl = HJ V (r2 & H29, if A: = L, then h ' = (r2 & Ho9 V (r2 & HA.

Tritt das Signal A entsprechend L auf, so arbeitet der Zähler nach der F i g. 3 als dezimaler umschaltbarer Vorwärts-Rückwärts-Zähler, tritt das Signal A entsprechend 0 auf, so arbeitet dieser Zähler als binärer umschaltbarer Vorwärts-Rückwärts-Zähler.If the signal A occurs corresponding to L, the counter continues to work the F i g. 3 as a decimal switchable up / down counter, the signal occurs A corresponding to 0, this counter works as a binary switchable up / down counter.

Claims

Claims: 1. Static counter for counting up and down and optional presetting of any binary number and means for converting into a decimal counter with and without decimal presetting for counting up and down, which is controlled by any form of auxiliary counting signals, the auxiliary counting signals are offset in time with respect to the counting signals, and the counting result for each counting stage output main memory and an auxiliary memory assigned to it are provided, the times for setting and clearing the main memory are specified by the assigned auxiliary memory, which is different at the times mentioned Has switching states, and by at least one counting stage of the preceding binary digits or a counting signal or auxiliary counting signal according to patent application L 43578 VIIIa / 21a1, characterized in that the counter consists of groups with four counting levels each (0, I, 1I, 11I) and that an operating mode signal (A) is introduced into each group in this way is that one and the same counter works either as a binary or decimal counter.

2. Static counter according to claim 1, characterized in that for an up counter in the i. Group to the main memory of the counting stage (i) one controlled by the -A signal logic circuit is assigned, which generates a signal (ag, and the auxiliary memory the counting stage (III) is assigned a logic circuit controlled by the A signal is that generates a signal (hg.

3. Static counter according to claim 1, characterized in that that for a down counter in the i. Group the main memories of the counting level (I and II) a logic circuit controlled by the A signal is assigned, which generates a signal (a'g.

4. Static counter according to claim 1, characterized in that that for a switchable up-down counter in the i. Group the main storage the counting stage (I and II) is assigned a logic circuit controlled by the A signal which generates a signal (ai), and the auxiliary memory of the counting stage (III) one by. the A = signal controlled logic circuit is associated with a signal (hug generated.

5. Static counter according to claim 1 to 4, characterized in that the switching of the mode of operation (binary decimal) controlling logic circuits for the i. Groups have the following switching functions. Ä V Hai = ai or A, & Hai = äi (@, & H2 ) V ( A & Hol) = hi or (A & Hei) V (A, & Hö) = hi (, Z- & HZ) V ( A & -r2 & Haq V (r2 & H29 = hui or (A, & H i) V (A: & -r2 & H i) V (r $ & H @@ = hui where r2 means the switching signal for the payment direction .