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DE112006003439T5 - Ein zugbelasteter NMOS-Transistor mit Gruppe-III-N-Source-/Drain-Gebieten - Google Patents

Ein zugbelasteter NMOS-Transistor mit Gruppe-III-N-Source-/Drain-Gebieten Download PDF

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Abstract

Ein Verfahren zur Herstellung eines n-Kanal-Transistors, aufweisend:
Bilden von Gruppe-III-N-Gebieten neben einem Kanalgebiet; und
Dotieren der Gruppe-III-N-Gebiete mit einem n-Typ-Dotierstoff.

Description

  • Bereich der Erfindung
  • Die Erfindung bezieht sich auf das Gebiet von Transistoren mit Zug- und Druckbelastung auf den Kanalgebieten.
  • Stand der Technik
  • Es wird anerkannt, dass eine verbesserte Leistungsfähigkeit von PMOS-Transistoren erreicht wird, wenn eine einachsige Druckbelastung direkt auf den Kanal des Transistors von z. B. eingebetteten Silizium-Germanium(SiGe)-Source-/Drain-Gebieten vermittelt wird. Gleichermaßen ist ebenfalls bekannt, dass eine erhöhte Leistungsfähigkeit eines NMOS-Transistors erreicht wird, wenn eine einachsige Zugbelastung auf seinen Kanal vermittelt wird. In einigen Fällen wird diese Zugbelastung durch eine Siliziumnitrid-Deckschicht erreicht, wie in Verbindung mit 1 diskutiert werden wird. Siehe zusätzlich „Sacrificial Capping Lager for Transistor Performance Enhancement", US-Seriennummer 11/174,230, angemeldet am 30. Juni 2005.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht im Aufriss eines Substrats, die einen p-Kanal- und einen n-Kanal-Feldeffekttransistor (FET) zeigt, wie er nach dem Stand der Technik hergestellt wird.
  • 2 ist eine Querschnittsansicht im Aufriss eines Substrats, die eine Ausführungsform der Vermittlung einer Belastung auf ein Kanalgebiet eines n-Kanals zeigt.
  • 3 ist eine Querschnittsansicht im Aufriss eines Substrats, die eine andere Ausführungsform der Vermittlung einer Zugbelastung auf das Kanalgebiet eines n-Kanals zeigt.
  • 4 ist eine Querschnittsansicht im Aufriss eines Substrats, die eine Ausführungsform der Vermittlung einer Zugbelastung auf einen n-Kanal- Transistor in Verbindung mit der Herstellung eines p-Kanal-Transistors darstellt.
  • 5 ist eine Querschnittsansicht im Aufriss eines Substrats, die eine andere Ausführungsform des Vermittelns einer Zugbelastung auf einen n-Kanal-Transistor zeigt, wenn dieser in Verbindung mit einem p-Kanal-Transistor hergestellt wird.
  • Detaillierte Beschreibung
  • Ein n-Kanal-Transistor und ein Verfahren zur Herstellung des Transistors werden beschrieben, wobei eine Zugbelastung auf den Siliziumkanal vermittelt wird. In der folgenden Beschreibung werden für ein gründliches Verständnis der vorliegenden Erfindung zahlreiche spezifische Details dargelegt. Dem Durchschnittsfachmann wird klar, dass die vorliegende Erfindung auch ohne diese spezifischen Details praktiziert werden kann. In anderen Beispielen werden wohlbekannte Strukturen und Herstellungsprozesse nicht detailliert beschrieben, um die vorliegende Erfindung nicht unnötigerweise zu verschleiern.
  • Zunächst wird auf den Stand der Technik aus 1 Bezug genommen, in der ein p-Kanal-Transistor 10 und ein n-Kanal-Transistor 11 gezeigt sind, die auf einem Substrat 12 hergestellt sind. Die Transistoren sind durch einen Shallow-Trench-Isolationsbereich 14 getrennt. Der Transistor 10 hat ein Kanalgebiet 15, die gegen das Gate 17 durch z. B. ein High-k-Oxid 16 isoliert ist. In ähnlicher Weise ist das Kanalgebiet 20 des Transistors 11 vom Gate 23 durch das High-k-Oxid 22 getrennt. In einer Ausführungsform sind die Gate-Oxide 16 und 22 Hafniumdioxid (HfO2) oder Zirkoniumdioxid (ZrO2). Die Gates 17 und 23 können Metall-Gates mit einer so angestrebten Austrittsarbeit sein, dass eine höhere Austrittsarbeit für den Enhancement-Mode-Transistor 11 und eine niedrigere Austrittsarbeit für den Depletion-Mode-Transistor 10 genutzt wird. In einer anderen Ausführungsform wird ein Siliziumdioxid-Gate-Isolator mit den aus Polysilizium hergestellten Gates verwendet.
  • Wie früher angemerkt, ist bekannt, dass das unter Druck Setzen des Kanals 15 des Transistors 10 einen Transistor mit einer besseren Leistungsfähigkeit liefert. Zu diesem Zweck wird das Substrat an den Gebieten 24 und 25 geätzt und SiGe epitaktisch gewachsen. Der Gitterversatz zwischen SiGe und Si verursacht, dass die sich daraus ergebenden Source- und Drain-Gebiete unter Druck stehen und dadurch Druck auf das Kanalgebiet 15 ausüben. Wie in 1 gezeigt, sind die Source- und Drain-Gebiete mit einem p-Typ-Dotierstoff dotiert, wie z. B. mit Bor.
  • Um die Zugbelastung im n-Kanal-Transistor 11 verfügbar zu machen, wird eine hoch zugbelastbare Siliziumnitrid-Deckschicht 30 verwendet, um eine einachsige Zugbelastung auf den Kanal 20 durch die Source- und Drain-Gebiete des Transistors 11 zu vermitteln. Diese hoch zugbelastbare Deckschicht deckt, wie in 1 gezeigt, ebenfalls den p-Kanal-Transistor ab und verschlechtert etwas seine Lochbeweglichkeit, was jedoch nicht mit der Gesamtzunahme der Leistungsfähigkeit zu vergleichen ist, die durch das unter Zugbelastung Setzen der Enhancement-Mode-Transistoren erhalten wird.
  • Während die Transistordichten weiter zunehmen und der Abstand der Gates weiterhin abnimmt, findet natürlich eine Verringerung der Kontaktfläche statt. Diese resultiert in einer relativ starken Zunahme des parasitären Reihenwiderstands der Transistoren, insbesondere der n-Kanal-Transistoren. Die p-Kanal-Transistoren leiden nicht so sehr unter dieser Skalierung, da die eingelassenen SiGe-Source-/Drain-Gebiete und die niedrigere, dem auf diesen Gebieten gebildeten Silizid zugehörige Barrierenhöhe für einen niedrigeren Reihenwiderstand sorgt.
  • Wie unten beschrieben, wird eine Verbindung, die ein Gruppe-III-Element und ein Nitrid, wie z. B. Galliumnitrid (GaN) und Indiumnitrid (InN) umfasst, in den Source- und Drain-Gebieten verwendet, um eine Zugbelastung auf den Kanal für die n-Kanal-Transistoren bereitzustellen. Die Gruppe-III-N-Gebiete können, wie in 2 gezeigt, erhöhte Source-/Drain-Gebiete oder, wie in 3 gezeigt, eingelassene Source-/Drain-Gebiete sein. Der größere Gitterversatz zwischen der Gruppe-III-N-Verbindung und dem Silizium resultiert in einer hochgradigen Zugbelastung in der Gruppe-III-N-Filmschicht, die in einer hohen Zugbelastung im Siliziumkanal resultiert und hierdurch die Elektronenbeweglichkeit verbessert.
  • Ein Vorteil der Nutzung der Gruppe-III-N-Verbindung sind die hohe Elektronenbeweglichkeit und die hohe Trägerkonzentration, die sich aus der polarisationsinduzierten Dotierung ergeben. So wurde z. B. bei InN-Filmschichten mit μ > 3000 cm2V–1s–1 ein Rsheet = 27 ohm/sq experimentell gezeigt. Ohmsche Kontakte mit einem niedrigen Widerstand wurden ebenfalls aufgrund der sehr hohen Oberflächenelektronenakkumulation gezeigt, die aus dem Fermi-Niveau-Pinning resultiert. Dies ist insbesondere für die Länge und den Abstand der Gates im Hinblick auf die Zunahme der Transistordichte vorteilhaft.
  • In den unten beschriebenen Ausführungsformen wird InN als die Gruppe-III-N-Verbindung beschrieben. Wie erwähnt, können andere Verbindungen, wie GaN, verwendet werden. Darüber hinaus kann das InN auf einer schrittweise abgestuften Pufferschicht eines auf Si epitaktisch aufgewachsenen InGaN oder GaN epitaktisch aufgewachsen werden.
  • 2 stellt eine Ausführungsform eines auf einem monokristallinen Substrat 60 angeordneten n-Kanal-Transistors dar. Die InN-Gebiete 61 werden in einem gewöhnlichen epitaktischen Prozess gewachsen und mit einem n-Typ-Dotierstoff, wie Arsen oder Phosphor, dotiert. Die Dotierung kann während des Aufwachsens der Gebiete oder nachfolgend durch z. B. Ionenimplantation erfolgen. In 2 sind die Gebiete 61 auf dem Substrat angeordnet, d. h. dass sie nicht vertiefte sondern vielmehr erhöhte Source- und Drain-Gebiete sind. Es ist zu beachten, dass die Gebiete 61 in 2 und ähnliche Gebiete in den anderen Figuren von dem Oxid 62 und dem Gate 63 beabstandet sind. Dies stellt die Verwendung von Seitenwandabstandhaltern dar, die typischerweise nach der Bildung der Erweiterung oder Spitze, der Source- und Drain-Gebiete und vor der Bildung der Source- und Drain-Hauptgebiete genutzt werden.
  • 3 zeigt eine andere Ausführungsform, in der vor der Bildung der Source- und Drain-Gebiete ein selektives Ätzen des Substrats 70 stattfindet, um ein nachfolgendes Aufwachsen von eingelassenen Gebieten 71 zu ermöglichen. Dieses Einlassen ist für die SiGe-Gebiete in 1 gezeigt. Die eingelassenen, auf dem Substrat 70 angeordneten Source- und Drain-Gebiete 71 aus 3 sind wiederum von dem Oxid 72 und dem Gate 73 beabstandet.
  • Aufgrund des Gitterversatzes zwischen dem Silizium und dem InN stehen in beiden 2 und 3 die InN-Gebiete unter Zugspannung, was eine entsprechende Zugspannung in den Kanalgebieten der n-Kanal-Transistoren erzeugt.
  • Es ist verständlich, dass in allen Figuren bei einem Ersatz-Gate-Prozess eine andere Dummy-Gate-Elektrode und ein anderer Isolator als ein High-k-Isolator vorhanden sein können, wenn die Source-/Drain-Gebiete aufgewachsen werden. Das Dummy-Gate wird nach dem Wachsen der Source-/Drain-Gebiete mit einem Metall-Gate in diesem Prozess ersetzt.
  • In 4 wird eine Ausführungsform einer Integration der Gruppe-III-N-Source-/Drain-Gebiete in eine integrierte Schaltung gezeigt, die Depletion-Mode-Transistoren mit druckbelasteten Kanälen aufweist. Ein in zwei Gebiete durch ein Shallow-Trench-Isolationsgebiet 81 aufgeteiltes Substrat 80 ist dargestellt. Ein Gebiet umfasst einen p-Kanal-Transistor 82 und das andere einen n-Kanal-Transistor 83. Nachdem die Gates und die Abstandhalter für die Transistoren gebildet wurden, findet in einem typischen Prozess selektives Ätzen statt, um das Siliziumsubstrat so zu ätzen, dass Aussparungen für alle Source- und Drain-Gebiete, wie durch 84 angezeigt, bereitgestellt werden. Wie früher angemerkt, können die Gates an diesem Punkt in der Verarbeitung Dummy-Gates sein. Danach wird eines der p-Kanal- und n-Kanal-Transistorgebiete abgedeckt, während die entsprechenden Source-/Drain-Gebiete an den anderen Gebieten aufgewachsen werden.
  • So werden z. B. unter Verweis auf 4 nach der Bildung der Aussparungen 84 die n-Kanal-Transistorgebiete mit einem Photolack bedeckt. Danach wird das SiGe 85 aufgewachsen und mit einem p-Typ-Dotierstoff dotiert. Nachfolgend werden die p-Kanal-Transistoren abgedeckt, wodurch ermöglicht wird, dass die InN-Gebiete 86 epitaktisch aufgewachsen und dotiert werden, um die vertieften Source- und Drain-Gebiete für die selbstsperrenden Transistoren bereitzustellen, wie in 4 gezeigt.
  • Es sei angemerkt, dass in 4 die Gates als p+ oder n+ gezeigt sind. Dies wird verwendet, um anzuzeigen, dass dort, wo Polysilizium-Gates genutzt werden, die Gates dotiert sind, so z. B. wenn die Source- und Drain-Gebiete dotiert sind. Wenn Metall-Gates genutzt werden, wird das p+ und n+ dazu verwendet, um die angestrebte Austrittsarbeit des Metalls anzuzeigen, die entweder für einen Enhancement-Mode- oder einen Depletion-Mode-Transistor adäquat ist.
  • 5 stellt eine andere Ausführungsform dar, in der die InN-Source- und Drain-Gebiete in alle CMOS-Transistoren integriert sind. Es werden weniger Maskierungsschritte für die Ausführungsform in 5 im Vergleich zur Ausführungsform in 4 benötigt.
  • Zuerst können die Gebiete für die n-Kanal-Transistoren abgedeckt werden, nachdem die Gates (oder Dummy-Gate-Elektroden) gebildet wurden. Danach wird das Substrat 90 an den vorgeschlagenen Positionen der Source- und Drain-Gebiete für die p-Kanal-Transistoren geätzt, wie durch die Gebiete 91 angezeigt. Dies erlaubt ein nachfolgendes Wachsen des SiGe an diesen Gebieten für vertiefte p+-SiGe-Source- und Drain-Gebiete. Wie in 5 angezeigt, vermittelt dies eine Druckbelastung auf die Siliziumkanäle der Depletion-Mode-Transistoren.
  • Nachfolgend wird InN selektiv auf allen Source- und Drain-Gebieten aufgewachsen. D. h., dass es auf beiden, dem SiGe und dem Si, neben den Gates der n-Kanal-Transistoren aufgewachsen wird, wie für die Transistoren 92 und 93 in 5 gezeigt. Dies resultiert in einer Zugbelastung des Siliziumkanals des n-Kanal-Transistors. Das InN auf dem SiGe verschlechtert zum Teil die Löcherbeweglichkeit im Transistor 92, aber nicht maßgeblich genug, um über den Vorteil der SiGe-Gebiete hinwegzukommen.
  • Andere Kombinationen von vertieften und erhöhten Source- und Drain-Gebieten sind möglich. So können z. B. die InN-Gebiete zurückgesetzt sein, während die SiGe-Gebiete nicht zurückgesetzt sind. In einer anderen Ausführungsform können die InN-Gebiete zurückgesetzt sein und die SiGe für erhöhte Source- und Drain-Gebiete für die p-Kanal-Transistoren aufgewachsen und gleichzeitig auf den eingelassenen InN-Source- und Drain-Gebieten der n-Kanal-Transistoren aufgewachsen werden.
  • Somit wurden n-Kanal-Transistoren beschrieben, wobei zugbelastete Kanäle unter Verwendung einer Gruppe-III-N-Verbindung gebildet wurden. Die resultierenden Source- und Drain-Gebiete können erhöht oder vertieft sein und in Verbindung mit druckbelasteten Source- und Drain-Gebieten für p-Kanal-Transistoren gebildet werden.
  • Zusammenfassung
  • Enhancement-Mode-Transistoren werden beschrieben, wobei eine Gruppe-III-N-Verbindung in den Source- und Drain-Gebieten verwendet wird, um eine Zugbelastung auf den Kanal zu vermitteln. Die Source- und Drain-Gebiete können erhöht oder eingelassen und in Verbindung mit vertieften oder erhöhten Druckgebieten für p-Kanal-Transistoren hergestellt werden.

Claims (21)

  1. Ein Verfahren zur Herstellung eines n-Kanal-Transistors, aufweisend: Bilden von Gruppe-III-N-Gebieten neben einem Kanalgebiet; und Dotieren der Gruppe-III-N-Gebiete mit einem n-Typ-Dotierstoff.
  2. Verfahren nach Anspruch 1, wobei die Gruppe-III-N-Gebiete InN-Gebiete sind.
  3. Verfahren nach Anspruch 1, wobei die Gruppe-III-N-Gebiete in ein Siliziumsubstrat vertieft sind.
  4. Verfahren nach Anspruch 1, wobei die Gruppe-III-N-Gebiete von einem Siliziumsubstrat erhöht sind.
  5. Verfahren nach Anspruch 1, umfassend ein Bilden eines p-Kanal-Transistors bei der Herstellung des n-Kanal-Transistors.
  6. Verfahren nach Anspruch 5, umfassend ein Bilden von SiGe-Gebieten neben einer Kanalregion des p-Kanal-Transistors.
  7. Verfahren nach Anspruch 6, umfassend ein Vertiefen der SiGe-Gebiete in ein Siliziumsubstrat.
  8. Verfahren nach Anspruch 6, wobei die SiGe-Gebiete von einem Siliziumsubstrat erhöht sind.
  9. Verfahren nach Anspruch 2, umfassend Aufwachsen der InN-Gebiete auf einem schrittweise abgestuften Puffergebiet aus GaN, das auf einem Siliziumsubstrat gebildet ist.
  10. Ein Verfahren zur Herstellung eines n-Kanal-Transistors, aufweisend: Bilden von zugbelasteten Gebieten aus einem Gruppe-III-N-Material neben einem Kanalgebiet; Dotieren des Materials mit einem n-Typ-Dotierstoff.
  11. Verfahren nach Anspruch 10, wobei das Material InN aufweist.
  12. Verfahren nach Anspruch 11, umfassend ein Herstellen eines p-Kanal-Transistors während der Herstellung des n-Kanal-Transistors.
  13. Verfahren nach Anspruch 12, umfassend ein Bilden von SiGe-Gebieten neben einem Kanalgebiet des p-Kanal-Transistors.
  14. Verfahren nach Anspruch 11, umfassend ein Vertiefen des InN-Materials in ein Siliziumsubstrat.
  15. Verfahren nach Anspruch 11, wobei das InN-Material von einem Siliziumsubstrat erhöht ist.
  16. Verfahren nach Anspruch 11, wobei das InN auf einem GaN-Gebiet aufgewachsen ist.
  17. Verfahren nach Anspruch 16, umfassend ein Aufwachsen des InN-Gebiets auf einem schrittweise abgestuften Gebiet, das GaN und InGaN aufweist, die auf einem Siliziumsubstrat gebildet sind.
  18. Ein n-Kanal-Transistor mit einem Source- und einem Drain-Gebiet, die einen Gruppe-III-N-Verbindung aufweisen.
  19. Transistor nach Anspruch 18, wobei die Verbindung InN aufweist.
  20. Transistor nach Anspruch 19, wobei das InN mit Arsen oder Phosphor dotiert ist.
  21. Transistor nach Anspruch 20, wobei das InN auf einem GaN-Gebiet angeordnet ist, das auf Silizium gebildet ist.
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