DE1116445B - Rechenverfahren fuer Digitalrechengeraete und Digitalrechengeraet zur Durchfuehrung dieses Verfahrens - Google Patents

Description

Ziel der Erfindung ist ein Rechenverfahren für Digitalrechengeräte, das einen besonders einfachen Aufbau der zur Durchführung der Rechenoperationen, insbesondere der Grundrechnungsarten, «ewie eine Abkürzung der Rechenzeit im Vergleich zu den üblichen Rechenverfahren ermöglicht. Dies wird durch Anwendung einer besonderen Zahlendarstellung erreicht, die aus dem üblichen binären Zahlensystem abgeleitet ist und »algebraisch-binäres« System genannt wird.

Bei diesem algebraisch-binären Zahlensystem werden die drei Symbole 1, 0 und Ϊ benutzt, von denen die beiden ersten die gleiche Bedeutung wie bei der gewöhnlichen binären Schreibweise haben, während das dritte »minus Eins« bedeutet. Die allgemeine Brauchbarkeit dieser drei Ziffern' zur Darstellung von Zahlen geht aus den folgenden Betrachtungen hervor. Es ist klar, daß jede mehrstellige Zahl als die algebraische Summe von zwei Zahlen, nämlich einer positiven und einer negativen, dargestellt werden kann, und zwar gibt es hierfür eine unendliche Anzahl von Möglichkeiten. Infolgedessen kann jede in dem üblichen binären System als eine Folge der Symbole 0 und 1 geschriebene Zahl ebensogut gemäß einer unendlichen Anzahl von Möglichkeiten als eine Folge der drei Symbole 1, 0, Ϊ dargestellt werden, derart, daß, wenn diese Folge in· zwei andere Folgen geteilt wird, von denen die eine aus der ersten Folge durch Ersatz aller Ziffern ϊ durch 0 abgeleitet ist, während die andere durch Ersatz aller Ziffern 1 durch 0 entstanden ist, jede der beiden Folgen zwei Zahlen in gewöhnlicher binärer Schreibweise darstellt, nämlich eine positive und eine negative Zahl, deren algebraische Summe gleich der ursprünglichen binären Zahl ist. Die so erhaltenen Zahlen können als die positive und die negative Teilzahl der algebraischbinären Zahl bezeichnet werden. ·

Als Beispiel hierfür sei die gewöhnliche binäre Zahl 11101 (Dezimalzahl 29) betrachtet. Diese kann unter anderem durch irgendeine der folgenden algebraischen Schreibweisen dargestellt werden:

a) 1000Π, worin der positive Teil 100000 und der negative Teil ΪΪ ist. Dies ist gleichwertig mit der Darstellung der ursprünglichen Dezimalzahl 29 als Differenz der Dezimalzahlen 32—3=29.

(b) 10Ϊ101, worin der positive Teil 100101 und der negative Teil Ϊ000 ist, was gleichbedeutend mit den Dezimalzahlen 37—8=29 ist.

(c) 100Ϊ1Ϊ, worin der positive Teil 100010 und der negative Teil TOi ist, d. h. in Dezimalzahlen 34-5=29.

Rechenverfahreii für Digitalrechengeräte

und Digitalrechengerät zur Durchführung

dieses Verfahrens

Anmelder:

Louis Etienne Coste,

Cheville, Seine (Frankreich)

Vertreter: Dipl.-Ing. E. Prinz

und Dr. rer. nat. G. Hauser, Patentanwälte,

München-Pasing, Bodenseestr. 3 a

Beanspruchte Priorität:
Frankreich vom 27. Dezember 1958

Louis Etienne Coste, Cheville, Seine (Frankreich),
ist als Erfinder genannt worden

Das erfindungsgemäße Rechenverfahren besteht nun darin, daß die Zahlen in algebraisch-binärer Form durch eine positive Teilzahl und eine negative Teilzahl dargestellt sind, deren Summe gleich der ursprünglichen Zahl ist, daß die positiven und die negativen Teile jeder algebraisch-binären Zahl in getrennten Kanälen geführt werden, daß die Teilzahlen entsprechend den üblichen binären Rechnungsarten getrennt bearbeitet werden und daß das gleichzeitige Auftreten von Ziffern des Wertes 1 gleicher Stellenzahl in den die positiven bzw. negativen Teilzahlen jeder algebraisch-binären Zahl führenden Kanälen verhindert wird.

Das erfindungsgemäße Verfahren ergibt den Vorteil, daß aus der unendlich großen Zahl von möglichen Teilzahlen diejenigen herausgesucht werden können, mit denen die durchzuführenden Rechenoperationen besonders einfach werden. Die Teilzahlen können dann in entsprechend einfachen Rechenanordnungen getrennt behandelt werden, worauf aus den Ergebnisteilzahlen wieder eine gewöhnliche Binärzahl gebildet werden kann.

So gibt es beispielsweise in der Gruppe aller möglichen algebraisch-binären Darstellungen einer gegebenen Zahl eine Untergruppe, deren Zahlen die bemerkenswerte Eigenschaft besitzen, daß sie nirgends zwei Einheiten mit gleichem Vorzeichen in benach-

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barten Ziffernstellen enthalten. In dem obigen Bei- und die positive Einheit 1 in jeder Gruppe jedesmal spiel genügen offenbar die Darstellungen (b) und (c) gestrichen (d. h. durch 0 ersetzt) wird, wenn die Steldieser Bedingung, während die Darstellung (a) dieser lung dieser positiven Einheit mit der negativen Bedingung nicht genügt, da sie zwei Einheiten mit Ziffer Ϊ einer anderen ähnlichen Gruppe zusammennegativen Zeichen an der ersten und zweiten Stelle 5 fällt, welche durch die Umwandlung einer Ziffer 1 der enthält. - ursprünglichen Binärzahl an dieser Stelle entstanden

Diese algebraisch-binären Darstellungen (»AB«), ist. Dezimal ausgedrückt heißt dies nämüch, daß der

welche der obigen Bedingung genügen, daß sie nir- Dezimalwert 1 der ursprünglichen Zahl durch den

gends zwei Einheiten gleichen Zeichens an benach- gleichwertigen Wert 2—1, der Wert 2 durch den

barten Stellen enthalten, sind nachstehend bisweilen io gleichwertigen Wert 4—2 ersetzt wird usf. Allge-

als »berichtigte algebraisch-binäre« Darstellungen meiner ausgedrückt wird bei dieser Umwandlung jeder

(abgekürzt »BAB«) bezeichnet. Binärwert 10" in der ursprünglichen Zahl durch den

Die Hauptbedeutung dieser BAB-Darstellung be- äquivalenten Wert 10"⁺¹ —10" ersetzt,

steht darin, daß niemals ein Übertrag über zwei oder Eine andere schnelle Möglichkeit zur Umwandlung

mehr binäre Stellen auftritt, wenn zwei in der BAB- 15 einer gewöhnlichen Binärzahl in eine NAB-Zahl be-

Schreibweise geschriebene Zahlen durch getrennte steht darin, in der Binärzahl jede Ziffer 1, die sich

Addition ihrer positiven und negativen Teilzahlen rechts von einer Ziffer 0 befindet, durch eine Gruppe

addiert (bzw. subtrahiert) werden. Da die Vornahme 1Ϊ und jede Gruppe mehrerer nebeneinanderstehender

derartiger Überträge die Hauptschwierigkeit bei den Ziffern 1, die sich rechts von einer Ziffer 0 befindet,

Addierkreisen der bekannten Rechenmaschinen, ins- 20 durch eine Gruppe 10 ... 0Ϊ zu ersetzen, wobei die

besondere der Parallelmaschinen. ist, ermöglicht dieses binäre Stellung der rechten negativen Einheit der Stel-

Verfahren eine erhebliche Vereinfachung derartiger lung der rechten Einheit der umzuwandelnden Gruppe

Addierkreise und zugehöriger Kreise unter entspre- entspricht, während die Stellung der Unken positiven

chender Einsparung an Material und/oder Bedienungs- Einheit gegenüber der Stellung der linken Einheit in

zeit. 25 der umzuwandelnden Gruppe um eine binäre Stelle

Demgemäß besteht eine bevorzugte Ausführung des nach links verschoben ist.

erfindungsgemäßen Verfahrens darin, daß die posi- Ein zur Durchführung des vorstehenden Verfahrens

tiven und negativen Teilzahlen so bestimmt sind, daß geeignetes Digitalrechengerät kennzeichnet sich ge-

keine Teilzahl zwei Ziffern des Wertes 1 in benach- maß der Erfindung durch Rechenkanäle zur getrenn-

barten Binärstellen enthält. 3° ten Verarbeitung der positiven und negativen Teil-

Daß kein Übertrag bei der Addition von zwei in zahlen und durch Kodeumformer, denen binäre Zahlen

der BAB-Schreibweise geschriebenen Zahlen auf- zugeführt werden und die daraus die positiven und die

treten kann, wird klar, wenn man bedenkt, daß z. B. negativen Teilzahlen bilden, die dem einen bzw. dem

beim Addieren der positiven Teile der beiden gege- anderen Rechenkanal zugeführt sind,

benen BAB-Zahlen nur dann ein Übertrag an einer 35 Eine besonders günstige Ausführung des erfindungs-

Binärstelle auftritt, wenn jede der beiden Zahlen eine gemäßen Verfahrens ist für den Fall möglich, daß

1 an dieser binären Stelle enthält. Da aber dann ge- zwei Zahlen miteinander addiert werden sollen. In

maß der Definition der BAB-Schreibweise keine der diesem Fall lassen sich nämlich die algebraisch-

Zahlen eine 1 in der nächsthöheren Binärstelle ent- binären Teilzahlen der Summe direkt aus den beiden

halten kann, kann der Übertrag in diese höhere Stelle 40 zu addierenden gewöhnlichen Binärzahlen ableiten,

gebracht werden, ohne daß hierdurch ein neuer Über- so daß mit der Umwandlung in die algebraisch-binäre

trag erzeugt wird. Form zugleich die Addition durchgeführt wird.

Es gibt natürlich viele Möglichkeiten zur Umwand- Zu diesem Zweck wird gemäß der Erfindung so vorhang einer gewöhnlichen binären Zahl in ihre alge- gegangen, daß zunächst zwei Zwischenzahlen gebildet braisch-binäre Form bzw. in deren Teilzahlen. Jenach 45 werden, von denen die erste eine Ziffer 1 an jeder der Art der gewünschten algebraisch-binären Zahl Stelle enthält, in der entweder die eine oder die ankann jeweils das günstigste Verfahren gewählt werden. dere Ausgangszahl eine Ziffer 1 enthält, während die

Gemäß einer Weiterbildung des Erfindungs- zweite Zwischenzahl eine Stelle 1 an jeder Stelle entgegenstandes werden die positiven und negativen Teil- hält, die der Stelle vorangeht, in der beide Ausgangszahlen dadurch gebildet, daß für die positive Teilzahl 50 zahlen eine Ziffer 1 enthalten, daß dann die erste die ursprüngliche binäre Zahl verdoppelt wird, daß Zwischenzahl in die algebraisch-binäre Form gebracht für die negative Teilzahl die ursprüngliche Binärzahl wird und daß alle Ziffern des Wertes 1 gelöscht wergenommen wird und daß die in den gleichen Stellen den, die in der negativen Teilzahl der ersten Zwischender so gebildeten Teilzahlen vorkommenden Ziffern zahl und in der zweiten Zwischenzahl an gleichen des Wertes 1 gelöscht werden. 55 Stellen auftreten.

Diese Teilzahlen erfüllen die Forderung der BAB- Ein zur Durchführung dieses Verfahrens besonders Zahlen, daß niemals zwei Ziffern des Wertes 1 in ein- geeignetes Digitalrechengerät ist gemäß der Erfindung ander benachbarten Ziffernstellen vorhanden sind. Sie gekennzeichnet durch ein Addierwerk mit zwei Eineignen sich daher besonders gut zur Durchführung gangen, denen die Ziffern der zu addierenden Binärder Grundrechnungsarten. Diese Sonderform der 60 zahlen zugeführt werden, zwei Ausgängen, an denen BAB-Darstellung wird in der folgenden Beschreibung die Ziffern der negativen bzw. positiven Teilzahl des als »normale algebraisch-binäre« Schreibweise oder Ergebnisses erscheinen, mit logischen Schaltungen, »NAB «-Schreibweise bezeichnet. welche mit den Eingängen und Ausgängen verbunden

Die vollständige NAB-Zahl läßt sich auch direkt und so ausgebildet sind, daß sie beim Auftreten einer

durch eine sehr einfache Methode aus der Ursprung- 65 Ziffer 1 in einer bestimmten Ziffernstelle an einem

liehen Binärzahl erhalten. und nur einem der Eingänge ein Ausgangssignal für

Diese Methode besteht darin, daß jede 1 der ur- eine Ziffer 1 an dem der entsprechenden Ziffernstelle

sprünglichen Zahl in die Gruppe Ϊ1 verwandelt wird der negativen Teilzahl zugeordneten Ausgang und

gleichzeitig ein Ausgangssignal für eine Ziffer 1 an dem der nächsthöheren Ziffernstelle der positiven Teilzahl zugeordneten Ausgang erzeugen, während sie beim Auftreten von Ziffern 1 in einer bestimmten Ziffernstelle an beiden Eingängen ein Ausgangssignal für eine Ziffer 1 nur an dem der nächsthöheren Ziffernstelle der positiven Teilzahl zugeordneten Ausgang erzeugen, und mit Einrichtungen, welche die gleichzeitige Abgabe von Ausgangssignalen für Ziffern 1 an Eigenschaften des erfindungsgemäßen Verfahrens erläutert werden.

Wie bereits ausgeführt, besteht ein hier benutztes Grundkodierverfahren zur Umwandlung einer gewohnlichen binären Zahl in eine algebraisch-binäre Zahl ohne benachbarte Ziffern gleichen Zeichens (eine BAB-Zahl) darin, jeden Wert 10" derselben in einen Wert (10"⁺¹ — 10") zu verwandeln, wobei die durch diese Umwandlung etwa eingeführten Ziffern

den der gleichen Ziffernstelle beider Teilzahlen züge- io entgegengesetzten Zeichens gestrichen werden. Bei ordneten Ausgängen verhindern. Anwendung dieses Kodierverfahrens auf eine binäre

Durch vorteilhafte Weiterbildung des Erfindungs- Zahl stellt man fest, daß jede getrennte Ziffer 1 der gegenstandes lassen sich besonders einfache Anord- Zahl, d. h. jede zwischen zwei 0 (oder zwischen einer nungen zur Durchführung von Multiplikationen, zur 0 und einem Ende der Zahl) liegende 1 um eine bi-Rückumwandlung von algebraisch-binären Zahlen in 15 näre Stelle in der Richtung auf die höheren Stellen normale Binärzahlen, zur Durchführung von Prüfvor- (d. h. normalerweise nach links) verschoben wird,

und daß gleichzeitig eine negative Ziffer Ϊ an der Stelle eingeführt wird, welche diese isolierte 1 in der ursprünglichen Zahl innehatte. Ferner zeigt sich, daß überall da, wo die ursprünglichen Zahlen eine Gruppe von benachbarten Ziffern 1 (an Stelle einer isolierten 1) enthält, die Umwandlung eine positive Ziffer 1 in der binären Stelle erzeugt, welche die nächsthöhere als die höchste Ziffer 1 der ursprüng-

Fig. 3 ein Teilschaltbild eines Vorzeichenwählers 25 liehen Gruppe ist (d. h. links von dieser liegt), und der Anordnung von Fig. 1, eine negative Ziffer Ϊ in der Stelle, welche der

gangen u. dgl. bilden.

Die Erfindung ist nachstehend unter Bezugnahme auf die Zeichnungen beispielshalber erläutert. Darin zeigt

Fig. 1 ein Blockschaltbild eines Summierwerks zur algebraischen Addition von Binärzahlen,

Fig. 2 ein Teilschaltbild eines Kodeumformers der Anordnung von Fig. 1,

Fig. 4 ein Teilschaltbild eines Addierwerks der Anordnung von Fig. 1,

Fig. 5 ein Teilschaltbild der Löschanordnung von Fig. 1,

Fig. 6 ein Teilschaltbild der Umschreibeanordnung von Fig. 1,

Fig. 7 ein Teilschaltbild einer anderen Ausführungsform eines Addierwerks nach der Erfindung, niedrigsten Ziffer 1 in der ursprünglichen Gruppe entspricht, wobei an allen Zwischenstellen 0 auftreten.

Beispielshalber sei die gewöhnliche binäre Zahl A=101001111001 betrachtet. Durch Anwendung des obigen Umwandlungs- und Streichungsverfahrens kann diese Zahl sofort in die gleichwertige normale algebraisch-binäre Zahl(»NAB«) A=1Ϊ1Ϊ01000Ϊ01Ϊ

A = 101001111001	(D
1010011110010	(2)
Ϊ0Ϊ00ΠΠ00Ϊ	(3)
AP = 10100100000^10	(4)
AN= 1010000010*01	(5)
A = 1Ϊ1Ϊ01000Ϊ01Ϊ	(6)

Fig. 8 eine Abwandlung der Anordnung von 35 umgewandelt werden. Dieser Umwandlungsprozeß Fig. 7, kann jedoch zur Klarstellung in folgende Schritte

Fig. 9 ein Teilschaltbild einer Schaltungsanordnung, aufgespalten werden: die derjenigen von Fig. 7 und 8 vorschaltbar ist,

Fig. 10 ein Teilschema einer zur Durchführung von Multiplikationen dienenden Matrizenschaltung,

Fig. 11 ein Blockschaltbild der zur Addition der Teilprodukte dienenden Einrichtungen des Multiplizierwerks,

Fig. 12 eine Anordnung zur Unterscheidung des Vorzeichens,

Fig. 13 eine Anordnung zur serienmäßigen Umwandlung einer algebraisch-binären Zahl in eine gewöhnliche binäre Zahl,

Fig. 14 eine Abänderung des in Fig. 8 und 9 gezeigten Addierwerks,

Fig. 15 eine Anordnung zur Umwandlung einer algebraisch-binären Zahl in eine andere Form der algebraisch-binären Darstellung,

Fig. 16 zwei Stufen einer Anordnung zur Vorbereitung der Vorzeichenunterscheidung, Fig. 17 ein Verschieberegister,

Fig. 18 eine Anordnung zur serienmäßigen Umwandlung einer algebraisch-binären Zahl in eine gewöhnliche binäre Zahl,

(1) zeigt die ursprüngliche binäre Zahl. (2) zeigt die binäre Zahl, welche dadurch entstanden ist, daß jeder Wert 10" der ursprünglichen Zahl A durch den doppelt so großen Wert 10ⁿ⁺¹ ersetzt wurde. (3) zeigt die durch Ersatz jedes Wertes 10" von A durch den entsprechenden negativen Wert —10" erhaltene Zahl. (4) zeigt das Ergebnis der Streichung in (1) aller 1, deren binäre Stellung den ϊ in (3) entspricht, und

(5) ist das Ergebnis der Streichung in (3) aller I, deren Stellung denen der 1 in (2) entspricht. Schließlich ist (6) durch Addition der beiden Zahlen AP und AN von (4) und (5) erhalten, und stellt die schließliche algebraisch-binäre Zahl (»NAB«) dar.

Fig. 19 eine Anordnung zur Umwandlung einer ge- 60 AP und AN sind die positiven und negativen Teile wohnlichen binären Zahl in eine algebraisch-binäre dieser letzten Zahl. Es ist klar, daß infolge des Vor-Zahl, die in einem Fehlerprüfkode dargestellt ist, gehens zur Herstellung der endgültigen Zahl (6) diese

Fig. 20 eine Anordnung zur Umwandlung einer nicht zwei benachbarte Ziffern gleichen Zeichens entalgebraisch-binären Zahl, in eine gewöhnliche binäre halten kann. Ferner zeigt sich, daß die beiden »Teil-Zahl, die in einem Fehlerprüfkode dargestellt ist, und 65 zahlen« AP und AN keine Ziffern entgegengesetzten

Fig. 21 eine Fehlerprüfanordnung. Zeichens in entsprechenden Stellungen enthalten

Vor einer eingehenden Beschreibung der obigen können, da derartige Ziffern einander aufheben Figuren sollen zunächst noch einige grundlegende würden.

Wenn zwei gewöhnliche binäre Zahlen vorliegen, so besteht eine einfache Methode zur erfindungsgemäßen Addition derselben ohne Übertrag darin, zunächst beide Zahlen in ihre algebraisch-binären NAB-Äquivalente umzuformen, dann die positiven und negativen Teile der beiden NAB-Zahlen getrennt zu addieren und schließlich (nach Belieben) die resultierende positive und negative Zahl zu einer algebraisch-binären Zahl zu kombinieren, welche der Summe der beiden gegebenen Zahlen gleichwertig ist. Aus den oben erläuterten Gründen tritt offenbar bei diesen beiden Schlitten zur Addition der positiven und negativen Teile kein Übertrag über mehr als eine binäre Stelle auf. Die schließlich durch die Kombi-

Originalzahlen: A =
NAB-Äquivalente:

Positive Teile: AP =

Negative Teile: AN =

Die beiden positiven Teile werden nun addiert:
AP + BP= UP:

AP= 1010010000010 (11)

BP = 10010000100100 (12)

UP = AP+ BP = 11100010100110 (13)

Ebenso werden die beiden negativen Teile addiert: AN + BN = UN:

AN= ΪΟΪΟ0Ο00ΪΟΟΪ (14)

BN = Ϊ000Ϊ0000Ϊ00Ϊ (15)

UN = AN+ BN= ΪΪ0Π000Ϊ00Ϊ0 (16)

Die beiden Zahlen UP und UN können als die positiven und negativen Teile einer algebraisch-binären Zahl U betrachtet werden, welche die gewünschte Summe U = A + B ist. Wenn daher nur die Addition der beiden Zahlen A und B gewünscht wurde, ist offenbar diese Aufgabe durch die Vornahme der beiden getrennten Addierschritte (AP + BP) und (AN + BN) gelöst, von denen keiner zu einem Übertrag führte. In vielen Fällen müssen jedoch mehr als nur zwei binäre Zahlen zueinander addiert werden. Es sei daher angenommen, daß noch eine weitere binäre Zahl C zu der Summe U addiert werden soll. Diese weitere Addition kann nicht unmittelbar mittels der obigen Methode vorgenommen werden, indem der positive Teil des NAB-Äquivalents von C zu UP und der negative Teil des NAB-Äquivalents von C zu UN addiert wird. Dies rührt davon her, daß weder UP noch UN BAB-Zahlen sind, was sofort klar wird, wenn man bedenkt, daß UP benachbarte positive Ziffern und UN benachbarte negative Ziffern enthält. Erfindungsgemäß wird dann folgendes Verfahren benutzt.

Zunächst ist zu bemerken, daß positive und negative Ziffern, welche sich an entsprechenden Stellen in UP und UN befinden, ohne Veränderung der Summe U gestrichen werden können. So können UP und UN als EP bzw. EN folgendermaßen neu geschrieben werden:

EP = 10000010100100 (17)

EN= 000ΪΪ000Ϊ0000 (18)

welche der positive bzw. negative Teil der Summe sind

U = E= 1000Η101Ϊ0100 (19)

nation der positiven und negativen Zahlen in dem obigen Verfahren erhaltene algebraisch-binäre Zahl ist jedoch im allgemeinen weder eine NAB-Zahl noch eine BAB-Zahl, sondern sie ist eine einfache AB-Zahl, da sie im allgemeinen benachbarte Ziffern gleichen Zeichens enthalten wird. Das nachstehende Beispiel wird dies noch klarer zeigen.

Es sei angenommen, daß die Zahl A des vorhergehenden Beispiels zu einer ZahlJ3=1001100011011 addiert werden soll. Nachstehend sind beide Zahlen A und B und hinter diesen ihre NAB-Äquivalente sowie die positiven und negativen Teile dieser Äquivalente angeschrieben:

101001111001	B =	1001100011011	(7)
1Ϊ1Ϊ01000Ϊ01Ϊ		1Ϊ010Ϊ0010Ϊ10Ϊ	(8)
1010010000010	BP =	10010000100100	(9)
Ϊ0Ϊ00000Ϊ00Ϊ	BN =	Ϊ00010000ΪΟΟΪ	(10)

Hierdurch ist natürlich die Schwierigkeit nicht behoben worden, da z. B. bei dem vorliegenden Beispiel EN noch benachbarte negative Ziffern enthält.

Es wird nun eine der beiden Zahlen EP und EN, z. B. EP, in die entsprechende NAB-Zahl mittels der obigen Methode verwandelt, was ergibt:

EP = 1Ϊ0001Ϊ1Ϊ01Ϊ00

Wenn jetzt alle positiven und negativen Einheiten in entsprechenden Stellungen in EP und EN gestrichen werden [Zeilen (20) und (18)] und gleichzeitig alle negativen Einheiten aus EP in die entsprechenden Stellungen in EN übertragen werden (wobei diese Stellungen notwendigerweise 0 enthalten, da sonst die an diesen Stellen befindlichen Ϊ aufgehoben worden wären), erhält man das neue Zahlenpaar

EP = 100000001001000 (21)

EN= Ϊ000Ϊ0Ϊ0ΪΪ0Ϊ00 (22)

welches offenbar mit jedem der vorhergehenden Paare gleichwertig ist.

Hierauf wird die Zahl EN durch ein Verfahren umgeformt, welches dem oben beschriebenen zur Umwandlung einer gewöhnlichen binären Zahl in eine NAB-Zahl entspricht (da offenbar EN als eine gewohnliche binäre Zahl mit negativem Zeichen angesehen werden kann), jedoch mit dem Unterschied, daß die Ϊ von EN, welche sich an den nächsthöheren Stellen von einer durch diese Umformung erhaltenen ϊ befinden, nicht verändert werden. Dies bedeutet

z. B. in der obigen Zahl EN der Formel (22), daß die ϊ in der dritten binären Stelle von rechts in Ϊ1 umgeformt wird, wobei die 1 in die dritte Stelle der neuen Zahl und die ϊ in die vierte Stelle kommt. Die ϊ der fünften Stelle von EN wird nicht verändert, da sie die nächsthöhere Stelle gegenüber der ϊ der vierten Stelle einnimmt. Die ϊ der sechsten Stelle von EN wird in Ϊ1 umgeformt usf. Man erhält so die neue Zahl EN

EN = Ϊ100Ϊ10Π1Π100

(23)

wobei die Sternchen die 1 der früheren Zahl EN anzeigen, die entsprechend der obigen Regel unverändert geblieben sind. Der erhaltene .EW-Wert ist immer

noch dem früheren EN-Wert gleichwertig. Wenn man jetzt in der früheren EP-Zahl und der neuen EN-Zahl alle 1 und Ϊ in entsprechenden Stellungen löschen kann, erhält man das weitere Paar

FP = 010001000100100 (24)

FN = 0000Ϊ00Ϊ00Ϊ0000 (25)

Dieses Paar ist dem ursprünglichen Paar£P, EN gleichwertig, jede der beiden Zahlen desselben befriedigt jedoch jetzt die geforderte Bedingung, daß sie keine· Ziffern 1 in benachbarten Stellungen enthält, so daß dieses Paar jetzt zur weiteren Zusammenzählung mit einer dritten Zahl C nach dem obigen Verfahren benutzt werden kann. Es ist zu bemerken, daß bei der Kombination von FP und FN zu der nachstehenden einzigen algebraisch-binären Zahl

F = 100Ϊ10Ϊ01Ϊ0100

(26)

diese gleichwertig zu der oben angegebenen Größe E ist, wie z. B. durch Berechnung der dezimalen Äquivalente der beiden Zahlen leicht bewiesen werden kann. Es ist ferner zu bemerken, daß F eine BAB-Zahl, aber keine NAB-Zahl ist.

Das oben für eine Addition beschriebene Verfahren ist offenbar auch für eine Subtraktion anwendbar. Hierfür brauchen nur die Zeichen aller Ziffern des Subtrahenden verändert zu werden. Das Zeichen des Resultats ist dann das Zeichen seiner Ziffer der höchsten Stelle.

Fig. 1 zeigt ein Blockschema eines erfindungsgemäßen Addierwerks, welches das obige Verfahren zum Addieren beliebiger Mengen von gewöhnlichen binären Zahlen ohne Übertrag ausführt. In den Zeichnungen bedeuten die z. B. oben in Fig. 1 angegebenen Symbole i0, ti, ... aufeinanderfolgende Zeitabschnitte des Rechenvorgangs, welche im allgemeinen durch Zeitsteuerimpulse bestimmt werden, weiche auf beliebige bei Rechenmaschinen gebräuchliche Weise erzeugt werden. Der erste für jeden Schaltkreis dargestellte Zeitabschnitt i0 ist willkürlich gewählt.

In dem Gerät der Fig. 1 werden zwei identische Kodieremheiten TBA-A und TBA-B parallel mit den Digitalnachrichten gespeist, welche die zu addierenden gewöhnlichen binären Zahlen A bzw. B darstellen, und zwar von Speicherwerken beliebiger bekannter Bauart, z. B. gewöhnliche binäre Speicher. Diese parallele Einführung der beiden binären Zahlen A und B erfolgt zu dem Zeitpunkt i0. Jede Kodrereinheit arbeitet in der nachstehend unter Bezugnahme auf Fig. 2 beschriebenen Weise so, daß sie aus der ihr zugeführten Zahl A oder B ein Paar von positiven und negativen binären Teilzahlen ableitet, welche die positiven und negativen Teile AP und AN bzw. BP und BN der Zahlen A und B sind, welche bei dem obigen Beispiel in Formel (9) und (10) angegeben sind. Dieser Ableitungs- oder Kodiervorgang erfordert einen Zeitabschnitt, d. h., er ist zu dem Zeitpunkt 11 beendet.

Auf jede Kodiereinheit folgt ein Zeichenwähler IS-A bzw. IS-B (welcher unten unter Bezugnahme auf Fig. 3 beschrieben ist). Zu jedem Zeichenwähler führen zwei Steuerleitungen ADD und SST, von denen eine bestimmte gespeist wird, je nachdem, ob der an A und B vorzunehmende Vorgang eine Addition oder eine Subtraktion ist. Wenn eine Addition vorliegt, wird in dem v4-Wähler die Digitalnachricht von den Wählereingangsleitungen AP und AN zu den Ausgangsleitungen A'P und A'N und in dem B-Wähler von den Eingangsleitungen BP und BN zu den Leitungen B'P und B'N weitergeleitet. Wenn eine Subtraktion vorgenommen werden soll, werden die Verbindungen in einem der Zeichenwähler umgekehrt, so daß z. B. in IS-A die Elemente von BP an B'N und von BN an B'P weitergeleitet werden. Zum

ίο Zeitpunkt t3 werden die von den Leitungen A'P und B'P der Zeichenwähler geführten positiven Nachrichten einem positiven Addierwerk ADP zugeführt, während die negativen Nachrichten auf den Leitungen B'P und B'N einem negativen Addierwerk ADN zugeführt werden.

Die Addierwerke ADN und ADP sind gleich und werden weiter unten im einzelnen beschrieben. Ihre Tätigkeit besteht darin, die positiven und negativen Teile getrennt zu addieren, wie dies an Hand der Gleichungen (13) und (16) oben erläutert wurde, und zu dem Zeitpunkt i5 werden die erhaltenen positiven und negativen binären Zahlen über Leitungssätze UP bzw. UN einer nachstehend unter Bezugnahme auf Fig. 5 beschriebenen Einheit SP zur Löschung oder gegenseitigen Ausschließung zugeführt. Wie gezeigt werden wird, arbeitet das Löschwerk SP so, daß es in beiden über die Leitungssätze UP und UN zugeführten Zahlen jede Ziffer 1 auslöscht, wenn diese in beiden Zahlen an entsprechenden Stellen vorkommt.

Die beiden Ausgangsleitungssätze EP und EN des Löschwerks enthalten daher zu dem Zeitpunkt t6 die entsprechenden Zahlen gemäß den obigen Gleichungen (17) und (18), welche die positiven und negativen Teile einer algebraisch-binären Zahl bilden, welche die gewünschte Summe von A und B ist.

Aus den obigen Ausführungen geht hervor, daß der bisher beschriebene Teil der Fig. 1 ein Addierwerk bildet, welches die parallele Addition von zwei binären Zahlen ohne Übertrag ermöglicht, so daß, wenn es sich um Additionen von nicht mehr als zwei Zahlen handelt, dieses System als an sich vollständig betrachtet werden kann. Die beiden auf den Ausgangsleitungssätzen EP bzw. EN erscheinenden Zahlen können in getrennten Speichern gespeichert oder wieder kombiniert werden und können mittels weiter unten beschriebener Einrichtungen wieder in die gewöhnliche binäre Form zurückgeführt werden. Gemäß einer bevorzugten Ausführungsform der Erfindung enthält jedoch das System der Fig. 1 außerdem eine sogenannte Umschreibeeinheit TR für die weitere Behandlung dieser beiden Zahlen zum Zwecke ihrer Überführung in eine »B AB «-Form, was dem System die Möglichkeit gibt, gemäß den obigen Ausführungen mehr als zwei Eingangszahlen zu addieren.

Die Arbeitsweise des Umschreibers TR ist weiter unten unter Bezugnahme auf Fig. 6 erläutert. Als Ergebnis seiner Tätigkeit liefert er zu dem Zeitpunkt t9 zwei Sätzen von parallelen Ausgangsleitungen FP und FiV zwei Zählen der in den obigen Gleichungen

(24) und (25) dargestellten Art, d. h. eine positive und eine negative binäre Zahl, von denen keine Ziffern 1 in benachbarten Stellungen enthält.

Die Ausgangsleitungen FP und FiV sind in der dargestellten Weise wieder an den unmittelbaren Eingang des positiven Addierwerks ADP bzw. an den gekreuzten Eingang des negativen Addierwerks ,4DiV zurückgeführt, und zwar zum Zwecke einer späteren Addition einer über den Eingang B zugeführten wei-

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teren binären Zahl zu der Summe der beiden ersten hinderungssignale führende Leiter sind gestrichelt

Zahlen. dargestellt.

Fig. 2 zeigt eine Ausführungsform eines logischen Fig. 2 zeigt drei der parallelen y4-Eingangsleitungs-

Schaltkreises zur Umformung einer gewöhnlichen sätze des Kodierwerks TBA-A der Fig. 1, welche mit

binären Zahl in ihr NAB-Äquivalent, welcher für die 5 A(n—1), An und A(n+1) bezeichnet sind und von

beiden Kodierwerke TBA-A und TBA-B in Fig. 1 denen jede ein »bivalentes« binäres Signal führen

benutzt werden kann. Bei dieser Gelegenheit seien kann, nämlich das Vorhandensein oder das Fehlen

die in den Zeichnungen zur Darstellung der verschie- einer bestimmten Spannung, um die entsprechende

denen logischen Elemente benutzten Symbole be- binäre Ziffer 1 oder 0 der entsprechenden Stelle in

schrieben. io einer vielziffrigen binären Zahl A darzustellen, welche

Logische »Undtf-Schaltungen oder Koinzidenzen zu einem willkürlichen Zeitpunkt iO angelegt wird, sind nachstehend als kleine Blocks dargestellt, welche Bei der Betrachtung z. B. der Leitung An sieht man, mit dem Buchstaben e und einem Zahlenindex be- daß diese an den Haupteingang der Nicht-Schaltung zeichnet sind, wie z. B. die Und-Schaltung el in n\ angelegt ist, deren Ausgang an die Ausgangs-Fig. 4. 15 leitung AnN angeschlossen ist. Diese bildet die Aus-Logische »Oder«-Schaltungen oder Mischungen gangsleitung der η-ten Stufe für die n-te binäre Ziffer sind einfach durch das Zusammenlaufen ihrer beiden der negativen Ausgangszahl und stellt einen Teil des in oder mehr mit Pfeilspitzen versehenen Eingangs- Fig. 1 allgemein mit A'N bezeichneten Satzes von leitungen und ihre einzige Ausgangsleitung dargestellt, parallelen Leitungen dar. Die Eingangsleitung An ist wie z.B. die beiden auf der rechten Seite der Fig. 3 20 ferner an den Haupteingang einer Nicht-Schaltung «4 dargestellten »Oder«-Schaltungen mit zwei Eingängen. angelegt, deren Ausgang die positive Ausgangslei-Wenn sie in der Beschreibung besonders erwähnt tang A(n f I)P für die (n+l)-te Ziffer der positiven werden, sind sie mit dem Buchstaben u und einer Ausgangszahl bildet und einen Teil des in Fig. 1 all-Zahl bezeichnet, wie die Oder-Schaltungen μ 3 und gemein mit A'P bezeichneten parallelen Satzes von z/4 in Fig. 4. 25 Ausgangsleitungen darstellt. Ferner liefert die Ein-

Logische »Nicht«-Schaltungen oder Verhinderer gangsleitung An die Verhinderungseingänge für eine sind als Ringe mit einem Digitaleingang, einem Aus- Nicht-Schaltung n2, deren Ausgang die Ausgangsgang und einem (gestrichelt dargestellten) Verhinde- leitung AnP bildet, und für eine Nicht-Schaltung η3, rungeingang dargestellt und mit η und einer Zahl be- deren Ausgang die Ausgangsleitung A(n+I)N bildet, zeichnet, z. B. der Verhinderer η 1 in Fig. 2. Es sei 30 Die zuletzt genannten beiden Ausgangsleitungen fühdaran erinnert, daß eine Nicht-Schaltung so arbeitet, ren die «-te Ziffer der positiven Ausgangszahl A'P daß ein auf ihren (vollausgezogen dargestellten) der Fig. 1 und die (w+l)-te Ziffer der negativen Aus-Digitaleingang gegebener Impuls unverändert an den gangszahl^i'iV der Fig. 1. Die beschriebenen Verbin-Ausgang weitergegeben wird, außer wenn ein Impuls düngen für die Eingangsleitung An der η-ten Stufe gleichzeitig an ihrem (gestrichelt gezeichneten) Ver- 35 wiederholen sich in gleicher Weise bei allen anderen hinderungseingang auftritt. Eingangsstufen (wovon gegebenenfalls bei der ersten

Verzögerungsglieder zur Herstellung des richtigen und bei einigen der letzten Stufen abgewichen wird,

Synchronismus zwischen über verschiedene Kanäle wie dies weiter unten beschrieben ist), was durch die

geleiteten Signalen durch Herstellung von Verzöge- teilweise Darstellung der Verbindungen der beiden

rangen um einen oder mehrere Steuerzeitabschnitte, 40 Eingangsleitungen A(n—1) und A(n+1) der Nach-

wo dies erforderlich ist, sind als eine Pfeilspitze barstufen angegeben wurde.

an der Verzögerungsstelle dargestellt, wie z. B. Wenn über die Leitung An ein eine positive 1 des die drei Verzögerungsglieder auf der linken Seite binären Wertes 2" darstellendes Eingangssignal ander Fig. 2. kommt und wenn dieses Signal nicht von einem Signal

Bistabile Speicherglieder oder Flip-Flops sind als 45 auf den Leitungen A(n—Y) und A(ft+1) begleitet ist, teilweise schraffierte Kästchen dargestellt, wie z. B. welches positive 1 der Werte 2"-¹ und 2"⁺¹ darstellt, der Flip-Flop/1 in Fig. 17. Die dargestellten Flip- wird ein Signal an der Ausgangsleitung A(n+I)P erFlops haben zwei Eingänge (Einstellung und Rück- zeugt, welches eine Ziffer 2ⁿ⁺¹ in der positiven Ausstellung) und einen einzigen Ausgang (den Stellaus- gangszahl darstellt, sowie ein Signal in der Ausgangsgang), wobei der auf den Stelleingang gegebene Im- 5° leitung AnN, welches eine Ziffer —2" in der negapuls eine Speisung des einzigen Ausgangs bewirkt, tiven Ausgangszahl darstellt, und zwar entsprechend bis der Flip-Flop durch Aufgabe eines Impulses an den obigen Umformungsregeln. Wenn jedoch gleichseinen Rückstelleingang wieder zurückgestellt wird. zeitig Eingangssignale an den Eingangsleitungen An

Die obigen Bestandteile können irgendeine der und A(n—1) auftreten, verhindert die Wirkung der äußerst verschiedenen physikalischen Formen haben, 55 Nicht-Schaltungen n\ und nl das Auftreten eines welche im allgemeinen für Rechenvorgänge in Digital- Ausgangssignals an den beiden positiven Ausgangsrechengeräten benutzbar sind, z. B. unter anderem leitungen AnP und AnN. In gleicher Weise verhin-Ferritkerne. Die Zeitsteuerimpulse zur Synchronisie- dert das gleichzeitige Auftreten von Eingangssignalen rang der verschiedenen Schaltkreise werden an die an An und Α(η+1) über die Nicht-Schaltungen «3 obigen Einzelteile durch Einrichtungen angelegt, 60 und η 4 eine Ausgangsnachricht an den Ausgangsweiche im allgemeinen nicht dargestellt sind, außer leitungen der (n+l)-Stufe. Hieraus ergibt sich, daß wo dies für das Verständnis der Arbeitsweise eines entsprechend den obigen Umformungsregeln jede Schaltkreises erforderlich oder wünschenswert ist. Gruppe von benachbarten 1 in der Eingangszahl eine

Schließlich ist noch in vielen Figuren die Darstel- negative Ziffer Ϊ in der Ausgangszahl erzeugt, deren lung so ausgeführt, daß Leiter, welche positive Ziffern 65 Stellung der niedrigsten Ziffer 1 in der Eingangszahldarstellende Nachrichtensignale führen, stark ausge- gruppe entspricht, und eine positive Ziffer 1 in der zogen sind, während negative Ziffern darstellende Ausgangszahl in der nächsthöheren Stellung von der Signale führende Leiter dünner gezeichnet sind. Ver- der höchsten Ziffer 1 der Eingangszahlgruppe ent-

13 14

sprechenden Stellung, wobei alle Zwischenstellungen Fig. 5 zeigt eine typische Stufe eines Löschkreises

der Ausgangszahl 0 sind. SP (Fig. 1) zur Löschung aller Ziffern 1 und Ϊ, welche

Fig. 3 zeigt eine Ausführungsform des Zeichen- in entsprechenden Stellen oder Stufen der positiven Wählers IS-A (oder IS-B) der Fig. 1. Es ist nur das und negativen Zahlen auftreten. Die negative Einvon dem Kodierwerk der Fig. 2 kommende typische 5 gangsleitung UnN ist an den Digitaleingang einer Paar von Eingangsleitungen AnP und AnN darge- Nicht-Schaltungntl und an den Verhinderungseinstellt, da der Aufbau der übrigen Stufen unmittelbar gang einer Nicht-Schaltung η 12 angelegt. Die posiaus der nachstehenden Beschreibung hervorgeht. Die tive Eingangsleitung UnP ist an den Digitaleingang Leitung AnN ist an die Digitaleingänge von Nicht- von «12 und den Verhinderungseingang von nil Schaltungen «5 und η 6 angelegt, während die Lei- io angeschlossen. Die Ausgänge von «11 und η 12 tung AnP an die Digitaleingänge der Nicht-Schaltun- bilden so die Ausgangsleitungen EnN und EnP, gen «7 und «8 angelegt ist. Die Verhinderungsein- welche die n-ten Ziffern der reduzierten positiven und gänge der Nicht-Schaltungen η 6 und η 7 werden von negativen Zahlen führen, wie oben erläutert. Wenn der Additionssteuerleitung ADD und die Verhinde- beide Eingänge UnN und UnP Ziffern 1 führen, werrungseingänge der Nicht-Schaltungen η 5 und «8 von 15 den beide Ausgänge gelöscht. Wenn nur ein Eingang der Subtraktionssteuerleitung SST gespeist. Die Aus- eine (positive oder negative) Ziffer 1 führt, erscheint gänge der Nicht-Schaltungen η 5 und η 7 sind zu einer ein Ausgang 1 an der Ausgangsleitung mit entspre-Oder-Schaltung «1 kombiniert, deren Ausgang die chendem Zeichen. Es ist zu bemerken, daß die vollnegative Ausgangsleitung A 'N der Stufe η liefert, und ständige Addition von zwei vielstelligen binären gleichzeitig sind die Ausgänge von η 6 und «8 zu 20 Zahlen sechs Zeitabschnitte tO bis t6 erfordert hat. einer Oder-Schaltung μ 2 kombiniert, deren Ausgang Fig. 6 zeigt drei benachbarte Stufen einer Umdie positive Ausgangsleitung A 'nP der gleichen Stufe schreibeeinheit TR der Fig. 1, welche zur Umwandist. Ein über die Leitung ADD ankommender Steuer- lung zweier positiver und negativer Zahlen EP und impuls verhindert offenbar die Übertragung einer EiV, welche positive und negative Teile einer alge-Nachricht auf die Leitung A'nN, aber nicht die Über- 25 braisch-binären AB-Zahl bilden, in die positiven und tragung auf die Leitung A 'nP, so daß die Ziffern der negativen Teile einer algebraisch-binären BAB-Zahl Ausgangszahl das gleiche Zeichen wie bei der Ein- dient, welche der obigen Grundbedingung genügt, gangszahl haben. Ein über die Leitung SST ankom- nämlich dem Fehlen von Einheiten gleichen Zeichens mender Steuerimpuls hat jedoch die entgegengesetzte in benachbarten binären Stellen. Bei Einfügung einer Wirkung und verändert das Zeichen aller Ziffern in 30 derartigen Umschreibeeinheit in ein erfindungsgeder Ausgangszahl gegenüber dem in der Eingangszahl. mäßes Addiersystem der obigen Art, wie in Fig. 1

Fig. 4 zeigt eine Ausführungsform eines der Addier- dargestellt, kann dieses System zum aufeinanderfolwerke, z. B. des positiven Addierwerks ADP der genden Addieren einer beliebigen Anzahl von binären Fig. 1, zur Vornahme der parallelen Addition eines Zahlen benutzt werden. Nach Addierung des ersten Paares von BAB- oder NAB-Zahlen ohne Übertrag. 35 Paares von zu addierenden Zahlen A und B zur Herin jeder Parallelstufe der Anordnung, z. B. in der voll stellung der positiven und negativen Teile EP und EN dargestellten «-ten Stufe, ist die die Ziffer der «-ten an dem Ausgang der Löscheinheit SP werden dann Stufe der positiven Zahl B führende Eingangsleitung diese letzten beiden Zahlen durch die Umschreibe- B'nP an den Digitaleingang einer Nicht-Schaltung «9 einheit TR geleitet, wo sie in positive und negative und an einen Eingang einer Und-Schaltung e 1 ange- 40 Zahlen FP bzw. FN umgeformt werden, welche der legt. In entsprechender Weise ist die Eingangsleitung obigen Bedingung genügen. Diese letzteren Zahlen A'nP an den Digitaleingang einer Nicht-Schaltung werden dann wieder z. B. zu den positiven und nega- «10 und an den anderen Eingang der Und-Schaltung tiven A -Eingängen der Addierwerke ADP und ADN el angelegt. Der Verhinderungseingang der Nicht- zurückgeführt, wie dargestellt, um zu einer weiteren Schaltung «9 ist mit der Leitung A'nP verbunden, 45 Zahl C addiert zu werden, welche z. B. auf den Einwährend der Verhinderungseingang der Nicht-Schal- gang B gegeben wird usf.

tung «10 an die Leitung B'nP angeschlossen ist. Die Entsprechend der Theorie des oben erläuterten

Ausgänge der beiden Nicht-Schaltungen η 9 und «10 »Umschreibeprozesses« umfaßt das Arbeiten der

bilden zwei der Eingänge einer Oder-Schaltung κ 3 Umschreibeanordnung der Fig. 6 drei Hauptschritte,

mit drei Eingängen, deren dritter Eingang von dem 5° deren jeder für seine Ausführung einen Zeitabschnitt

Ausgang einer Und-Schaltung gebildet wird, welche erfordert. Die logischen Schaltkreise der Anordnung

el in der nächstniedrigen Stufe der Anordnung ent- der Fig. 6 werden am besten mittels einer Beschrei-

spricht, während der Ausgang von u3 die Ausgangs- bung dieses Dreischrittprozesses erläutert,

leitung UnP ist, welche die «-te Ziffer der positiven In dem ersten Schritt, zu dem Zeitpunkt t7, wird

Summenzahl führt. Der Ausgang der Und-Schaltung 55 die positive Zahl EP in ihr »NAB «-Äquivalent in

e 1 ist in gleicher Weise an den dritten Eingang einer einem ersten Abschnitt der Anordnung umgeformt,

Oder-Schaltung u 4 gelegt, welche «3 in der nächst- welcher eine Reihe von Nicht-Schaltungen enthält,

höheren Stufe entspricht. welche im wesentlichen wie die oben unter Bezug-

Jede Stufe dieser Anordnung gleicht offenbar einer nähme auf Fig. 2 beschriebene Kodiervorrichtung

üblichen binären »Halbaddierstufe«, welche einen 60 ausgebildet sind, da sie die gleiche Funktion ausübt.

!-Ausgang in der gleichen Stufe wie der Eingang In dem vorliegenden Fall tritt jedoch noch die wei-

liefert, wenn nur eine der beiden zu addierenden tere Forderung auf, daß dieser erste Kodierabschnitt

Zahlen eine 1 an dieser Stufe aufweist, und einen in jeder binären Stufe außer der positiven Eingangs-

1-Ausgang in der nächsthöheren Stufe, wenn die leitung und der positiven Ausgangsleitung negative

beiden zu addierenden Zahlen eine 1 in der betreffen- 65 Ausgangs- und Eingangsleitungen aufweist. Die nega-

den Stufe enthalten. Es ist zu bemerken, daß dieser tive Ausgangsleitung des ersten Abschnitts muß ein

Addiervorgang nur zwei Zeitabschnitte t4 und tS er- Signal 1 führen, wenn an der negativen Eingangslei-

fordert. tung der entsprechenden Stufe (z. B-. Ε«Λ0 ein

15 16

Signal ϊ auftritt, außer wenn ein solches Ausgangs- Anlegung des positiven 1-Signals an die Und-Schal-

signal Ϊ gleichzeitig mit einem Signal 1 erscheint, tunge2, was nicht der Fall sein kann, da irgendeine

welches von der positiven Ausgangsleitung der glei- gegebene binäre Stufe nicht gleichzeitig eine 1 und

chen Stufe geführt wird, wie dies der Fall ist, wenn eine ϊ auf ihren positiven und negativen Leitungen

eine Eingangsgröße von der positiven Eingangslei- 5 am Eingang des zweiten Abschnitts der Anordnung

tungZs(n—I)P der vorhergehenden Stufe an die diese führen kann, wie dies aus den obigen Ausführungen

positive Ausgangsleitung speisende Nicht-Schaltung hervorgeht.

«16 angelegt wird. Die Erfüllung dieser Bedingung Die von der Anordnung kommenden Ausgangswird dadurch vereinfacht, daß infolge des Arbeitens leitungen, ζ. B. die Leitungen FnP und FnN der «-ten der oben beschriebenen Löscheinheit SP niemals zwei io binären Stufe, führen so binäre Nachrichten der Eingangsleitungen EnP und EnN gleichzeitig eine durch die obigen Gleichungen (24) und (25) darge-Ziffer 1 und eine Ziffer ϊ führen können. Es ist daher stellten Art, welche die positiven und negativen Teile nur erforderlich, jede negative Eingangsleitung EnN einer BAB-Zahl darstellen, welche keine Ziffern gleimit dem Digitaleingang der die negative Ausgangslei- chen Zeichens in benachbarten Stellen aufweist. Die tung dieses ersten Abschnitts speisenden Nicht-Schal- 15 Ausgangsleitung FnP kann daher z. B. ein Signal 1 ter η 15 und mit dem Verhinderungseingang der die führen, welches von der Umwandlung entweder einer positive Ausgangsleitung dieses Abschnitts speisenden positiven Ziffer 1 von der vorhergehenden (n—l)-ten Nicht-Schaltung η 16 zu verbinden, wie dargestellt. In binären Stufe durch η 16 und «20 oder einer negadem nächsten Schritt zu dem Zeitpunkt 18 wird jede tiven Ziffer ϊ von der η-ten Stufe durch «15, η 18 negative aus der Nicht-Schaltung «15 kommende 20 und «20 herrührt. Die Ausgangsleitung FnN kann Ausgangsziffer in einerUnd-Schaltunge2 gespeichert, ein negatives Signal ϊ führen, welches entweder von jedesmal wenn eine positive Ziffer an der positiven der Umformung einer negativen Ziffer ϊ von der vor-Ausgangsleitung der vorhergehenden Stufe auftritt, hergehenden («—l)-ten Stufe durch «13, «17 und d.h. dem Ausgang der Nicht-Schaltung η 14, wofür η 19 oder von der in el gespeicherten Ziffer! herdieser Ausgang mit dem zweiten Eingang der Und- 25 rührt, welche von der Nicht-Schaltung «15 der «-ten Schaltung el verbunden ist. Die Notwendigkeit für Stufe abgeleitet ist.

diese Speicherung der Ziffer ϊ unter diesen Umstän- Bisher wurde unter Bezugnahme auf das Blockden wird aus der Beschreibung des nächsten dritten diagramm der Fig. 1 und die Diagramme der logi-Schrittes des Prozesses hervorgehen. Gleichzeitig wird sehen Schaltungen der Fig. 2 bis 6 eine erste Form das aus dem Ausgang von «15 kommende !-Signal 30 eines erfindungsgemäßen Addiersystems beschrieben, auf den Eingang einer Nicht-Schaltung «18 gegeben, mit welcher zwei oder mehr binäre Zahlen ohne welche durch den Ausgang einer Nicht-Schaltung «14 Übertrag addiert werden können. Die Arbeitsweise blockiert werden kann, wenn dieser eine Ziffer 1 in dieses Systems beruht auf einem Verfahren, dessen der vorhergehenden Stufe darstellt. Dies ist erforder- Theorie vor der Beschreibung der Fig. 1 beschrieben lieh, da, wie nochmals erwähnt sei, der Prozeß erfor- 35 wurde. Nachstehend soll ein anderes Verfahren zur dert, daß eine Ziffer ϊ in irgendeiner Stufe nicht in Vornahme von Additionen gemäß dem erfindungsihr NAB-Äquivalent umgeformt werden darf, wenn gemäßen Grundsatz sowie ein Addierwerk zur Auseine Ziffer 1 in der vorhergehenden Stufe auftritt. übung dieses Verfahrens beschrieben werden. Ein In dem zu dem Zeitpunkt t9 erfolgenden dritten vorteilhaftes Kennzeichen dieses anderen Verfahrens Schritt wird jedes restliche Signal I, welches auf den 40 besteht darin, daß die zu addierenden binären Zahlen negativen Ausgangsleitungen des zweiten Abschnitts nicht vorher auf die algebraisch-binäre Form gebracht vorhanden ist, d. h. an den Ausgängen der Nicht- zu werden brauchen, wodurch weitere Ersparnisse an Schaltungen «18, in sein NAB-Äquivalent umge- Rechenzeit und Ausrüstung erzielt werden,
formt. Diese Umwandlung erfolgt mittels eines Dieses bevorzugte erfindungsgemäße Addierver-Kodierabschnitts, welcher dem ersten oben beschrie- 45 fahren beruht auf der Feststellung, daß bei zwei zu benen Kodierabschnitt vollständig gleicht, jedoch mit addierenden vielzifferigen binären Zählen ein Paar dem Unterschied, daß die negativen Eingangsleitun- von Ziffern 1 in entsprechenden Stellungen bei diesen gen dieses letzten Kodierabschnitts die gleichen Zahlen eine einzige Ziffer 1 in der resultierenden Zahl Funktionen erfüllen wie die positiven Eingangsleitun- an einer nach links verschobenen binären Stelle ergibt gen des ersten Kodierabschnitts, und umgekehrt, da 5° und daß ebenso bei dem Verfahren zur Umformung in diesem dritten Abschnitt die negativen Ziffern auf einer binären Zahl in eine erfindungsgemäße NAB-die NAB-Form gebracht werden müssen. Außerdem Zahl eine Ziffer 1 ebenso eine Ziffer 1 in der schließwerden alle negativen Digitalnachrichten, welche in lieh erhaltenen Zahl erzeugt, welche um eine Stelle dem vorhergehenden Zeitabschnitt in Und-Schaltun- nach links verschoben ist.

gen el gespeichert wurden, jetzt zu den Eingängen 55 Es seien wiederum die beiden binären Zahlen A

der die negativen Ausgangsleitungen speisenden und B des obigen Beispiels betrachtet. Die Gesamt-

Nicht-Schaltungen η 19 zurückgeführt. Dies bewirkt, heit der binären Stellungen des Zahlenpaares kann

daß alle ϊ in der Eingangszahl, welche an Stellen auf- in zwei Klassen eingeteilt werden, nämlich die Klasse

treten, welche höher als eine 1 sind, unverändert von Stellen, in welchen eine Ziffer 1 nur in einer Zahl

durch die Umschreibevorrichtung gehen, wie dies der 60 vorhanden ist, und die Klasse von Stellen, an welchen

Prozeß erfordert. Hierzu ist zu bemerken, daß es eine Ziffer 1 in beiden Zahlen vorliegt. Von der

einer Nicht-Schaltung «19 stets freisteht, ein Ϊ-Signal ersten Klasse wird nun eine solche binäre Zahl E ab-

von der entsprechenden Und-Schaltunge2 zu emp- geleitet, daß sie eine Ziffer 1 an jeder binären Stelle

fangen, da der andere Eingang dieser Nicht-Schaltung enthält, welche einer Stelle entspricht, an welcher ent-

von der die vorhergehende binäre Stufe betreffenden 65 weder A oder B eine Ziffer 1 enthält, während von

Nicht-Schaltung «17 kommt und an diese letztere der zweiten Klasse eine solche binäre Zahl F abge-

Nicht-Schaltung zu dem vorhergehenden Zeitpunkt leitet wird, daß sie eine Ziffer 1 an jeder binären

/8 angelegt werden müßte, d. h. gleichzeitig mit der Stelle enthält, welche die nächsthöhere Stelle in bezug

wH eine Stelle ist, an welcher beide Zahlen A und B Ziffern 1 enthalten. Die Summe E+F ist offenbar gleich der Summe ΑΛ-Β. Die vier Zahlen A, B, E und F sind nachstehend angeschrieben:

A = 101001111001

B = 1001100011011

E = 1100101100010 (27)

F = 10000110010 (28)

Die Zahl E wird dann durch das erfindungsgemäße Kodierverfahren auf die algebraisch-binäre NAB-Form gebracht. In der entstehenden kodierten Zahl E können offenbar negative Ziffern Ϊ nur an Stellen auftreten, welche Stellen entsprechen, an welchen F Ziffern 1 enthält, und wo derartige Übereinstimmungen tatsächlich auftreten, muß die übereinstimmende 1 in der Zahl F notwendigerweise auf der linken Seite eine Null haben. Dies rührt davon her, daß einer Ϊ in der auf die NAB-Form gebrachten Zahl E einer Stelle entspricht, an welcher nur eine der beiden ursprünglichen Zahlen A und B eine 1 enthielt, so daß, wenn F eine 1 an derselben Stelle enthält, diese 1 nur von einem Übertrag von einer vorhergehenden Stelle herrühren kann. Die Zahl F und die Zahl E in der NAB-Form sind nachstehend angeschrieben:

E = 10Ι01Ϊ10Ϊ001Ϊ0 (29)
F = 10000110010 (28)

Wenn jetzt Ziffern mit entgegengesetzten Zeichen in entsprechenden Stellungen von E und F gestrichen werden, wird offenbar ihre Summe nicht verändert. In der resultierenden Summenzahl V-E+F können keine negativen Ziffern ϊ in benachbarten Stellen auftreten, da derartige ϊ alle von der Zahl E in NAB-Schreibweise herrühren, doch können natürlich 1 in benachbarten Stellen auftreten, da die 1 sowohl von E als auch von der gewöhnlichen binären Zahl F herrühren. Die reduzierten Zahlen E und F sowie ihre Summe V = E + F sind nachstehend angeschrieben. Diese Summe ist offenbar gleichwertig mit der gewünschten Summe A +B.

E = 10Ϊ01Ϊ10000100 (30)

F = 10000010000 (31)

V = E + F = 10Ϊ11Ϊ10010100 (32)

Die Zahl V hat folgende positive und negative Teile D und C:

D = 10011010010100 (33)

C = Ϊ00Ϊ00000000 (34)

Es ist zu bemerken, daß, obwohl diese Zahl V anders als die als Summe von A und B in dem ersten Verfahren [s. Gleichung (19)] gefundene Zahl U kodiert ist, die beiden Werte gleichwertig sind, wovon man sich durch Umwandlung beider Zahlen V und U in Dezimalzahlen überzeugen kann. Die beiden gegebenen Zahlen A und B sind so ohne Übertrag addiert worden. Ferner gestattet das obige Addierverfahren die unmittelbare Addition von mehr als zwei Zahlen (hier Totalisierung genannt). Es sei z. B. angenommen, daß eine weitere binäre Zahl G zu der Zahl V=A+B addiert werden soll. Es genügt dann einfach, die entsprechenden positiven und negativen Ziffern zwischen G und dem negativen Teil E von V zu streichen und anschließend den übrigbleibenden Teil von G zu dem positiven Teil D von V durch das oben beschriebene Verfahren zu addieren.
Fig. 7 zeigt einen Teil eines gemäß dem obigen Verfahren arbeitenden Addierwerks. Es sei die «-te Stufe des Satzes von parallelen Eingangsleitungen für die beiden zu addierenden Zahlen A und B betrachtet. Diese Stufe enthält die Leitungspaare An und Bn,

ίο und es ergibt sich, daß, wenn eine Ziffer 1 auf einer dieser Leitungen und nur auf einer auftritt, ein derartiges Signal über die Nicht-Schaltung η 23 oder η 24 und die gemeinsame Ausgangs-Nicht-Schaltung η 27 an die Ausgangsleitung Cn weitergegeben wird, es sei denn, daß «27 gesperrt ist, wie dies weiter unten erläutert ist. Die parallen Sätze von Eingangsleitungen, von denen Cn einen Teil bildet, führen die negativen Ziffern der schließlich erhaltenen vollständig negativen Zahl C gemäß der obigen Gleichung (34). Wenn jedoch beide Eingangsleitungen An und Bn Signale 1 führen, werden beide Schaltungen «23 und n24 durch die dargestellten Querverbindungen zur »gegenseitigen Sperrung« gesperrt, so daß kein Ausgangssignal zu der Leitung Cn gelangt. Wenn ferner irgendeine der Eingangsleitungen An und Bn oder beide Signale 1 führen, wird ein Ausgangssignal 1 von einer Oder-Schaltung u 6 übertragen, an welche diese beiden Eingangsleitungen angelegt sind, und von dort über eine Nicht-Schaltung «30 auf die Ausgangsleitung D («+1) der nächsthöheren Stufe, wenn nicht «30 gesperrt ist, wie weiter unten erläutert. Die parallelen Sätze von Ausgangsleitungen, von welchen D(«+l) einen Teil bildet, führen die positiven Ziffern der schließlich erhaltenen vollständig positiven Zahl D gemäß Gleichung (33).

Aus obigem geht hervor, daß, wenn eine Ziffer 1 in der R-ten Stufe nur einer der beiden Eingangszahlen A und B vorhanden ist, eine Ziffer ϊ in der η-ten Stufe der Zahl C und eine Ziffer 1 in der («+l)-ten Stufe der Zahl D erscheint, d. h. die Ausgangsleitungen C und D der Stufen η und («+1) führen die Ziffern, welche die Zahl .E in der NAB-Schreibweise gemäß Gleichung (29) darstellen. Ferner sieht man, daß, wenn Ziffern 1 in der η-ten Stufe der beiden Eingangszahlen A und B vorhanden sind, eine Ziffer 1 in der (ra+l)-ten Stufe der Zahl D erscheint, d.h. die AusgangslinienD dieser beiden Stufen führen Ziffern, welche die durch die Gleichung (28) dargestellte Zahl F darstellen.

Damit die Ausgangsleitungen C die Zahl C gemäß Gleichung (34) und die Ausgangsleitungen D die Zahl D gemäß der Gleichung (33) darstellen, ist nur noch erforderlich, alle Ausgangssignale zu löschen, die sonst gleichzeitig an beiden Ausgangsleitungen C und D einer gemeinsamen Stufe auftreten würden. Hierfür werden, wie dargestellt, die die C-Ausgänge der betreffenden Stufen speisenden Nicht-Schaltungen «27 und «29 durch die Ausgangssignale der entsprechenden Oder-Schaltungen u5, u6 gesperrt, welche (über «28, «30) die Ausgangsleitungen D speisen. Ferner werden die Nicht-Schaltungen «28 und «30 durch die Ausgangssignale der betreffenden Nicht-Schaltungen «23 und «24 sowie «25 und «26 gesperrt, welche die Ausgangsleitungen C speisen.

Die Vorrichtung der Fig. 7 verwandelt also die beiden zu addierenden Eingangszahlen A und B in Ausgangszahlen C und D, welche der negative bzw. der positive Teil einer algebraisch-binären Zahl sind,

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welche die gewünschte Summe von A und B darstellt, scheint diese Ziffer Ϊ an dem Ausgang Cn. Wenn gemäß folgendem Verfahren: Alle einzelnen Ziffern 1 jedoch eine Ziffer! von Cn nil gleichzeitig mit einer in einer gegebenen binären Stelle irgendeiner der zu zu «28 weitergeleiteten Ziffer 1 erreichen sollte, addierenden Zahlen werden zu einer einzelnen löschen sich beide Ausgangssignale durch die darbinären Zahl zusammengefaßt, und diese wird auf 5 gestellten gegenseitigen Sperrverbindungen gegenseitig die NAB-Form gebracht. Alle doppelten Ziffern 1, aus. Es ist zu bemerken, daß das Vorhandensein von welche in einer binären Stelle der beiden zu addieren- drei Sperreingängen an der Nicht-Schaltung «28 zuden Zahlen auftreten, werden in eine binäre Zahl mit lässig ist, da offenbar nur einer der drei zu einer geeiner Ziffer 1 umgewandelt, welche um eine binäre gebenen Zeit gespeist werden kann, und zwar infolge Stelle gegenüber der betreffenden Stelle nach links io der Kreuzsperrung zwischen η 23 und «24 und der verschoben ist. Alle Einheiten mit entgegengesetztem Kreuzsperrung zwischen «31 und «32. In anderer Zeichen, welche in entsprechenden übereinstimmen- Beziehung arbeitet die Vorrichtung der Fig. 8 wie den Stellen der beiden resultierenden Zahlen auf- die der Fig. 7.

treten, werden beide ausgelöscht, wobei zu bemerken Das Addierwerk der Fig. 7 und das Totalisierwerk ist, daß jedes Zusammenfallen von derartigen Ziffern 15 der Fig. 8 sind äußerst vorteilhaft, da jede mit ihnen entgegengesetzten Zeichens in den beiden Zahlen von vorgenommene Addition nicht mehr als drei Zeiteiner Wechselwirkung zwischen einer Ziffer 1, welche abschnitte erfordert. Beide unterliegen jedoch der Bean diese Stelle von der nächstniedrigeren Stelle schränkung, daß jede Eingangszahl A und B stets ein irgendeiner oder beider der zu addierenden Zahlen festes Zeichen haben muß, d. h., anders ausgedrückt, gebracht wurde, und einer Ziffer Ϊ herrührt, welche zo daß sie nicht unmittelbar für die Subtraktion geeignet durch die NAB-Umformung einer Ziffer 1 erzeugt sind. Eine Vorrichtung, welche dem Eingang des wurde, welche an dieser Stelle in einer der zu addie- Totalisierwerks der Fig. 8 vorgeschaltet werden kann, renden Zahlen vorhanden war. um es für eine algebraische Addition einer Reihe von Fig. 8 zeigt eine Abänderung des Addierwerks der Zahlen ohne Rücksicht auf das Zeichen, d. h. sowohl Fig. 7, bei welcher eine an den Ausgangsleitungen C 25 für eine Addition als auch für eine Subtraktion, und D als die Summe des Paares der Eingangszahlen brauchbar zu machen, ist in Fig. 9 dargestellt,
erscheinende Zahl zur Addition zu einer weiteren Jede Stufe der Vorrichtung der Fig. 9 hat zwei Zahl wieder an den Eingang zurückgeführt werden Paare von Eingangsleitungen, von denen das eine kann usf. Es ist nur eine vollständige binäre Stufe der Paar die positive Leitung A'η und die negative Lei-Vorrichtung dargestellt. Die positive Ausgangsleitung 30 tang Cn und das andere Paar die positive Leitung Dn ist mittels der gestrichelt dargestellten Schleife zu B'nP und die negative Leitung Β'ώΝ enthält. Diese der Eingangsleitung An der Vorrichtung zurück- Stufe hat drei Ausgangsleitungen, nämlich die positive geführt. Die negative Ausgangsleitung Cn ist mittels Leitung An, die positive Leitung Bn und die negative der in gleicher Weise gestrichelt dargestellten Schleife Leitung Cn, welche mit den in gleicher Weise bezu einer dritten Eingangsleitung Cn zurückgeführt, 35 zeichneten Eingangsleitungen der Fig. 8 verbunden welche, wie aus den obigen Ausführungen hervor- werden können. Ferner kann die Ausgangsleitung Dn geht, nur negative Ziffern führt. Es ist zu bemerken, der Fig. 8 zu der Eingangsleitung A'n der Fig. 9 zudaß die gestrichelten Eingänge zu den Leitungen An rückgeführt werden, und die Ausgangsleitung Cn der und Cn in Fig. 8 gegebenenfalls von den Ausgangs- Fig. 8 kann zu der Eingangsleitung Cn der Fig. 9 leitungen Dn und Cn eines anderen ähnlichen Addier- 40 zurückgeführt werden. Es ist dann offenbar nur noch werks abgezweigt werden können anstatt von dem das Eingangsleitungspaar B'nP und B'nN zur Aufgleichen Addierwerk, wie dargestellt. Eingangsleitun- nähme einer neuen zu addierenden Zahl während der gen An und Cn einer gegebenen Stufe werden nicht Totalisierung einer Reihe von Zahlen frei, während stets gleichzeitig Digitalnachrichten (1 bzw. Ϊ) führen. die Eingangspaare A'n und Cn zur Rückführung der Die Leitungen Bn und Cn sind an die Nicht-Schal- 45 vorher berechneten Summe dienen, welche den Sumtungen «32 bzw. «31 angelegt, deren jede einen von mand für den nächsten Addiervorgang bildet. Es ist der anderen Eingangsleitung kommenden Sperrein- angenommen, daß die positiven und negativen Teile gang hat, wie dargestellt, so daß auf Bn und Cn einer über die Eingangsleitungen B'nP und B'nN vorhandene Ziffern entgegengesetzten Zeichens sich eingegebenen Zahl B die reduzierte Form haben, gegenseitig auslöschen. Der Ausgang der Nicht- 50 d.h., daß sie keine Ziffern mit entgegengesetztem Schaltung «32 ist dann in genau der gleichen Weise Zeichen in irgendeiner gemeinsamen binären Stelle geschaltet wie die Verbindungen der Eingangsleitung enthalten, was gegebenenfalls dadurch erhalten wird, der Fig. 7, wie dies ohne weiteres aus dem Vergleich daß sie zuerst durch einen Löschkreis gemäß Fig. 5 der beiden Figuren hervorgeht, in welchen ent- geführt werden. Die über A'n und Cn eingegebenen sprechende Teile in gleicher Weise bezeichnet sind. 55 positiven und negativen Teile haben ebenfalls ihre Der Ausgang der Nicht-Schaltung η 31 der zusatz- reduzierte Form.

liehen Eingangsleitung C« ist über ein Verzögerungs- In einem Anfangsabschnitt der Schaltung der glied zur Aufnahme des Zeitabschnitts t5 mit einem Fig. 9 wird die gegenseitige Löschung von Ziffern zusätzlichen (dritten) Digitaleingang der Nicht- entgegengesetzten Zeichens in allen Eingangsleitun-Schaltung «27 des Ausgangs Cn sowie mit einem zu- 60 gen zunächst dadurch vervollständigt, daß das Paar sätzlichen (dritten) Sperreingang der Nicht-Schaltang A'n und B'N durch eine die Nicht-Schaltungen «35 «28 des Ausgangs Dn verbunden. Jede auf Cn vor- und «36 enthaltende Löschschaltung geleitet wird handene Ziffer ϊ wird dann, vorausgesetzt, daß sie und daß in gleicher Weise das Paar B'nP und Cn nicht mit einer Ziffer 1 auf Bn zusammenfällt, über über eine Löschschaltung «33, «34 geleitet wird. Am «31 nach «27 weitergeleitet, und wenn sie dann nicht 65 Ausgang dieser Schaltungen (Zeitabschnitt il) führen mit einer Ziffer 1 zusammenfällt, welche von der daher die vier Eingangsleitungen entweder eine einvorhergehenden («—l)-ten Stufe über uS und «28 zelne (positive oder negative) Ziffer oder ein Paar von zu der Ausgangsleitung Dn zu gelangen sucht, er- (positiven oder negativen) Ziffern gleichen Zeichens.

21 22

Wenn die erste Eingangsziffer oder die ersten Ein- vorgenommen wird. Nachstehend ist ein derartiges gangsziffern positiv sind, wird eine positive, von der Muliiplizierverfahren beschrieben, bei welchem die Leitung A '« kommende, über «36 gehende Ziffer auf Teilprodukte durch eine Methode erhalten werden, die Ausgangsleitung An über eine Nicht-Schaltung welche zuerst von dem indischen Mathematiker η48 gegeben, außer bei einer Sperrung durch weiter 5 Brahmaguptaim fünften Jahrhundert beschrieben unten beschriebene Einrichtungen, und/oder eine und über die arabische Literatur in das mittelalterpositive, von der Leitung B'nP kommende, über «34 liehe Europa eingeführt wurde. Diese Methode selbst gehende Ziffer wird auf den Ausgang Bn über ein bildet keinen Gegenstand der Erfindung. Die Erfin-Verzögerungselement oder eine Oder-Schaltung u9 dung betrifft jedoch die Kombination der Multipligegeben. io kationsmethode von Brahmagupta mit den erfln-Wenn andererseits die nach der Reduktion übrig- dungsgemäßen Addierverfahren zur Herstellung eines bleibende Eingangsziffer oder die übrigbleibenden verbesserten binären Multipliziergeräts, welches er-Eingangsziffern negativ sind, wobei sie dann an den heblich schneller arbeitet als die bisher bekannten Ausgängen von η 35 und «33 erscheinen, werden der- selbsttätigen Rechengeräte.

artige negative Ziffern in der gleichen Weise behan- 15 Brahmaguptas Multiplizierverfahren wird am delt, wie die positiven, am Eingang der Vorrichtung besten an Hand eines Beispiels erläutert. Es sei das der Fig. 7 erscheinenden Eingangsziffern. Dies be- Produkt der dezimalen Faktoren
deutet, daß bei Vorhandensein einer einzelnen negativen Ziffer diese in eine positive Ziffer am Ausgang 213-123=26199
Bn und eine negative Ziffer am Ausgang C(«+l) der 20

nächsthöheren Stufe umgewandelt wird, während bei betrachtet, worin die Faktoren der Klarheit wegen Vorhandensein von zwei negativen Ziffern diese in absichtlich so gewählt sind, daß keines der Teileine einzelne negative Ziffer an dem Ausgang produkte einen Übertrag bedingt. Die beiden Fak- C(n+l) umgewandelt werden, wobei gleichzeitig toren sind längs benachbarter Seiten einer quadra-Ziffern entgegengesetzten Zeichens an den drei Aus- 25 tischen Tabelle (siehe weiter unten) angeschrieben, gangsleitungen An, Bn, Cn gelöscht werden. Hierfür wobei die Ziffer der höchsten Stelle eines jeden Fakist eine der Fig. 7 entsprechende allgemeine Anord- tors oben steht. Die Seiten des Quadrats liegen vornung vorgesehen, welche die Nicht-Schaltungen «37 zugsweise diagonal zu den Rändern der Textseiten, und «38, die Oder-Schaltung «8 und die Nicht- wie dargestellt. Das Quadrat wird dann durch zwei Schaltung «39 (welche von «7 gespeist wird, welches 30 Sätze von zu den obigen beiden Seiten parallelen u 8 in der nächstniedrigeren Stufe entspricht) enthält. Linien in ein Schachbrettmuster geteilt, wobei jede Wenn daher eine einzelne negative Ziffer von ent- Linie von einer Ziffer eines der beiden Faktoren ausweder «35 oder «33 kommt, geht diese über «38 geht. An der Kreuzungsstelle von zwei Linien dieser oder «37 zu der Oder-Schaltung «9 und dem posi- Sätze wird das Teilprodukt aus den beiden zu diesen tiven Ausgang Bn, und gleichzeitig geht sie über «8 35 Linien gehörenden Ziffern angeschrieben. Die auf und die Nicht-Schaltung «41, welche (in der nächst- jeder waagerechten Linie erscheinenden Teilprodukte höheren Stufe) der Nicht-Schaltung «39 entspricht, werden dann addiert, indem man unten anfängt (wo zu der negativen Ausgangsleitung C («+1) der nächst- nur ein einziges Teilprodukt vorhanden ist) und nach höheren Stufe. Wenn zwei negative Ziffern von den oben fortschreitet, wobei Überträge berücksichtigt beiden Schaltungen «35 und «33 kommen, gelangen 40 werden. Die resultierende Zahl ergibt lotrecht von sie nicht nach Bn infolge der gegenseitigen Löschung oben nach unten gelesen das gewünschte Produkt,
durch die Nicht-Schaltungen «37 und «38, sie gelangen jedoch als eine einzelne negative Ziffer über 2
u 8 und «41 nach C(n+1). Schließlich werden alle
auf den Leitungen An und Cn vorhandenen Ziffern 45 1
entgegengesetzten Zeichens gegenseitig durch Sper- _N..

rung bei «48 und «39 von «7 bzw. «36 gelöscht, ^- /\ χ¹ ^ ^l

wie dargestellt. Die gegenseitige Löschung zwischen ys \ 4 6

beliebigen Ziffern entgegengesetzten Zeichens in Bn y \ / \ / \

und Cn erfolgt in dem Anfangsabschnitt der Vor- 50 \ 3 .2 6 1

richtung der Fig. 8, wie bereits ausgeführt. \/ ^x g - ^x 3

Die kombinierten Vorrichtungen der Fig. 9 und 8 /^V / \ /

bilden einen vollständigen Totalisator, mit welchem 1 /<^ 9 9

gewöhnliche binäre und/oder algebraisch-binäre

Zahlen ohne Rücksicht auf das Zeichen totalisiert, 55

d. h. wiederholt addiert werden können, wobei jede 3'
Addition im ganzen nur sechs Zeitabschnitte erfordert.

Die Erfindung hat ferner ein verbessertes Multi- Ein vollständig vergleichbares Multiplizierverfahren pliziergerät zum Gegenstand. Da im allgemeinen jedes 60 ist auch bei binärer Schreibweise anwendbar. Tat-Verfahren zum Multiplizieren von vielzifferigen sächlich wird dann das Verfahren beträchtlich verZahlen mehrere Additionen von Teilprodukten um- einfacht, da jedes Teilprodukt dann nur eine Ziffer faßt, verschafft offenbar die erfindungsgemäße Ver- aufweist, welche entweder gleich 1 oder gleich 0 ist. besserung, welche die parallele Addition von binären Ferner sind die längs jeder Linie eines zu einer Seite Zahlen ohne Übertrag ermöglicht, einen entsprechen- 65 des Quadrats parallelen Satzes ablesbaren binären den Vorteil bei einem beliebigen Multiplikations- Zahlen entweder alle Null, wenn der dieser Linie zuverfahren, bei welchem eine derartige Addition von geordnete Multiplikationszahlenfaktor Null ist, oder Teilprodukten mit den erfindungsgemäßen Mitteln sie sind die gleiche binäre Zahl wie der längs der

23 24

betreffenden Seite des Quadrats angeschriebene ist. AO und BO führen die höchststelligsten Ziffern

Multiplikationsfaktor, wenn die betreffende Ziffer der betreffenden Faktoren. Die Gesamtzahl der Und-

eine Eins ist. Dies soll an Hand des nachstehenden Schaltungen beträgt (m+1)². Die an der Kreuzung

Beispiels erläutert werden, welches folgendes Produkt zwischen den Linien Ai und Bj angeordnete Und-

betrifft: 5 Schaltung ist mit e(i, /) bezeichnet.

101101-110101 = 100101010001 ^W,f,^{n die Ziffe}™ der beiden Faktoren^ und B

parallel zu einem Anfangszeitpunkt t0 auf die entsprechenden Liniensätze A und B gegeben werden,

1 wird zu dem Zeitpunkt ti das Teilprodukt irgend-

0 · 1 ίο eines Paares dieser Ziffern der binären Stelle / bzw. j

I . ι 10 ^m der Und-Schaltung e (i, j) als das Fehlen (0) oder

, _ ,ν -, j Q das Vorhandensein (1) einer Ausgangsgröße an der

' Und-Schaltung gespeichert. Die binäre Stelle oder

⁰ ' ^l ° ^υ *■ * das Gewicht des Teilprodukts in der Teilproduktzahl

1 · 1 1 0 1 11 0 ₁₅ ist 2¹'· 2> = 2ⁱ⁺ⁱ, worin 2* und 2' die binären Gewichte

0 1 0 0 0 11 der betreffenden Eingangsziffern sind. Es ist ohne

\ ο 0 1 0 1 .... 11 0 weiteres klar, daß die in den Und-Schaltungen ge-

-(QjQQ 10 1 speicherten Teilprodukte, welche auf einer gemeinsamen waagerechten (gestrichelten) Linie der Tabelle ¹ ' ° ^υ ° ^{1 1U} 2o erscheinen, alle das gleiche binäre Gewicht haben,

1 · 1 0 1 10 0 da die Summe (i+f) längs einer solchen waagerechten

0 · 0 0 0 0 Linie konstant ist. Infolgedessen sind die Ausgänge

1 . ι ii aller Und-Schaltungen einer gemeinsamen waagerech-Q _ ten Linie gemeinsam (z. B. über eine nicht dar-

25 gestellte Oder-Schaltung) mit der entsprechenden Eingangsstufe (Stufe/+;) eines TotalisatorsM verbunden.

Von den beiden Kolonnen rechts von der obigen Der benutzte Totalisator kann eine der beiden

Tabelle enthält die linke Kolonne die Summe aller erfindungsgemäßen unter Bezugnahme auf Fig. 1 Teilprodukte in der entsprechenden waagerechten 30 bis 6 bzw. 7 bis 9 beschriebenen Hauptformen haben. Zeile, während die letzte Kolonne auf der rechten Zu einer gegebenen Zeit kann der Totalisator natür-Seite die schließliche Produktzahl zeigt, welche er- lieh nur eine einzige Zahl zu einer anderen Zahl halten wird, nachdem die Überträge in der ersten addieren. Zur Herabsetzung der zur vollständigen Kolonne vorgenommen wurden, wobei von unten be- Summierung der einzifferigen Teilprodukte erfordergonnen wird. Ferner kann offenbar die Produktzahl 35 liehen Gasamtzeit werden diese zu einer Mindestzahl dadurch erhalten werden, daß die Teilprodukte ge- von vielstelligen Zahlen zusammengefaßt, welche maß irgendeinem geeigneten Schema totalisiert wer- dann nacheinander in der oben erläuterten Weise den, vorausgesetzt, daß die relativen binären »Ge- addiert werden. Diese Zusammenfassung kann gemäß wichte« oder binären Stellen der Teilprodukte in dem einer bevorzugten Ausführungsform der Erfindung Endprodukt richtig berücksichtigt werden. Eine 40 folgendermaßen vorgenommen werden,
solche Totalisierung kann z. B. dadurch erfolgen, daß Bei Betrachtung eines Paares von benachbarten lot-

alle längs der zu einer gewählten Seite des Quadrats rechten Kolonnen der Und-Schaltungen der Matrize parallelen Linien erscheinenden binären Zahlen ad- sieht man, daß eine lotrechte Kolonne Teilproduktdiert werden oder durch Addieren aller binären ziffern enthält, welche in dem Endprodukt gerade Zahlen, welche in aufeinanderfolgenden Paaren von 45 binäre Gewichte haben, während die anderen Teilvertikalen Kolonnen der Tabelle erscheinen, wie dies produktziffem der dazwischenliegenden ungeraden nachstehend ausgeführt ist. Gewichte enthalten. Die in einem solchen Paar von

Fig. 10 zeigt das Schema einer Matrizenschaltung, benachbarten lotrechten Kolonnen enthaltenen Ziffern welche die Benutzung einer binären Multiplikations- können daher so gedeutet werden, daß sie eine eintabelle nach Brahmagupta in einem erfindungs- 50 zelne vollständige vielzifferige binäre Zahl bilden, gemäßen Multipliziergerät verwirklicht. Die ausge- Ausgehend von der linken Ecke der Matrize ist die zogenen Linien der Tabelle sind elektrische Leiter in den Und-Schaltungen des ersten Paares von lot- und in zwei parallelen Sätzen A und B angeordnet. rechten Kolonnen gespeicherte dreizifferige ZahliVl An den Kreuzungsstellen zwischen beliebigen Paaren genannt, die in dem zweiten Kolonnenpaar gevon den verschiedenen Sätzen angehörenden Linien 55 speicherte siebenzifferige Zahl ist N 2 genannt usf. sind die beiden Leiter mit den Eingängen einer an Da die Gesamtzahl der lotrechten Kolonnen in der dieser Kreuzungsstelle angeordneten Und-Schaltung quadratischen Matrize unabhängig von ihrer Größe verbunden. Diese Und-Schaltungen sind der Klarheit notwendigerweise ungerade ist, und zwar gleiche wegen in der Tabelle nicht dargestellt. Alle Linien (2 m+ 1), ist offenbar die letzte zu berücksichtigende des Satzes A, nämlich AO, Al... A(m— 1), Am, 60 binäre ZahlN(m+1) die einzifferige Zahl, welche in sind mit den Ausgangsstufen eines ersten vielstufigen der einzigen Und-Schaltung an der rechten Ecke der binären Speicherwerks verbunden, in welchem eine Matrize gespeichert ist. Die Totalisierung wird daher m-zifferige Zahl A gespeichert wird, welche eine der dadurch vorgenommen, daß die aufeinanderfolgenden beiden zu multiplizierenden Faktoren ist. In gleicher Zahlen Nl, N2 ... N(m+1) in eine einzige er-Weise sind alle Linien B, nämlich BO, Bl ... 65 findungsgemäße Totalisiervorrichtung eingegeben B(tn—l), Bm, mit einem anderen binären Speicher- werden, und die Matrize wird von den in ihr gewerk zur Speicherung einer m-zifferigen ZahlB ver- speicherten binären Nachrichten in insgesamt (m-^i) bunden, welche der andere Faktor der Multiplikation Addiervorgängen befreit.

25 26

Bine beträchtliche Herabsetzung der Multiplizier- in der Form von positiven und negativen Teilen zeit gegenüber dem obigen nur eine einzige Totali- (An und Cn genannt) einer algebraisch-binären Zahl siervorrichtung benutzenden Verfahren kann durch über drei Eingangsleitungen empfangen, und eine die gleichzeitige Benutzung von mehr als einem entsprechende zweiteilige algebraisch-binäre Zahl Addier- und Totalisierwerk erzielt werden, wie dies 5 über ein Paar von Ausgangsleitungen mit entgegennachstehend unter Bezugnahme auf das Block- gesetztem Zeichen ausgeben. Wie in Fig. 11 dargediagramm der Fig. 11 erläutert ist. Dieses Diagramm stellt, empfängt jedes Totalisierwerk TOTt bis zeigt verschiedene erfindungsgemäße unter Bezug- TOT4 als seinen Summanden mit zwei Zeichen die nähme auf Fig. 4, 7, 8 und 9 beschriebene Vorrich- Ausgangsgrößen mit zwei Zeichen der erststufigen tungen, welche zu einem System zur Summierung io Addierwerke ADD 3 bis ADD 6 und als seinen von Multiplikationsprodukten zusammengeschaltet Summanden mit einem einzigen Zeichen die positive sind, wodurch die Multiplikationszeit bedeutend ver- Ausgangsgröße der restlichen Addierwerke/i DDi, ringert wird, wobei trotzdem der Aufwand verhältnis- ADD 2, ADD 7 und ADD 8. Die zweistufigen Addiermäßig gering bleibt, insbesondere infolge der Einfach- werke ADNl und ADN 2 empfangen als ihre Einheit jeder der erfindungsgemäßen (addierenden und 15 gangsgrößen mit einem einzigen Zeichen die negatotalisierenden) Einzelvorrichtungen. tiven Ausgangsgrößen von ADDl und ADD 2 sowie Bei diesem System ist angenommen, daß die von ADD 7 und ADD 8. Die Eingabe der Nachrichten Multipliziermatrize der Fig. 10, mit welcher es be- in alle obigen Teile der zweiten Stufe erfolgt zu dem nutzt wird, 32 Linien in jedem Satz aufweist, d. h., Zeitpunkt i4. Die Ausgabe von den Addierwerken daß jeder Multiplikationsfaktor eine 32zifferige binäre 20 ADNl und ADN 2 der zweiten Stufe erfolgt zu dem Zahl (m+1) = 32 sein kann. Zeitpunkt 16, und die Ausgabe von den Totalisier-Ein erster Abschnitt des Systems enthält die acht werken TOTl bis TOT 4 der zweiten Stufe erfolgt zu Addierwerke ADD 1 bis ADD 8, deren jedes die in dem Zeitpunkt 17.

Fig. 7 dargestellte Bauart aufweist, d. h., es kann ein In jeder Stufe des beschriebenen Verfahrens ist Paar von positiven binären Eingangszahlen über 25 offenbar die algebraische Summe der positiven und einen parallelen Satz von Eingangsleitungen emp- negativen Ausgangsgrößen aller Totalisatoren und/ fangen und gibt eine algebraisch-binäre Zahl in Form oder Addierwerke der Stufe gleich der Summe aller eines Paares von positiven und negativen Teilzahlen ursprünglichen Zahlen iV, welche in das System von über zwei Sätze von Ausgangsleitungen aus. Die der Matrizenschaltung eingegeben wurden.
Zahlenkapazität eines jeden dieser Addierwerke ist 30 In der dritten Stufe sind zwei Totalisatoren TOT 5 so gewählt, daß sie der größten Größe der Summen- und TOT 6 vorhanden, welche denen der zweiten zahl entspricht, welche es ausgeben soll, wobei das Stufe gleichen, sowie zwei Addierwerke ADD 9 und gleiche für alle anderen Addier- und Totalisierwerke ADN 3, von denen das erste wie die Addierwerke dieses Systems gilt. Jedes der Addierwerke A DDl der ersten Stufe und das letzte wie die Addierwerke bis ADD 8 ist so geschaltet, daß es an seinem Ein- 35 der zweiten Stufe ausgebildet ist. Die Totalisatoren gang ein erstes Paar von Zahlen N von der Matrizen- TOT 5 und TOT 6 empfangen an ihren Eingängen schaltung der Fig. 10 zu einem ersten Zeitpunkt er- für den ersten Summanden mit zwei Zeichen die mit hält, d. h. dem Zeitpunkt 12, da, wie ausgeführt, alle zwei Zeichen versehenen Ausgangsgrößen von TOT 2 Teilproduktnachrichten in den Und-Schaltungen der bzw. TOT 3 und an ihren Eingängen für einen Sum-Matrize zu dem Zeitpunkt 11 gespeichert sind, und 40 manden mit einem einzigen Zeichen die positiven ein zweites Paar von Zahlen N von der Matrizen- Ausgangsgrößen von TOTl bzw. TOT 4. In dieser Schaltung drei Zeitabschnitte später, d. h. zu dem Beschreibung bezeichnet der erste Summand die Zeitpunkt 15. So empfängt insbesondere das Addier- Größe, zu der etwas hinzugezählt werden soll, werk ADDl das Paar iVl und N 2 zu dem Zeitpunkt während der zweite Summand die hinzugezählte t2 und das Paar N 3 und N 4 zu dem Zeitpunkt t S. 45 Größe ist. Das Addierwerk ADD 9 empfängt an Ganz allgemein empfängt das Addierwerk ADDi seinen Eingängen für ein einziges Zeichen die nega-N(4i—3) und N(4i—2) zu dem Zeitpunkt 12 und tiven Ausgangsgrößen von ADNl und ADN 2, N(Ai-I) und N(Ai) zu dem Zeitpunkt 15. Zu dem während das Addierwerk ADN3 an seinen EinZeitpunkt 16 sind daher die Und-Schaltungen der gangen die negativen Ausgangsgrößen von TOTl Matrize vollständig geleert. Auf diese Weise fließen 50 und TOT 4 empfängt. Die Ausgangsgrößen von zwei Nachrichtenzüge in einem Abstand von drei TOT S und TOT 6 erscheinen zu dem Zeitpunkt 110, Zeitabschnitten durch das System bis zu dem Zeit- die Ausgangsgröße von ADN 3 erscheint zu dem punkt/21, wie dies nachstehend erläutert ist. Die Zeitpunkt?9, und die Ausgangsgröße von ADD9 beiden Züge werden in dem System in gleicherweise erscheint zu dem Zeitpunkt 18 und wird deshalb behandelt, so daß nur der erste derselben nachstehend 55 durch ein Verzögerungsglied rl für einen Zeitim einzelnen beschrieben zu werden braucht. abschnitt geleitet, um mit der Ausgangsgröße von

Der zweite Abschnitt des Systems enthält vier ADN synchronisiert zu werden.

Totalisierwerke der in Fig. 8 dargestellten all- In dem vierten Abschnitt werden die Ausgangsgemeinen Bauart, nämlich TOTl bis TOT 4, und ein großen von TOT 5 als den ersten Summanden bil-Paar von binären Addierwerken ADNl und ADN2, 60 dende Eingangsgrößen zu dem Zeitpunkt 110 in ein deren jedes die in Fig. 4 dargestellte Bauart auf- Totalisierwerk TOT 8 eingegeben, während die posiweist und ein Paar von binären Eingangszahlen mit tiven Ausgangsgrößen von TOT 6 als den zweiten einem einzigen Zeichen empfängt und eine binäre Summanden bildende Eingangsgröße TOT 8 zuge-Ausgangszahl mit einem einzigen Zeichen ausgibt. Es führt wird. Die in der obenerwähnten Weise versei daran erinnert, daß die Totalisierwerke, z. B. 65 zögerten Ausgangsgrößen mit entgegengesetzten TOTl, so ausgebildet sind, daß sie einen Summanden Zeichen von ADD 9 werden zu dem Zeitpunkt t9 als in Form einer positiven gewöhnlichen binären Zahl die den ersten Summanden darstellenden Eingangs-(in Fig. 8 B genannt) und einen weiteren Summanden großen in einen Totalisator TOT 7 eingegeben, dessen

27 28

Eingang für den zweiten Summanden die negative dem ersten Satz von zu dem Zeitpunkt 12 eingegeeinzige Ausgangsgröße von ADN 3 ist. Es bleibt benen Zahlen iV abgeleitete Summe und unmittelbar noch die negative Ausgangsgröße von TOT6 übrig, die von dem zweiten Satz von zu dem Zeitpunkt*5 welche in eine in dem vierten Abschnitt vorhandene eingegebenen Zahlen iV abgeleitete Summe. Diese Verzögerungsleitung für zwei Zeitabschnitte rl ein- 5 beiden Restzahlen werden totalisiert, und zu dem gegeben wird. Zeitpunkt i30 wird an dem einzigen Paar von Ausin dem fünften Abschnitt werden die Ausgangs- gangsleitungen des Systems ein Paar von Zahlen entgrößen von TOTl als erster Summand in einen gegengesetzten Zeichens erhalten, welche in alge-Totalisatorror9 eingegeben, während die verzögerte, braisch-binärer Form das Ergebnis der Multiplikation von TOT'6 über rl kommende Zahl als zweiter io der beiden zu dem Zeitpunkt ti in die Matrizen-Summand in TOT eingegeben wird. Dies geschieht schaltung eingegebenen Faktoren A und B darstellen, zu dem Zeitpunkt 112. Die positiven und negativen Dieses Produkt wird in einem beliebigen nicht dar-Zahlen von TOTS werden in Verzögerungsleitungen gestellten Speicherwerk gespeichert.
rl für zwei Zeitabschnitte zu dem Zeitpunkt tl2 ein- Es ist zu bemerken, daß zu den Zeitpunkten tl7 gegeben. 15 bzw. t33 der Ausgang des Systems zwei weitere Die zu berechnende Summe ist so zu dem Zeit- Zahlen liefert, welche die unverzögerte erste Teilpunkt 115 zu zwei positiven und zwei negativen summe bzw. die durch die Verzögerungsleitungen r 3 Zahlen reduziert. Diese können jetzt als der erste verzögerte zweite Teilsumme darstellen. Diese Zahlen und der zweite Summand in die vier Eingänge eines können ausgeschieden werden, oder sie werden darvollständigen Totalisators eingegeben werden, welcher 20 an gehindert, in PTAl einzugehen und so an dem einen Vorbereitungsabschnitt gemäß Fig. 9 enthält, Ausgang des Systems zu erscheinen, indem zeitauf welchen ein Totalisator gemäß Fig. 8 folgt, da die gesteuert gesperrte Nicht-Schaltungen vorgesehen Eingänge des Vorbereitungsabschnitts gemäß Fig. 9 werden, welche zu den Zeitpunkten 121 und tl4 zwei positive und zwei negative Leitungssätze be- arbeiten und an den entsprechenden Ausgangspaaren sitzen können. Die sechste Stufe des beschriebenen 25 von TOTlO vorgesehen sind, wie bei INH(t11) und Systems enthält daher die Vorbereitungsschaltung INH (t 24) dargestellt.

PTA1, welche wie die in Fig. 9 dargestellte aus- Mit dem beschriebenen Totalisiersystem dauert ein gebildet ist, auf welche der Totalisator TOTlQ folgt. Multiplikationsvorgang insgesamt nur dreißig Zeit-Zwei der Eingänge mit entgegengesetztem Zeichen abschnitte. Noch wichtiger ist jedoch, daß, da die von PTA1 werden von den Ausgängen entgegen- 30 Matrizenschaltung zu dem Zeitpunkt t5 geleert ist, gesetzten Zeichens von TOT9 abgezweigt und die ein neuer Multiplikationsvorgang zu dem Zeitpunkt beiden anderen von den durch die Verzögerungs- t6 beginnen kann. Eine einzige Multipliziervorrichleitungen rl verzögerten Ausgangsgrößen von T0T8. tung der in Fig. 10 und 11 dargestellten Art kann Die Eingabe erfolgt zu dem Zeitpunkt 115. Zwei daher für wiederholte Multiplikationen benutzt Ausgänge entgegengesetzten Zeichens von PTA1 35 werden, bei welchen nur fünf Zeitabschnitte zwischen werden zu dem Zeitpunkt 118 als den ersten Sum- aufeinanderfolgenden Eingaben der Faktorenzahlen manden bildende Eingangsgrößen in TOTlO ein- liegen. Hierdurch wird die Rechnung in dem häufigen gegeben, während die übrigbleibende positive Aus- Fall von Aufgaben, welche eine große Zahl von gangsgröße von PTA1 als die den zweiten Sum- wiederholten Multiplikationen erfordern, äußerst bemanden bildende Eingangsgröße eingegeben wird. 40 schleunigt.

Die Ausgangsgröße von TOTlO enthält daher eine In vielen Fällen ist es interessant, schnell das

einzige algebraisch-binäre Zahl, welche als eine posi- Zeichen einer algebraisch-binären Zahl zu bestimmen,

tive und negative Teilzahl auf den gepaarten Aus- welche durch eine positive und negative, über zwei

gangsleitungen des Totalisators ausgedrückt ist. Leitungssätze beförderte Teilzahlen dargestellt ist.

Diese zu dem Zeitpunkt 121 von TOTlO gelieferte 45 Eine Parallelschaltung hierfür ist in Fig. 12 gezeigt.

Ausgangsgröße enthält die Summe des ersten Zuges Die Schaltung besitzt die beiden Sätze von parallelen

von ZahlenN, welche zu dem Zeitpunkte in den EingangsleitungenP und N für die positiven bzw.

ersten Abschnitt des Systems eingegeben wurde. Es negativen Teilzahlen.

sei daran erinnert, daß drei Zeitabschnitte später die Das Zeichen der vollständigen algebraisch-binären Ausgangsleitungen von TOTlO eine weitere Zahl 50 Zahl ist offenbar das Zeichen der Ziffer in ihrer ausgeben, welche die Summe des zweiten Zuges von höchsten Stelle. Es sind deshalb nur die binären in den Eingangsabschnitt zu dem Zeitpunkt i5 ein- Stufen für die höchsten Stellen in Fig. 12 dargestellt, gegebenen Zahlen iV darstellt. Der noch übrig- wobei es wohlverstanden ist, daß die Schaltung bebleibende Abschnitt des Systems der Fig. 11 dient liebig viele binäre Stufen enthalten kann. Die höchste dazu, zwei Zahlen zu einer einzigen Zahl zu korn- 55' Stufe enthält das Paar von positiven und negativen binieren, welche so die Gesamtsumme der Summen Eingangsleitungen Ph und Nh, die nächstniedrigere der Teilprodukte in der Matrizenschaltung darstellt. Stufe das Paar P (A-I) und N(Ji-I) usf. Die Vorrich-Hierfür ist eine weitere Stufe vorgesehen, welche tung soll bewirken, daß die Ziffer der höchsten Stelle eine Vorbereitungsschaltung PTA 2 enthält, welche der Eingangszahl zu der einzigen positiven Ausgangswie PTA1 ausgebildet ist und auf welche ein Totali- 60 leitung oder der einzigen negativen Ausgangsleitung sator TOTIl folgt. In die einen Eingänge entgegen- der Schaltung gelangt, je nachdem, ob diese Ziffer gesetzten Zeichens von PTA 2 werden die Ausgangs- der höchsten Stelle in der positiven oder negativen größen von TOTlO unmittelbar eingegeben, während Teilzahl vorhanden ist, wobei gleichzeitig alle Ziffern die anderen Eingänge entgegengesetzten Zeichens in niedrigeren Stellen beider Teilzahlen verhindert von TOTlO über eine Verzögerungsleitung r 3 für 65 werden, die Ausgänge zu erreichen. Dies wird durch drei Zeitabschnitte gespeist werden. Die Einheit die Wiederholung eines Vorgangs erreicht, welcher PTA 2 empfängt daher zu dem Zeitpunkt tl4 gleich- unter Bezugnahme auf die nachstehende Tabelle zeitig über die Verzögerungsleitungen r3 die von erläutert ist.

Eingangszahl

Positiver Teil
Negativer Teil

10	01	00	11	0	0	01	10	01	10	0
	/ι			ί			/	\	, ' )
01	10	11	00	Γ	10	01	10	01
1	1)	T	T		1	T	T
			-f				-τ
0	T	ϊ	ϊ	0	ϊ
■ ν ]	, '	1 S (	, ' )	' ν C
0	1		]

*. Zeitpunkt iO

Zeitpunkt ti

Zeitpunkt ti

Ausgangszeichen

1
0

Zeitpunkt fi

Zeitpunkt t4

In der obigen Tabelle ist angenommen, daß das Zeichen der beispielshalber gewählten algebraischbinären Zahl bestimmt werden soll, deren positive und negative Teile in den ersten beiden Zeilen der Tabelle angeschrieben sind. Hierfür werden in einem ersten Schritt (Zeitpunkt t OJ die binären Stufen der Eingangszahl unter Ausgang von den höchsten Stellen paarweise zusammengefaßt, und wenn in jedem Paar in der höchsten Stufe des Paares eine 1 oder eine Ϊ vorhanden ist, löscht oder sperrt sie jede Ϊ oder 1 in der niedrigeren Stufe des Paares. Derartige Sperrungen sind in der Tabelle durch Pfeile angegeben, welche von jeder sperrenden Ziffer zu der durch sie gesperrten Ziffer führen. Ferner werden die in beiden Stufen eines Paares vorhandenen 1 und ϊ zu einer einzigen Ziffer 1 oder ϊ kombiniert. Zu Beginn des nächsten Schrittes (Zeitpunkt 11) sind daher halb so viele Ziffern vorhanden als in der ursprünglichen Zahl, und jede dieser nächsten Stufe zugeführte Ziffer 1 oder ϊ stellt das (positive oder negative) Zeichen einer entsprechenden zweistufigen Gruppe in der ursprünglichen Zahl dar. Diese Ziffern werden wiederum zu einem einzigen kombiniert. Zu dem paarweise zusammengefaßt, wobei der gleiche durch die Pfeile angegebene Sperrvorgang angewandt wird, und gleiche Ziffern desselben Zeichens werden wiederum zu einem einzigen kombiniert. Zu dem dritten Schritt gelangen daher wiederum halb so viele Ziffern als dem zweiten Schritt zugegeführt wurden, wobei jetzt jede Ziffer 1 oder ϊ das Zeichen einer entsprechenden Gruppe von vier Stufen der Ausgangszahl darstellt. Der Vorgang wird wiederholt, bis schließlich nur eine einzige Ziffer übrigbleibt, und diese erscheint auf der positiven oder negativen Ausgangsleitung, um das Zeichen Plus oder Minus darzustellen, je nachdem, ob das Zeichen in der positiven oder negativen Teileingangszahl vorherrschend war. Bei dem dargestellten Beispiel wurde nur die Ziffer 1 an der höchsten Stelle der positiven Teilzahl beibehalten, um das Zeichen + anzuzeigen.

In dem ersten Abschnitt der Schaltung der Fig. 12 dienen die Nicht-Schaltungen λ 43 und «44 zur Vornahme der oben in dem ersten Schritt des Verfahrens erwähnten Sperrungen. Diese Nicht-Schaltungen werden von den Eingangsleitungen NQi-T) und P(Zz-I) gespeist und von Ph bzw. Nh gesperrt usf. für jedes Paar von Eingangsleitungen. In dem nächsten Abschnitt, von welchem nur der Teil der Schaltung betrachtet ist, welcher die höchststellige Gruppe von vier Eingangsstufen betrifft, werden die positiven Ausgangsgrößen von Ph und π 44 einer Oder-Schaltung «11 zugeführt, und die negativen Ausgangsgrößen von Nh und «43 werden einer Oder-Schaltung u 10 zugeführt, während die positiven Ausgangsgrößen von P(/z-2) und «44 einer Nicht-Schaltung η 46 zugeführt werden, welche durch die negativen Ausgangsgrößen von Nh und η 43 gesperrt wird, während die negativen Ausgangsgrößen von NQi-I) und π 43 einer Nicht-Schaltung η 45 zugeführt werden, welche durch die positiven Ausgangsgrößen von Ph und η 44 gesperrt wird. Hierdurch werden die in dem mit dem Zeitpunkt 12 bezeichneten Abschnitt der obigen Tabelle dargestellten Vorgänge vorgenommen. In dem nächsten Abschnitt der Schaltung, wobei nur der Teil betrachtet ist, welcher die acht höchststelligen Stufen der Eingangszahl betrifft, werden die positiven Ausgangsgrößen von «11 und «46 einer Oder-Schaltung «■13 zugeführt, und die negativen Ausgangsgrößen von «10 und «45 werden einer Oder-Schaltung « 12 zugeführt, während in der unteren Gruppe von vier Eingangsstufen die positiven Ausgangsgrößen von «11 und «46 einer Nicht-Schaltung «48 zugeführt werden, welche durch die negative Ausgangsgröße der Schaltungen w 10 und η 45 der oberen Gruppe von vier Eingangsstufen gesperrt wird, und die negativen Ausgangsgrößen von «10 und «45 werden in gleicher Weise einer Nicht-Schaltung «47 zugeführt, welche durch die positiven Ausgangsgrößen der Schaltungen«11 und «46 der oberen Gruppe gesperrt wird. Dies ergibt die in dem Abschnitt i3 der Tabelle angegebenen Ausgangsgrößen. Unter der Annahme, daß die Schaltung nur acht Stufen hat, werden jetzt die positiven Ausgangsgrößen von u 13 und «48 in einer letzten Oder-Schaltung u 14 kombiniert, deren Ausgang die positive Ausgangsleitung der Schaltung ist, und die negativen Ausgangsgrößen von «12 und «47 werden in einer letzten Oder-Schaltung«15

kombiniert, welche die negative Ausgangsleitung der Schaltung liefert.

Wenn die Zahl der Stufen Qi) in der Schaltung eine Potenz von Zwei ist, d. h. h=2^k, wird das Zeichen offenbar nach dem Α-ten Zeitabschnitt erhalten. Wenn jedoch die Zahl der Stufen von einer Potenz von Zwei verschieden ist, d. h. 2^k<Lh<2^k+l, sind (£+1) Zeitabschnitte erforderlich, um das Zeichen zu erhalten. Dies rührt davon her, daß das Zeichen der obersten Gruppe von 2^k Eingangsstufen erhalten wird, nachdem das Zeichen der unteren («—2^!i) Stufen enthaltenden Gruppe erhalten wurde, so daß die Ausgangsgrößen der unteren Gruppe über entsprechende Verzögerungsschaltungen geleitet werden müssen, auf welche eine Nicht-Schaltung folgt, welche zu dem Zeitpunkt t(k+l) durch die Ausgangsgröße entgegengesetzten Zeichens von der höheren Gruppe gesperrt wird, so daß das Ausgangszeichen erst zu dem Zeitpunkt t(k+2) erscheint.

Fig. 13 zeigt eine Schaltung zur Umwandlung einer algebraisch-binären Zahl in eine gewöhnliche binäre Zahl durch nacheinander erfolgende Arbeitsschritte. Die Schaltung enthält ein einziges Paar von Eingangsleitungen P und N, über welche die Ziffern der positiven und negativen Teile der umzuformenden Eingangszahl nacheinander in aufsteigender binärer Ordnung eingegeben werden. Die Schaltung hat eine einzige Ausgangsleitung S, über welche die Ziffern 0 und 1 der gewöhnlichen der Eingangszahl gleichwertigen binären Zahl nacheinander in aufsteigender binärer Ordnung übertragen werden.

Zum Verständnis der Arbeitsweise dieser Schaltung ist zu bemerken, daß sie nacheinander die den Absolutwert von N enthaltende binäre Zahl von der binären Zahl P abzuziehen hat und daß die binären Zahlen so beschaffen sind, daß an jeder binären Stelle, an welcher die eine eine 1 hat, die andere eine 0 hat. Der binäre Wert 0 oder 1 der aus S zu jedem Zeitpunkt kommenden Ziffer hängt von dem binären Wert einer jeden der entsprechenden Ziffern P und N ab sowie davon, ob von der vorhergehenden Stufe ein Übertrag kam oder nicht, d. h., ob die vorhergehende, von Null verschiedene Eingangsziffer in der positiven Zahl P oder in der negativen Zahl N aufgetreten ist. Es ist leicht einzusehen, daß unter diesen Umständen eine Ziffer 1 zu dem Ausgang S in jedem der folgenden Fälle und nur in diesen durchgegeben werden muß:

(a) An der Leitung P ist eine 1-Eingabe vorhanden, und die vorhergehende, von Null verschiedene Eingabe war nicht negativ.

(b) An der Leitung N ist eine Ϊ-Eingabe vorhanden, und die vorhergehende, von Null verschiedene Eingabe war nicht negativ.

(c) Es waren O-Eingaben an beiden Leitungen N und P vorhanden, und die vorhergehende, von Null verschiedene Eingabe war negativ.

Diese logischen Funktionen werden durch die Schaltung der Fig. 13 in folgender Weise verwirklicht. Die P-Eingabe wird in eine Nicht-Schaltung η 50 gegeben und von da über eine Verzögerung von einem Zeitabschnitt an den Eingang einer Oder-Schaltung u 15 und von da zu dem Ausgang. Die //-Eingabe wird über die Nicht-Schaltung «49 und die NichtSchaltung η 51 auf den anderen Eingang von η 15 und von da an den Ausgang gegeben. Die NichtSchaltung «49 hat einen zusätzlichen Ausgang, welcher jede negative Zifferneingabe über eine Verzögerungsleitung r zu einem zusätzlichen Eingang der Nicht-Schaltung «49 zurückführt, wobei die der zurückgeführten Ziffer erteilte Verzögerung so bemessen ist, daß eine Synchronisierung mit der nächsten Zifferneingabe über die Eingangsleitung P oder N erfolgt. Ferner wird das verzögerte zurückgeführte Signal von dem Ausgang G der Verzögerungsleitung an einen Sperreingang der Nicht-Schaltung «50 angelegt, während die P-Eingabe auf den Sperreingang

ίο der Nicht-Schaltung «49 gegeben wird, wodurch Kreuzverbindungen zur gegenseitigen Sperrung entstehen, derart, daß jede positive über P eingegebene Ziffer zusammen mit einer negativen Ziffer gelöscht wird, welche gleichzeitig mit ihr in der Rückführungsschleife auftritt. Schließlich werden die negative N-Eingabe und die Rückführung bei G an die entsprechenden Eingänge einer Und-Schaltung e4 angelegt, deren Ausgang zur Sperrung von «51 dient. Bei dieser Anordnung wird jede auf der Leitung N auftretende negative Eingangsziffer in der Rückführungsschleife gespeichert, bis auf der Leitung P eine positive Eingangsziffer auftritt. In diesem Augenblick löschen sich die Ziffern entgegengesetzten Zeichens gegenseitig infolge der Wirkung der Kreuzverbindungen zwischen den Nicht-Schaltungen «49 und «50, so daß auf der Leitung S als Ausgangsgröße eine Null erscheint. Diese Nullausgangsgröße bleibt bestehen, bis eine positive oder negative Eingangsziffer an einer der Leitungen P oder N auftritt.

Eine positive Eingangsziffer auf der Leitung P gelangt zu dem Ausgang S (um in der Ausgangszahl eine 1 darzustellen), wenn sie nicht bei «50 durch ein in der Rückführungsschleife vorhandenes Signal gesperrt wird, d. h., wenn nicht die vorhergehende, von Null verschiedene Eingabe negativ war, wodurch die obige Bedingung (a) erfüllt wird.

Eine negative Eingangsziffer auf der Leitung N wird zu dem Ausgang S geleitet (um in der Ausgangszahl eine 1 darzustellen), wenn sie nicht bei «51 von einem Signal von der Und-Schaltung e 4 gesperrt wird, welches zu dem Zeitpunkt vorhanden ist, an welchem die negative Eingangsziffer «51 erreicht, wenn zu dem Zeitpunkt der Aufgabe dieser negativen Ziffer ein Signal in der Rückführungsschleife vorhanden war.

Anders ausgedrückt, die negative Eingangsziffer wird nur bei «51 gesperrt, wenn der vorhergehende, von Null verschiedene Eingang negativ war. Hierdurch wird die Bedingung (b) erfüllt.

Schließlich gelangt ein in der Rückführungsschleife vorhandenes Signal zu dem Ausgang S (um in der Ausgangszahl eine 1 darzustellen), wenn es nicht bei «49 durch eine positive Eingabeziffer von P gesperrt wird und wenn es nicht bei «51 durch eine negative Eingabeziffer von N (über e4) gesperrt wird. Anders ausgedrückt, die Rückführungsschleife liefert ein Signal an dem Ausgang 5 zur Darstellung einer 1 in der Ausgangszahl, wenn beide vorhandenen Eingänge P und N 0 waren und die vorhergehende, von Null verschiedene Eingabe negativ war, wodurch die Bedingung (c) erfüllt wird.

Wenn die eingegebene algebraisch-binäre Zahl negativ ist, werden die positiven und negativen Eingänge der Schaltung der Fig. 13 vertauscht, so daß die Ausgangszahl dann negativ ist.

Fig. 14 zeigt eine verbesserte Form des oben unter Bezugnahme auf Fig. 8 und 9 beschriebenen Totalisierwerks. Die Verbesserung liegt darin, daß die unterste Stufe und die höchsten Stufen des Totalisier-

werks durch Ausnutzung der Tatsache vereinfacht sind, daß die unterste Stufe in keinem Fall einen Übertrag empfangen kann, während die obersten Stufen nur Überträge empfangen. Fig. 14 zeigt eine entsprechende normale Stufe des Totalisierwerks der Ordnung n, welche vollständig identisch mit der Stufe des vollständigen, durch Kombination der oben erläuterten Schaltungen gemäß Fig. 9 und 8 erhaltenen Totalisierwerks ist, wobei jedoch die unterste Stufe der Ordnung 1 und die obersten Stufen der Ordnungen («+1), (n+2) und («+3) vereinfacht sind.

Da die unterste Stufe keinen Übertrag empfangen kann, braucht sie keinen dem £>«-Ausgang einer normalen Stufe entsprechenden Ausgang zu enthalten, so daß auch die positive Eingangsschleife zusammen mit der die positive Ausgangsleitung liefernden Oder-Schaltung μ 6 fortfallen kann. Ferner sind die «35, «23 und «27 entsprechenden Nicht-Schaltungen aus der Strecke B'\N-Cl fortgelassen. Da ferner keine negativen Eingangsüberträge auftreten, sind die «32 und «27 entsprechenden Nicht-Schaltungen fortgelassen. Hierdurch wird die Stufe beträchtlich vereinfacht.

Die drei obersten Stufen («+1) bis («+3) des Totalisators dienen zur Totalisierung der die Eingangskapazität des Totalisators übersteigenden Überträge und haben daher keine anderen Eingangsleitungen als die A' und C" genannten Eingangsschleifen. Ferner hält die («+l)-te Stufe eine negative Übertragsziffer zurück, bis eine nächste Übertragsziffer auftritt, worauf der Übertrag gelöscht wird, wenn dieser nächste Übertrag positiv ist oder an die höhere Stufe weitergegeben wird, wenn der nächste Übertrag negativ ist. Die («+2)-te Stufe übt eine ähnliche Funktion für eine positive Übertragsziffer aus. Die («+3)-te Stufe, welche die höchste Stufe ist, hält eine Übertragsziffer ohne Rücksicht auf das Zeichen zurück. Obwohl nur ein Paar von Stufen (n-fl) und (« + 2) dargestellt ist, können mehr derartige Paare vor der hier mit («+3) bezeichneten obersten Stufe liegen. Diese Stufen sind nachstehend im einzelnen beschrieben.

Die (n+l)-te Stufe enthält eine Schaltung zur »gegenseitigen Sperrung« der verschiedentlich oben beschriebenen Art mit den Nicht-Schaltungen «46 und «47, von denen die erstere in die von der vorhergehenden Stufe kommende negative Ubertragseingangsleitung und die letztere in die positive Eingangsschleife A' («+1) geschaltet ist. Der Sperreingang für «46 kommt von A'(n+1) und der für «47 kommt von «33 und «34 der vorhergehenden Stufe. Der Ausgang dieser gegenseitigen Sperrschaltung wird einer halben Addierschaltung zugeführt, welche eine in die negative Übertragseingangsleitung geschaltete Nicht-Schaltung «48, eine in die negative Schleifenleitung von C" (« +1) nach C («+1) geschaltete NichtSchaltung «49 und eine Oder-Schaltung μ 12 und eine Nicht-Schaltung «52 enthält, welche in die negative Übertragsausgangsleitung geschaltet sind. Diese halbe Addierschaltung dient zur Speicherung einer auf der eben erwähnten negativen Eingangsleitung vorhandenen negativen Ziffer, bis eine solche Ziffer entweder auf dieser Leitung oder in der Übertragseingangsleitung vorhanden ist, und gibt eine einzige Übertragsziffer auf die nächste Stufe, wenn diese beiden Leitungen Ziffern enthalten. Beide Leitungen werden durch eine Oder-Schaltung η 14 mit drei Eingängen kombiniert. Der positive Ausgang von «47 verzweigt sich in zwei positive Leitungen zur Vorbereitung des Übertrags für die höheren Stufen, wobei eine erste Leitung an «53 in der («+2)-ten Stufe und eine andere an «15 in der («+3)-ten Stufe angelegt ist. Ferner liefert der Ausgang von «47 eine zu dem dritten Eingang von μ 14 führende Zweigleitung für negative Überträge. Der Ausgang von μ 14 ist über ein Glied zur Verzögerung um einen Zeitabschnitt an den Eingang der Nicht-Schaltung η 56 gelegt, welche zusammen mit einer Nicht-Schaltung «57 eine Schaltung zur gegenseitigen Sperrung bildet, welche wie die ausgebildet ist, welche durch «27 und «28 in der oben beschriebenen vollständigen Stufe der Ordnung « gebildet wird.

In der («+2)-ten Stufe ist die Eingangsleitung C" («+2) so geschaltet, daß sie zu dem Zeitpunkt ί 2 eine negative Übertragsausgangsleitung zu der nächsten Stufe liefert, welche in dieser an «50 angelegt ist, und eine positive Eingangsleitung für eine Oder-Schaltung «12, an welche auch die positive Schleife A'(n+2) angelegt ist. Der Ausgang von «12 ist um einen Zeitabschnitt verzögert und verzweigt sich dann in zwei positive Leitungen, von denen die eine an μ 15 zur Übertragung einer Übertragsziffer auf die nächste Stufe und die andere über «54 an die positive Ausgangsschleife zur Rückführung an den positiven Eingang angelegt ist. Die «53, «54, «15, «16 und «55 enthaltende Schaltung enthält eine halbe Addierschaltung zum Addieren der von der Eingangsleitung A'(n+2) kommenden Eingangsziffern zu den von der vorhergehenden Stufe kommenden Eingangsübertragsziffern. Diese Schaltung hält in der («+2)-ten Stufe jede einzelne ankommende Ziffer an jedem dieser Eingänge zurück und überträgt eine Übertragsziffer auf die nächste Stufe, wenn eine Ziffer in der vorhergehenden Stufe vorhanden ist und eine weitere Übertragsziffer an dem Eingang empfangen wird. Eine unmittelbar vor dem D(«-f-2)-Ausgang vorgesehene Nicht-Schaltung «59 und eine vor dem negativen Ausgang C («+2) vorgesehene, von dem negativen Übertrag von der vorhergehenden Stufe abgezweigte Nicht-Schaltung «58 sind kreuzweise miteinander so verbunden, daß eine gegenseitige Sperrschaltung entsteht, welche beide Ausgänge löscht, wenn ein solcher negativer Übertrag gleichzeitig mit einem Eingang von der positiven Schleife vorhanden ist.

Die nächste («+3)-te Stufe besteht in gleicher Weise nur aus einem positiven und negativen Paar von Schleifenleitungen, von denen die negative Leitung C"(«+3)-C(«+3) negative Überträge von der vorhergehenden Stufe über die Nicht-Schaltung «50 und die positive Leitung A'(n+3)-D(.n+3) positive Überträge von dieser vorhergehenden Stufe über «61 empfängt. Die Einbringung einer neuen Übertragsziffer gleichen Zeichens muß verhindert werden, da dies zu irrigen Ergebnissen führen würde. Wenn daher eine Übertragsziffer auftritt, welche das entgegengesetzte Zeichen wie die in dieser Stufe gespeicherte Ziffer hat, werden beide Ziffern von der einen oder der anderen oder beiden Schaltungen zur gegenseitigen Sperrung gelöscht, welche die kreuzverbundenen Paare «50 und «51 sowie «60 und «61 enthalten.

Wie aus den eingangs gemachten Ausführungen hervorgeht, ist der sogenannte normale algebraischbinäre Kode im allgemeinen nicht der einfachste Kode, in welchem eine Zahl in algebraisch-binärer

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Form geschrieben werden kann. Wenn eine binäre an eine in dem positiven Ausgang Kn der «-ten Stufe Zahl in den NAB-Kode umgeformt wird, wird jede vorgesehene Oder-Schaltung u Yl angelegt ist. Dieser Gruppe von benachbarten 1 in der Zahl, welche Ausgang wird daher nur gesperrt, wenn eine Einzwischen 0 auf beiden Seiten der Gruppe steht, in gangsziffer 1 an Z>(«+1) und keine Eingangsziffer Ϊ ein Paar von Ziffern 1 und Ϊ mit dazwischenstehen- 5 an Cn vorhanden ist, so daß alle einzeln an die den 0 umgeformt. Die resultierende NAB-Zahl ist Anordnung angelegten Eingangsziffern unverändert daher einfacher als die ursprüngliche binäre Zahl, übertragen werden, während, wenn beide Eingangswenn drei oder mehr nebeneinanderstehende Ziffern 1 leitungen Ziffern führen, diese zu einer einzigen vorhanden sind. Wenn jedoch die Ausgangszahl eine positiven Ausgangsziffer von der niedrigeren Stufe einzige Ziffer 1 (entweder zwischen zwei 0 oder io kombiniert werden, wie dies durch das auszuführende zwischen einer 0 und einem Ende der Zahl) enthält, Rückumwandlungsverfahren gefordert wird,
hat die resultierende NAB-Zahl zwei Ziffern (1 und Ϊ) Die Eingänge der oben beschriebenen Vorrichtung für die einzelne Ziffer 1 der ursprünglichen Zahl. In können mit den Ausgängen einer Umwandlungs- oder manchen Fällen ist es wünschenswert, eine derartige Kodiervorrichtung der unter Bezugnahme auf Fig. 2 Zahl in eine gleichwertige algebraisch-binäre Zahl 15 beschriebenen Art verbunden werden, so daß dann umzuwandeln, welche eine geringere Menge von 1 die Vorrichtung eine gewöhnliche binäre Eingangsund ϊ enthält, selbst wenn die so veränderte Zahl zahl in eine algebraisch-binäre Zahl mit weniger im allgemeinen keine BAB-Zahl ist, d. h. Ziffern Ziffern 1 umwandelt. Die Vorrichtung kann auch an gleichen Zeichens in benachbarten Stellungen ent- den Ausgang einer Totalisiervorrichtung der unter halten kann. Eine derartige Vereinfachung wird 20 Bezugnahme auf Fig. 14 beschriebenen Art geschaltet erfindungsgemäß dadurch vorgenommen, daß an werden.

gewissen ausgewählten Stellen eine Rückumwandlung Fig. 16 zeigt eine Vorrichtung zur Benutzung mit in die gewöhnliche Form vorgenommen wird. Als einer Vorrichtung zur Unterscheidung des Zeichens Beispiel sei die gewöhnliche binäre Zahl A der unter Bezugnahme auf Fig. 12 beschriebenen Art, = 1010110111101 und ihr normales algebraisch- 25 wenn diese zur Bestimmung des Zeichens einer von binäres Äquivalent 1Ϊ1Ϊ10Ϊ1000Ϊ1Ϊ angenommen. einem Totalisator berechneten Summe dient, um den Um diese letztere in eine einfachere algebraisch- Beginn der Zeichenbestimmung zu ermöglichen, wenn binäre Zahl umzuschreiben, werden alle ihre ll-Grup- der Totalisator noch die Summe berechnet, wodurch pen in 01 zurückverwandelt, d. h., es wird die Um- ein Zeitgewinn erzielt wird. In jeder Stufe der in Wandlung 2""¹—2" zu 2" vorgenommen, welche das 30 Fig. 16 gezeigten Schaltung sind die vier Eingangs-Umgekehrte der erfindungsgemäßen Grundumwand- linien unmittelbar mit den Ausgängen der Nichtlung ist. Dies ergibt die algebraisch-binäre Form Schaltungen verbunden, welche in die gleichbezeich-10110Ϊ1000Ϊ01, welche einfacher sowohl als die neten Ausgangsleitungen der Schaltung der Fig. 14 oben angeschriebene normale algebraisch-binäre Zahl eingeschaltet sind. Jede Stufe enthält zwei halbe als auch als die ursprüngliche gewöhnliche binäre 35 Addierschaltungen, von denen die eine den positiven Zahl ist, von welcher letztere abgeleitet wurde. Diese Eingängen zugeordnet ist und die Schaltungen «66, Vereinfachung ist besonders vorteilhaft bei Multipli- η 68 und e6 enthält, während die andere den negakationen nach dem üblichen Verfahren mit aufein- tiven Eingängen zugeordnet ist und die Schaltungen anderfolgenden Additionen des verschobenen Multi- η 65, «67 und eS enthält. Die Ausgänge der positiven plikanden. Es ist zu bemerken, daß bei einer weiteren 4° halben Addierschaltung einer Stufe sind mit einer Umwandlung, welche in der Umformung jeder gemeinsamen Nicht-Schaltung η 70 verbunden, wäh-Gruppe Il in die gleichwertige Gruppe 0Ϊ besteht, rend die Ausgänge der negativen halben Addierschaldie algebraische Form der ursprünglichen Zahl erhal- tung mit einer Nicht-Schaltung η 69 verbunden sind, ten wird, welche die größte Einfachheit, d.h. die Beide Nicht-Schaltungen η 69 und η 70 werden von geringste Zahl von Ziffern 1 und ϊ aufweist. 45 den vereinigten Ausgängen der Nicht-Schaltungen η 66 Fig. 15 zeigt einen Teil einer Schaltung zur Aus- bis «68 und der Und-Schaltungen eS und e6 der führung der obigen vereinfachenden Rückumwand- nächsthöheren Stufe gesperrt. Die Ausgänge der lung durch Ersatz jeder Gruppe 1Ϊ durch eine Und-Schaltungen e5 und e6 in der betreffenden Gruppe 01. Es sind nur die beiden Stufen η und Stufe, welche die Übertragsziffern für die nächstin+1) dargestellt. Die positive Eingangsleitung 5° höhere Stufe liefern, werden über die Nicht-Schaltun-Z>(«+1) der (n+l)-ten Stufe verzweigt sich in zwei gen η 71 bzw. «72 geführt, welche von den Ausgängen positive Leitungen, von denen die eine zu einer der Und-Schaltungen e 5 bzw. e 6 in der nächsthöheren Nicht-Schaltung η 63 führt, welche eine positive Ein- Stufe gesperrt werden. Jede Übertragsziffer von der gangsziffer 1 an der (n-fl)-ten Stufe zurückhält, höheren («+l)-ten Stufe löscht daher eine Übertragswährend die andere eine positive Ziffer 1 für die 55 ziffer auf dem Weg derselben zu dieser Stufe von der nachfolgende Rückübertragung in die vorhergehende niedrigeren «-ten Stufe, während jede verbleibende n-te Stufe vorbereitet. Die Nicht-Schaltung «63 ist Ziffer in der (n+l)-ten Stufe nur eine verbleibende kreuzweise mit einer Nicht-Schaltung «62 in der Ziffer in der η-ten Stufe löschen kann, aber nicht eine negativen Eingangsleitung Cn der vorhergehenden Übertragsziffer auf ihrem Weg zu der («+l)-ten Stufe verbunden, wodurch eine Schaltung zur gegen- 60 Stufe. In beiden Fällen wird das Zeichen der Zahl seitigen Sperrung entsteht, welche gleichzeitig an nicht verändert.

beiden Leitungen vorhandene Ziffern 1 und ϊ löscht, Die positive Übertragsleitung von der η-ten Stufe

während sie den Durchgang einer einzelnen Ziffer auf ist mit der negativen Leitung in der («+ l)-ten Stufe

jeder dieser Leitungen gestattet. Die erwähnte Leitung über eine Schaltung zur gegenseitigen Sperrung ver-

zur Vorbereitung eines Übertrags von D(«+l) ist 65 bunden, welche die kreuzgeschalteten Schaltungen

über ein Glied zur Verzögerung um einen Zeit- «74 und «75 enthält, welche von «72 bzw. «69

abschnitt an eine Nicht-Schaltung «64 angelegt, gesperrt werden, und die negative Übertragsleitung

welche von «63 gesperrt wird und deren Ausgang von der «-ten Stufe ist mit der positiven Leitung in

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der (η -h l)-ten Stufe über die kreuzgeschalteten Nicht- lisators der Fig. 14. Der »Rückstelleingang« eines Schaltungen «73 und «75 verbunden, welche gegen- jeden Flip-Flops/1 ist von einer gemeinsamen, mit Sn seitig von «70 und «71 gesperrt werden. Die posi- bezeichneten Leitung zur Steuerung der Verschiebung tiven Ausgänge von «75 und «76 sind dann an der abgezweigt. Der »eingestellte« Ausgang eines jeden Oder-Schaltung u 19 vereinigt, und die negativen 5 Flip-Flops /1 verzweigt sich in vier Leitungen, von Ausgänge von «73 und «74 sind in «18 vereinigt, welchen zwei zu den Einstelleingängen von Flip-Flops wobei die Ausgänge dieser Oder-Schaltungen den benachbarter Stufen über Nicht-Schaltungen führen, positiven bzw. negativen Ausgang der (« -!- l)-ten Stufe wie gerade beschrieben, während die beiden anderen ergeben. Die eben beschriebenen Schaltungen zur über Nicht-Schaltungen «78 bzw. «79 zu einem gegenseitigen Sperrung verändern nicht das Zeichen io ersten und zweiten parallelen Ausgang der Stufe der Ausgangszahl, da sie sowohl die Übertragsziffer führen. Einer dieser Ausgänge ist mit dem Bezugsais auch die Ziffer entgegengesetzten Zeichens zeichen B'P für die positive Leitung und B'N für die löschen. Infolge des Vorhandenseins der Sperr- negative Leitung bezeichnet, um anzugeben, daß eingänge von der («+2)-ten Stufe zu der («+l)-ten diese Ausgänge mit den in gleicher Weise bezeich-Stufe bei einem positiven Übertrag von der «-ten 15 neten Eingangsleitungen des Totalisators der Fig. 14 Stufe zu der (« + l)-ten Stufe kann keine Übertrags- verbunden werden können. Die übrigbleibenden ziffer von der («+ l)-ten Stufe auf die («+2)-te Stufe Ausgänge können an einen beliebigen anderen Empübertragen werden. Wenn ferner eine verbleibende fänger angelegt werden. Alle Nicht-Schaltungen «771 Ziffer gleichen Zeichens in der (« + l)-ten Stufe vor- können parallel von einer ersten Sperrleitung 70 handen ist, kann keine Eingangsziffer an die («+2)-te 20 gesperrt werden, und alle Nicht-Schaltungen «77 Stufe angelegt werden. Infolgedessen kann der Ersatz werden von einer zweiten Sperrleitung /1 gesperrt, von zwei Ziffern durch eine einzige Ziffer in der während alle Nicht-Schaltungen «79 bzw. «78 von («+l)-ten Stufe nicht das Zeichen der Zahl ver- der dritten und vierten Sperrleitung 72 bzw. /3 geändern, da die beiden Ziffern gleiche Bedeutung und sperrt werden können,
gleiches Zeichen haben. 25 Bei dieser Ausbildung können eine positive und

Die positiven und negativen Ausgangsleitungen der eine negative Eingangszahl parallel in die Stufen der Vorrichtung der Fig. 16 sind mit den entsprechend Leitungen LP bzw. LN über die Stufeneingänge Dn bezeichneten positiven und negativen Eingängen der und Cn eingegeben werden, worauf diese Zahlen Schaltung der Fig. 12 zur Zeichenunterscheidung durch Aufgabe von Verschiebungssteuerimpulsen auf verbunden. 3° die Leitungen Sh und gleichzeitige Speisung von 70

Unter Bezugnahme auf Fig. 17 soll jetzt eine eine »abwärts« verschoben werden können (d. h. zu Zif-Verschiebung bewirkende Speichervorrichtung zur fern niedrigerer Ordnung) oder aufwärts durch Auferfindungsgemäßen Behandlung von binären und gäbe von Verschiebungssteuerimpulsen auf Sh mit algebraisch-binären Zahlen beschrieben werden. gleichzeitiger Speisung von 71. Während eines der-Diese Vorrichtung kann eine Eingangszahl in binärer 35 artigen Verschiebungsvorganges werden normaler- oder algebraisch-binärer Form aufnehmen, welche in weise beide Sperrleitungen/2 und 73 gespeist, um sie nach Wunsch parallel oder nacheinander ein- eine Ausgabe zu verhindern. Wenn eine Zahl an gegeben wird, kann diese Zahl speichern, um die irgendeinen (oder beide) Empfänger ausgegeben Eingangszahl über eine gewünschte Zahl von binären werden soll, werden die Sperrleitungen 72 und/oder 73 Stufen zu verschieben, und die verschobene Zahl 40 entsprechend entregt, worauf die Ziffern parallel an parallel oder nacheinander ausgeben, während die den ^'-Ausgängen oder/und den anderen nicht beverschobene Zahl gespeichert bleibt. Ferner sind zeichneten dargestellten Ausgängen erscheinen. Die Einrichtungen zur Freimachung des Speicherwerks Zahlen können ohne Verschiebung für einen beliebiwährend oder nach der Ausgabe vorgesehen. gen Zeitraum dadurch gespeichert werden, daß keine

Die Speichervorrichtung der Fig. 17 enthält ein 45 Verschiebungsimpulse auf die 5«-Leitungen gegeben Paar von Speicherleitungen LP und LJV für die posi- werden. Zur Freimachung der Speicherleitungen tiven und negativen Teile einer algebraisch-binären werden beide Sperrleitungen 70, 71 gespeist.
Zahl. Jede Speicherleitung besteht aus einer Reihe Anstatt einer parallelen Aufgabe von Eingangs-

von in Kaskade geschalteten bistabilen Elementen zahlen auf die Speicherleitungen, wie oben beschrie- oder Flip-Flops/1, wovon einer für jede Stufe des 50 ben, können die Zahlen auch nacheinander auf sie Speicherwerks vorhanden ist. Jeder Flip-Flop hat drei aufgegeben werden, wobei mit den höchsten Stufen vereinigte »Einstelleingänge«, welche an ihn z. B. begonnen wird. Anstatt einer parallelen Ausgabe der über eine Oder-Schaltung angelegt sind, und einen Zahlen können diese dann nacheinander von der einzigen »Rückstelleingang«. Von den drei Einstell- niedrigsten (nicht dargestellten) Stufe aus einfach eingängen ist der eine von dem »eingestellten« Aus- 55 dadurch ausgegeben werden, daß eine genügende gang des Flip-Flops der nächsthöheren Stufe über Zahl von Verschiebungssteuerimpulsen auf die Leieine Nicht-Schaltung «77 abgezweigt, ein zweiter ist tungen Sh gegeben wird.

von dem »eingestellten« Ausgang des Flip-Flops der Fig. 18 zeigt die Benutzung der oben beschriebenen

nächstniedrigeren Stufe über eine Nicht-Schaltung mit Verschiebung arbeitenden Speicheranordnung in «771 abgezweigt, und ein dritter ist von einer ent- 60 Kombination mit einem unter Bezugnahme auf Fig. 13 sprechenden Stufenleitung abgezweigt, welche aus beschriebenen System zur Umwandlung einer algeeiner geeigneten Quelle zur parallelen Speisung braisch-binären Zahl in eine algebraische Zahl. Diese kommt. In der Zeichnung ist für diese Speisung ein Vorrichtung ist hier als der Block TB dargestellt. Totalisator der z. B. in Fig. 14 dargestellten Art Wie bei der Beschreibung der Fig. 13 ausgeführt, vorgesehen, und die Eingänge der Stufen der positiven 65 muß bei einer Zeichenumkehr der in die Umformerund negativen Speicherleitungen LP und LN tragen vorrichtung eingegebenen Zahlen das Zeichen der daher die gleichen Bezeichnungen D und C wie die Ausgabe umgekehrt werden. Es ist angenommen, daß positiven und negativen Ausgangsleitungen des Tota- die algebraisch-binäre Zahl, welche durch die Vor-

richtung TB in eine binäre Zahl umgeformt werden soll, die Gesamtsumme einer Mehrzahl von positiven und negativen Zahlen ist, wie sie von einem Totalisator der in Fig. 14 dargestellten Art berechnet wird. Mit dem Totalisator ist eine Schaltung zur Zeichen-Unterscheidung der in Fig. 12 dargestellten Art kombiniert, deren positive und negative Ausgänge mit den Eingängen eines nicht dargestellten Flip-Flop-Elements verbunden sind, dessen Ausgänge mit den in Fig. 18 gestrichelt dargestellten Leitungen verbunden sind, von denen die eine das Pluszeichen und die andere das Minuszeichen trägt. Diese Verbindungen sind so getroffen, daß, wenn die Vorrichtung zur Zeichenunterscheidung feststellt, daß der Inhalt des Totalisators positiv ist, die Plusleitung gespeist gehalten wird, während bei einem negativen Inhalt die Minusleitung gespeist wird.

Von den Verschiebungsleitungen LP und LN des Speicherwerks der Fig. 17, dessen Eingänge mit den Stufenausgängen des Totalisators in der oben erläuterten Weise verbunden sind, sind die niedrigsten Stufenausgänge mit den P- und iV-Eingängen der TB-Schaltung in der dargestellten Weise verbunden. So sind insbesondere die niedrigsten Stufenausgänge der Leitung LP über Nicht-Schaltungen η 81 und «83 mit einem Eingang von die Eingänge P und N des Umformers TB speisenden Oder-Schaltungen verbunden, während die mit den Ausgängen von LP kombinierten Nicht-Schaltungen «80 und «82 in gleicher Weise mit den anderen Eingängen dieser Oder-Schaltungen verbunden sind. Die Nicht-Schaltungen η 80 und «81 werden von der Plusleitung gesperrt, während die Nicht-Schaltungen « 82 und « 83 von der Minusleitung gesperrt werden. Der einzige Ausgang S des Umformers TB teilt sich in zwei Leitungen, welche die Eingänge von Nicht-Schaltungen «85 und «84 bilden, welche von der Minusleitung bzw. der Plusleitung gesperrt werden. Die Ausgänge der Nicht-Schaltungen bilden den positiven bzw. negativen Ausgang des Umformers.

Wenn die Vorrichtung arbeitet und der Inhalt des Totalisators positiv ist, so daß die Plusleitung gespeist wird, werden die nacheinander von LP und LN kommenden Ziffern den Eingängen P bzw. N des Umformers zugeführt, da «80 und «81 gesperrt sind. Da gleichzeitig «84 gesperrt ist, wird die gewöhnliche binäre Ausgangszahl als eine positive Zahl auf der Leitung SP ausgegeben. Wenn dagegen der Inhalt des Totalisators als negativ festgestellt wird, werden die Sperrungen umgekehrt. Es sind dann «82, «83 und «85 gesperrt, so daß dann die aus dem Speicherwerk kommenden positiven und negativen Teilzahlen an den negativen bzw. positiven Eingang des Umformers angelegt werden und die umgeformte Ausgangsgröße nun als eine negative Zahl an SN ausgegeben wird.

Die Erfindung betrifft ferner ein Verfahren zur Prüfung der Richtigkeit der in den algebraisch-binären Kodes mittels irgendeiner der beschriebenen Schaltungen oder anderer gemäß den gleichen Grundsätzen arbeitender Schaltungen vorgenommenen Rechenoperationen. Dieses Prüfverfahren besteht im wesentlichen darin, dem Paar (oder jedem Paar) von positiven und negativen Leitungen, welche die Ziffern 1 und Ϊ der positiven und negativen Teile einer algebraisch-binären Zahl führen, eine dritte oder Nullleitung zuzuordnen, welche ein Signal dann und nur dann führt, wenn keine der Leitungen 1 und Ϊ ein Signal führt. Es wird dann jede binäre Ziffer durch ein Nachrichtensignal dargestellt, ganz gleich, ob sie eine 1, ϊ oder 0 ist. Das O-Signal wird normalerweise bei den gegenwärtigen Rechenverfahren außer acht gelassen und wird nur bei Übertragungsoperationen benutzt. Dies verstärkt die Zuverlässigkeit der Rechnungen.

Fig. 19 zeigt eine Schaltung zur nacheinander erfolgenden Umwandlung einer gewöhnlichen binären Zahl in eine normale algebraisch-binäre Zahl in dem obigen Dreisignalsicherheitskode. Es ist angenommen, daß die binäre Eingangszahl unter Ausgang von den höheren Ordnungen nacheinander auf die Eingangsleitungen CO und Cl aufgegeben wird, welche abwechselnd gespeist werden, um die 0 bzw. die 1 der binären Zahl darzustellen. Der Ausgang dieser Vorrichtung wird durch die drei Leitungen Ml, MO, Mϊ gebildet. In der von der Umwandlung der Eingangszahl herrührenden NAB-Ausgangszahl wird eine 1 durch Speisung der Leitung Ml allein, eine ϊ durch Speisung der Leitung Mi allein und eine 0 durch Speisung von MO allein dargestellt.

Hierfür ist eine Anordnung!) von vier bistabilen Elementen oder Flip-Flops a, b, c, d vorgesehen, auf welche eine Anordnung E von vier Nicht-Schaltungen «86, «87, «88, η 89 folgt. Die Einstelleingänge der Flip-Flops α und c werden von CO gespeist, während ihre eingestellten Ausgänge die Nicht-Schaltungen «86 und «88 speisen, welche ihrerseits die Ausgangsleitungen MO bzw. Ml speisen. Die Einstelleingänge der Flip-Flops b und d werden von Cl gespeist, und ihre eingestellten Ausgänge speisen «87 und «89, welche die Ausgangsleitungen Mi bzw. MO speisen. Alle vier Flip-Flops werden durch die Zeitsteuerimpulse in der dargestellten Weise zurückgestellt. Die Nicht-Schaltungen «86 und «87 werden von Cl gesperrt, während die Nicht-Schaltungen «88 und «89 von C 0 gesperrt werden.

Es sei nun angenommen, daß eine gewöhnliche binäre Zahl nacheinander in die Vorrichtung dadurch eingegeben wird, daß die Leitungen CO und Cl entsprechend den Ziffern 0 und 1 der Zahl wechselweise gespeist werden, wobei mit der höchsten binären Ordnung begonnen wird. Zu Beginn des Vorgangs enthält jeder der Flip-Flops α und c eine in ihm gespeicherte Nachricht, da sie mit der O-Eingangsleitung verbunden sind, welche zu Beginn erregt ist. Die höchste Ziffer 1 der Eingangszahl erregt Cl und entregt CO. Hierdurch werden die zwei in α und c gespeicherten Ziffern auf die Anordnung E übertragen, in welcher die α-Ziffer durch die Nicht-Schaltung «86 gelöscht wird, welche durch die (erregte) Leitung Cl gesperrt wird, während die c-Ziffer zu der Ausgangsleitung Ml durchgegeben wird. Gleichzeitig hat die Erregung von Cl Ziffern 1 in den Flip-Flops b und d zur Vorbereitung des nächsten Schrittes gespeichert.

Es sei nun angenommen, daß die nächste höchste binäre Eingangsziffer wieder eine 1 ist. Cl wird dann wieder erregt, und die in D gespeicherte Nachricht wird an E weitergegeben, da die ö-Ziffer durch «87 gesperrt wird, so daß nur die d-Ziffer über «89 auf die Ausgangsleitung MO gelangt. Wenn dagegen die nächsthöchste Ziffer der binären Eingangszahl eine 0 ist, wird «89 gesperrt, wodurch die d-Ziffer gelöscht wird, während «87 nicht gesperrt ist, so daß nur die ^-Ziffer auf die Ausgangsleitung M ϊ durchgegeben wird. Auch hier werden wieder Nachrichtenziffern in α und c zur Vorbereitung des nächsten Digitalschrittes gespeichert.

Aus den obigen Ausführungen geht hervor, daß die beschriebene Vorrichtung tatsächlich eine gewöhnliche binäre Eingangszahl in eine algebraisch-binäre Ausgangszahl entsprechend dem obigen erfindungsgemäßen Umwandlungsverfahren umwandelt und daß die Ausgangszahl dann in dem ternären Sicherheitskode ausgedrückt ist, derart, daß jede Ziffer 1, 0 und ϊ in ihr durch die Erregung einer und nur einer der drei Ausgangsleitungen Ml, MO und Ml dargestellt wird. Die Schaltung der Fig. 19 kann leicht so abgeändert werden, daß sie in aufeinanderfolgenden Schritten einen ähnlichen Umwandlungsvorgang an einer binären Zahl vornimmt, welche nacheinander in aufsteigender Digitalordnung anstatt in absteigender auf die Eingangsleitungen CO und Cl aufgegeben wird.

Fig. 20 zeigt eine vereinfachte Vorrichtung zur Umwandlung einer algebraisch-binären Eingangszahl in eine entsprechende in dem Sicherheitskode dargestellte Zahl. Die Ziffern der positiven und negativen Teile der Eingangszahl werden nacheinander über Dn bzw. Cn aufgegeben. Eine Hilfseingangsleitung H führt einen gleichmäßigen Zug von Zeitimpulsen. Der Ausgang umfaßt die drei Leitungen Ml, MO, ΜΪ wie vorher. Die Leitungen Dn, H und Cn sind mit Ml bzw. MO bzw. ΜΪ verbunden, wobei eine NichtSchaltung «90 zwischen die Leitungen H und MO geschaltet ist und sowohl von Dn als auch von Cn gesperrt wird. Die Ausgangsleitung MO führt offenbar nur dann ein Signal, wenn keine der Eingangsleitungen Dn und Cn ein Signal führt.

Fig. 21 zeigt eine Fehlersuch- oder Prüfvorrichtung, welche den oben beschriebenen ternären Kode benutzt. Jede der drei Eingangsleitungen Ml, MO, Mϊ ist mit einem Eingang einer Oder-Schaltung u 20 mit drei Eingängen und mit je einem Eingang von zwei von drei Und-Schaltungen el, e8, e9 verbunden, deren Ausgänge an eine andere Oder-Schaltung «21 mit drei Eingängen angelegt sind. Der Ausgang von w20 verzweigt sich in zwei Ausgangsleitungen Tl und Γ 2, wobei in die letztere eine Nicht-Schaltung «91 eingeschaltet ist, welche von dem Ausgang der Oder-Schaltung «21 gesperrt wird. Wenn mehr als ein Nachrichtensignal auf dem drei Eingangsleitungen vorhanden ist, sendet offenbar wenigstens eine der drei Und-Schaltungen ein Signal aus, welches den Ausgang von T 2 sperrt. Wenn dagegen nur eine einzige der drei Eingangsleitungen eine Nachricht führt, wie dies beim normalen Arbeiten der Fall ist, übertragen beide Leitungen Π und Γ 2 Ausgangssignale. Dies zeigt das richtige Arbeiten der Rechenschaltungen an, mit welchen die Prüfvorrichtung kombiniert ist.

Zusammenfassend kann gesagt werden, daß die Erfindung ein Verfahren und Einrichtungen für schnelles Digitalrechnen betrifft, welches auf der sogenannten algebraisch-binären Ausdrucksweise beruht. Dies bedeutet die Darstellung von viekifferigen binären Zahlen als die algebraische Summe einer positiven und einer negativen binären Teilzahl. Hierfür benutzt die Erfindung Einrichtungen zur Umwandlung einer gewöhnlichen binären Zahl in eine sogenannte »normale« algebraisch-binäre Zahl, in welcher die positive Teilzahl gleich dem Doppelten der ursprünglichen binären Zahl ist und die negative Teilzahl gleich dem negativen Teil der ursprünglichen binären Zahl ist, und zur Behandlung der resultierenden Teilzahlen. Ferner sind Einrichtungen beschrieben, welche eine algebraisch-binäre Zahl in normaler Form und/oder in anderer als normaler Form in Kombination miteinander und/oder mit gewöhnlichen binären Zahlen behandeln, wobei außerdem gezeigt wurde, daß derartige Operationen beträchtlich weniger Zeit und/oder Aufwand erfordern als die gleichen in der üblichen binären Darstellung vorgenommenen Operationen, was unter anderem auf dem Fortfall der vielfachen Überträge beruht.

Die Anwendung der Erfindung ist besonders für nach dem Parallelverfahren arbeitende Rechengeräte interessant, und die meisten Schaltungen wurden als Parallelschaltungen dargestellt, es ist jedoch klar, daß die erfindungsgemäßen Grundsätze auch auf die Rechnung in nacheinanderfolgenden Vorgängen anwendbar ist, wenn die Gelegenheit dies erfordert. Die oben beschriebenen arithmetischen Operationen umfaßten Addition, Subtraktion und Multiplikation und außerdem gewisse logische Funktionen, wie Zeichenbestimmung od. dgl. ·

Die Erfindung kann natürlich abgewandelt werden und ist nicht auf die zu der definierten »algebraischbinären« Schreibweise führenden mathematischen und logischen Funktionen oder die zur Verwirklichung dieser Funktionen benutzten logischen Schaltungen beschränkt.

Claims (25)

PATENTANSPRÜCHE:

1. Rechenverfahren für Digitalrechengeräte, dadurch gekennzeichnet, daß die Zahlen in algebraisch-binärer Form durch eine positive Teilzahl und eine negative Teilzahl dargestellt sind, deren Summe gleich der ursprünglichen Zahl ist, daß die positiven und die negativen Teile jeder algebraisch-binären Zahl in getrennten Kanälen geführt werden, daß die Teilzahlen entsprechend den üblichen binären Rechnungsarten getrennt bearbeitet werden und daß das gleichzeitige Auftreten von Ziffern des Wertes 1 gleicher Stellenzahl in den die positiven bzw. negativen Teilzahlen jeder algebraisch-binären Zahl führenden Kanälen verhindert wird.

2. Rechenverfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die positiven und negativen Teilzahlen so bestimmt sind, daß keine Teilzahl zwei Ziffern des Wertes 1 in benachbarten Binärstellen enthält.

3. Rechenverfahren gemäß Anspruch 2, dadurch gekennzeichnet, daß die positiven und die negativen Teilzahlen dadurch gebildet werden, daß für die positive Teilzahl die ursprüngliche binäre Zahl verdoppelt wird, daß für die negative Teilzahl die ursprüngliche Binärzahl genommen wird und daß die in den gleichen Stellen der so gebildeten Teilzahlen vorkommenden Ziffern des Wertes 1 gelöscht werden.

4. Rechenverfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Teilzahlen der Summe von zwei Binärzahlen unter gleichzeitiger Addition dieser Zahlern dadurch gebildet werden, daß zunächst zwei Zwischenzahlen gebildet werden, von denen die erste eine Ziffer 1 an jeder Stelle enthält, in der entweder die eine oder die andere Ausgangszahl eine Ziffer 1 enthält, während die zweite Zwischenzahl eine Stelle 1 an jeder Stelle enthält, die der Stelle vorangeht, in der beide Ausgangszahlen eine Ziffer 1 enthalten, daß dann die erste Zwischenzahl in die algebraischbinäre Form gebracht wird und daß alle Ziffern

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des Wertes 1 gelöscht werden, die in der negativen Teilzahl der ersten Zwischenzahl und in der zweiten Zwischenzahl an gleichen Stellen auftreten.

5. Digitalrechengerät zur Durchführung des Rechenverfahrens nach einem der Ansprüche 1 bis 3, gekennzeichnet durch Rechenkanäle zur getrennten Verarbeitung der positiven und negativen Teilzahlen und durch Kodeumformer, denen binäre Zahlen zugeführt werden und die daraus die positiven und die negativen Teilzahlen bilden, die dem einen bzw. dem anderen Rechenkanal zugeführt sind.

6. Digitalrechengerät gemäß Anspruch 5, dadurch gekennzeichnet, daß jeder Rechenkanal ein Addierwerk für die ihm zugeführten Teilzahlen enthält und daß zwischen den Kodeumformern und den Rechenkanälen Vorzeichenwähler angeordnet sind, mit denen die Zuführung der positiven und der negativen Teilzahlen zu den Rechenkanälen wahlweise vertauscht werden kann.

7. Digitalrechengerät gemäß Anspruch 5 oder 6, dadurch gekennzeichnet, daß am Ausgang der Rechenkanäle eine Löschanordnung zum Löschen der in gleichen Stellen der Ergebnisteilzahlen auftretenden Ziffern des Wertes 1 angeordnet ist.

8. Digitalrechengerät gemäß Anspruch 7, dadurch gekennzeichnet, daß am Ausgang der Löschanordnung eine Umschreibeanordnung angeschlossen ist, die die Ergebnisteilzahlen derart umwandelt, daß keine Teilzahl Ziffern des Wertes 1 in benachbarten Binärstellen enthält.

9. Digitalrechengerät nach Anspruch 8, dadurch gekennzeichnet, daß die Ausgänge der Umschreibeanordnung für die positiven bzw. negativen Teilzahlen mit den Eingängen der Rechenkanäle zur wiederholten Durchführung von Rechenoperationen verbunden sind.

10. Digitalrechengerät gemäß einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß jeder Kodeumformer eine Anzahl von Ziffernstufen enthält, denen die Binärziffernsignale einer Binärzahl parallel über eine entsprechende Zahl von Eingangsleitungen zugeführt werden, und die an ihren Ausgängen die entsprechenden Ziffernsignale für jeweils eine Stelle der positiven und der negativen Teilzahl der algebraisch-binären Form der zugeführten Binärzahl abgeben.

11. Digitalrechengerät nach Anspruch 10, dadurch gekennzeichnet, daß jede Ziffernstufe ein Paar von Nicht-Schaltungen («1, «2...) enthält, daß jede Nicht-Schaltung einen Zifferneingang, einen Sperreingang und einen Ausgang aufweist, daß der Zifferneingang der der negativen Teilzahl zugeordneten Nicht-Schaltung (nl, «3) jeder Stufe mit der Eingangsleitung (AN) einer Binärstelle und ihr Sperreingang mit der Eingangsleitung (An—1) der vorhergehenden Binärstelle verbunden sind und daß der Zifferneingang der der positiven Teilzahl zugeordneten Nicht-Schaltung (nl, η4) jeder Stufe mit der Eingangsleitung (An—1) der vorhergehenden Binärstelle und ihr Sperreingang mit der Eingangsleitung (An) der zugehörigen Binärstelle verbunden sind.

12. Digitalrechengerät zur Durchführung des Rechenverfahrens nach Anspruch 4, gekennzeichnet durch ein Addierwerk (Fig. 7, 14) mit zwei Eingängen (A, B), denen die Ziffern der zu addierenden Binärzahlen zugeführt werden, zwei Ausgängen (C, D), an denen die Ziffern der negativen bzw. positiven Teilzahl des Ergebnisses erscheinen, mit logischen Schaltungen («23, η28, u6 . . .), welche mit den Eingängen und Ausgängen verbunden und so ausgebildet sind, daß sie beim Auftreten einer Ziffer 1 in einer bestimmten Ziffernstelle an einem und nur einem der Eingänge (A oder B) ein Ausgangssignal für eine Ziffer 1 an dem der entsprechenden Ziffernstelle der negativen Teilzahl zugeordneten Ausgang (C) und gleichzeitig ein Ausgangssignal für eine Ziffer 1 an dem der nächsthöheren Ziffernstelle der positiven Teilzahl zugeordneten Ausgang (D) erzeugen, während sie beim Auftreten von Ziffern 1 in einer bestimmten Ziffernstelle an beiden Eingängen (A und B) ein Ausgangssignal für eine Ziffer 1 nur an dem der nächsthöheren Ziffernstelle der positiven Teilzahl zugeordneten Ausgang (D) erzeugen, und mit Einrichtungen («27, η 28), welche die gleichzeitige Abgabe von Ausgangssignalen für Ziffern 1 an den der gleichen Ziffernstelle beider Teilzahlen zugeordneten Ausgängen (D, C) verhindern.

13. Digitalrechengerät nach Anspruch 12, dadurch gekennzeichnet, daß das Addierwerk eine Mehrzahl von Ziffernstufen aufweist, deren jede zwei Eingangsleitungen (An, Bn) für jeweils eine Ziffernstelle der zugeführten Binärzahlen und zwei Ausgangsleitungen (Dn, Cn) für jeweils eine Ziffernstelle der abgegebenen Teilzahlen aufweist.

14. Digitalrechengerät nach Anspruch 13, dadurch gekennzeichnet, daß jede Stufe eine dritte Eingangsleitung (C) aufweist und weitere logische Schaltungen («31, η 32) enthält, welche so ausgebildet sind, daß sie bei Zuführung eines die Ziffer 1 darstellenden Signals an der dritten Eingangsleitung (Cn) einer Stufe ein die Ziffer 1 darstellenden Ausgangssignal an der der negativen Teilzahl zugeordneten Ausgangsleitung (Cn) der Stufe erzeugen, daß Einrichtungen zur kreuzweisen Sperrung dieser logischen Schaltungen («31, «32) vorgesehen sind, welche die gleichzeitige Zuführung von die Ziffern 1 darstellenden Eingangssignalen an der zweiten und dritten Eingangsleitung (S, C) einer jeden Stufe verhindern, und daß Verbindungen (von «31 nach «27, «28) vorgesehen sind, welche die gleichzeitige Abgabe von die Ziffer 1 darstellenden Ausgangssignalen an den den positiven und negativen Teilzahlen zugeordneten Ausgangsleitungen (D, C) jeder Stufe verhindern.

15. Digitalrechengerät nach Anspruch 14, dadurch gekennzeichnet, daß dem Addierwerk eine vorbereitende Schaltung (Fig. 9) vorgeschaltet ist, die eine entsprechende Zahl von Ziffernstufen enthält, deren jede eine erste und eine zweite positive Eingangsleitung (A', B'P) und eine erste und eine zweite negative Eingangsleitung (C, B'N) sowie eine erste und eine zweite positive Ausgangsleitung (A, B) und eine negative Ausgangsleitung (C) enthält, daß die erste und die zweite positive Ausgangsleitung einer jeden Stufe der vorbereitenden Schaltung mit der ersten bzw. zweiten Eingangsleitung (A, B) einer entsprechenden Stufe des Addierwerks und die negative Ausgangsleitung (C) jeder Stufe der vorbereitenden Schaltung mit der dritten Eingangsleitung (C) der entsprechen-

den Stufe des Addierwerks verbunden sind, daß den Eingangsleitungen der vorbereitenden Schaltung Signale zugeführt werden, die den positiven bzw. negativen Teil eines ersten und zweiten Summanden darstellen, daß die vorbereitende Schaltung logische Schaltungen enthält, welche so ausgebildet sind, daß sie entsprechend der Zuführung derartiger Eingangssignale an der ersten positiven Ausgangsleitung (A), der zweiten positiven Ausgangsleitung (B) und der negativen Ausgangsleitung (C) Signale abgeben, welche zwei positive und eine negative Zahl darstellen, deren kombinierte algebraische Summe den gleichen Wert wie die kombinierte algebraische Summe der Teilzahlen des ersten und zweiten Summanden hat, und daß Einrichtungen («39, η 40) vorgesehen sind, welche die gleichzeitige Abgabe von die Ziffer 1 darstellenden Signalen an der positiven und an der negativen Ausgangsleitung jeder Stufe verhindern.

16. Digitalrechengerät nach Anspruch 15, dadurch gekennzeichnet, daß zur wiederholten Addition bzw. Subtraktion die der positiven Teilzahl zugeordneten Ausgangsleitungen (D) des Addierwerks mit den ersten positiven Eingangsleitungen (A') der entsprechenden Stufen der vorbereitenden Schaltung und die der negativen Teilzahl zugeordneten Ausgangsleitungen (C) des Addierwerks mit den ersten negativen Eingangsleitungen (C) der entsprechenden Stufen der vorbereitenden Schaltung verbunden sind.

17. Digitalrechengerät nach einem der Ansprüche 5 bis 16, gekennzeichnet durch eine Multipliziervorrichtung mit Speichereinrichtungen zur Speicherung der Ziffern 0 bzw. 1 zweier miteinander zu multiplizierender Binärzahlen, einer logischen Schaltungsanordnung (Fig. 10) zur parallelen Multiplikation von paarweise zusammengefaßten Ziffern der gespeicherten Zahlen und mit Einrichtungen zur Addition der durch die Multiplikation erhaltenen Teilprodukte.

18. Digitalrechengerät nach Anspruch 17, dadurch gekennzeichnet, daß die logische Schaltungsanordnung so ausgeführt ist, daß sie die parallele Multiplikation von paarweise zusammengefaßten Ziffern entsprechend der Multiplikationstabelle von Brahmagupta vornimmt.

19. Digitalrechengerät nach einem der Ansprüche 5 bis 18 mit parallelen, positiven und negativen Leitungen, auf denen die Ziffern der positiven bzw. der negativen Teilzahl gleichzeitig erscheinen, gekennzeichnet durch eine Schaltung (Fig. 12) zur Unterscheidung des Vorzeichens der durch die beiden Teilzahlen ausgedrückten Zahl, mit einem Plusausgang und einem Minusausgang sowie mit logischen Schaltungen, denen die Ziffern der Teilzahlen zugeführt werden und die nur die in der höchsten Stelle beider Teilzahlen vorhandene Ziffer 1 zu dem Plusausgang bzw. zu dem Minusausgang übertragen, je nachdem, ob diese Ziffer 1 der höchsten Stelle in der positiven oder in der negativen Teilzahl vorhanden ist, während sie die Übertragung aller in niedrigeren Stellen beider Teilzahlen vorhandenen Ziffern 1 zu den beiden Ausgängen verhindern.

20. Digitalrechengerät nach einem der Ansprüche 5 bis 19, gekennzeichnet durch eine Anordnung (Fig. 13) zur Rückumwandlung der beiden Teiizahlen in eine gewöhnliche Binärzahl, mit einem positiven und einem negativen Eingang (P, N), denen die Ziffern der beiden Teilzahlen synchron in aufsteigender Ordnung nacheinander zugeführt werden, wobei logische Einrichtungen (Fig. 5) das gleichzeitige Auftreten von Ziffern 1 in einander entsprechenden Stellen der beiden Teilzahlen verhindern, und mit logischen Schaltungen («49, «51, r, e4, ut5), welche am einzigen Ausgang der Anordnung eine Ziffernfolge erzeugen, welche der algebraischen Summe der positiven und der negativen Teilzahl entspricht.

21. Digitalrechengerät nach einem der Ansprüche 5 bis 20, gekennzeichnet durch eine Teilrückumwandlungsschaltung (Fig. 15) zur Umwandlung der algebraisch-binären Teilzahlen in andere algebraisch-binäre Teilzahlen von einfacherer Form, welche die gleiche Zahl darstellen, mit einer Anzahl von Ziffernstufen mit jeweils einem positiven und einem negativen Eingang (D, C), denen die Ziffern einer Stelle der umzuwandelnden Teilzahlen parallel zugeführt werden, und einem positiven und einem negativen Ausgang (K, L) und mit logischen Schaltungen, die bei Zuführung einer Ziffer 1 an dem positiven Eingang (Dn) einer Ziffernstufe eine Ziffer 1 am positiven Ausgang (Kn) der gleichen Ziffernstufe abgeben, wenn nicht eine Sperrung durch das Auftreten einer Ziffer 1 am negativen Eingang (Cn— 1) der nächstniedrigen Ziffernstufe erfolgt, in welchem Fall sie eine Ziffer 1 am positiven Ausgang (Kn-1) der nächstniedrigen Stufe abgeben, und die bei Zuführung einer Ziffer 1 am negativen Eingang (Cn) einer Ziffernstufe eine Ziffer 1 am negativen Ausgang (Ln) der gleichen Stufe abgeben, wenn nicht eine Sperrung durch das Auftreten einer Ziffer 1 am positiven Eingang (Xn+1) der nächsthöheren Stufe erfolgt.

22. Digitalrechengerät nach einem der Ansprüche 5 bis 21, gekennzeichnet durch eine Speichervorrichtung mit einer positiven und einer negativen Anordnung (LP, LN) von bistabilen Elementen (fl) mit zwei Zuständen, von denen jedes einen Eingang (D bzw. C) besitzt, Einrichtungen zur Zuführung der Ziffern einer positiven bzw. negativen binären Eingangszahl zu den entsprechenden Eingängen beider Anordnungen, mit Einrichtungen, welche die gleichzeitige Zuführung von Ziffern 1 zu den Eingängen der einander entsprechenden Elemente beider Anordnungen verhindern, mit Verschiebungssteuereinrichtungen (Sh), welche die die binären Eingangszahlen darstellenden Zustände der Elemente schrittweise in einem gewählten Sinn über jede der Anordnungen verschieben, und mit sperrbaren Ausgängen («78, «79) an den Elementen einer jeden Anordnung für die Entnahme der gespeicherten Ziffernfolgen.

23. Digitalrechengerät nach einem der Ansprüche 5 bis 22, gekennzeichnet durch eine Umsetzeranordnung (Fig. 19) mit zwei Eingängen (CO, Cl), auf denen nacheinander die Ziffern 0 bzw. 1 einer binären Zahl erscheinen, drei Ausgängen (Ml, MO, Mi) und mit logischen Schaltungen, welche mit den Eingängen und Ausgängen verbunden und so ausgebildet sind, daß sie entsprechend den an den Eingängen zugeführten Ziffern jeweils einen der Ausgänge zur Darstellung der Ziffern 1, 0 bzw. Ϊ einer algebraisch-

binären Zahl erregen, deren positiver Teil doppelt so groß wie die binäre Eingangszahl und deren negativer Teil gleich dem negativen Teil der binären Eingangszahl ist.

24. Digitalrechengerät nach einem der Anspräche 5 bis 22, gekennzeichnet durch eine Umsetzeranordnung (Fig. 20) mit einem positiven und einem negativen Eingang (D, C), denen gleichzeitig die stellengleichen Ziffern einer positiven und einer negativen binären Eingangszahl zügeführt werden, wobei Einrichtungen (Fig. 5) die gleichzeitige Zuführung von Ziffern 1 in den gleichen Stellen der beiden Zahlen verhindern, mit drei Ausgängen (Ml, MO, Ml), von denen zwei Ausgänge (Ml, Ml) den beiden Eingängen entsprechen und mit logischen Schaltungen, welche so ausgebildet sind, daß sie bei Zuführung einer Ziffer 1 an einem Eingang ein Signal an dem

entsprechenden Ausgang (Ml oder Ml) abgeben, während sie bei Zuführung der Ziffer 0 an beiden Eingängen ein Signal an dem dritten Ausgang (MO) abgeben.

25. Digitalrechengerät nach Anspruch 23 oder 24, gekennzeichnet durch eine Prüfvorrichtung (Fig. 21) mit drei Eingängen (Ml, MO, Mi), die mit den drei Ausgängen der Umsetzeranordnung verbunden sind, einem ersten und einem zweiten Ausgang (Tl, T2), und mit logischen Schaltungen, welche so ausgebildet sind, daß sie bei Zuführung einer Ziffer 1 an irgendeinem und nur einem der drei Eingänge die Ziffer 1 darstellende Signale an beiden« Ausgängen (Tl, Tl) abgeben, während sie bei gleichzeitiger Zuführung von Ziffern 1 an mehr als einem Eingang ein die Ziffer 1 darstellendes Signal nur am ersten Ausgang (Π) abgeben.

Hierzu 4 Blatt Zeichnungen

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