DE1524177C - Multiplikationseinrichtung zur teilweise parallelen Multiplikation binärer Faktoren - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Multiplikationseinrichtung zur teilweise parallelen Multiplikation binärer Faktoren mit Multiplikanden-Vervielfachungs-Schaltungen, die aus nacheinander

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zugeführten Gruppen von je ρ Multiplikanden-Ziffern den, wenn Faktoren mit großer Stellenzahl, z. B. Vielfache zu von diesen Gruppen dargestellten Operanden mit doppelter Genauigkeit, zu verarbeiten Werten bilden, mit einem in Abschnitte unterteilten sind. Der dafür zu zahlende Preis besteht jedoch in Addierwerk, in dem jeder Abschnitt zur parallelen einer Verlängreung der Operationszeit und in einer Akkumulation des Vielfachen einer Multiplikanden- 5 Erhöhung des Steuer- oder Programmierungsauf-Zifferngruppe geeignet ist, mit den Eingängen der wandes.

Abschnitte zugeordneten Selektorschaltungen, von Obwohl diese Multiplikations-Einrichtungen er-

denen jede mit allen Ausgängen der Vervielfachungs- heblich schneller arbeiten als reine Serien-Multipli-

Schaltungen verbunden ist und von einer zugeord- zierwerke, bei denen jeweils eine Multiplikatorziffer

neten Gruppe mehrerer parallel wirksamer Gruppen io mit allen Multiplikandenziffern multipliziert wird, hat

zu je r Multiplikanden-Bits entsprechend einem von es sich insbesondere für die Verarbeitung von Fak-

dieser Gruppe dargestellten Wert für einen Durchlaß toren mit großen Stellenzahlen (z. B. 100 und mehr)

eines bestimmten Vielfachen gesteuert wird, sowie in Hochleistungs-Rechenanlagen als wünschenswert

mit einer Einrichtung zur Verschiebung der in den gezeigt, die Multiplikationszeit weiter zu verkürzen.

Addierwerkabschnitten akkumulierten Teilprodukte 15 Es sind auch bereits Überlegungen angestellt wor-

zum nächsten Addierwerkabschnitt nach Verarbei- den, eine Multiplikationseinrichtung zu bauen, die

tung einer jeden Multiplikanden-Zifferngruppe, wobei vollständig parallel arbeitet, bei der also das Produkt

die Anzahl der Multiplikanden-Zifferngruppen in in einem einzigen Schritt gebildet wird (z. B. »Digi-

wenigstens zwei aneinander anschließende Bereiche tale Rechenanlagen« von A. P. Speiser, Berlin,

unterteilt ist. 20 1961, S. 199, 200). Diese Einrichtungen erfordern je-

Derartige eine Multiplikation teilweise parallel und doch einen außerordentlichen hohen Aufwand, der teilweise serial ausführende Multiplizierwerke sind insbesondere in der hohen Zahl Addierwerke zum bekannt, wie beispielsweise das Buch von· Ausdruck kommt, die zur schnellen Addition der par-R.K. Richards, »Arithmetic Operations in Digital allel gebildeten Teilprodukte benötigt werden. Die Computers«, Princeton, USA, 1955, S. 156 bis 161, 25 Zahl dieser Addierwerke wächst mit dem Quadrat zeigt. Sie arbeiten in der Weise, daß sowohl der der Faktoren-Stellenzahl, so daß bei Faktoren, die Multiplikand als auch der Multiplikator in Bitgrup- viele Stellen aufweisen, ein in den meisten Fällen pen unterteilt wird, wobei für die Steuerung der nicht mehr vertreibbarer Aufwand entsteht.
Multiplikation jeweils diejenigen Werte maßgebend Aufgabe vorliegender Erfindung ist es, eine Multisind, die von diesen Bitgruppen dargestellt werden. 30 plikationseinrichtung anzugeben, die in einem höhe-Für jeweils eine Multiplikanden-Zifferngruppe wer- ren Grade parallel arbeitet als das oben erläuterte den mehrere Vielfache, z.B. die sieben Vielfachen Parallel-Serien-Multiplizierwerk und daher eine von 1 bis 7, gebildet, die parallel zu den Teilpro- höhe Arbeitsgeschwindigkeit als dieses besitzt, bei dukt-Selektorschaltungen geführt werden. An den der jedoch der übermäßig hohe Aufwand reiner Par-Ausgang jeder dieser Selektorschaltungen ist eine 35 allel-Multiplizierwerke vermieden wird. Bei einer Addierwerkstufe angeschlossen, die so viele Voll- Multiplikationseinrichtung der eingangs erläuterten addierer aufweist, wie eine Multiplikanden-Ziffern- Art wird dies dadurch erreicht, daß für jeden Bereich gruppe Bits umfaßt. Jede Selektor-Schaltung und (A, B) der Multiplikanden-Zifferngruppen eine sepadamit auch jede Addierwerkstufe ist in ansteigender rate Vervielfachungsschaltung vorgesehen ist, denen Stellenordnung einer Multiplikator-Zifferngruppe zu- 40 je eine Multiplikanden-Zifferngruppe parallel zugegeordnet. Die Selektorschaltung wird entsprechend führt wird, daß für jede der Vervielfachungsschaltundem Wert, den die Bitkombination dieser Multipli- gen ein in Abschnitte unterteiltes Addierwerk vorgekatorgruppe darstellt, zur Übertragung eines be- sehen ist, dessen zugeordnete Selektorschaltungen mit stimmten der Multiplikanden-Vielfachen zur be- in der Stellenfolge gleichgeordneten Selektorschaltreffenden Addierwerkstufe gesteuert, die dieses Viel- 45 tungen in den Eingängen des anderen Addierwerkes fache als Teilprodukt akkumuliert. Jede der verviel- zueinander parallel von der gleichen Multiplikatorfachten Multiplikanden-Gruppen wird somit parallel Zifferngruppe gesteuert werden, daß ein niedrigmit dem gesamten Multiplikator multipliziert. Die stelliger Teil des höherstelligen Addierwerkes mit Multiklikanden-Gruppen werden nacheinander, also dem Eingang des niedrigstelligen Addierwerkes verserial den Vervielfachungs-Schaltungen zugeführt, 50 bunden ist und diesem nach Abschluß der Teilwobei mit jeder Zuführung der Inhalt des Addier- produktakkumulation diejenige Teilsumme zuführt, Werkes um eine Addierwerkstufe verschoben wird, deren Wertstellen mit den vom niedrigstelligen Adso daß zu einem unter Steuerung einer Multiplikator- dierwerk verarbeiteten Wertstellen übereinstimmen, Zifferngruppe gebildeten Teilprodukt bei Verarbei- und daß mit den Ausgängen der Addierwerke ein tung der nächsten Multiplikanden-Zifferngruppe ein 55 zusätzliches Addierwerk verbunden ist, dem die in Teilprodukt akkumuliert wird, das unter Steuerung den Abschnitten der Addierwerke enthaltenen Teilder wertstellenmäßig nächst niedrigen Multiplikator- summen und Überträger zur Bildung der Endsumme Zifferngruppe entstanden ist. Dieser Prozeß wird stellengerecht zugeführt werden,
fortgesetzt, bis alle Multiplikanden-Zifferngruppen Weitere vorteilhafte Ausgestaltungen der Erfindung verarbeitet sind. 60 sind aus den Ansprüchen zu ersehen. Nachfolgend

Es ist bei Multiplizierwerken auch bekannt, die wird ein Ausführungsbeispiel der Erfindung an Hand gesamte Stellenzahl der Faktoren in wenigstens zwei von Zeichnungen erläutert. Es zeigt
aneinander anschließende Stellenbereiche zu unter- Fig. 1 ein Blockschaltbild der Multiplikationsteilen, die separat verarbeitet werden, wonach die einrichtung,

dabei entstandenen Teilprodukte stellengerecht ad- 65 F i g. 2 die Zusammengehörigkeit der F i g. 2 A

diert werden (z.B. das oben angeführte Buch von bis 2J,

Richards, S. 160, 161). Hierdurch ist es möglich, Fig. 2A bis 2J ein detailliertes Blochschaltbild

eine Erhöhung des Schaltungsaufwandes zu vermei- der Einrichtung nach F i g. 1,

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F i g. 3 ein detailliertes Blockschaltbild eines Selek- alle möglichen Teilprodukte in das Addierwerk eintorabschnittes, wie er von der Einrichtung nach den gegeben worden sind. Zu diesem Zeitpunkt führt die Fig. 2A bis 2J verwendet wird, Multiplikationssteuerung eine parallele Übertragung

F i g. 4 ein detailliertes Blockschaltbild einer Ad- des Inhalts des gesamten Addierwerkes in einen dierwerkstufe, wie sie in der Einrichtung nach den 5 Assimilator durch, wo der noch nicht endgültige Teil Fig. 2A bis 2J verwendet wird, der Summe und die zum Zeitpunkt der Übertragung

F i g. 5 die Zusammengehörigkeit der F i g. 5 A im Addierwerk noch nicht verarbeiteten Überträge und 5 B, zu einer Endsumme vereinigt werden, die zusammen

Fig. 5A und 5B ein Impulszeitdiagramm zur Er- mit dem Inhalt des vorerwähnten Teilproduktläuterung der Wirkungsweise der Einrichtung nach io Registers das Produkt der Multiplikationsoperation den F i g. 2 A bis 2 J, darstellt.

Fig. 6A und 6B Verknüpfungstabellen für die Während der Ausführung der Multiplikation wird

in der Einrichtung nach den Fig. 2A bis 2J ver- der Multiplikand nacheinander in Gruppen von wendeten Addierwerke, ρ Bits parallel mit dem Multiplikator multipliziert.

F i g. 7 A bis 7 E Darstellungen der Wertstellen- 15 Im dargestellten Ausführungsbeispiel wird als Wert ρ Verteilung in den verschiedenen Aggregaten der Ein- die Zahl 3 verwendet, so daß eine Verarbeitung des richtung nach den Fig. 2A bis 2J zur Erläuterung Multiplikanden in Dreiergruppen erfolgt und die deren Wirkungsweise, Abschnitte des Addierwerkes aus Addierwerkstufen

Fig. 8A eine Multiplikationsbeispiel in einer Aus- bestehen, von denen jede drei Volladdierer aufweist, führung gemäß der herkömmlichen serialen Multi- 20 Des weiteren ist der Multiplikand in q Segmente plikation, unterteilt, und die Teilprodukte für jedes Segment

Fig. 8B bis 8E Darstellungen der Operation der werden parallel mit dem Multiplikator multipliziert verschiedenen Aggregate in der Einrichtung nach den und in q Addierwerken akkumuliert. Im dargestellten Fig. 2A bis 2J bei der erfmdungsgemäßen Ausfüh- Beispiels ist q = 2. Jedes dieser Teil-Addierwerke rung des Multiplikationsbeispiels nach Fig. 8A. 25 arbeitet in der gleichen Weise, bis alle Multiplikandenbits des betreffenden Segments unter Steuerung

Allgemeine Beschreibung ^er umcodierten Multiplikationsziffern verarbeitet

worden sind. Ein jedes der Addierwerke besitzt sein

Die Prinzipien der Erfindung werden angewendet eigenes Teilprpdukt-Register. Ein echtes Teilprodukt bei einer auf der Basis von Stellenverschiebungen 30 wird jedoch lediglich in demjenigen Teilproduktarbeitenden Multiplikationseinrichtung, die ein MuI- Register gebildet, das mit dem im niedrigstelligen tiplikanden- und ein Multiplikatorregister aufweist. Teil des Multiplikanden zugeordneten Addierwerk Es sind Mittel für eine Umcodierung des Multipli- verbunden ist.

kators vorgesehen, der «Bits aufweist, von denen Der Inhalt des Teilprodukt-Registers des Addier-

rBits jeweils gleichzeitig umcodiert werden. Ferner 35 Werkes des höherstelligen Multiplikandenteiles und sind Mittel vorgesehen, um Vielfache von jeweils der Inhalt der Akkumulatorstufen des Addierwerkes ρ Bits des Multiplikanden gleichzeitig zu erzeugen. selbst überlappen sich insoweit, als sie Teilprodukte Die Multiplikationseinrichtung umfaßt 'ein Addier- oder Teilsummen des Endproduktes enthalten. Die . , . . . ».,,.„ , _Λ ._u . Unterteilung des Multiplikanden in qSegmente und

werk, das m wenigstens —Abschnitte unterteilt ist, _{4o die Verwendung} von _? Addierwerken erfordert daher

von denen jeder aus einer Paralleladdierstufe für einen zusätzlichen Schritt, der darin besteht, daß, ρ Bits besteht. Es sind Auswahlschaltungen für eine nachdem die höchststellige p-Bitgruppe des Multipliseriale Übertragung der ρ Bits der Multiplikanden- kanden in das betreffende Addierwerk eingegeben vielfachen in das Addierwerk unter Steuerung der worden ist, die sich überlappenden Teile der zwei umcodierten Version des Multiplikators vorgesehen. 45 Addierwerke vor der eigentlichen Bildung des End-Das Addierwerk enthält eine Ausgangsschaltung für produktes zueinander addiert werden. Im nachfoleine gleichzeitige Übertragung von ρ Bits von einem gend beschriebenen Ausführungsbeispiel wird dies niedrigen Wertstellenteil des Addierwerkes in ein dadurch erreicht, daß die Ausgänge des hochstelligen Teilproduktregister. Aus dem Multiplikandenregister Teilprodukt-Registers und der betreffenden Stufen werden die Multiplikandenziffern in Gruppen von 50 des hochstelligen Addierwerkes in der geeigneten ρ Bits nacheinander zu einer Vervielfachungs-Gene- Weise zusammengeführt werden, ratorschaltung übertragen, von der die erzeugten Ausführungsbeispiel werden jeweils vier Bits des Multiplikandenvielfachen ebenfalls in Gruppen von Multiplikators gleichzeitig umcodiert, um einen von ρ Bits in das Addierwerk übertragen werden. Dieser neun Auswahl-Steuer ausgängen +4 bis +1, —1 Vorgang wird fortgesetzt, bis alle Multiplikanden- 55 bis—4 signalführend zu machen, ziffern in das Addierwerk eingegeben und in diesem Vom Multiplikanden werden jeweils drei Bits akkumuliert worden sind. Daraufhin wird der Inhalt gleichzeitig der Vervielfachungs-Generatorschaltung der Addierwerkstufen parallel zu einer Assimilator- zugeführt, ρ ist daher gleich 3. Ferner ist die Anschaltung übertragen. Der Ausgang des Assimilators Ordnung so getroffen, daß sowohl der Multiplikand ist mit einem Ausgangsregister der Multiplikations- 60 als auch der Multiplikator die gleiche Länge aufeinrichtung verbunden, dessen Inhalt zusammen mit weisen, d. h. m = η — 24 Bits. Des weiteren ist der dem Inhalt des erwähnten Teilprodukt-Registers das Multiplikand in zwei Segmente von elf und dreizehn Produkt der ausgeführten Multiplikation darstellt. Bits unterteilt (q = 2). Diese Festlegungen stellen Es werden somit im Addierwerk serial Teilpro- jedoch für die Anwendung der Erfindung keine Bedukte erzeugt und akkumuliert, wobei laufend echte 65 grenzung dar.

Summenbitgruppen parallel erzeugt werden, die be- Die Operation der dargestellten Multiplikations-

reits einen Teil des Endproduktes bilden und in einrichtung erfolgt in vier Hauptphasen. In der ersten

einem Teilprodukt-Register gespeichert werden, bis Phase wird der Multiplikator umcodiert. In der zwei-

ten Phase erfolgt die Erzeugung der geeigneten Vielfachen des Multiplikanden und ihre Übertragung in die Addierwerke unter Steuerung der umcodierten Multiplikatorziffern, bis der gesamte Multiplikand aufgearbeitet ist. Am Ende dieser Phase sind alle Teilprodukte in den Addierwerken enthalten.

Während der dritten Operationsphase wird die Überlappung der erzeugten Teilsummen kompensiert, d. h., die Teilsummen, für die eine Überlappung existiert, werden zu einer gemeinsamen Pseudo- ίο Summe kombiniert, die von den Addierwerken zum Assimilator übertragen wird.

Die vierte Operationsphase besteht schließlich darin, eine Assimilation der Pseudo-Summe in eine Endsumme durchzuführen, indem die Summenausgänge der Addierwerke mit den Übertragsausgängen von einzelnen Stufen der Addierwerke kombiniert werden.

Sofern nur positive Multiplikanden-Vielfache verwendet werden, wäre damit die Multiplikationsoperation abgeschlossen. Das in den Zeichnungen dargestellte Ausführungsbeispiel der Erfindung verwendet jedoch sowohl positive als auch negative Mulutiplikanden-Vielfache, indem statt der Vielfachen 0 bis 7 für aus drei Binärstellen bestehende Oktalbytes die Vielfachen —4 bis — 1 und +1 bis +4 verwendet werden. Auf diese Weise brauchen nur drei verschiedene Vielfache erzeugt werden, da die negativen Vielfachen lediglich das Eins-Komplement der positiven Vielfachen sind. Es ist jedoch Vorsorge zu treffen, daß jeweils dann eine Eins in die entsprechende Addierwerkstufe eingegeben wird, wo ein negatives Vielfaches existiert, um eine richtige Arbeitsweise des Addierwerkes sicherzustellen. Der gleiche Effekt könnte erreicht werden, wenn neben den Multiplikanden-Vielfachen + 1 bis +4 ein weiteres System von Multiplikanden-Vielfachen +1 bis +4 in Verbindung mit einer Addier-Subtrahierschaltung verwendet würde.

Ausführungsbeispiele
nach den Fig. 1 und 2A bis 2 J

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Die in F i g. 1 dargestellte Multiplikations anordnung umfaßt ein Multiplikanden-Register 2, das in einen niedrigen und in einen hohen Wertstellenteil unterteilt ist, sowie ein Multiplikator-Register 4. Der Ausgang des Multiplikanden-Registers führt zu Multiplikanden-Vervielfachungsgeneratoren 8 und 10. Der dem niedrigen Wertstellenteil zugeordnete Vervielfachungs-Generator ist mit A und der dem hohen Wertstellenteil zugeordnete Vervielfachungs-Generator mit B bezeichnet. Ihre Ausgänge sind mit je einer Selektorschaltung 14 und 12 verbunden. Den Vervielfachungs-Generatoren wird der Multiplikand jeweils in Gruppen von drei parallelen Bits (p = 3) zugeführt, wobei die erzeugten Vielfachen ebenfalls jeweils durch drei parallele Bits dargestellt werden. Das spezifische Multiplikanden-Vielfache, das für eine bestimmte Multiplikatorstelle auszuwählen ist, wird durch einen Umcodierer 6 bestimmt, der vom Multiplikator Gruppen von drei Bits parallel verarbeitet. Ein jeder Abschnitt des Umcodierers 6 prüft vier Bits des Multiplikators, wobei das der höchsten Stelle benachbarte Bit der einen Gruppe das Bit niedrigster Stellenordnung der anderen Gruppe ist. Die Arbeitsweise des Umcodierers wird in einem späteren Abschnitt erläutert. Der Ausgang des Umcodierers 6 führt zu den Selektorschaltungen 12 und 14. Die Funktion der Selektorschaltungen besteht darin, das richtige Multiplikanden-Vielfache zu den Addierwerken 20 und 16 zu übertragen, die ausgangsseitig an die Selektoren 14 und 12 angeschlossen sind. Dem Selektor 12 für die hochstelligen Multiplikanden-Vielfachen ist dabei das Addierwerk 16 zugeordnet, das die Bezeichnung B trägt, während das Addierwerk 20 dem niedrigstelligen Teil des Multiplikanden zugeordnet ist und die Bezeichnung A trägt. Ein jedes der Addierwerke ist in Abschnitte unterteilt, von denen jeder einem Segment des Umcodierers 6 zugeordnet ist. Wenn daher der Multiplikator η Stellen aufweist und der Umcodierer in r Segmente unterteilt

ist, besitzen die Addierwerke—Abschnitte bzw. Stufen. Ein jeder Abschnitt enthält eine dem Wert ρ entsprechende Anzahl binärer Volladdierer, die zur Verarbeitung einer Bitgruppe der Multiplikanden-Vielfachen dienen. Ein jedes der Addierwerke ist in sich selbst abgeschlossen, und die von den einzelnen Abschnitten erzeugten Pseudo-Summenbits werden von" Abschnitt zu Abschnitt unter Steuerung eines in Fig. 2J dargestellten Taktgebers übertragen. Die Überträge für die nächsthöheren Stellen werden jeweils in dem Abschnitt, in dem sie erzeugt worden sind, gespeichert, da der nächsthöhere Stellenteil während der folgenden Byte-Zeit in diesem Abschnitt erscheint. Die aufeinanderfolgneden Dreibit-Ausgänge, beginnend mit der niedrigsten Stelle der Addierwerke 16, 20, werden in Teilprodukt-Registern 18 und 22 gespeichert, wobei das Register 22 zur Aufnahme der niedrigstelligen Teilprodukte dient. Der Inhalt des Registers 22 bildet einen Teil des Endproduktes. Das Register 18 empfängt Pseudo-Teilprodukte vom Addierwerk 16, und sein Inhalt wird in das Addierwerk 20 übertragen, um die richtigen Teilsumme zu bilden. Nach der Addition der Teilsummen gelangen die Ausgangssignale der beiden Addierer zu einem Assimilator 24, der eine echte Summe erzeugt, die zum Ausgangsregister 28 übertragen wird. Die Ausgangssignale eines hochstelligen Teiles des Assimilators werden über einen Subtrahierer 26 zum Ausgangsregister 28 geführt, der weitere Eingangssignale vom Umcodierer 6 empfängt. Für die detaillierte Erläuterung der Anordnung nach Fig. 1 wird nunmehr auf die Fig. 2A bis 2J Bezug genommen, worin für die entsprechenden Teile die gleichen Bezugszeichen verwendet werden wie in Fig. 1. Die Fig. 2A zeigt den hochstelligen und den niedrigstelligen Teil des Multiplikanden-Registers 2 sowie einen Verschiebeimpuls-Eingang X 2 für dieses Register. Mit dem Ausgang des Multiplikanden-Registers sind die Vervielfachungs-Generatoren 8 und 10 verbunden, von denen jeder drei Bündel Ausgangsleitungen aufweist, auf denen die erzeugten Vielfachen auftreten und zu den Selektoren 12 und 14 geführt werden. Die Ausgänge des Vervielfachungs-Generators 8 gelangen parallel zu allen Stellen des Selektors 14, und die Ausgänge des Generators 10 gelangen parallel zu allen Stellen des Selektors 12. In Abhängigkeit vom Ausgangssignal-Zustand des Umcodierers 6 wird jeweils eines der Vielfachen von —4 bis +4 ausgewählt und über den betreffenden Teil der Selektorschaltungen 12 oder 14 zu den Addierwerken 16 oder 20 übertragen. Es ist hierbei zu bemerken, daß keine Null-Leitung unter den Ausgangsleitungen des Umcodierers existiert.

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Wenn eine Null umzucodieren ist, so bedeutet dies, daß keines der Und-Tore in den Selektorschaltungen 12 und 14 für eine Signalübertragung konditioniert wird, so daß kein Eingangssignal zu den Addierwerken 16 und 20 gelangt. Es ist ferner zu bemerken, daß die Ausgänge einer jeden Selektor-Teilschaltung 15 mit den Eingängen der zugeordneten Addierwerkstufe 106 in den Addierwerken 16 und 20 verbunden sind. Eine über einen der Selektoren 12 oder 14 in eines der Addierwerke 16 oder 20 eingegebene Zahl wird daher mit einer Zahl aus der in der Stellenordnung vorausgehenden Stufe kombiniert. Die einzelnen Stufen 106 der Addierwerke 16 und 20 weisen Mittel auf, die eine Ubertragsausbreitung von Stufe zu Stufe sicherstellen. Dies wird in Verbindung mit F i g. 4 in einem späteren Abschnitt erläutert. Die niedrigste Stufe A 0 und B1 der beiden Addierwerke 20 und 16 sind jeweils mit den ersten drei Bitstellen der Register 18 und 22 gekoppelt. Ein StellenverschiebereingangG2ß ist an diese Register gelegt. Mit jedem Impuls auf dieser Leitung wird eine Stellenverschiebung um drei Bitstellen in den Registern ausgelöst, damit die nächsten drei Bits von den Addierern 20 und 16 zu den ersten drei Stellen dieser Register übertragen werden können. Der Inhalt des Registers 22 enthält ein echtes Teilprodukt und kann daher unverändert weiter übertragen werden. Der Inhalt des Registers 18 wird dagegen über eine Torschaltung 34, die durch einen Impuls von der Verriegelungsschaltung 1 in Fig. 2J zum Zeitpunkt Γ 5 gesteuert wird, in das Addierwerk 20 übertragen. Das Tor 34 steuert auch die Verschiebung des Inhaltes der Addierwerkstufen Bl, BI und B3 im Addierwerk 20 zur Zeit Γ 5. Die Zuordnung der Stufen des Registers 18 zu den Addierwerkstufen des Addierwerkes 20 ist aus den Fig. 2G, 2H, 21 und aus F i g. 6 A zu ersehen. Ebenso ist die Zuordnung der Stellen des Assimilators 24 zu den einzelnen Stufen der Addierwerke 16 und 20 aus den F i g. 2 F bis 21 und 6 B zu ersehen. In der letzteren Figur ist auch die Zuordnung der verschiedenen möglichen Überträge angegeben. Jede Stufe des Subtrahierwerkes 26 empfängt über den einen Eingang Signale von einer zugeordneten Stufe des Assimilators, und ein Teil der Subtrahierstufen empfängt zweite Eingangssignale von einer Korrekturschaltung 36 in den Fig. 2D und 2E. Die Korrekturschaltung 36 enthält Teilschaltungen, deren Anzahl der Zahl der Umcodier-Teilschaltungen —1 entspricht.

Die höchste Stelle des Umcodierers liefert keine Signale zur Korrekturschaltung 36, da keine Notwendigkeit besteht, über die 48-Bitstelle hinaus Einsen in das Produkt einzuführen. Jede der Korrekturschaltungen enthält eine Inverterschaltung 101, zwei Und-Schaltungen 102, 103 und eine Oder-Schaltung 41. Die Funktion dieser Schaltelemente besteht darin, ein Ausgangssignal am Ausgang der Oder-Schaltung 41 zu erzeugen, wenn ein negativer Multiplikand und ein positives Multiplikanden-Vielfaches oder ein positiver Multiplikand und ein negatives Vielfaches auftritt. Die Ausgangssignale der Oder-Schaltungen 41 gelangen zu den Stufen der Subtrahierschaltung 26, wo sie zur Korrektur eines Teiles der Ausgangssignale vom Assimilator 24 dienen. Das vom Ausgang der Subtrahierschaltung 26 zum Ausgangsregister 28 übertragene Produkt stellt zusammen mit dem Inhalt des Teilprodukt-Registers 22 das Endprodukt der Multiplikationsoperation dar.

Die F i g. 3 gibt eine detaillierte Darstellung einer der Selektorschaltungen 15. Diese Selektorschaltung besteht aus einer Anzahl Und-Toren40, von denen jedes einen ersten Eingang aufweist, der mit einer der Leitungsbündel 42, 44,46 von den Vervielfach-Generatoren8 oder 10 verbunden ist, und einen zweiten Eingang, der mit einer der Leitungen + 1 bis + 4, — 4 bis — 1 vom Umcodierer 6 verbunden ist. Die Zuordnung erfolgt in der Weise, daß der eine Eingang einer Und-Schaltung, der mit einer Leitung aus den Leitungsbündeln 42,44 oder 46 verbunden ist, und der andere Eingang der Und-Schaltung, der mit einer Leitung aus dem Leitungsbündel 104 vom Umcodierer 6 verbunden ist, dem gleichen Multiplikanden-Vielfachen +1 bis +4, — 1 bis —4 zugeordnet ist. Die Ausgänge der Und-Schaltungen 40 sind über Oder-Schaltungen 48 und eine Tor-Schaltung 30 mit der zugeordneten Stufe der Addierer 16 oder 20 verbunden. Eine Negatives-Vielfaches-Leitung vom Umcodierer 6 führt unter Umgehung der Selektorschaltung direkt über die Tor-Schaltung 30 zu einer Und-Schaltung 50 (F i g. 4) in der zugeordneten Stufe der Addierwerke 16 oder 20. Das auf dieser Leitung auftretende Signal stellt einen +1-Eingang an der betreffenden Addierwerkstufe dar. Der andere Eingang der Und-Schaltung 50 ist ein 1-Erzwingen-Impuls von der Und-Schaltung 105 in der Taktgeber-Schaltung (F i g. 2 J) der Anordnung. Diese Schaltung dient zur Erzeugung des Zweierkomplements eines negativen Vielfachen. Die Ausgangssignale der Und-Schaltung 50 gelangen über eine Oder-Schaltung 52 zu einem Flipflop 54 und bringen diesen in einen Zustand, in dem er eine Eins als Übertrag in die nächsthöhere Addierstufe liefert.

Der Schaltung 15 in F i g. 3 wird weiterhin über eine Leitung 106 von der Verriegelungsschaltung 1 bei Verwendung im Selektor 12 und von der Verriegelungsschaltung 2 bei Verwendung der Schaltung im Selektor 14 ein Signal zugeführt, das dazu dient, über bestimmte der Und-Schaltungen 40 die Übertragung von Multiplikanden-Vielfachen in die letzten zwei Stellen des Addierers 20 zur Zeit Γ 4 zu verhindern. Dies ist in F i g. 7 D durch Eintragung des Buchstabens X in der Spalte A 4 der Tafel für den Vervielfach-Generator 8 dargestellt. Für jedes Feld, wo ein X eingetragen ist, ist es erwünscht, ein Eingangssignal in die zugeordnete Addierstufe zu verhindern. An Hand der Fig. 2J wird nachfolgend auf die Taktgeberschaltung der Multiplikationseinrichtung eingegangen. Der Hauptteil dieser Taktgeberschaltung besteht aus einem Grund-Taktgeber 60, der, wie aus F i g. 5 A und 5 B zu ersehen ist, in bestimmten Zeitintervallen Taktimpulse liefert. Diese Taktimpulse gelangen zu einer Und-Schaltung 62, deren zweiter Eingang mit einem Flipflop 64 verbunden ist. Dieser Flipflop 64 wird in den Eins-Zustand gebracht durch einen Startimpuls auf einer Leitung 107, der in für sich bekannter Weise, beispielsweise durch Betätigung eines Drucktasten-Schalters, erzeugt werden kann. Der Ausgang der Und-Schaltung 62 liefert einen Impuls zum Generator 66, der daraufhin Impulse an zwei Untersetzerstufen 68 und 70 abgibt. In den Fig. 5A und 5B sind die Impulszüge, die von diesen Untersetzerstufen erzeugt werden, mit b und c bezeichnet. Wie aus diesen Figuren zu ersehen ist, erzeugen die Impulse aus den Untersetzerstuf en 68, 70 eine Verzögerung zwischen den Impulsen X 2, G3A und G35. Die Impulse GlA sind dabei eine

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invertierte Form der Impulse X 2, die mit Hilfe der zyklus des Addierwerks gespeichert, in dem das Inverterschaltung 72 aus dem Ausgangssignal der Summensignal der einen Addierwerkstufe zum Ein-Untersetzerstufe 70 erhalten wird. Das Ausgangs- gangssignal der im Addierwerk rechts benachbarten signal des Inverters 72 gelangt zur Und-Schaltung 74, Addierwerkstufe wird. Der Flipflop 56 erfült die gleideren zweiter Eingang vom Flipflop 76 Signale erhält. 5 ehe Funktion für die Übertragungsausgänge bei der Dieser Flipflop wird durch einen Steuerzähler 78 in Rückleitung der Überträge zum Übertragseingang den in F i g. 2 J angegebenen Zählstellungen in den des ersten Volladdierers der gleichen Addierwerk-Ein- bzw. Aus-Zustand geschaltet. Der Zähler 78 stufe während des nächsten Operationszyklus, in dem wird durch Ausgangsimpulse vom Impulsgenerator 66 der Inhalt der Stufe die nächsthöhere Wertstelle darkontinuierlich durchgeschaltet und liefert auf seinen io stellt.

Ausgangsleitungen geeignete Taktimpulse zur Ein- An Hand der Impulsdiagramme von F i g. 5 A und stellung und Rückstellung der rechts vom Zähler 5 B werden nun die verschiedenen Taktimpulse der dargestellten Flipflops. Der Zähler 78 legt auch die Multiplikationseinrichtung in ihrer Funktion erläuin den F i g. 5 A und 5 B in der obersten Zeile ange- tert. Die Impulse a, b und c sind die grundlegenden gebenen Bit-Zeiten fest. Zur Zeit 7 wird daher der 15 Taktimpulse, die gemäß F i g. 2 J in der vorausgehend Flipflop 76 in den Eins-Zustand gestellt, so daß Im- erläuterten Weise zur Erzeugung der Impulsserien d pulse von der Untersetzerstufe 70 zu den Leitungen bis I dienen. Die in der Zeile / dargestellten Impulse G2B und G2A gelangen können. In der gleichen X2 werden als Verschiebeimpulse dem Multiplikan-Weise werden die übrigen Flipfiops zu den angege- denregister 2 zugeführt, und die in Zeile / dargestellbenen Zeiten in den Ein-Zustand gebracht, um die 20 ten Impulse G 2 B dienen als Verschiebeimpulse für ihnen nachgeschalteten Und-Schaltungen zum Durch- den Inhalt der Teilprodukt-Register 18 und 22. Die laß der in den Fig.5A und 5B eingezeichneten ImpulseG2A,G3 A,G3B und auch die vorerwähn-Taktimpulse zu öffnen. Zum Beispiel werden auf die . .ten Impulse G2B der Zeileng, h, k und / werden zur erläuterte Weise durch einen zusätzlichen. Flipflop Steuerung der verschiedenen Tor-Schaltungen be-TaktimpulseG3yl und G 2 A während der Zeit Γ 6 25 nützt, um. die Informationen während der aufeinanerzeugt. Da diese letztgenannten Impulse nicht syn- derfolgenden Teilprodukt-Additionen durch die Adchron mit den übrigen G2A-Impulsen auftreten, ist dierwerke zu führen. Die ImpulseX2, G2A,G3A, eine Steuerung über separate Flipflops notwendig, G2B, G3B und der Abtastimpuls von Zeile/ werden die zu den Zeiten 31 und 30 in den Ein-Zustand und zur serialen Addition und zur schrittweisen Behandzu den Zeiten 33 und 32 in den Aus-Zustand ge-. 30 lung der Teilprodukte in den Addierwerken verschaltet werden. Die beiden Verriegelungsschaltun- wendet, bis alle Multiplikandenziffern in die Addiergen 1 und 2 werden durch die Ausgänge des Zählers werke eingegeben sind. Der fünfte D2A- und G3A-78 direkt gesteuert. Sie dienen zur Betätigung der Impuls der Zeilen g und h bewirkt eine Addition des Tore 30, 32 und 34 und zur Steuerung der Selektor- Inhalts des Registers 18, der ersten drei Stufen des abschnitte 15 in der in Verbindung mit F i g. 3 be- 35 B-Addierwerkes 16 und der zugehörigen Stufen des schriebenen Weise. ./i-Addierwerkes 20. Der sechste Impuls der Impulse An Hand der Fig.4 wird nun die Schaltung einer G2A und G3A bewirkt, daß die Resultate der vorder untereinander gleich aufgebauten Addierwerk- ausgehenden Additionen auf den zugehörigen SumstufenlO6 der Addierwerke 16 und 20 beschrieben. menausgangsleitungen erscheinen, auf denen sie zu Eine jede dieser Addierwerkstufen 106 besteht aus 40 dem Assimilator 24 übertragen werden. Der fünfte drei Volladdierern 17, die untereinander gleich aus- Impuls in den Impulsserien G2B und G3B stellt geführt sind. Ein jeder dieser Volladdierer besteht sicher, daß der Inhalt der binären Speicherstellen in aus drei Und-Schaltungen 80, denen eine Oder- den Addierwerkstellen 106 des Addierwerkes 16 auf Schaltung 82 nachgeschaltet ist, sowie aus zwei ex- den zugehörigen Ausgangsleitungen zum Zwecke der klusiven Oder-Schaltungen 84. Diese Schaltelemente 45 Übertragung zum Assimilator 24 dargestellt wird,
bewirken eine Volladdier-Operation in einer für sich In den F i g. 6 A und 6 B wird in Form von Verbekannten Weise, so daß auf eine detaillierte Erläu- drahtungstabellen angegeben, wie die verschiedenen terung ihrer Funktion verzichtet werden kann. Ein Addierwerkstuf en 106 der Addierwerke 16 und 20 jeder Volladdierer besitzt zwei Binäreingänge, die untereinander und mit dem Assimilator 24 sowie dem durch Summenleitungen von der im jeweiligen Ad- 50 D-Register 18 verbunden sind. In den Tabellen ist dierwerk links benachbarten Addierwerkstufe darge- beispielsweise mit der Bezeichnung B1-1 der oberste stellt werden. Außerdem besitzen die Volladdierer Volladdierer (Fig.4) der AddierwerkstufeB1 in je eine Übertrags-Eingangsleitung, die für die oberste F i g. 2 G gemeint, der nach der obersten Zeile der Volladdierer-Schaltung mit einem Flipflop54 ver- unteren Tabelle von Fig. 6A mit dem mittelsten bunden ist und die für die übrigen beiden Voll- 55 Volladdierer (-2) der Addierwerkstufe A 5 des Adaddierer-Schaltungen jeweils die Ausgangsleitung der dierwerks 20 verbunden ist. Dementsprechend beOder-Schaltung 82 ist. Von jeder Volladdierer-Schal- deutet der Anhang »-3«, daß der unterste VoIltung führt eine Summenleitung zum Ausgang der addierer in bezug auf F i g. 4 der entsprechenden Addierwerkstufe. Die Summenleitungen sind über Addierwerkstufe gemeint ist. Der Ausdruck »-C« eine Oder-Schaltung 88, eine Und-Schaltung 90 und 60 bedeutet, daß es sich um den Übertragungsausgang eine weitere Oder-Schaltung88 mit dem Ausgang vom Flipflop54 (Fig.4) der betreffenden Addiereiner der vorerwähnten exklusiven Oder-Schaltungen werkstufe handelt. Die verschiedenen Positionen 15 84 verbunden. Zwei Flipflops 86 stellen in Verbin- bis 47 des Assimilators24 sind aus den Fig. 2H dung mit den ihnen nachgeschalteten Oder-Schal- und 21 und die verschiedenen Positionen des D-Retungen88 eine Speichervorrichtung für das erzeugte 65 gisterslS sind aus der Fig. 2G zu ersehen. Hierbei Summensignal auf der ihnen zugeordneten Ausgangs- ist zu erwähnen, daß jede Position des Assimilators leitung der Addierwerkstufe dar. Auf diese Weise 24 in Abhängigkeit von der Zahl seiner aus Fig. 2H, wird die erzeugte Summe bis zum nächsten Eingangs- 21 ersichtlichen Eingänge ein Voll- oder Halbaddie-

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rer ist. Der Assimilator 24 kann somit ein binäres der Korrekturschaltung 36 in der beschriebenen Paralleladdierwerk sein, bei dem nicht alle möglichen Weise zu dem Subtrahierwerk 26 geleitet. Da der As-Eingangsleitungen benutzt werden. similator 24 nun Ausgangssignale liefert, wird der An Hand der F i g. 7 A bis 7 D und an Hand eines hohe Stellenteil desselben über das Subtrahierwerk danach in Verbindung mit den Fig. 8A bis 8D be- 5 26 in das Ausgangsregister übertragen. Natürlich schriebenen Rechenbeispiels wird nun die Wirkungs- wurde zuvor der Inhalt des Assimilators mit den weise der dargestellten Multiplikationseinrichtung er- noch zu verarbeitenden Übertragen aus den Speiläutert. Die Fig. 7A und 7B zeigen die Bitstellen- cherstellen 54 der betreffenden Addierwerkstellen verteilung während der Operation der Multiplika- 106 kombiniert. Die hierbei wirksam werdenden Vertionseinrichtung. Im oberen Teil dieser Figuren ist io bindungen sind aus Fig. 6B zu ersehen,
der Inhalt der Addierwerke 16 und 20 in Form der Die F i g. 7 C zeigt den Inhalt des Multiplikanden-Nummern der Wertstellen angegeben, die in den Registers 2 während der verschiedenen Operations-Speicherschaltungen 86 der verschiedenen Addier- phasen. Es ist daraus ersichtlich, wie der Inhalt des werkstufen 106 während der Zeitintervalle TO bis Multiplikanden-Registers 2 verschoben wird, wobei Γ 4 gespeichert sind. Die Staffelung der einzelnen, 15 jeweils nur die drei niedrigstelligen Bits, d. h. die die Addierwerkstufen darstellenden Felder stellt die drei am rechten Ende der horizontalen, den Register-Drei-Bit-Stellenverschiebungen zwischen den einzel- inhalt darstellenden Reihe zu dem zugeordneten Vernen Zeitintervallen dar. Die angegebene Zahl in den vielfachungs-Generator 8 oder 10 geliefert werden, quadratischen Feldern läßt den Beitrag der betref- Die beiden X in der obersten Zeile der F i g. 7 C fenden Wertstelle zum Endresultat erkennen, wel- 20 sind Leerstellen-Bits, die eingesetzt werden, um die dies in den Registern 18 und 22 erscheint. Jede hori- Bildung der Zwei- und Vierfachen während der Verzontale Zeile im Bereich der Addierwerkstufen stellt Schiebungen zu ermöglichen. Die unterste Zeile des ein Teilprodukt dar, das über die Selektoren 8, 10 in dem Vervielfachungs-Generator 10 zugeordneten die zugeordneten Addierwerkstufen 106 übertragen Registerteiles zeigt, daß die dritte Bitstelle von rechts worden ist. Die vertikalen Spalten im Bereich der 25 zur Bestimmung des Vorzeichens des Multiplikanden Addierwerkstufen geben die Wertstellen an, die tat- benutzt wird. Der Inhalt dieser Stelle wird zu der sächlich beim Durchgang durch die betreffende Ad- Korrekturschaltung 36 übertragen, wie die Fig.2A dierwerkstufe addiert worden sind. Die Ausrichtung bis 2 E zeigen.

und Addition wird durch die Verschiebeoperationen Die Fig. 7D gibt die Verteilung der Multiplikan-

um jeweils drei Stellen während der aufeinanderfol- 30 denstellen zum Zeitpunkt ihres Austrittes aus den

genden Zeitabschnitte unter Wirkung der Taktim- Vervielfachungs-Generatoren 8 und 10 an. Es ist

pulse X2, G2A, G3A, GIB und G3B von ersichtlich, daß das Zwei-Vielfache eine einfache

Fig. 5A und 5B bewirkt. Am Ende der Zeit Γ4 Stellenverschiebung des Eins-Vielfachen nach links

sind den Addierwerkstufen der Addierwerke 16 und ist und daß das Vier-Vielfache eine doppelte Stellen-

20 die in der untersten Zeile (oberer Teil von 35 verschiebung des Eins-Vielfachen nach links ist.

Fig.7A und 7B) eingetragenen Stellen zugeordnet. Außerdem ist zu ersehen, daß das Drei-Vielfache

Der Inhalt der Register 18 und 22 entspricht dabei durch Addition des Eins-Vielfachen und des Zwei-

den durch die strichlierten vertikalen Linien begrenz- Vielfachen gebildet wird.

ten Stellenteilen. Während der Zeit TS wird der In- Die folgenden Tabellen erläutern die Operation halt des A -Addierwerkes 20 und des B-Addierwer- 40 des Umcodierers 6. Wie bereits beschrieben wurde, kes 16 sowie des D-Registers 18 kombiniert. Das werden die Multiplikatorbits in Gruppen von jeweils Resultat dieser Operation ist aus dem Block ,4-Ad- drei neuen Bits und einem Bit, das bereits in der vordierwerk 20 in Fig. 7B ersichtlich. Es handelt sich hergehenden Gruppe behandelt worden ist, geprüft um die Summen des Inhaltes des Registers 18 und und umcodiert. In der ersten Zeile von Tabelle I ist der Addierwerkstufen Bl, B 2 und B 3. Die Details 45 die Binärzahl 13 in zwei Gruppen zu je drei Bits einder Übertragung des Inhaltes des B-Addierwerkes getragen. Werden diese Binärgruppen für sich deco-16 zum .4-Addierwerk 20 sind aus Fig. 7E zu er- diert, so erhält man die Oktalzahlen 1 und 5. Da sehen. Der im linken Teil dieser Figur strichliert hierbei die Eins den Stellenwert 8 hat. ist eine einumrandete Teil des B-Addierwerkes 16 wird in den fache Umwandlung in die Binärzahl 13 möglich, wie im rechten Teil der Figur strichliert dargestellten 50 die Zeile 2 zeigt. Die Zahl 5 kann andererseits dar-Teil des ^-Addierwerkes 20 übertragen. Die Ver- gestellt werden durch den Ausdruck 8—3, und da, bindungen, über die diese Übertragung erfolgt, sind wie vorausgehend erwähnt, die Zahl 8 die niedrigste aus dem unteren Teil von Fig. 6A zu ersehen. Wäh- Stelle der zweiten Oktal-Position ist, kann für den rend des Zeitintervalls T6 wird der Inhalt der Spei- gesamten Ausdruck die Oktalzahl 2, —3 geschrieben chereinrichtungen des /!-Addierwerkes 20 und des 55 werden, wie es die unterste Zeile der Tabelle I zeigt. B-Addierwerkes 16 zum Assimilator 24 und zu den In dieser Zeile ist auch die Umwertung der Oktalhöchsten drei Wertstellen des Teilprodukt-Registers zahl 2, —3 in die äquivalente Dezimalzahl 13 ange-22 übertragen. Zur gleichen Zeit werden Signale von geben.

Tabelle I

Binärzahl ..	Oktalausdruck ......	001	101	= 8·	1 + 5	3-2-	3 =	13
Oktalzahl ..	1,	5		-3 =		13
Umcodierter	1,	8-3				13

Tabelle II

4-Bit-Multiplikator	O	O	O	4-Bit-Umcodier-Ausgang
-4+2+1+1	O	O	1	Gewicht
O	O	1	O	O
O	O	1	1	+ 1
O	1	O	O	+ 1
O	T-H	O	T-H	+2
O	1	1	O	+ 2
O	1	1	1	+ 3
O	O	O	O	+ 3
O	O	O	1	+4
1	O	1	O	-4
T-H	O	1	1	-3
T-H	T-H	O	O	-3
1	1	O	1	-2
1	T-H	1	O	-2
1	1	1	1	1
1	-1
1	O

Tabelle ΙΠ	Binärzahl	001	101
Umcodiert mit Hilfe von Tabelle!!	2,	-3 = 13

Die Tabelle III zeigt die Art und Weise, in welcher die Multiplikatorbits im Umcodierer 6 behandelt werden. Es ist ersichtlich, daß jeweils bei Umcodierung von drei neuen Bits auch das höchststellige Bit der vorausgehenden Bitgruppe erfaßt wird. Die Tabelle II ist eine Umcodiertabelle für die verschiedenen Multiplikator-Bitkombinationen. In der mit »Gewicht« bezeichneten Zeile sind auf der linken Seite die Stellenwerte für die verschiedenen, dem Umcodierer 6 zugeführten Vier-Bit-Gruppen des Multiplikators angegeben. Bei Verwendung dieser Tabelle kann z. B. die in Tabelle III angegebene Binärzahl in einfacher Weise umcodiert werden. Dies geschieht dadurch, daß die Vier-Bit-Zahl 1010 zu — 3 und die Vier-Bit-Zahl 0011 zu +2 umcodiert werden, wie die entsprechenden Zeilen der Tabelle II erkennen lassen. Durch einen Vergleich des Resultates mit der untersten Zeile von Tabelle I ist die Richtigkeit der Umcodierung überprüfbar. Die einzelnen Abschnitte 108 des Umcodierers 6 (Fig. 2B und 2 c) sind entsprechend der Umcodiertabelle II in für sich bekannter Weise mit Hilfe von logischen Schaltungen aufgebaut. Es ist jedoch zu bemerken, daß die in Tabelle II angegebene Form lediglich exemplarisch zu werten ist und daß ebensogut andere Umcodiersysteme im Rahmen vorliegender Erfindung verwendet werden können.

Rechenbeispiel

In den Fig. 8A bis 8E ist ein Multiplikationsbeispiel zweier binärer Operanden, von denen jeder 24Binärstellen aufweist, dargestellt. Die Fig. 8A zeigt die herkömmliche Verknüpfung der beiden Operanden zu einem Produkt, für das 48 Stellen angegeben werden, obgleich hiervon nur ein Teil Ziffernbedeutung hat.

Die Fig. 8B stellt in ähnlicher Weise wie die Fig. 7A und 7B die Arbeitsweise der Multiplikationseinrichtung dar. In der ersten Zeile sind in den mit B-Addierwerk 16 und A -Addierwerk 20 bezeichneten Blöcken die von dem Umcodierer 6 gelieferten Ausgangssignale angegeben. Eine jede Drei-Bit-Gruppe des Multiplikators führt nach dem Schema der obigen Tabelle II zu einem der angegebenen Signale. Die in F i g. 8 B von oben nach unten aufeinanderfolgenden Zeilen stellen die Teilprodukte

ίο dar, die in die zwei Addierwerke 16 und 20 eingegeben werden. Es handelt sich also um die Ausgangssignale der Vervielfachungs-Generatoren 8 und 10. Diese Signale werden unter Steuerung der Ausgangssignale des Umcodierers 6 in die Addierwerke 16 und 20 übertragen. In der dritten Zeile des A-Addierwerk-Abschnittes sind drei Einsen eingetragen. Wie oben erklärt wurde, stellen diese einzelne Korrekturwerte dar, die jeweils dann auftreten, wenn ein Ausgangssignal des Umcodierers 6 einen negativen Wert bezeichnet. Diese Einsen führen eine notwendige Korrektur durch, wenn ein Eins-Komple- - ment in ein Zwei-Komplement umzuwerten ist, um in bekannter Weise eine Subtraktion zu erreichen. Wie vorausgehend bereits erläutert wurde, erfolgt die Einführung dieser Einsen in das Addierwerk 20 automatisch unter Steuerung der Negativen-Vielfachen-Ausgangsleitung —4 der einzelnen Abschnitte 108 des Umcodierers 6. Diese Leitung bewirkt, daß die Binärziffer Eins in den Übertragsspeicherteil der betreffenden Addierwerkstufen 106 des Addierwerkes 20 eingegeben wird. Hierdurch wird das gesamte negative Vielfache, das in die zu dieser Addierwerkstufe gehörenden Volladdierer übertragen wird, in das Eins-Komplement umgewertet.

Das Resultat der Teilprodukt-Akkumulationen in den Addierwerken 16 und 20 während der Zeiten Π bis T 4 ist in der mit »Teilsummen« bezeichneten Zeile angegeben. Diese Teilsummen stellen den Inhalt der Speicherstellen der Addierwerke 16 und 20 sowie den Inhalt des Teilprodukt-Registers 22 und des Registers 18 dar. Es folgt daraufhin eine Übertragung der Teilsumme des .B-Addierwerkes 16 aus den Speicherstellen der einzelnen Addierwerkstufen 106 dieses Addierwerkes und aus dem D-Register 18 in das yl-Addierwerk 20, soweit es sich um überlappte Stellen handelt. Außerdem erfolgt eine Vorbereitung zur Übertragung des nicht überlappten Summenteiles in den Assimilator 24. Während der Zeit T 6 gelangt der Inhalt des y4-Addierwerkes 20 zum Assimilator 24. Der Assimilator 24 erzeugt nach Empfang der Eingangssignale sehr schnell ein Ausgangssignal, das in das Ausgangsregister 28 eingegeben wird. Hierbei geschieht, sofern erforderlich, eine Korrektur durch das Subtrahierwerk 26 für diejenigen Stellen, für die — 1-Korrektursignale geliefert werden. Dies ist jeweils dann der Fall, wenn ein positiver Multiplikand auftritt und negative Vielfache am Ausgang des Umcodierers 6 erscheinen.

Die F i g. 8 C zeigt, wie aus dem Inhalt der Bitpositionen des Multiplikator-Registers 4 in Gruppen zu je vier Bits entsprechende Ausgangssignale des Umcodierers 6 gebildet werden. Die Vier-Bit-Gruppen werden zeitlich gestaffelt verarbeitet. Die Bildung der Umcodierer-Ausgangssignale ist unter Verwendung der obigen Tabellen verständlich. Zum Beispiel wird die Vier-Bit-Zahl 1100 der fünften Zeile der Tafel von F i g. 80 durch die Gewichte — 4, + 2,

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0,0 bestimmt, so daß sich ein Ausgangssignal von fügbar. Die Zeiten TS und T 6 sind der Zusammen-— 2 ergibt. Die Ausgangssignale gemäß F i g. 8 C fassung der sich überlappenden Teilsummenstellen erscheinen in der obersten Zeile der vorausgehend und der Übertragung des Resultates zum Assimilator erläuterten Fig. 8B und stellen dort die Auswahl- 24 sowie der Einstellung des Endprodukts im AusSteuersignale für die Abschnitte 15 der Selektoren 12 5 gangsregister28 in der aus Fig. 8B ersichtlichen und 14 zur Übertragung der Multiplikanden-Viel- Weise zugeordnet,
fachen in die zugeordneten Addierwerkstufen dar. Es ist einleuchtend, daß die im dargestellten Aus-

Die Fig. 8D stellt die Ausgangssignale der Ver- führungsbeispiel verwendeten Werte für die parallel vielf achungs-Generatoren 8 und 10 dar. Hierbei sind zu verarbeitenden Multiplikanden-Bitgruppen ρ und nur die positiven Vielfachen gezeigt, da die negativen io für die Zahl der Multiplikanden-Segmente q beliebig Vielfachen lediglich das Eins-Komplement der gleich- abwandelbar sind. Bei einer größeren Zahl für ρ wird namigen positiven Vielfachen sind. Zum Beispiel hat die Zahl der erforderlichen Teilprodukt-Akkumuladas — 3-Vielf ache, das auf den — 3-Leitungen des tionen reduziert. Je größer die Multiplikand-Bytes ρ Vervielfachungsgenerators 8 für das vierte Multipli- sind, desto weniger Zeit wird benötigt, um den vollkantenbyte erscheint, den Wert 001, da das positive 15 ständigen Multiplikanden in die Addierwerke ein-Vielf ache für dieses Byte gemäß F ig. 8 D 110 ist. Das zugeben. Andererseits ist auch ersichtlich, daß mit modifizierte — 3-Vielf ache am Ausgang des B- Ver- zunehmender Größe der Multiplikanden-Bytes ρ sich vielfachungs-Generators 10 ist in der rechten Spalte die Zahl der Volladdierer innerhalb einer jeden des diesem Generator zugeordneten Feldes in F i g. Addierwerkstufe erhöht. Ebenso erhöht sich die Zahl 8 D besonders dargestellt, um die notwendige Kor- 20 der Addierwerkstufen bei Vergrößerung der Zahl der rektur in den — 3-Vielf achen dieses Multiplikanden- parallel zu verarbeitenden Bitgruppen des Multipliteils, die durch das Subtrahierwerk 109 in Fig. 2A kators, was außerdem eine Erhöhung der Abschnitte in für sich bekannter Weise ausgeführt wird, zu ver- im Umcodierer 6 zu Folge hat. Andererseits hat die anschaulichen. Der untere Teil der F i g. 8 D zeigt Unterteilung des Multiplikanden in mehr als zwei lediglich die Zuordnung der Multiplikandenziffern 25 Segmented, wobei für jedes Segment ein separater zu den Bitpositionen im Multiplikanden-Register 2. Vervielfachungs-Generator, eine separate Selektor-

In Fig. 8E ist dargestellt, welche von den erzeug- schaltung und ein separates Addierwerk erforderlich

ten Multiplikanden-Vielf achen nach Fig. 8 D von ist, einen zusätzlichen Steueraufwand zur Folge für

den Selektoren 12 und 14 zu den Addierwerken 16 die Zusammenfassung der von den einzelnen Addier-

und 20 unter Steuerung der Vielfachen-Auswahl- 30 werken gebildeten Teilsummen zu einem gemein-

Steuersignale von den Abschnitten des Umcodierers 6 samen Endprodukt.

übertragen werden. Die in der linken Spalte der Die dargestellte Multiplikationseinrichtung besitzt

Fig. 8E eingetragenen Zeiten TO bis Γ4 entspre- ein Aufwand-Arbeitsgeschwindigkeit-Verhältnis, das

chen hierbei den Bytenummern 1 bis 5 der linken besser ist als dasjenige eines vollkommenen Parallel-

Spalte von F i g. 8 D. Während den Zeiten 0 bis 4 35 Multiplizierwerkes gleicher Arbeitsgeschwindigkeit,

werden die Teilprodukte in den zwei Addierwerken Zum Beispiel wurde für eine praktische Ausführung

16 und 20 akkumuliert. Am Ende der Zeit T 4 sind, eine Kostenverbesserung um den Faktor 3 gegenüber

wie aus F i g. 8 B ersichtlich, die Teilsummen ver- einem Parallel-Multiplizierwerk errechnet.

Hierzu 9 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Multiplikationseinrichtung zur teilweise parallelen Multiplikation binärer Faktoren mit Multiplikanden-Vervielfachungs-Schaltungen, die aus nacheinander zugeführten Gruppen von je ρ Multiplikanden-Ziffern Vielfache zu von diesen Gruppen dargestellten Werten bilden, mit einem in Abschnitte unterteilten Addierwerk, in dem jeder Abschnitt zur parallelen Akkumulation des Vielfachen einer Multiplikanden-Zifferngruppe geeignet ist, mit den Eingängen der Abschnitte zugeordneten Selektorschaltungen,, von denen jede mit allen Ausgängen der Vervielfachungs-Schaltungen verbunden ist und von einer zugeordneten Gruppe mehrerer parallel wirksamer Gruppen zu r Multiplikatorbits entsprechend einem von dieser Gruppe dargestellten Wert für einen Durchlaß eines bestimmten Vielfachen gesteuert wird, sowie mit einer Einrichtung zur Verschiebung der in den Addierwerksabschnitten akkumulierten Teilprodukte zum nächsten Addierwerksabschnitt nach Verarbeitung einer jeden Multiplikanden-Zifferngruppe, wobei die Anzahl der Multiplikanden-Zifferngruppen in wenigstens zwei aneinander anschließende Bereiche unterteilt ist, dadurch gekennzeichnet, daß für jeden Bereich (A, B) der Multiplikanden-Zifferngruppen eine separate Vervielfachungsschaltung (8,10) vorgesehen ist, denen je eine Multiplikanden-Zifferngruppe parallel zugeführt wird, daß für jede der Vervielfachungsschaltungen ein in Abschnitte unterteiltes Addierwerk (20 oder 16) vorgesehen ist, dessen zugeordnete Sektorschaltungen (15) mit in der Stellenfolge gleichgeordneten Selektorschaltungen in den Eingängen des anderen Addierwerkes zueinander parallel von der gleichen Multiplikator-Zifferngruppe gesteuert werden, daß ein. niedrigstelliger Teil des höherstelligen Addierwerkes mit dem Eingang des niedrigstelligen Addierwerkes verbunden ist und diesem nach Abschluß der Teilproduktakkumulation diejenige Teilsumme zuführt, deren Wertstellen mit den vom niedrigstelligen Addierwerk verarbeiteten Wertstellen übereinstimmen, , und daß mit den Ausgängen der Addierwerke (16, 20) ein zusätzliches Addierwerk (Assimilator 24) verbunden ist, dem die in den Abschnitten der Addierwerke (16, 20) enthaltenen Teilsummen und Überträge zur Bildung der Endsumme stellengerecht zugeführt werden.

2. Multiplikationseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß an die niedrigste Addierwerkstufe (106) eines jeden der Addierwerke (16,20) ein Schieberegister (18,22) angeschlossen ist, das durch einen Schiebetaktimpuls für eine Verschiebung seines Inhaltes um ρ Ziffernstellen steuerbar ist, und daß das Schieberegister (22) des dem stellenwertmäßig niedrigsten Multiplikandenbereich zugeordneten Addierwerkes (20) als Teil des Produktregisters verwendet wird, während der Inhalt des anderen Schieberegisters (18) nach Beendigung der Teilprodukt-Akkumulationen parallel dem niedrigstelligen Addierwerk (20) zugeführt wird.

3. Multiplikationseinrichtung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß jede Addierwerkstufe (106) aus ρ Volladdierern mit je einem Zwischenspeicher (86) für eine Teilprodukt-Summenziffer besteht und einen gemeinsamen Übertrags-Zwischenspeicher (54,56) aufweist, dessen Eingang mit dem Übertragsausgang des Volladdierers der höchsten Ziffernstelle innerhalb der Addierwerkstufe verbunden ist und dessen Ausgang zum Eingang des Volladdieres der niedrigsten Ziffernstelle der gleichen Stufe rückkoppelbar ist. .

4. Multiplikationseinrichtung nach den Ansprüchen! bis 3, dadurch gekennzeichnet, daß die Multiplikanden-Vervielfachungs-Schaltungen (8,10) die Hälfte der verschiedenen möglichen Vielfachen bilden, die durch die selektierende Multiplikator-Zifferngruppe auswählbar sind, daß zu diesen Vielfachen durch binäre Komplementierung die gleichwertigen negativen Vielfachen erzeugt werden, daß sich die selektierenden Multiplikatorzifferngruppen teilweise überlappen und daß der Wert dieser Gruppen für Bitkombinationen, zu denen der die wertstellenmäßig nächsthöhere Multiplikator-Zifferngruppe überlappende Stellenteil signifikante Bits beiträgt, als auf diese Gruppe bezogener negativer Wert dargestellt wird, der zur Selektion eines entsprechenden negativen Vielfachen als negatives Teilprodukt dient, welches in der betreffenden Addierwerkstufe (106) durch komplementäre Addition von den bis dahin akkumulierten Teilprodukten subtrahiert wird. ,

5. Multiplikationseinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Multiplikanden-Zifferngruppen Oktalzifferngruppen mit je drei Ziffernstellen sind und die Multiplikator-Zifferngruppen aus je einer dreistelligen Oktalzifferngruppe und einer Ziffernstelle der nächsthöheren Oktalzifferngruppe bestehen und daß die Multiplikanden-Vervielfachungs-Schaltungen (8, 10) die Vielfachen +1, +2, +3 und +4 sowie deren Komplemente als die —1-, —2-, —3-, — 4-Vielfachen erzeugen.'

6. Multiplikationseinrichtung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß jede der Multiplikator-Zifferngruppen einer Umcodierschaltung (108) zugeführt wird, die aus den vier Bits der betreffenden Gruppe bei Fehlen eines Eins-Bits in der die nächsthöhere Gruppe überlappenden Ziffernstelle Multiplikanden-Vielfaehen-Auswahlsignale +1 bis +4 und bei Vorhandensein eines Eins-Bits in dieser Ziffernstelle Multiplikanden - Vielfachen - Auswahlsignale — 1 bis —4 bildet.

7. Multiplikationseinrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß als Multiplikanden-Register (2) zwei Schieberegister vorgesehen sind, die durch einen Schiebetaktimpuls für eine Verschiebung ihres Inhaltes um ρ Ziffernstellen steuerbar sind.