DE1111669B

DE1111669B - Flip-flop reduction circuit

Info

Publication number: DE1111669B
Application number: DEL35446A
Authority: DE
Inventors: Dipl-Ing Peter Boese; Dipl-Ing Elmar Goetz; Dr-Ing Heinz Guenter Lott
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1960-02-23
Filing date: 1960-02-23
Publication date: 1961-07-27

Description

Flip-Flop-Untersetzerschaltung Die Erfindung bezieht sich auf eine Flip-Flop-Untersetzerschaltung. Hierunter versteht man Schaltungen, die von einer Rechteckspannung oder einer Impulsfolge bestimmter Folgefrequenz beaufschlagt werden und an deren Ausgang eine Rechteckspannung der halben Folgefrequenz und mit konstanter Amplitude abgegriffen wird. Die Bezeichnung »Folgefrequenz« soll hier zum Ausdruck bringen, daß die steuernden Impulse oder Blöcke der Rechteckspannung nicht mit konstanter Frequenz einzutreffen brauchen, sondern in beliebiger Folge vorliegen können. In Fig. 1 ist eine Impulsfolge nichtkonstanter Frequenz dargestellt. Sie ist mit E bezeichnet. Am Ausgang der Flip-Flop-Untersetzerschaltung wird die mit A bezeichnete Rechteckspannung abgegriffen. Die Zahl der Rechteckblöcke am Ausgang ist halb so groß wie die Zahl der Impulse am Eingang.Flip-flop divider circuit The invention relates to a Flip-flop reduction circuit. This is understood to mean circuits that are operated by a Square-wave voltage or a pulse train of a certain repetition frequency can be applied and at its output a square wave voltage of half the repetition frequency and with a constant Amplitude is tapped. The term "repetition frequency" is intended to express it here bring that the controlling pulses or blocks of the square wave voltage are not constant Frequency need to occur, but can be present in any sequence. In Fig. 1 shows a pulse train of non-constant frequency. She is with E designated. At the output of the flip-flop reduction circuit, the one labeled A is used Square-wave voltage tapped. The number of rectangular blocks at the exit is half that as large as the number of pulses at the input.

Die bekannten Flip-Flop-Untersetzerschaltungen sind durch eine dynamische Arbeitsweise gekennzeichnet. Sie sind als bistabile Multivibratoren aufgebaut. Durch einen eintreffenden Impuls wird der bistabile Multivibrator aus seiner einen stabilen Lage in die andere gekippt. Wird die dynamische Flip-Flop-Untersetzerschaltung statt durch eine Impulsfolge, wie sie in Fig. 1 abgebildet ist, durch eine Rechteckspannung beaufschlagt, so wird diese durch entsprechende Mittel differenziert. Von den bei der Differentiation auftretenden positiven und negativen Spannungsstößen werden die einen oder die anderen durch Gleichrichter weggeschnitten, während die verbleibenden die Flip-Flop-Untersetzerschaltung zum Kippen bringen. Der Nachteil solcher dynamischen Untersetzerschaltungen besteht darin; daß der Kippvorgang durch einen äußeren Impuls nur angestoßen wird, jedoch keine äußere Kraft (Spannung) den Untersetzer in einer seiner beiden Gleichgewichtsanlagen festhält. Es kann daher passieren, daß durch einen unerwünschten Störimpuls der Untersetzer in seine andere Gleichgewichtslage übergleitet. Außerdem werden an die Flankensteilheit der steuernden Impulse bzw. der Rechteckspannung gewisse Anforderungen gestellt.The known flip-flop scaling circuits are dynamic Working method marked. They are designed as bistable multivibrators. By an incoming pulse turns the bistable multivibrator into a stable one Position tipped into the other. The dynamic flip-flop divider circuit will take place by a pulse train, as shown in Fig. 1, by a square wave voltage applied, this is differentiated by appropriate means. From the at the differentiation occurring positive and negative voltage surges cut away one or the other by rectifiers while the remaining cause the flip-flop reduction circuit to tip over. The disadvantage of such dynamic Reduction circuits consists in; that the tilting process is caused by an external impulse is only pushed, but no external force (tension) the coaster in one of his two equilibrium systems. It can therefore happen that through an unwanted interference pulse of the coasters in its other equilibrium position slides over. In addition, the edge steepness of the controlling pulses or the square wave voltage made certain requirements.

Als statische Flip-Flop-Untersetzerschaltungen werden im folgenden solche Schaltungen verstanden, die nicht durch Impulse, sondern durch Gleichspannungen gesteuert werden. Bei ihnen sind die Signalleitungen an allen Stellen galvanisch miteinander gekoppelt. Während bei den dynamischen Schaltungen ein kurzfristiger Impuls das Kippen in die eine oder andere Gleichgewichtslage verursacht, wird bei diesen Schaltungen die eine Gleichgewichtslage nur eingenommen, solange eine Gleichspannung wirkt, die oberhalb eines bestimmten Wertes liegt. Verschwindet diese Gleichspannung oder sinkt sie unterhalb eines bestimmten Wertes, dann kippt die Schaltung in ihre andere Gleichgewichtslage zurück. Es ist hier also ständig eine äußere Kraft (Spannung) erforderlich, um die Flip-Flop-Untersetzerschaltung in der einen ihrer Gleichgewichtslagen festzuhalten. Störimpulse können solche statischen Flip-Flop-Untersetzerschaltungen nicht mehr beeinflussen. Auch wird an die steuernde Gleichspannung keine Anforderung bezüglich ihrer Flankensteilheit gestellt. Es ist lediglich nötig, daß diese Gleichspannung oberhalb eines bestimmten Wertes liegt. Eine statische Flip-Flop-Untersetzerschaltung ist also durch eine sichere, robuste und gegenüber Störeinflüssen unempfindliche Arbeitsweise gekennzeichnet.As static flip-flop reduction circuits, the following understood such circuits, which are not by pulses, but by DC voltages being controlled. With them, the signal lines are galvanic at all points coupled with each other. While with the dynamic circuits a short-term Impulse that causes tipping into one or the other equilibrium position is at These circuits only assumed a position of equilibrium as long as a direct voltage that is above a certain value. This DC voltage disappears or if it falls below a certain value, the circuit flips into its other equilibrium position. So there is always an external force (tension) here required to keep the flip-flop reduction circuit in one of its equilibrium positions to hold on. Such static flip-flop reduction circuits can cause glitches no longer influence. There is also no requirement for the controlling DC voltage with respect to their slope. It is only necessary that this DC voltage is above a certain value. A static flip-flop divider circuit is therefore safe, robust and insensitive to interference Working method marked.

Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, eine Flip-Flop-Untersetzerschaltung zu schaffen, die durch eine statische Arbeitsweise gekennzeichnet ist und die außerdem zwei Ausgänge besitzt, an denen zwei um eine Viertelperiode gegeneinander versetzte Rechteckspannungen abgegriffen werden können.The object on which the invention is based is now to provide a Create flip-flop coasters that operate by a static mode of operation and which also has two outputs, two of which are around one Quarter-period mutually offset square-wave voltages can be tapped.

Zum Verständnis des durch die Erfindung vorgeschlagenen Lösungsweges seien folgende Erläuterungen vorausgeschickt: Die steuernde Eingangsgröße (z. B. eine Spannung) der Flip-Flop-Untersetzerschaltung wird mit e bezeichnet. Wie bereits ausgeführt wurde, ist die Flankensteilheit und die genaue Größe dieser Eingangsgröße bedeutungslos. Sie wird daher im folgenden, unabhängig von der Form, die sie im einzelnen haben mag, quantisiert dargestellt. Das bedeutet, daß sie, wenn sie einen bestimmten der Ansprechempfindlichkeit der Schaltung entsprechenden Wert überschreitet ' mit «L>>, d. h. als vorhanden bezeichnet wird; bleibt sie unterhalb dieses Wertes, dann wird sie mit »0«, d. h. als nicht vorhanden bezeichnet.To understand the approach proposed by the invention the following explanations are given in advance: The controlling input variable (e.g. a voltage) of the flip-flop reduction circuit is denoted by e. As already is the slope and the exact size of this input variable meaningless. It is therefore used in the following, regardless of the form it is used in individual may have represented quantized. That means that if you have one exceeds a certain value corresponding to the sensitivity of the circuit ' with «L >>, d. H. is said to be present; if it stays below this value, then it is marked with "0", i. H. referred to as not available.

Im übrigen gelten folgende Bezeichnungen und der Schaltungsalgebra entnommene Begriffe: e = Bejahte Eingangsgröße. A = Bejahte Ausgangsgröße. e, ä = Verneinte Eingangs- bzw. Aus- gangsgröße. & = ILonjunktives Verknüpfungszeichen (Und-Element). v = Disjunktives Verknüpfungszeichen (Oder-Element). Und-Element = Ausgangsgröße vorhanden, wenn alle Eingangsgrößen vorhanden. Oder-Element = Ausgangsgrößen vorhanden, wenn mindestens eine Eingangsgröße vor- handen. Oderi-Oder- Nicht-Element = Oder-Element mit zusätzlichem antivalentem, d. h. vereintem Aus- gang. Zur Lösung der oben angegebenen, der Erfindung zugrunde liegenden Aufgabe wird eine Flip-Flop-Untersetzerschaltung vorgeschlagen, die nach den folgenden beiden miteinander verknüpften logischen Schaltfunktionen aufgebaut ist, wobei die beiden Ausgangsgrößen AI und A., einander gleichwertig, aber in ihren Zeitphasen um eine Viertelperiode gegeneinander versetzt sind.In addition, the following terms and terms taken from the circuit algebra apply: e = affirmed input variable. A = affirmed output variable. e, ä = negative input or output gear size. & = ILonjunctive link sign (And element). v = disjunctive linking sign (Or element). AND element = output variable present, if all input variables available. Or element = output variables available, if at least one input variable act. Oderi-Oder- Non-element = Or-element with an additional antivalent, that is, combined corridor. To solve the above-mentioned object on which the invention is based, a flip-flop reduction circuit is proposed which is constructed according to the following two interlinked logic switching functions, the two output variables AI and A. Quarter periods are offset from one another.

(Ä@,&e)v(A1&el =A1. (A,, & e) v (A1 & e) = Az.(Ä @, & e) v (A1 & el = A1. (A ,, & e) v (A1 & e) = Az.

Es versteht sich, daß die angegebene Lösung den Fall, in dem nur eine Ausgangsgröße erforderlich ist, miteinschließt.It is understood that the solution given the case in which only one Output size is required, includes.

In Fig. 2 ist ein Ausführungsbeispiel der Erfindung dargestellt. Es enthält zwei Oder/-Oder-Nicht-Elemente 3 und 6. Das Oder/-Oder-Nicht-Element 3, an dem die Ausgangsgröße A 1 abgegriffen wird, wird von den beiden Und-Elementen 1 und 2 beaufschlagt. Das Oder/-Oder-Nicht-Element 6, an dem die Ausgangsgröße Az abgegriffen wird, wird von den Und-Elementen 4 und 5 beaufschlagt. Die Und-Elemente 1, 2, 4 und 5 werden von den sich aus den logischen Schaltfunktionen ergebenden Größen beaufschlagt.In Fig. 2, an embodiment of the invention is shown. It contains two or / or -not elements 3 and 6. The or / -or -not element 3, from which the output variable A 1 is tapped, is acted upon by the two AND elements 1 and 2. The or / -or-not element 6, at which the output variable Az is tapped, is acted upon by the AND elements 4 and 5. The AND elements 1, 2, 4 and 5 are acted upon by the variables resulting from the logic switching functions.

Die Wirkungsweise der Anordnung nach der Erfindung soll an Hand eines Schaltvorganges erläutert werden. Vorauszuschicken ist noch, daß in einer nicht zur Erfindung gehörenden und in Fig. 2 nicht eingetragenen Vorstufe die Eingangsgröße e, falls erforderlich, im oben angegebenen Sinne _quantisiert und das verneinte Eingangssignal e gewonnen wird. In den Fig. 4 a und 4 b ist- die quantisierte Eingangsgröße e mit ihrem verneinten Wert e für den Fall konstanter Frequenz aufgetragen. In den Fig. 4 c bis 4f sind die Ausgangsgrößen A1 und AZ sowie ihre verneinten Werte Ä1 und AZ abgebildet. Geht man von dem Zeitpunkt to aus, dann haben, wie Fig. 4 zeigt, A1 und A.= den Wert »0«. Zur Zeit t1 ändert sich die Eingangsgröße, und es wirkt auf das Und-Element 1 »0- =ind »0«; an seinem Ausgang erscheint also »0«. Auf das Und-Element 2 wirkt »L« und »L,(; an seinem Ausgang erscheint also >>L«. Damit wirken auf das Oder/-Oder-Nicht-Element 3 »0« und »L«; an seinem bejahten Ausgang erscheint also »L«. Auf das Und-Element 4 wirken »L« und »0«; an seinem Ausgang erscheint »0«. Auf das Und-Element 5 wirkt im ersten Augenblick »0« und »0«, etwas später, wenn nämlich A 1 seinen neuen Wert angenommen hat, »0« und »L«. Ähnliche Überlegungen gelten nun für alle vier Und-Elemente, da auf jedes dieser Und-Elemente eine Ausgangsgröße oder eine verneinte Ausgangsgröße zurückgeführt wird. Die nähere Untersuchung zeigt aber, daß es für den Ausgangswert der Und-Elemente gleichgültig ist, ob auf seinen Eingang die noch bestehende oder die bereits neue rückgeführte Ausgangsgröße wirkt. Man erhält also an den Ausgängen der Und-Elemente 4 und 5 die Signale »0« und »0«, d. h. am Ausgang des Oder/-Oder-Nicht-Elements 6 erscheint ebenfalls »0«. Vom Zeitpunkt t1 an erscheint also am Ausgang A 1 der Wert L und am Ausgang A, der Wert 0. Dies stimmt überein mit den in Fig. 4 c und 4 d abgebildeten Rechteckkurven. Eine Fortsetzung der eben angestellten Betrachtung liefert für die Ausgangsgröße AI und A." und damit auch für ihre verneinten Ausgänge die an den Fig. 4 c bis 4 f dargestellten Werte.The mode of operation of the arrangement according to the invention will be explained using a switching process. It should also be sent in advance that in a preliminary stage which does not belong to the invention and is not shown in FIG. 2, the input variable e, if necessary, is quantized in the sense given above and the negative input signal e is obtained. In FIGS. 4 a and 4 b, the quantized input variable e is plotted with its negative value e for the case of constant frequency. The output variables A1 and AZ and their negative values A1 and AZ are shown in FIGS. 4c to 4f. Assuming the point in time to, then, as FIG. 4 shows, A1 and A. = have the value "0". At time t1 the input variable changes and it affects the AND element 1 »0- = ind» 0 «; "0" appears at its output. »L« and »L, (; therefore» L «appears at its output. Thus» 0 «and» L «act on the or / or -not element 3; on its affirmed The output appears "L". "L" and "0" act on the AND element 4 ; "0" appears at its output. "0" and "0" act on the AND element 5 at the first moment, a little later when A 1 has assumed its new value, “0” and “L.” Similar considerations now apply to all four AND elements, since an output variable or a negative output variable is traced back to each of these AND elements However, it is irrelevant for the output value of the AND elements whether the still existing or the new output variable acts on its input ", Ie" 0 "also appears at the output of the or / -or-not element 6. From time t1 onwards, the value L appears at output A 1 and at output A, the value 0. This corresponds to the rectangular curves shown in FIGS. 4 c and 4 d. A continuation of the observation just made provides the values shown in FIGS. 4c to 4f for the output variables AI and A. "and thus also for their negative outputs.

Wie man aus Fig. 2 ersieht, werden die Urid-Elemente 1 und 5 von den gleichen Größen beaufschlagt; es kann also auf eines dieser Und-Elemente verzichtet werden. Verzichtet man auf das Und-Element 1, dann ergibt sich die in Fig. 3 dargestellte Schaltung nach der Erfindung. Es ist darin der Ausgangswert des Und-Elements 5, der mit dem Ausgangswert des Und-Eletnents 1 übereinstimmt, auch an den einen Eingang des Oder/-Oder-Nicht-Elements 3 angeschlossen.As can be seen from Figure 2, the Urid elements 1 and 5 are acted upon by the same sizes; one of these AND elements can therefore be dispensed with. If the AND element 1 is dispensed with, the circuit according to the invention shown in FIG. 3 results. The output value of the AND element 5, which corresponds to the output value of the AND element 1 , is also connected to one input of the or / -or-not element 3.

Da, wie die Fig. 2 und 3 sowie die angegebenen Schaltfunktionen zeigen, die verneinte Ausgangsgröße Ä 1 zur Frequenzuntersetzung nicht benötigt wird, kann das Oder/-Oder-Nicht-Element 3 auch durch ein Oder-Element ersetzt werden.Since, as shown in FIGS. 2 and 3 and the specified switching functions, the negative output quantity 1 is not required for frequency scaling, can the or / -or-not element 3 can also be replaced by an or element.

Werden in den Schaltungen nach Fig. 2 und 3 die bejahten Ausgangsgrößen A1 und A, sowie die verneinten Ausgangsgrößen A1 und Ä, herausgeführt, so erhält man bei periodischer Steuerung der Schaltung vier rechteckförmig verlaufende Ausgangsgrößen, die gegeneinander um eine Viertelperiode versetzt sind (Fig. 4c bis 4f). Ein solches Vierphasensystem kann z. B. für die Steuerung von Schrittmotoren verwendet werden.In the circuits according to FIGS. 2 and 3, the affirmative output variables A1 and A, as well as the negative output quantities A1 and Ä, brought out, so obtained With periodic control of the circuit there are four square-wave output variables, which are offset from one another by a quarter period (Fig. 4c to 4f). One such Four-phase system can e.g. B. can be used to control stepper motors.

Bildet man durch zusätzliche Und-Elemente die folgenden vier konjunkti_ven Verknüpfungen Al&Ä" A1&A" Ä1&A" und A1&A.; so erhält man vier Rechteckimpulsfolgen, deren Impulsbreiten sich über ein Viertel der Periode erstrecken und die gegeneinander um eine Viertelperiode versetzt sind. Diese Impulsfolgen sind in den Fig.4g bis 4k abgebildet. Eine Untersetzerschaltung nach den Fig.2 oder 3 vereint mit den Und-Elementen für die ebengenannten vier konjunktiven Verknüpfungen liefert eine Anordnung mit vier Ausgängen, von denen jeweils einer spannungsführend ist. Mit jedem eintreffenden Eingangssignal, d. h. mit jedem Wechsel der Eingangsgröße e von »0« und »L« oder von »L« und »0«. geht die Spannung von einem Ausgang aus auf einer anderen über. Man erhält also ein vierstufiges Schrittschaltwerk. Man verwendet solche Schrittschaltwerke zur aufeinanderfolgenden Abfragung mehrerer Leitungen. Außerdem kann eine solche Anordnung als ein Zähler verwendet werden, der bis vier zu zählen vermag. Schaltet man zwei der eben beschriebenen Anordnungen in Reihe, wobei, wie Fig. 5 zeigt, ein Ausgang der ersten Anordnung 7 die Eingangssignale für die zweite Anordnung 8 liefert, so erhält man ein Zählwerk, das bis sechzehn zu zählen vermag. Jedes vierte Eingangssignal, das auf die erste Anordnung 7 wirkt, wird auf die zweite Anordnung 8 übertragen. Mit den spannungsführenden Ausgängen der beiden Anordnungen 7 und 8 lassen sich sechzehn verschiedene Möglichkeiten kennzeichnen.If one forms the following four conjunctive links Al & Ä "A1 &A" Ä1 & A "and A1 & A .; one obtains four square pulse trains, the pulse widths of which extend over a quarter of the period and which are offset from one another by a quarter period 4g to 4k, a step-down circuit according to FIGS Every time the input variable e changes from "0" and "L" or from "L" and "0", the voltage is transferred from one output to another. So you get a four-step switch mechanism. Such step switches are used for successive interrogation of several In addition, such an arrangement can be used as a counter capable of counting up to four if two of the arrangements just described are in series, wherein, as FIG. 5 shows, an output of the first arrangement 7 supplies the input signals for the second arrangement 8, a counter is obtained which can count up to sixteen. Every fourth input signal which acts on the first arrangement 7 is transmitted to the second arrangement 8. With the live outputs of the two arrangements 7 and 8, sixteen different possibilities can be identified.

Aus den vier durch die Fig. 4 g bis 4 k dargestellten Impulsfolgen können zwei ausgewählt -werden (z. B. die schraffiert dargestellten), deren Impulse nicht unmittelbar aneinanderstoßen. In diesem Falle liegen zwischen den beiden Impulsen Lücken von jeweils einer Viertelperiode. Derartige Lücken enthaltende Impulsfolgen werden gebraucht, wenn bei der Steuerung mehrerer Vorgänge der eine erst dann einsetzen soll, wenn der andere sicher beendet ist. Dies ist z. B. bei der Weiterschaltung eines Schieberegisters der Fall.From the four pulse trains shown in FIGS. 4 g to 4 k two can be selected (e.g. those shown hatched) whose pulses do not directly abut each other. In this case there are between the two pulses Gaps of a quarter period each. Pulse trains containing such gaps are needed when one of the processes is only used when controlling several processes should when the other is safely finished. This is e.g. B. when forwarding a shift register is the case.

Ein vollständiges Ausführungsbeispiel der grundsätzlichen Schaltung nach Fig. 3 ist in Fig. 6 abgebildet. Die an sich bekannten logischen Schaltelemente 2 bis 6 sind in Fig. 6 durch gestrichelte und entsprechend bezeichnete Umrandungen kenntlich gemacht. In Fig. 6 sind Oder/-Oder-Nicht-Elemente 3 und 6 verwendet worden, die mit Transistoren aufgebaut sind.A complete embodiment of the basic circuit according to FIG. 3 is shown in FIG. The logic switching elements known per se 2 to 6 are shown in Fig. 6 by dashed and correspondingly designated borders marked. In Fig. 6, or / -or-not elements 3 and 6 have been used, which are built with transistors.

Claims

PATENT CLAIMS: 1. Flip-flop reduction circuit which reduces the repetition frequency or the constant frequency of an input variable e in a ratio of 2: 1, characterized in that, in order to achieve a static mode of operation, the circuit is constructed according to the following two interlinked logic switching functions, where the two output quantities A1 and Az are equivalent to one another, but are offset from one another in their time phases by a quarter period: (Äz & e) v (A1 & -e) = A1. (Az & e) v (A1 & el = A,. 2. Flip-flop scaling circuit according to Claim 1, characterized in that the output variables A1 and AZ are tapped off at an or / or -not element (3 and 6) each each of which is acted upon by two AND elements (1 and 2 or 4 and 5) (Fig. 2) 3. Flip-flop step-down circuit according to Claim 1, characterized in that the output variables A 1 and Az at Or / -or-not element are tapped, each of which is acted upon by a separate (2 and 4) and a common (5) AND element (FIG. 3) and 3, characterized in that the or / -or-not element (3) at which the output variable AI is tapped is replaced by an OR element. characterized in that by using the two affirmed (A, and AJ and the two negative (Ä1 and AJ outputs of the or / -or-not elements) four rightec k-shaped output variables can be obtained which are continuously shifted against each other by a quarter period (Fig. 4 c to 4. f). 6. flip-flop reduction circuit according to claims 1 to 3, characterized in that by forming the conjunctive links AI & Ä_ A1 & A. ", Ä 1 &A." and Ä1 & Ä .., four square pulse trains are generated, the pulse widths of which extend over a quarter of the period and which are offset from one another by a quarter period (FIGS. 4g to 4k). 7. flip-flop reduction circuit according to claim 6, characterized in that it is used as a four-stage stepping mechanism or as a counter capable of counting up to four. B. flip-flop reduction circuit according to claim 6, characterized in that two of these circuits are connected in series to create a counter which is able to count up to sixteen. Documents considered: German Auslegeschrift No. 1036 319.