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Personalcomputer, Arbeitsplatzrechner,
graphische Untersysteme von Anzeigen, elektronische Spiele und andere
elektrische Geräte
umfassen alle Speichersysteme zum Speichern von Daten. Es existiert
eine ständig
steigende Nachfrage nach größeren und
schnelleren Speichersystemen. Attribute von Speichertechnologien
umfassen Datenzugriffszeit (d.h. Geschwindigkeit), Kosten, Zuverlässigkeit,
Größe (d.h.
Dichte) und elektrische Leistungsdissipation. Speichertechnologien
umfassen z.B. Diskettenlaufwerke, Festplattenlaufwerke, Compact-Disc-/Digitale-Videodisk-
(CD-/DVD-) Laufwerke und Halbleiterspeicher. Halbleiterspeicher
umfassen zum Beispiel dynamische Direktzugriffsspeicher (DRAMs),
statische Direktzugriffsspeicher (SRAMs), Nur-Lese-Speicher (ROMs),
programmierbare Nur-Lese-Speicher (PROMs), einmalig programmierbare (OTP-)
Speicher, elektronisch löschbare
Nur-Lese-Speicher (EEPROMs), FLASH-Speicher und Videodirektzugriffsspeicher
(VRAM). Während
sich eine Mikroprozessorverarbeitungsleistung übereinstimmend mit dem Gesetz
von Moore erheblich erhöht
hat, waren Speichergeräte,
die mit Mikroprozessoren kommunizieren, in der Lage, lediglich mit
einer steigenden Speicherdichte und nicht einer Geschwindigkeit
Schritt zu halten. Ein Punkt, der einem Erhöhen der Geschwindigkeit von
Speichergeräten zugeordnet
ist, besteht darin, daß,
wenn sich die Dichte von Speicherzellen innerhalb einer gegebenen
Speichertechnologie erhöht,
kapazitive Verzögerungen,
Erfassungsschaltungen und herkömmliche Speicherlayoutorganisationen
Zugriffszeitverbesserungen minimal halten.
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Es ist die Aufgabe der vorliegenden
Erfindung, ein Speicherarray, eine integrierte Schaltung, ein Rechengerät, ein Verfahren,
einen Speicher oder zumindest ein computerlesbares Medium mit verbesserten
Charakteristika zu schaffen.
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Diese Aufgabe wird durch ein Speicherarray gemäß Anspruch
1, eine integrierte Schaltung gemäß Anspruch 9, ein Rechengerät gemäß Anspruch 10,
ein Verfahren gemäß Anspruch
11 oder Anspruch 14, einen Speicher gemäß Anspruch 15 oder 19 oder zumindest
ein computerlesbares Medium gemäß Anspruch
23 gelöst.
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Ein Speicherarray gemäß einem
bestimmten Ausführungsbeispiel
der Erfindung umfaßt
ein Substrat, eine Mehrzahl von ersten Auswahlleitungen, die in
einer Mehrzahl von Ebenen allgemein parallel zu dem Substrat angeordnet
sind, eine Mehrzahl von zweiten Auswahlleitungen, die in Säulen gebildet sind,
die allgemein orthogonal zu dem Substrat angeordnet sind, eine Mehrzahl
von Speicherzellen, die mit den ersten Auswahlleitungen und den
zweiten Auswahlleitungen gekoppelt sind, und eine Stromwegverbindung,
die einen kontinuierlichen Stromweg durch eine ausgewählte Mehrzahl
der Säulen
bereitstellt, um die ausgewählten
Säulen
zu erwärmen
und zu bewirken, daß zumindest
eine Speicherzelle, die den ausgewählten Säulen zugeordnet ist, rückgesetzt
wird. Es ist erwünscht,
neue Speicherarchitekturen zu entwickeln, die nicht nur eine Dichte
erhöhen,
sondern auch die Datenzugriffsgeschwindigkeit.
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Ausführungsbeispiele der Erfindung
sind mit Bezug auf die folgenden Zeichnungen besser verständlich.
Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise
maßstabsgetreu. Gleiche
Bezugszeichen bezeichnen entsprechend ähnliche Teile.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden
Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Schema eines Speicherarrays gemäß einem
Ausführungsbeispiel
der Erfindung;
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2 ein
Schema eines physischen Layouts eines Speicherarrays gemäß einem
Ausführungsbeispiel
der Erfindung;
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3 eine
Speicherzelle, die bei dem Speicherarray von 2 verwendet wird, gemäß einem Ausführungsbeispiel
der Erfindung;
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4 eine
Speicherzelle von 3 gemäß einem
Ausführungsbeispiel
der Erfindung;
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5 eine
Speicherzelle von 3 gemäß einem
Ausführungsbeispiel
der Erfindung;
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6 eine
Speicherzelle von 3 gemäß einem
Ausführungsbeispiel
der Erfindung;
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7 eine
teilweise auseinandergezogene Ansicht einer vertikalen Säulenspalte
und mehrerer Zeilenleitungen gemäß einem
Ausführungsbeispiel der
Erfindung;
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8 eine
teilweise auseinandergezogene Ansicht, die eine Stromschleifenwegverbindung
gemäß einem
Ausführungsbeispiel
der Erfindung zeigt;
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9 eine
Draufsicht des Ausführungsbeispiels
von 8, wobei Elemente
zur Klarheit weggelassen sind;
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10 eine
Draufsicht, die ein Serpentinenlayout gemäß einem Ausführungsbeispiel
der Erfindung zeigt;
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11 eine
teilweise auseinandergezogene Ansicht, die eine Stromschleifenwegverbindung
gemäß einem
Ausführungsbeispiel
der Erfindung zeigt;
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12 eine
perspektivische Ansicht einer Dualspeicherzelle gemäß einem
Ausführungsbeispiel
der Erfindung;
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13 eine
perspektivische Ansicht, die mehrere Schichten von Speicherzellen
gemäß einem Ausführungsbeispiel
der Erfindung zeigt;
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14 Dualspeicherzellen
gemäß einem Ausführungsbeispiel
der Erfindung;
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15 Dualspeicherzellen
gemäß einem Ausführungsbeispiel
der Erfindung;
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16 Dualspeicherzellen
gemäß einem Ausführungsbeispiel
der Erfindung;
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17 ein
Speicherarray einschließlich
der in 12 gezeigten
Struktur gemäß einem
Ausführungsbeispiel
der Erfindung;
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18 eine
Draufsicht des Ausführungsbeispiels
von 17, wobei Elemente
zur Klarheit weggelassen sind;
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19 eine
Draufsicht, die ein Serpentinenlayout gemäß einem Ausführungsbeispiel
der Erfindung zeigt;
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20 eine
teilweise auseinandergezogene Ansicht gemäß einem Ausführungsbeispiel
der Erfindung;
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21 ein
Teilschema, das Dualspeicherzellen gemäß einem Ausführungsbeispiel
der Erfindung zeigt;
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22 eine
Seitenansicht gemäß einem Ausführungsbeispiel
der Erfindung;
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23 einen
Speicherträger
gemäß einem Ausführungsbeispiel
der Erfindung;
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24 ein
Blockdiagramm eines elektronischen Geräts gemäß einem Ausführungsbeispiel
der Erfindung;
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25 ein
eingebettetes kubisches Speicherarray gemäß einem Ausführungsbeispiel
der Erfindung; und
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26–28 Flußdiagramme gemäß Ausführungsbeispielen
der Erfindung.
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Bestimmte hierin beschriebene Speicherarchitekturausführungsbeispiele
verwenden eine vertikale Säule,
um entweder die Zeilen- oder Spaltenleitungen zu bilden, die verwendet
werden, um eine spezielle Speicherzelle innerhalb eines Arrays von Speicherzellen
auszuwählen.
Diese Architektur erzeugt eine „gewürfelte" Arraystruktur aus einer Mehrzahl von
Speicherzellen, die wahlweise volumetrisch raumeffizienter, schneller
und leichter herzustellen ist als vorhergehende dreidimensionale
Architekturen, die Koppelpunktspeicherarrays einfach durch ein Stapeln
derselben vergrößern. Bestimmte
hierin beschriebene Ausführungsbeispiele
betreffen neu beschreibbare Speicherungselemente, z.B. Phasenänderungsspeicherungselemente.
Andere Ausführungsbeispiele
betreffen Einmal-Schreiben-Arrays, auch als einmalig programmierbare
(OTP-) Speicher oder Einmal-Schreiben-Mehrfach-Lesen- (WORM-) Speicher bekannt.
Bei einem Implementieren von Einmal-Schreiben-Arrays unter Verwendung
von vertikalen Säulen
als Bitleitungen (oder alternativ Wortleitungen) in einem „kubischen" (d.h. drei Dimensionen
aufweisend, obwohl nicht jede notwendigerweise von der gleichen
Länge)
Speicherarray, kann ein Tunnelübergang
an der vertikalen Säule
bei dem Schnitt der horizontalen Wortleitungen und der vertikalen
Bitleitungen gebildet werden.
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Bei jedem Speicherungselement umfaßt das kubische
Speicherarray ein Steuerelement, das physisch benachbart zu dem
Speicherungselement und zwischen den horizontalen Wortlei tungen
und den vertikalen Bitleitungen in Reihe mit demselben ist. Fachleuten
auf dem Gebiet ist klar, daß die
Wortleitungen anstelle dessen vertikal und die Spaltenleitungen
horizontal hergestellt werden können,
ohne von dem Schutzbereich und der Wesensart der Erfindung abzuweichen.
Zur Klarheit werden die vertikalen Auswahlleitungen hierin als Spalten-
oder Bitleitungen bezeichnet und die horizontalen Auswahlleitungen
werden als Wortleitungen oder Zeilenleitungen bezeichnet. Alternativ
werden die horizontalen Auswahlleitungen wahlweise als Treiberleitungen und
die vertikalen Auswahlleitungen als Erfassungsleitungen bezeichnet.
Da die Ausrichtung der Treiber- und Erfassungsleitungen untereinander
austauschbar ist, gibt es in Wirklichkeit einen Satz von ersten Auswahlleitungen
und einen Satz von zweiten Auswahlleitungen, die in getrennten Ebenen
angeordnet sind, die orthogonal zueinander sind, um das kubische
Speicherarray zu bilden. Eine der ersten oder der zweiten Auswahlleitungen
bildet eine vertikale Säule
mit Bezug auf die Ebene des Substrats, auf dem das Speicherarray
gebildet ist.
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Ein Speicherarray ist auf einem Substrat
hergestellt, das eine Ebene definiert. Das Speicherarray umfaßt eine
Mehrzahl von Speicherzellen, die vertikal gestapelt sind. Die Speicherzellen
umfassen eine dielektrische Schicht, die eine isolierende Oberfläche bildet,
und eine Wortleitung, die parallel zu der Ebene des Substrats auf
der dielektrischen Schicht angeordnet ist. Gemäß einem Beispiel weist die
Speicherzelle ein Steuerelement, das die Wortleitung umgibt, und
ein Speicherspeicherungselement auf, das zumindest einen Abschnitt
des Steuerelements umgibt. Das Steuerelement weist eine erste Querschnittsfläche auf.
Das Speicherungselement weist eine zweite Querschnittsfläche auf.
Die Querschnittsfläche
des Speicherungselements ist wahlweise wesentlich kleiner als die
Querschnittsfläche
des Steuerelements, so daß das
Speicherungselement den Zustand desselben ändert, während das Steuerelement unbeeinflußt bleibt.
Das Steuerelement und das Speicherungselement können als ähnliche Typen von Bauelementen
hergestellt sein, z.B. Tunnelübergangsgeräte. Wenn
alternativ ein Phasenänderungsmaterial für das Speicherungselement
verwendet wird, kann die Querschnittsfläche des Speicherungselements kleiner,
gleich oder größer als
die Querschnittsfläche des
Steuerelements sein. Die Querschnittsfläche des Speicherungselements
ist kleiner als die Querschnittsfläche des Steuerelements, um
eine Leistung zu minimieren und die Geschwindigkeit eines Änderns des
Speicherzustands zu erhöhen.
Die Speicherzelle umfaßt
eine vertikale Säule,
die im wesentlichen orthogonal zu der Ebene des Substrats ist und sich
mit dem Speicherspeicherungselement in Kontakt befindet.
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Bei diesem kubischen Speicherarray
mit vertikaler Säulenstruktur
ist die Anzahl von Speicherspeicherungselementen wahlweise lediglich
durch das Seitenverhältnis
von Halbleiterprozessen begrenzt, um Spalten, Steuerelemente und
Zustandsänderungsspeicherelemente
für jede
Säule vertikal zu
stapeln. Ein Merkmal dieser dreidimensionalen Architektur mit vertikalen
Säulen
ist, daß ein
Stapeln von mehreren kubischen Arrays größere Arrays ermöglicht als
es bei herkömmlichen
Halbleiterprozessen möglich
ist. Bei einer dreidimensionalen Architektur von vertikalen Säulen kann
pro vertikaler Bitleitung auf bis zu 20 oder mehr horizontale Wortleitungen
zugegriffen werden.
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Ferner ist das kubische Speicherarray
wahlweise mit integrierten Schaltungen eingebettet, wie beispielsweise
Mikroprozessoren, Graphikprozessoren und Speicherungsprozessoren,
um wenige zu nennen. Zum Beispiel verwendet eine herkömmliche Zentralverarbeitungseinheit
(CPU) große
Speicherarrays für
einen internen Cachespeicher der Ordnung 1 und der Ordnung 2.
Diese Cachespeicher verbrauchen typischerweise eine große Fläche innerhalb
eines herkömmlichen
Prozessorlayouts. Durch ein Verwenden eines kubischen Speicherarrays,
das auf den Prozessorkern- Computerschaltungen
angeordnet ist, ist eine kleinere Chipgröße hinsichtlich einer Fläche erreicht.
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Herkömmliche Speicherspeicherungselemente
sind typischerweise als parallele Plattenstrukturen (oder vertikale
kapazitive Mulden) implementiert, deren minimale Fläche herkömmlicherweise durch
die minimalen Halbleiterphotolithographieprozeßgeometrien und den Bedarf
nach einem Feldeffekttransistor (FET) mit einer transistorbasierten Steuerung
begrenzt. Die hierin offenbarten Ausführungsbeispiele einer dreidimensionalen
Architektur ermöglichen
die Bildung von Speicherspeicherungselementen in Kontakt mit den
vertikalen Säulen
bei dem Schnitt der horizontalen und der vertikalen Auswahlleitungen.
Diese Bildung ermöglicht
ein Speicherspeicherungselement, das eine Fläche aufweist, die zum Beispiel
durch die Höhe
der Kante der horizontalen Auswahlleitungen und der Breite der vertikalen
Auswahlsäule
bestimmt ist. Daher ist die Fläche
des Speicherspeicherungselements bei dieser Architektur wahlweise
stark reduziert, wobei so schnellere Zugriffsgeschwindigkeiten ermöglicht werden
und weniger Energie erforderlich ist, wenn eine Schmelzoperation
für Tunnelübergangs-
oder dielektrische Bruchbauelemente durchgeführt wird. Wenn das Speicherspeicherungselement
unter Verwendung eines Tunnelübergangs
an den vertikalen Kanten der horizontalen und der vertikalen Auswahlleitungen
gebildet ist, sind ferner die Wirkungen von Defekten, die bei herkömmlichen
planaren Tunnelübergängen gefunden
werden, stark reduziert. Dadurch, daß die Treiber- und Erfassungsauswahlleitungen
des Speichers in der horizontalen bzw. vertikalen Ebene angeordnet
sind, ist die Kapazität
zwischen den Treiber- und den Erfassungsauswahlleitungen reduziert.
Diese reduzierte Kapazität
ermöglicht
schnellere Zugriffsgeschwindigkeiten für das Speicherarray.
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Ein kubisches Speicherarray von Speicherzellen
wird unter Verwendung eines von jeglichen verschiedenen Halbleiterbauelementen
für die
Speicherungs- und die Steuerelemente erzeugt, die zu den vertikalen
Säulen
eine Schnittstelle bilden, die als Teil der Speicherauswahlschaltungsanordnung verwendet
werden. Viele Implementierungen der dreidimensionalen Architektur
werden unter Verwendung von Halbleiterausrüstung und Siliziumsubstraten
als Ausgangsmaterialien durchgeführt.
Halbleiterbauelemente gemäß Ausführungsbeispielen
der Erfindung sind auf einen breiten Bereich von Halbleiterbauelementtechnologien
anwendbar und können aus
einer Vielfalt von Halbleitermaterialien hergestellt sein. Die folgende
Beschreibung erörtert
mehrere Halbleiterbauelemente gemäß Ausführungsbeispielen der Erfindung,
wie dieselben in Siliziumsubstraten implementiert sind, weil gegenwärtig verfügbare Halbleiterbauelemente
allgemein in Siliziumsubstraten hergestellt sind und die Anzahl
von Anwendungen gemäß Ausführungsbeispielen
der Erfindung Siliziumsubstrate betrifft. Dennoch können Ausführungsbeispiele
der vorliegenden Erfindung auch mit Galliumarsenid, Germanium und
anderen Halbleitermaterialien benutzt werden, sowie mit einer Dünnfilmtransistor-
(TFT-) Technologie, die Polysilizium auf Glassubstraten verwendet.
Folglich soll die vorliegende Erfindung nicht notwendigerweise auf
diese Bauelemente begrenzt sein, die in Siliziumhalbleitermaterialien
hergestellt sind, sondern umfaßt
diese Bauelemente, die in einem oder mehreren gegenwärtigen oder
zukünftigen
Substrat- oder Halbleitermaterialien und -technologien hergestellt
sind. Andere Substrate, die bei einem Herstellen von Speicherarrays
gemäß den Ausführungsbeispielen
der vorliegenden Erfindung nützlich
sind, umfassen Kunststoff- und
Zellulosematerialien.
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Es ist anzumerken, daß die Zeichnungen nicht
notwendigerweise maßstabsgetreu
sind. Ferner wurden verschiedene Teile der aktiven Elemente nicht
maßstabsgetreu
gezeichnet. Bestimmte Abmessungen wurden in Beziehung zu anderen
Abmessungen übertrieben,
um eine klarere Darstellung und ein Verständnis der verschiedenen Ausführungsbeispiele
zu liefern.
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Obwohl hierin dargestellte Ausführungsbeispiele
manchmal in zweidimensionalen Ansichten gezeigt sind, wobei verschiedene
Regionen eine Tiefe und eine Breite aufweisen, ist es außerdem klar
ersichtlich, daß diese
Regionen Darstellungen von lediglich einem Abschnitt eines Bauelements
sind, das tatsächlich
eine dreidimensionale Struktur ist. Folglich weisen diese Regionen
drei Dimensionen auf, einschließlich
einer Länge,
einer Breite und einer Tiefe, wenn dieselben an einem tatsächlichen
Bauelement hergestellt sind.
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1 ist
ein schematisches Diagramm einer Speicherschaltung 30,
bei der eine Mehrzahl von Speicherzellen 22 in einem Array
gebildet sind, hier als ein zweidimensionales 4x4-Layout gezeigt.
Jede Speicherzelle 200 ist mit einer eines Satzes von Wortleitungen 20 (20a–20d),
die als Zeilen gezeigt sind, und einer eines Satzes von Bitleitungen 18 (18a–18d)
verbunden, die als Spalten gezeigt sind. Wie es beschrieben wird,
sind gemäß Ausführungsbeispielen
der Erfindung Stromschleifenwegverbindungen 19 zwischen
spezifischen Bitleitungen 18 gebildet und jede Speicherzelle 200 umfaßt ein Phasenänderungselement 24.
Die Verbindungen 19 erzeugen Stromschleifen oder Wege,
damit ein Strom in einem kontinuierlichen Weg durch eine oder mehrere
Spalten 18 fließt.
In 1 erzeugt eine Verbindung 19a einen
kontinuierlichen Weg zwischen und durch Spalten 18a und 18b und
eine Verbindung 19b erzeugt einen kontinuierlichen Weg
zwischen und durch Spalten 18c und 18d. Gemäß Ausführungsbeispielen
der Erfindung fließt
ein Strom vertikal innerhalb einer Spalte, horizontal zu einer anderen
Spalte und dann vertikal innerhalb dieser Spalte, wobei eine Logik
in dem Basissilizium die Steuerung bereitstellt. Die kontinuierlichen
Stromwege sind entworfen, um spezielle Spalten 18 zu erwärmen und
Phasenänderungsspeicherungselemente 24 benachbart
zu den speziellen erwärmten
Spalten 18 zu löschen.
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Die Speicherschaltung 30 ist
mit einem Satz von externen Adreßleitungen 32 und
Datenleitungen 34 verbunden. Die Adreßleitungen 32 enthalten
eine Position in einer codierten Form (z.B. binär) zu einem Auswählen einer
speziellen Speicherzelle 22 in dem Array von Speicherzellen,
um dieselbe zu adressieren. Der Wortleitungsdecodierer 38 interpretiert
einige der Adreßleitungen,
um zu entscheiden, bei welcher Zeile oder Wortleitung die speziell
ausgewählte Speicherzelle 22 positioniert
ist. Wahlweise wird lediglich eine Wortleitung ausgewählt und
zu einem vorbestimmten Spannungspegel getrieben und die anderen
Wortleitungen werden zu einem zweiten vorbestimmten Spannungspegel
getrieben. Die Adreßleitungen 32 werden
ferner durch einen Spaltendecodierer 36 verwendet, um eine
spezielle Bitleitung aus den Bitleitungen 18 auszuwählen, um
durch ein Erfassen des Zustands der ausgewählten Speicherzelle die ausgewählte spezielle
Speicherzelle mit zumindest einer der Datenleitungen 34 schnittstellenmäßig zu verbinden
und zu decodieren. Die Speicherschaltung 30 umfaßt ferner
eine Lesen/Schreiben/Löschen-Schaltungsanordnung 28,
die mit dem Wortleitungsdecodierer 38 und dem Spaltendecodierer 36 verbunden
ist, um die geeigneten Spannungen und die Zeitsteuerung während jeder
Operation den ausgewählten
und nicht-ausgewählten
Speicherzellen 22 zu liefern. Es ist anzumerken, daß die Löschoperation
wahlweise nicht bei allen Typen von Speicherschaltungen 30 vorliegt.
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1 stellt
ferner einen Typ einer Organisation des Arrays von Speicherzellen 22 dar,
das ein Ausführungsbeispiel
eines kubischen Speicherarrays bildet. Bei diesem Beispiel sind
zwei Ordnungen (oder alternativ zwei Ebenen) von Speicherzellen 22 gebildet,
eine auf der anderen. Die Speicherzellen jeder Ordnung sind im wesentlichen
mit Speicherzellen in der benachbarten Ordnung ausgerichtet. Ordnung 0
(52) umfaßt
Wortleitungen 20a und 20c. Ordnung 1 (54)
umfaßt
Wortleitungen 20b und 20d. Ordnung 0 (52)
und Ordnung 1 (54) sind in jeweilige Ebenen gebildet, die
im wesentlichen parallel zu einer Substratoberfläche sind. Spalten oder Bitleitungen 18 (18a–18d)
sind in einer anderen Ebene gebildet, die orthogonal zu den Ebenen
der Wortleitungen und des Substrats ist. Somit bildet jede der Bitleitungen 18 eine „vertikale" Säule mit
Bezug auf ein „horizontales" Substrat. Die gewählte Ausrichtung
ist zu einer Zweckmäßigkeit
bei der Beschreibung; die tatsächliche
Ausrichtung eines Ausführungsbeispiels
ist beliebig. Andere Anordnungen zum Auswählen der Organisation der Wortleitungen
und Spaltenbitleitungen in ein kubisches Array existieren.
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2 zeigt
ein physisches Layout des kubischen Speicherarrays von 1 gemäß einem Beispiel. Hier bildet
ein Substrat 10, wie beispielsweise ein Siliziumsubstrat,
eine allgemein planare Oberfläche 12,
in der eine Steuerschaltungsanordnung, wie beispielsweise der Spaltendecodierer 36,
der Wortleitungsdecodierer 38 und die Lesen/Schreiben/Löschen-Schaltungsanordnung 28 enthalten
sind. Das Substrat 10 umfaßt ferner eine Schaltungsanordnung zu
einem Steuern eines Stroms zu und durch die Verbindungen 19.
Zum Beispiel ist eine zugeordnete Komplementär-Metalloxid-Halbleiter- (CMOS-) Logik vorgesehen,
um jedes Ende eines Stromwegs auszuwählen, der durch eine oder mehrere
Säulen 18 und
eine oder mehrere Verbindungen 19 erzeugt ist. Zumindest
zwei Säulen 18 werden
zu einer kontinuierlichen Stromwegschleife verbunden.
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Auf der planaren Oberfläche 12 des
Substrats 10 ist eine erste Speicherebene 14 (wie
beispielsweise die Ordnung 0 (52)) angeordnet, die aus einem
Array von Speicherzellen 22 gebildet ist. Die erste Speicherebene 14 weist
Zeilen von Speicherzellen 22 auf, die durch Wortleitungen 20 verbunden sind,
wie es gezeigt ist. Auf der ersten Speicherebene 14 ist
eine zweite Speicherebene 16 (wie beispielsweise die Ordnung
1 (54)) von Speicherzellen 22 angeordnet, die
im wesentlichen mit den Speicherzellen 22 der ersten Speicherebene 14 ausgerichtet
sind. Die zwei Speicherebenen 14, 16 sind unter
Verwendung von vertikalen Bitleitungen 18 verbunden, wie
es gezeigt ist, wodurch ein kubisches Speicherarray gebildet ist.
Die vertikalen Bitleitungen 18 sind durch die Stromschleifenwegverbindung 19 verbunden.
Genauer gesagt, sind in 2 Verbindungen 19c, 19d, 19e und 19f ausgewählt, um
vertikale Bitleitungen 18a–18a, 18b–18b, 18c–18c bzw. 18d–18d in
einem kontinuierlichen Stromweg zu verbinden.
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Ein kubisches Array zu den Zwecken
dieser Offenbarung ist als eines definiert, das drei Dimensionen
aufweist. Die Länge
jeder tatsächlichen
Dimension des Arrays kann unterschiedlich sein, d.h. es ist nicht
notwendigerweise ein tatsächlicher
Würfel
von drei gleichen Längen
gebildet. Der Begriff kubisch bezieht sich auf die grundlegende
dreidimensionale Struktur des Speicherarrays. Tatsächliche
Dimensionslängen
variieren abhängig
von einer Wahl eines Entwicklers der Anzahl von Speicherzellen pro
Ebene und der Anzahl von Ebenen, die gestapelt werden sollen.
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Durch ein Verwenden vertikaler Säulen als Auswahlleitungen,
um eine Speicherzelle 22 zu adressieren, sind die Speicherzellen 22 näher aneinander
gestapelt, um eine volumetrische Effizienz zu erhöhen. Durch
ein Ausnutzen des verwendeten Prozesses, um das kubische Speicherarray
zu erzeugen, sind ferner wahlweise vereinfachte Speicherzellen 22 gebildet.
Die Speicherzellen 22 umfassen zumindest ein Speicherungselement,
z.B. ein Phasenänderungsspeicherungselement,
das gewöhnlich in
einem Ein- oder Aus-Zustand konfigurierbar ist oder eine Ladung
enthält,
die einen Ein- oder Aus-Zustand
darstellt. Alternativ können
die Speicherzellen 22 wahlweise auch mehrere Zustände oder
Ladungen, die mehrere Zustände
darstellen, speichern, so daß mehr
als ein Informationsbit pro Speicherzelle 22 gespeichert
ist. Wie vorhergehend darauf Bezug genommen wurde, liefern Ausführungsbeispiele
der Erfindung einen Strom entlang einem kontinuierlichen Weg durch
mehrere Säulen 18, um
die Säulen
zu erwärmen
und zugeordnete oder benachbarte Speicherzellen 22, genau
gesagt die Speicherungselemente derselben, zu löschen oder rückzusetzen.
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3 ist
ein Blockdiagramm einer repräsentativen
Speicherzelle 22. Die Speicherzelle 22 umfaßt ein Phasenänderungsspeicherungselement 24 und
ein Steuerelement 26 in Reihe zwischen der Wortleitung 20 und
der Bitleitung 18. Das Phasenänderungsmaterial ist auf verschiedene
Zustände
mit einem elektrischen Strom und einer Temperatur einstellbar. Zum
Beispiel kann das Phasenänderungsmaterial
gemäß Ausführungsbeispielen
der Erfindung in einem amorphen (oder nichtkristallinen) Zustand
mit einem hohen Widerstand zwischen zwei Elektroden oder in einem
kristallinen Zustand mit einem niedrigen Widerstand zwischen zwei
Elektroden sein. Der Zustand des Speicherungselements ändert sich
somit von einem hohen zu einem niedrigen Widerstand, oder umgekehrt,
und zwei logische Zustände
sind zu einem Lesen des Speichers programmiert und erfaßt. Das
Phasenänderungsmaterial
ist auch löschbar
durch ein Erwärmen
auf eine genügend hohe
Temperatur, um das Material zurück
zu amorph zu ändern
und dann schnell genug zu kühlen,
um dasselbe in dem amorphen Zustand einzufrieren. Ein Anlegen eines
Schreibstroms über
das Speicherungselement durch ein lokales Erwärmen des Elements auf eine
genügend
hohe Temperatur, aber niedriger als die Löschtemperatur, und ein anschließendes Abkühlen in
den kristallinen (Niedriger-Widerstand-)
Zustand, erzeugt einen Niedrigwiderstandsweg. Beispiele von Phasenänderungsmaterialien
für das
Speicherungselement 24 umfassen Chalcogenidlegierungen,
wie beispielsweise: GaSb, InSb, InSe, Sb2Te3, Ge2Sb2Te5, InSbTe, GaSeTe, SnSb2Te4, InSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 und GeSbTe.
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Andere Phasenänderungsmaterialien werden
wahlweise verwendet. Zum Beispiel wird ein les-/beschreibbares (oder
Schreiben/Löschen/Schreiben-)
Zustandsänderungselement,
wie beispielsweise Germaniumtellurid (GeTe) betrachtet. GeTe wird
wahlweise durch ein Erwärmen
und Kühlen
desselben mit einer ordnungsgemäßen Rate
umgekehrt von einem halbleitenden (amorphen) zu einem metallischen
(kristallinen) Zustand verändert. Falls
z.B. das GeTe dotiert ist, so daß dassel be ein p-Typ ist, wenn
sich dasselbe in dem halbleitenden Zustand desselben befindet und
auf einer n-Typ-Halbleiterschicht
aufgebracht ist, dann ist ein großer Kontrast bei der Anzahl
von Trägern
zu sehen, die über
den Durchgang gewobbelt werden, falls das GeTe zu dem metallischen
Zustand desselben geändert
ist. Durch ein Verwenden von GeTe oder einem äquivalenten Phasenänderungsmaterial
ist die Speicherzelle in der Lage, les-/beschreibbar zu sein, z.B.
mehrmals zu einem Schreiben, einem Löschen und dann wieder einem
Schreiben in der Lage zu sein.
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Die Stromschleifenwegverbindungen 19,
die mit den Phasenänderungsspeicherungselementen 24 verwendet
werden, stellen eine Einmal-Löschen-, eine
Mehrmals-Löschen-
und/oder eine Neu-Schreiben-Fähigkeit
bereit. In dem Fall einer Mehrmals-Löschen-Fähigkeit
werden mehrere Speicherzellen wahlweise im allgemeinen simultan
gelöscht.
Die Stromschleifenwege 19 und eine zugeordnete logische
Schaltungsanordnung stellen ein lokales Erwärmen von ausgewählten Spalten 18 bereit.
Ein derartiges Erwärmen ändert den
Zustand des (der) Speicherungselements (Speicherungselemente) 24 von einer
oder mehreren Speicherzellen 22, die unmittelbar benachbart
zu, direkt in Kontakt mit und/oder anderweitig den ausgewählten Spalten 18 zugeordnet sind.
Ausführungsbeispiele
der Erfindung erreichen eine bessere Steuerung über die thermischen Charakteristika
und Erfordernisse der Phasenänderungsspeicherungselemente 24 und
liefern einen zusätzlichen
Grad an Freiheit durch ein Injizieren von thermischer Energie in
die ausgewählten
Speicherzellenpositionen. Ferner wird gemäß Ausführungsbeispielen der Erfindung
eine relativ kleine Menge an Leistung oder Strom verwendet, um den
Zustand der Speicherungselemente 24 zu ändern, verglichen mit einem System,
das z.B. einzelne Heizer für
jede Speicherzelle 22 verwendet.
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Das Steuerelement 26 ist
wahlweise ein Stromsteuerungsbauelement, das ein nichtlineares Verhalten
zwischen einer Spannung, die über
dasselbe angelegt ist, und dem Strom zeigt, der durch dasselbe fließt. Alternativ
weist das Steuerelement 26 wahlweise ein lineares Verhalten
auf, beispielsweise wenn dasselbe unter Verwendung eines Widerstands implementiert
ist. Das Steuerelement 26 ist wahlweise durch ein Tunnelübergangsbauelement
oder eine pn-, pin- oder
eine Schottky-Diode gebildet. Andere Dioden, die wahlweise verwendet
werden, umfassen Zener-Dioden, Lawinendioden, Tunneldioden und eine
Vierschichtdiode, wie beispielsweise ein siliziumgesteuerter Gleichrichter.
Alternativ weist das Steuerelement 26 zum Beispiel wahlweise
einen oder mehrere Sperrschichtfeldeffekt- oder Bipolartransistoren
auf. Wenn das Steuerelement 26 eine Diode ist, ist dasselbe
wahlweise unter Verwendung von dotiertem Polysilizium, amorphen
Silizium oder mikrokristallinem Silizium gebildet. Das Steuerelement 26 ist
ferner wahlweise aus einer Gruppe von Optionen ausgewählt, die
folgendes umfaßt:
einen rekristallisierten Halbleiter, einen amorphen Halbleiter,
einen polykristallinen Halbleiter, einen Sperrschichtfeldeffekttransistor,
einen Sperrschichtfeldeffekttransistor, dessen Gate mit der Source
oder dem Drain desselben verbunden ist, einen Feldeffekttransistor
mit isoliertem Gate, dessen Gate mit der Source oder dem Drain desselben
verbunden ist, eine Vierschichtdiode, einen NPN-Transistor und einen PNP-Transistor.
Das Steuerelement 26 ist ausreichend proportioniert, um
einen geeigneten Strom zu tragen, derart, daß der Zustand des Speicherungselements 24 geändert wird,
wenn dies erwünscht
ist. Diese Proportionierung wird wahlweise erreicht, indem die Querschnittsfläche des
Steuerelements 26 größer als
die Querschnittsfläche
des Speicherungselements 24 ist.
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Die 4–6 sind Darstellungen von
Ausführungsbeispielen,
die eine Herstellung einer Speicherzelle 22 ermöglichen,
die bei einem kubischen Speicherarray verwendet wird. 4 stellt ein erstes Ausführungsbeispiel
einer Speicherzelle 22 dar, das die Bitleitung 18 als
eine Spalte eines Materials zeigt, das z.B. aus Titan (Ti) oder
Wolfram (W) hergestellt ist, das z.B. aufgebracht ist, nachdem das
Steuerelement 26 und das Phasenänderungsspeicherungselement 24 gebildet
sind. Das Phasenänderungsmaterial
des Speicherungselements 24, z.B. Chalcogenid, ist gemäß diesem
Ausführungsbeispiel
direkt auf eine Mittelelektrode 42 aufgebracht.
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Die Bitleitung 18 ist neben
einer Isolierschicht aus einem dielektrischen Material (Zwischenschichtdielektrikum
oder ILD) 40 angeordnet. Wahlweise werden verschiedene
Materialien für
das ILD 40 verwendet, einschließlich Siliziumdioxid, Siliziumnitrid,
Oxynitride und Tetraethylorthosilikat (TEOS), um wenige zu nennen.
Das ILD wird wahlweise unter Verwendung einer oder mehrerer von
mehreren unterschiedlichen Technologien aufgebracht, wie beispielsweise
chemische Aufdampfung (CVD; CVD = chemical vapor deposition), Normaldruck-CVD,
Tiefdruck-CVD, plasmaunterstützte
CVD, physikalische Aufdampfung (PVD) und/oder Sputtern. Das ILD kann
unter Verwendung von Prozessen planarisiert werden, wie beispielsweise
chemisch-mechanischem Schleifen (CMP = chemical mechanical polishing).
Das ILD 40 wird in dieser Beschreibung durchgehend verwendet,
um ein dielektrisches Füllmaterial
an einer oder mehreren Schichten anzugeben. Das tatsächliche
dielektrische Material ist wahlweise aus einem oder mehreren der
zuvor erwähnten Materialien
gebildet.
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An dem ILD 40 ist eine Wortleitung 20 angeordnet,
die z.B. aus einem leitfähigen
Dünnfilm
gebildet ist, der als Metall 1 gezeigt ist, z.B. Aluminium. Die
Wortleitung 20 ist oxidiert, entweder selbst oxidiert,
thermisch aufgewachsen oder weist ein aufgebrachtes Oxid auf. Das
Oxid ist wahlweise über
dem gesamten freiliegenden Abschnitt der Wortleitung 20 gebildet,
wahlweise über
der gesamten Länge
derselben. Die Dicke des Oxids kann weniger als etwa 100 Angström betragen
und insbesondere weniger als etwa 20 Angström. Über einem Abschnitt des Oxids
ist ein weiterer leitfähiger
Dünnfilm,
gezeigt als Metall 2 (z.B. Aluminium), aufgebracht und
strukturiert, um das Steuerelement 26 zu bilden, wahlweise ein
Tunnelübergangsbauelement
mit dem Metall 1 und dem Metall 2 als den Elektroden
desselben. Das Metall 2 wird auch eine Mittelelektrode 42 genannt, da
es elektrisch zwischen der Wortleitung 20 und der Bitleitung 18 gebildet
ist. Ein Phasenänderungsmaterial,
wie beispielsweise Chalcogenid, ist auf die Mittelelektrode 42 aufgebracht,
um das Speicherungselement 24 zu bilden. Auf dem Element 24 ist
eine weitere Schicht des ILD 40 angeordnet. Eine Durchkontaktierung
ist in dem ILD 40 geätzt,
um die vertikale Säule
zu lokalisieren. Schließlich
ist das Titan, das Wolfram oder ein anderes Material aufgebracht,
um die Bitleitung 18 zu bilden, die das Speicherungselement 24 kontaktiert,
wobei die Mittelelektrode 42 und die Bitleitung 18 die
entsprechenden Elektroden sind.
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Bei einigen Ausführungsbeispielen weist das Metall 1 (20)
eine Oxidschicht (Aluminiumoxid (Al2O3) im Fall eines Aluminium- (Al-) Leiters)
auf, die direkt auf der oberen freiliegenden Oberfläche des
gesamten Metalls 1 hergestellt ist. Das Metall 1 (20)
und das Metall 2 (42) können aus Aluminium, Kupfer
oder Silizid und/oder Legierungen derselben gebildet sein, obwohl
andere leitfähige
Metalle oder Halbleiter verwendet werden können. Die Oxidschicht, die
mit dem Metall 1 und dem Metall 2 eine Schnittstelle
bildet, bildet das Steuerelement 26. Die Herstellung der
Oxidschicht wird wahlweise durchgeführt, nachdem das Metall 1 geätzt wurde,
um eine Bedeckung über
den Seitenwänden
zu ermöglichen.
Ein Tunnelübergangssteuerelement
ist wahlweise durch eine Metall/Oxid/Metall-Schnittstelle gebildet.
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Geeignete Zeilen- und Spaltenleitungen
sind ausgewählt,
um einen Strom durch eine ausgewählte Speicherzelle
zu zwingen. Der Strom, der durch die ausgewählte Speicherzelle verläuft, erzeugt
eine Joule'sche
Wärme,
die die Silizidationsreaktion auslöst und abschließt. Durch
ein Verwenden des konzentrierten elektrischen Felds, das durch Ausführungsbeispiele
der Erfindung erzeugt wird, ist ein Strom fokussiert, und somit
ist die Joule'sche
Wärme in
einer kleineren Fläche
konzentriert, wodurch es der Programmierung ermöglicht wird, in weniger Zeit abgeschlossen
zu werden als ohne Ausführungsbeispiele
der Erfindung. Die Silizidationsreaktion bewirkt, daß sich der
Widerstand der ausgewählten Speicherzelle
auf einen viel niedrigeren Wert ändert. Um
die programmierte Speicherzelle zu lesen, wird ein geringer Erfassungsstrom
einer ausgewählten Speicherzelle
zugeführt
und der Spannungsabfall über
die ausgewählte
Speicherzelle wird erfaßt.
Beispielsilizidverbindungen sind Ni2Si,
NiSi, NiSi2, Pd2Si, PdSi
und Pt2Si und PtSi. Andere mögliche Übergangsmetalle
in verschiedenen Verbindungen mit Silizium umfassen Ti, V, Cr, Mn,
Fe, Co, Zr, Nb, Mo, Rh, Hf, Ta, W und Ir.
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5 zeigt
ein alternatives Ausführungsbeispiel
zu dem von 4, aber umfaßt eine
erweiterte Kontaktoberfläche
zwischen der Bitleitung 18 und dem Phasenänderungsspeicherungselement 24.
Bei diesem Ausführungsbeispiel
ist ein ILD 40 auf einer Oberfläche plaziert, die benachbart
zu der Bitleitung 18 ist und an dieselbe anstößt, die
z.B. aus Titan (Ti) oder Wolfram (W) hergestellt ist. Im übrigen ist
der Aufbau der Speicherzelle in 5 ähnlich zu
demselben, der für 4 beschrieben ist.
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6 zeigt
ein weiteres Ausführungsbeispiel der
Speicherzelle 22, bei der das Steuerelement 26 aus
einer pn-Übergangsdiode
gebildet ist. Bei diesem Ausführungsbeispiel
ist ein ILD 40 auf einer Oberfläche plaziert und ein erstes
Metall, wie beispielsweise Aluminium, ist aufgebracht und strukturiert,
um die Wortleitung 20 zu erzeugen. Eine Schicht aus n-Silizium 44 wird
dann über
der Wortleitung 20 aufgebracht. Eine nachfolgende Schicht
von p-Silizium 46 wird dann über dem n-Silizium 44 aufgebracht.
Das kombinierte Silizium wird dann strukturiert und geätzt, um
das Steuerelement 26 zu erzeugen. Das Phasenänderungsspeicherungselement 24 wird
dann aufgebracht oder anderweitig auf die Schicht aus p-Silizium 46 gebracht.
Das ILD 40 wird aufgebracht oder anderweitig auf das Phasenänderungsspei cherungselement 24 gebracht.
Eine Durchkontaktierung wird in das ILD 40 geätzt, um
die vertikale Bitleitung 18 zu lokalisieren. Die vertikale
Bitleitung 18 wird dann aufgebracht. Das Speicherungselement 24 weist
die Schicht aus p-Silizium 46 und
die Bitleitung 18 als Elektroden auf.
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7 ist
eine teilweise auseinandergezogene Ansicht einer vertikalen Bitleitung
und dreier horizontaler Wortleitungen für ein Ausführungsbeispiel der Erfindung,
die darstellt, wie eine vertikale Bitleitung eine Schnittstelle
mit planaren Auswahlleitungen bildet. Bei diesem Ausführungsbeispiel
ist eine herkömmliche
horizontale Spaltenauswahlleitung 47 parallel zu der Oberfläche auf
einem Substrat aus einem Material angeordnet, wie beispielsweise
einem verarbeiteten Halbleiterwafer. Eine Schnittstellenschicht
aus dem ILD 40 wird auf die horizontale Spaltenauswahlleitung 47 aufgebracht.
Eine vertikale Bitleitung 18 ist neben dem ILD 40 gebildet
und kontaktiert die horizontale Spaltenauswahlleitung 47.
Dann wird eine Speicherzelle 22, wie beispielsweise eine jegliche
derselben, die in den 4–6 gezeigt sind, oder andere
mögliche
Implementierungen auf dem ILD 40 angeordnet. Eine vertikale
Bitleitung 18 wird dann an der vorhergehenden vertikalen
Bitleitung 18 gebildet, um die vertikale Säule zu erzeugen.
Eine zweite und eine dritte Speicherzelle 22 werden auf die
vorhergehende Speicherzelle 22 aufgebracht und die vertikalen
Bitleitungen 18 werden auf die vorhergehenden vertikalen
Bitleitungen 18 aufgebracht, um die vertikale Säule zu erweitern.
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Die 8 und 9 zeigen, wie das kubische Speicherarray
wie erwünscht
ausgedehnt wird, um die Anzahl von Speicherspeicherungselementen
zu erhöhen. 8 ist eine teilweise auseinandergezogene
Ansicht der Komponenten und Schichten des kubischen Speicherarrays. 9 ist eine Draufsicht des
in 8 gezeigten Arrays,
wobei Bitleitungen 47a, 47b zur Klarheit weggelassen
sind. In 8 umfaßt eine
Substratoberfläche
eine oder mehrere horizontale Bitleitungen, wie beispielsweise 47a und 47b,
die hier eine Spalte 0 und eine Spalte 1 eines Speicherarrays
darstellen. An den horizontalen Bitleitungen 47a und 47b befindet
sich einer oder mehrere Sätze
von Speicherzellen, wie beispielsweise 50a und 50b.
Die verschiedenen horizontalen Zeilenleitungen sind von einem Kontakt
mit benachbarten horizontalen Zeilenleitungen durch verschiedene Schichten
des ILD 40 isoliert. Die vertikalen Bitleitungen 18a und 18b sind
positioniert auf, aufgebracht auf und stellen einen Kontakt her
zu den horizontalen Bitleitungen 47a bzw. 47b.
Ferner trennt eine dielektrische Schicht aus dem ILD 40 die
benachbarten vertikalen Bitleitungen 18a und 18b.
Der Stromweg 19, der eine Stromschleife oder -verbindung
darstellt, erstreckt sich, wie es gezeigt ist, durch die vertikale Bitleitung 18a zwischen
den horizontalen Bitleitungen 47a, 47b, um die
vertikale Bitleitung 18a zu erwärmen und der Bitleitung 18a zugeordnete
Phasenänderungsspeicherungselemente 24 zu
löschen oder
rückzusetzen,
wie es vorhergehend beschrieben ist. Die vertikalen Bitleitungen 18a und 18b stellen
einen Kontakt mit einer Oxidschicht her, die an Mittelelektroden 42a – d gebildet
ist (siehe 9). Die Mittelelektroden
sind von den horizontalen Zeilenleitungen 20a–b (9) durch ein Steuerelement getrennt,
z.B. ein Tunnelübergangsbauelement
oder eine Diode in der Speicherzelle 22. Spezielle Bitleitungen 18a–18d sind
wahlweise ausgewählt,
wobei eine Stromschleifenwegverbindung 19 (8) und eine zugeordnete Steuerlogik zum
Steuern des Zustands von jeweiligen zugeordneten Phasenänderungsspeicherungselementen 24a–24d verwendet werden.
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9 zeigt
auch, wie ein zusätzlicher
Satz von vertikalen Säulenauswahlleitungen
benachbart zu dem zweiten Satz von Speicherzellen 50b plaziert ist,
um das Array weiter zu erweitern. Benachbart zu dem zusätzlichen
Satz von vertikalen Säulen
befindet sich ein weiteres ILD 40, um eine Isolation für einen
weiteren Satz von Speicherzellen bereitzustellen.
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10 ist
ein alternatives Ausführungsbeispiel
des kubischen Speicherarrays, bei dem die horizontalen Wortleitungen 20a und 20b auf
eine serpentinenförmige
Weise gebildet sind, um gewinkelte Phasenänderungsspeicherungselemente 25a –d zu erzeugen.
Diese Winkel bei den serpentinenförmigen Zeilenleitungen erzeugen
verbesserte elektrische Felder, um Programmierleistung, -spannung,
-strom und -zeit zu senken, die erforderlich sind, um die gewinkelten
Speicherungselemente 25a–d zu programmieren.
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11 ist
eine teilweise auseinandergezogene Ansicht eines alternativen Ausführungsbeispiels
der Erfindung. Bei diesem Ausführungsbeispiel
bildet ein erster Satz von Speicherzellen 50a einen Schnitt
mit vertikalen Säulenbitleitungen 18a und 18b.
Ein zweiter Satz von Speicherzellen 50b ist von dem ersten
Satz von Speicherzellen 50a und vertikalen Säulen 18a und 18b durch
ein optionales ILD isoliert. Der zweite Satz von Speicherzellen 50b bildet einen
Schnitt mit vertikalen Säulenbitleitungen 18c und 18d.
Die vertikalen Säulenbitleitungen 18a und 18c stellen
einen elektrischen Kontakt mit der horizontalen Bitleitung 47a her.
Die vertikalen Säulenbitleitungen 18b und 18d stellen
einen elektrischen Kontakt mit der horizontalen Bitleitung 47b her.
Die Stromschleifenwegverbindung 19 erstreckt sich von der
horizontalen Bitleitung 47a durch die vertikale Säulenbitleitung 18a zu
der horizontalen Bitleitung 47c und dann durch die vertikale
Säulenbitleitung 18c zu
der horizontalen Bitleitung 47a. Die Säulen 18a und 18c sind
somit in einem kontinuierlichen Stromweg zu einem Löschen oder
Rücksetzen
von mit denselben verbundenen Speicherzellen 32 verbunden,
wie vorhergehend darauf Bezug genommen ist. Eine jegliche Anzahl
von Spalten ist wahlweise in einem kontinuierlichen Stromweg verbunden,
wie es durch die zugeordnete Steuerung angeordnet ist. Zusätzlich sind
wahlweise mehrere unterschiedliche kontinuierliche Stromwege bereitgestellt,
um mehrere unterschiedliche Säulen
zu verbinden, wie es wiederum durch die zugeordnete Steuerung angeordnet ist.
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Diese Figur stellt drei Ordnungen
von Speicherzellen 22 dar, die vertikal aufeinander gestapelt sind.
Abhängig
von den speziellen verwendeten Herstellungsprozessen kann es schwierig
sein, die vertikal gestapelten Schichten von Speicherzellen 22 wegen
einer Nichtplanarität
der vorhergehend hergestellten Oberfläche weiter zu erweitern. Daher
ist ein Ansatz, um eine zusätzliche
Höhe zu
ermöglichen, eine
Schicht des ILD (eine isolierende Schicht aus dielektrischem Material)
(nicht gezeigt) auf den gebildeten Schichten von Speicherzellen
zu erzeugen. Diese Schicht des ILD wird dann planarisiert, wie beispielsweise
mit einem chemisch-mechanischen Schleifen (CMP) oder anderen bekannten
Planarisationstechniken, um ein neues planares Substrat zu bilden,
auf dem horizontale Bitleitungen 47c und 47d angeordnet
sind. Ein weiteres Verarbeiten eines Hinzufügens zusätzlicher Sätze von Speicherzellen an den
horizontalen Bitleitungen 47c–d ermöglicht ein Erweitern der vertikalen
Abmessung des kubischen Speicherarrays.
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Gemäß Ausführungsbeispielen der Erfindung
weist ein Speicherarray ein Substrat 10, eine Mehrzahl
von ersten Auswahlleitungen 20, die in mehr als einer Ebene
allgemein parallel zu dem Substrat 10 angeordnet sind,
eine Mehrzahl von zweiten Auswahlleitungen, die in Säulen 18 gebildet
sind, die allgemein orthogonal zu dem Substrat 10 angeordnet sind,
eine Mehrzahl von Speicherzellen 22, die mit den ersten
Auswahlleitungen 20 und den zweiten Auswahlleitungen 18 gekoppelt
sind, und eine Stromwegverbindung 19 auf, die einen kontinuierlichen Stromweg
durch eine ausgewählte
Mehrzahl von Säulen 18 bereitstellt,
um die ausgewählten
Säulen zu
erwärmen
und zu bewirken, daß die
den ausgewählten
Säulen 18 zugeordneten
Speicherzellen 22 rückgesetzt
werden. Die Speicherzellen sind wahlweise neu beschreibbare Speicherzellen
und jede kann ein Phasenänderungsspeicherungselement 24 aufweisen,
wie beispielsweise ein Chalcogenidmaterial. Eine Steuerlogik ist
z.B. in dem Substrat 10 zu einem Auswählen von Enden des kontinuierlichen Stromwegs
19 bereitgestellt,
um die ausgewählten Säulen 18 zu
bestimmen. Der kontinuierliche Stromweg 19 ermöglicht es
mehreren Speicherzellen 22, im allgemeinen simultan rückgesetzt
zu werden. Jede Speicherzelle 22 weist wahlweise ein Steuerelement 26 in
Reihe mit einem Speicherspeicherungselement 24 auf.
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Andere Ausführungsbeispiele der Erfindung stellen
einen Speicher bereit, der eine Mehrzahl von Auswahlleitungen 18, 20,
eine Mehrzahl von Speicherzellen 22, die den Auswahlleitungen
zugeordnet sind, und eine Einrichtung zum Richten eines elektrischen
Stroms entlang eines einzigen Wegs 19 durch gewählte Auswahlleitungen
aufweist, um den Zustand der Speicherzellen 22, die den
gewählten
Auswahlleitungen zugeordnet sind, zu ändern. Die Speicherzellen 22 weisen
Phasenänderungsspeicherungselemente 24 auf,
die auf ein Erwärmen
hin eine Phase ändern.
Die Einrichtung zum Richten eines elektrischen Stroms erwärmt die
gewählten
Auswahlleitungen. Eine CMOS-Logik, die wahlweise in dem Substrat 10 bereitgestellt
ist, wird zu einem Bestimmen verwendet, welche der Mehrzahl von
Auswahlleitungen gewählt
ist.
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12 ist
eine perspektivische Ansicht eines weiteren Ausführungsbeispiels, das eine volumetrische
Effizienz erhöht,
wenn Antifusespeicherungselemente durch ein Eliminieren des Abstandhalter-ILD 40 verwendet
werden, das verwendet wird, um die am nächsten benachbarten horizontalen Wortleitungen
von dem vorliegenden Satz von vertikalen Säulenbitleitungen zu trennen.
Bei diesem Ausführungsbeispiel
ist eine Dualspeicherzelle 23 direkt zwischen zwei vertikalen
Säulenbitleitungen 18a, 18b angeordnet,
die Speicherungselemente 24a bzw. 24b bilden.
Obwohl zwei Speicherungselemente gebildet sind, wird wahlweise lediglich
ein Speicherungselement bei einem Speicherarray verwendet. Das andere
Speicherungselement wird unprogrammiert gelassen (im Leerlauf für eine Antifuse) und
liefert wahlweise lediglich eine zusätzliche kapazitive Last. Somit
kontaktiert mehr als ein Speicherungselement die vertikale Säule auf
einer bestimmten Ordnung; jedoch wird tatsächlich lediglich ein Speicherungselement
gemäß diesem
Ausführungsbeispiel
verwendet.
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13 ist
eine perspektivische Ansicht einer gestapelten Implementierung des
in 12 gezeigten alternativen
Ausführungsbeispiels.
Bei diesem Ausführungsbeispiel
ist eine erste Ordnung 52 an den horizontalen Bitleitungen 47a und 47b angeordnet.
Abhängig
von dem verwendeten Prozeß ist
wahlweise die erste Ordnung 52 auf der Oberfläche des Substrats
angeordnet und die horizontalen Bitleitungen 47a und 47b sind
an dem oberen Ende der vertikalen Säulen 18a bzw. 18b über pn-Dioden 61a, 61b angebracht.
Die Dioden 61a, 61b werden als Schalter verwendet,
um einen Strom durch eine oder mehrere spezifische Säulen 18a, 18bz.
B. zu einem im allgemeinen simultanen Löschen oder Rücksetzen
einer oder mehrerer Speicherzellen 22 zu richten. Die vertikalen
Säulenbitleitungen 18a, 18b sind elektrisch
mit den horizontalen Bitleitungen 47a bzw. 47b gekoppelt
und kontaktieren dieselben, die zusammen mit den Dioden 61a, 61b als
Heizstromquellen wirken.
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13 zeigt
Heizstromquellen für
vertikale Säulen,
die an beiden Seiten Speicherzellen aufweisen. Die Heizstromquellenleitungen
sind allgemein orthogonal zu den Spaltenleitungen und allgemein parallel
zu den Zeilenleitungen. Eine zweite Ordnung von Speicherzellen 54 ist
auf der ersten Ordnung von Speicherzellen 52 angeordnet.
Eine dritte Ordnung von Speicherzellen 56 ist auf der zweiten
Ordnung von Speicherzellen 54 angeordnet. Die vertikalen Säulen 18a und 18b sind
wahlweise unter Verwendung von Titan (Ti) oder Wolfram (W) gebildet,
obwohl andere Metalleiter verwendet werden können. Die Speicherungselemente 24a und 24b sind
gezeigt, wobei dieselben eine einzige vertikale Säule kontaktieren,
wobei dieselben so das Spaltenauswahlsignal gemeinschaftlich verwenden
und/oder unter Verwendung der kontinuierlichen Stromwegverbindung 19 auf
ein Erwärmen
der Säule
hin gelöscht oder
rückgesetzt
werden. Mehrere Strom wegschleifen werden teilweise gleichzeitig
aktiviert, um eine Block-Löschen-Funktion
zu realisieren.
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Die 14–16 sind exemplarische Ausführungsbeispiele
einer Dualspeicherzelle 23, die verwendet wird, wenn die
vertikalen Säulen
mehr als eine Speicherzelle pro Schicht kontaktieren. 14 stellt z.B. ein erstes
Ausführungsbeispiel
einer Dualspeicherzelle 23 dar, die die Bitleitung 18 als
eine Spalte aus einem Material zeigt, das z.B. aus Titan (Ti) oder
Wolfram (W) hergestellt ist, das aufgebracht wird, z.B. nachdem
das Steuerelement 26 und das Phasenänderungsspeicherungselement 24 gebildet sind.
Diese Bitleitung 18 ist neben einer isolierenden Schicht
aus einem dielektrischen Material (ILD) 40 angeordnet.
Verschiedene Materialien werden wahlweise für das ILD 40 verwendet,
wie es vorhergehend mit Bezug auf z.B. die 4–6 beschrieben ist.
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15 zeigt
ein alternatives Ausführungsbeispiel
einer Dualspeicherzelle 23 zu demselben, das in 14 gezeigt ist, aber das
erweiterte gewinkelte Speicherungselemente 25 umfaßt, die
aus einem Phasenänderungsmaterial
gebildet sind. Bei diesem Ausführungsbeispiel
wird ein ILD 40 auf eine Oberfläche plaziert, die benachbart
zu der Bitleitung 18 ist und an dieselbe anstößt, die
z.B. aus Titan (Ti) oder Wolfram (W) hergestellt ist. Wenn die Bitleitung 18 aufgebracht
ist, bildet dieselbe eine Kontaktoberfläche über dem gewinkelten Speicherungselement 25.
Durch ein gewinkeltes Speicherungselement wird das elektrische Feld,
das erzeugt wird, wenn eine Spannung zwischen der Mittelelektrode 42 und
der Bitleitung 18 angelegt wird, verbessert, wodurch eine niedrigere
Programmierspannung ermöglicht
wird. Andere Aspekte der Speicherzelle in 15 sind ähnlich denen, die für 14 beschrieben sind.
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16 zeigt
ein weiteres Ausführungsbeispiel
einer Dualspeicherzelle 23, bei der die Steuerelemente 26 aus
pn-Übergangsdioden
gebildet sind. Bei diesem Ausführungsbei spiel
wird ein ILD 40 auf einer Oberfläche plaziert und ein erstes
Metall, wie beispielsweise Aluminium, wird aufgebracht und strukturiert,
um die Wortleitung 20 zu erzeugen. Eine Schicht aus n-Silizium 44 wird
dann über
der Wortleitung 20 aufgebracht. Eine nachfolgende Schicht
aus p-Silizium 46 wird
dann über
dem n-Silizium 44 aufgebracht. Das kombinierte Silizium
wird dann strukturiert und geätzt,
um zwei Steuerelemente 26 zu erzeugen. Ein Phasenänderungsmaterial,
wie beispielsweise ein Chalcogenid, wird auf die Mittelelektrode 42 aufgebracht,
um Speicherungselemente 24 zu bilden. Ein ILD 40 wird
aufgebracht oder anderweitig auf die Schicht aus p-Silizium 46 gebracht. Eine
Durchkontaktierung wird in dem ILD 40 geätzt, um
die vertikale Bitleitung 18 zu lokalisieren. Dann werden
vertikale Bitleitungen 18 aufgebracht. Die Speicherungselemente 24 weisen
die Schichten aus p-Silizium 46 und die Bitleitungen 18 als
Elektroden und die Oxidschicht als das antifusible Material auf. Andere
Aspekte des Ausführungsbeispiels
von 16 sind ähnlich zu
denen, die mit Bezug auf die 14–15 beschrieben sind.
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17 ist
eine teilweise auseinandergezogene Ansicht eines Ausführungsbeispiels
eines dreidimensionalen Speicherarrays, das die grundlegende Dualspeicherzelle 23 enthält, die
in den 12–13 gezeigt ist. Bei diesem
Ausführungsbeispiel
sind horizontale Bitleitungen 47a und 47b innerhalb
einer Substratoberfläche
gebildet, die eine Ebene definiert. Sätze von Speicherzellen 50c–d, die
in Ebenen parallel zu der Ebene des Substrats gebildet sind, sind
auf dem Substrat angeordnet. Vertikale Bitleitungen 18a–18d sind
in Ebenen gebildet, die senkrecht zu der Ebene des Substrats sind.
Die vertikalen Bitleitungen 18a– d sind benachbart zu und
stellen einen Kontakt her mit den Speicherungselementen in dem jeweiligen
benachbarten Satz von Speicherzellen 50c–d. Wahlweise
ist das kubische Speicherarray durch ein Hinzufügen einer ILD-Schicht (nicht
gezeigt) auf den Satz von Speicherzellen und ein Planarisieren derselben
erweitert, um eine neue Substratoberfläche zu bilden. Auf dieser planaren
Oberfläche ist
ein anderer Satz von horizontalen Bitleitungen 47c und 47d angeordnet
und durch Durchkontaktierungen in die obere ILD-Schicht mit den
vertikalen Säulen 18c bzw. 18d verbunden.
Weitere Sätze
von Speicherzellen und vertikalen Bitleitungen sind wahlweise auf
der zusätzlichen
Substratoberfläche
gebaut. Da es kein ILD gibt, das eine vertikale Bitleitung von benachbarten
Sätzen
von Speicherzellen trennt, befindet sich jede vertikale Bitleitung
in Kontakt mit zwei Speicherungselementen pro horizontaler Schicht.
Heizstromquellen mit z.B. pn-Dioden 61b sind mit jeweiligen
Säulen 18 verbunden,
wie es gezeigt und vorhergehend beschrieben ist.
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18 ist
eine Draufsicht des Ausführungsbeispiels
von 17, die die Doppelspeicherzellen zeigt,
und wobei die oberen Bitleitungen und die Heizstromquelle zur Klarheit
weggelassen sind. Bei diesem Ausführungsbeispiel kontaktieren
die Mittelelektroden 42c und 42d die vertikalen
Säulenbitleitungen 18c bzw. 18d,
wobei Speicherspeicherungselemente 24b und 24c gebildet
sind. Da es zusätzlich kein
ILD 40 gibt, das den nächsten
Satz von Mittelelektroden 42a und 42b von den
vertikalen Säulenbitleitungen 18a bzw. 18b trennt,
ist ein zweiter Satz von Speicherspeicherungselementen 24a und 24d gebildet.
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19 ist
eine Draufsicht eines alternativen Ausführungsbeispiels desselben,
das in 18 gezeigt ist,
bei dem serpentinenförmige
horizontale Wortleitungen verwendet werden, um elektrische Felder
zu verbessern, um Programmierleistung, -spannung, -strom und -zeit
der Speicherzellen zu senken, die tatsächlich programmiert sind. Indem
zwei Kanten einen Punkt oder eine Ecke bilden, ist das elektrische
Feld bei einem gegebenen Spannungspotential zwischen den Mittelelektroden 42 (42a–42d)
und den vertikalen Säulenbitleitungen 18 (18a–18d)
erhöht.
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Anstatt die Bitleitungsauswahlsignale
unter Verwendung horizontaler Bitleitungen zu den vertikalen Säulenbitlei tungen 18a und 18b zu
führen,
stellen bei dem Ausführungsbeispiel
von 20 die vertikalen
Säulenbitleitungen 18a und 18b einen
Kontakt mit dem Substrat 10 her, um Transistoren (siehe
z.B. 60a und 60b in 21)
direkt zu steuern. Die Steuertransistoren sind auf dem Substrat
unter Verwendung von z.B. einer Halbleiterverarbeitung hergestellt
und können
in verschiedenen Technologien implementiert sein, z.B. Feldeffekttransistoren
(FET). Alternativ werden die Steuertransistoren wahlweise mit anderen
Steuerelementen ergänzt
oder ersetzt, wie beispielsweise Dioden. Die Steuertransistoren
und/oder Dioden sind wahlweise im wesentlichen unter oder benachbart
zu den vertikalen Säulenbitleitungen 18a–b angeordnet.
Indem die Transistoren und/oder Dioden unter den vertikalen Säulenbitleitungen 18a bzw. 18b verteilt
sind, ist eine erhöhte
Erfassungsgeschwindigkeit durch ein Reduzieren einer kapazitiven Belastung
an den Erfassungsleitungen erreicht. Speicherzellen 23a, 23b, 23c sind
in der ersten Ordnung 52, der zweiten Ordnung 54 bzw.
der dritten Ordnung 56 aufeinandergestapelt. Ein ILD 40 ist über der
letzten Ordnung plaziert, bei diesem Beispiel der dritten Ordnung 56,
um als eine Passivierungsschicht oder als eine planare Oberfläche zu wirken,
auf der zusätzliche
Schichten gebaut werden können.
Das kubische Array ist ferner wahlweise auf einem Substrat gebildet,
das nicht notwendigerweise ein Halbleitersubstrat ist.
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20 stellt
ferner die Dioden 61a und 61b dar, die wahlweise
gebildet sind, nachdem die vertikalen Säulen 18a und 18b gebildet
sind. Die Dioden 61a und 61b sind unter Verwendung
z.B. eines rampenartigen Dotier-Siliziumaufbringungsprozesses oder
eines anderen Prozesses gebildet. Nachdem die Dioden 61a und 61b gebildet
sind, wird eine ILD-Schicht (nicht gezeigt) wahlweise zwischen den Dioden 61a und 61b aufgebracht,
bevor die horizontalen Bitleitungen 47a und 47b aufgebracht
werden. Die Dioden 61a und 61b sind wahlweise
elektrisch mit einer oder mehreren vertikalen Säulen verbunden, wobei so gemeinschaftlich verwendete
Dioden ermöglicht
werden. Die Dioden 61a und 61b sind geeignet proportioniert,
um einen ausreichenden Strom während
eines Programmierens bereitzustellen, ohne einen Ausfall zu bewirken.
Die Dioden 61a, 61b sind mit Heizstromquellenleitungen 47a, 47b verbunden
und sind wirksam, um einen Heizstrom durch die Spalten 18a, 18b zu
einem Rücksetzen
der Speicherzellen 22 zu steuern, wie es vorhergehend beschrieben
ist.
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21 zeigt
ein Teilschema der Antifuseverbindung mit den Wortleitungen und
Bitleitungen der Wortleitung 38 und Decodierer der Spalten 36 (siehe 1). Zeilen a0-2, b0-2 und
c0-2 sind Ausgangssignale von dem Wortleitungsdecodierer 38 (in
dieser Figur nicht gezeigt, aber siehe 1) und koppeln mit Dualspeicherzellen 23a–231.
Die vertikalen Säulenbitleitungen 18a, 18b stellen
eine Verbindung mit einem Schaltelement her, wie beispielsweise
den Erfassungstransistoren 60a bzw. 60b (oder
alternativ den Dioden 61a bzw. 61b), die gesteuert
und in den Spaltendecodierer 36 eingegeben werden. Basierend
auf den Inhalten der Eingangssignale der Adreßleitungen 32, die
zu dem Spaltendecodierer 36 gekoppelt werden, werden die
erfaßten
Daten auf einem Datenbus 34 ausgegeben. Heizstromquellenknoten
sind, wie angegeben, zu einem Steuern eines Heizstroms in den Spalten 18a, 18b angeordnet,
um die Inhalte von zugeordneten Speicherzellen rückzusetzen oder zu löschen, wie
es vorhergehend beschrieben ist.
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22 ist
eine Schnittansicht eines alternativen Ausführungsbeispiels der Erfindung,
bei dem die vertikalen Säulenauswahlleitungen 18a und 18b in
mehr als einer Säule
gebildet sind und durch eine obere Teilsäulenverbindung 88 und
eine untere Teilsäulenverbindung 89 verbunden
sind. Die obere 88 und die untere 89 Teilsäulentreiberverbindung
koppeln durch Durchkontaktierungen 48 mit den vertikalen
Säulen 18a und 18b.
Da die vertikalen Säulen 18a und 18b die
Speicherspeicherungselemente 24 an den jeweiligen Seiten
der Säule
kurzschließen, wird
auf lediglich ein Speicherungselement 24 pro Säule zu einer
Zeit zugegriffen. Daher ist jede zweite Säule mit einer Teilsäulenverbindungsleitung
verbunden. Jede Speicherzelle weist ein Speicherungselement 24 in
Reihe mit einem Steuerelement 26 auf, die in Reihe durch
eine Mittelelektrode 42 gekoppelt sind. Die vertikale Säule 18a oder
die vertikale Säule 18b sind
mit einer horizontalen einzigen Bitleitung 47 verbunden,
die mit der Erfassungsverstärkungsschaltungsanordnung
in dem Spaltendecodierer 36 von 1 verbunden ist. Diese Verbindung ist
dadurch erreicht, daß es
einem der Transistoren 60a oder 60b ermöglicht ist,
die erwünschte
vertikale Säule 18a und 18b auszuwählen. Durchkontaktierungen 49 stellen
Verbindungen zu/von der unteren Teilsäulenverbindung 89,
der Bitleitung 47, dem Substrat und einer Verbindung zu
der Säule 18b auf
die gezeigte Weise bereit. 22 stellt
ferner Heizstromquellen mit pn-Dioden dar, die vertikalen Säulen 18a zugeordnet
sind und wie vorhergehend beschrieben wirksam sind.
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Somit umfaßt ein Speicher gemäß Ausführungsbeispielen
der Erfindung ein Substrat 10, eine Mehrzahl von ersten
Auswahlleitungen 20, die in mehr als einer Ebene allgemein
parallel zu dem Substrat 10 angeordnet sind, eine Mehrzahl
von zweiten Auswahlleitungen 18, die in Säulen gebildet
sind, die allgemein orthogonal zu dem Substrat 10 angeordnet sind,
eine Mehrzahl von Speicherzellen 22, die mit den ersten
Auswahlleitungen 20 und den zweiten Auswahlleitungen 18 gekoppelt
sind, und eine Mehrzahl von Heizstromquellen 47a, 61a, 47b, 61b zum Richten
eines Stroms durch gewählte
zweite Auswahlleitungen 18, wobei die Heizstromquellen
eine oder mehrere der ersten Auswahlleitungen umfassen. Die Heizstromquellen
weisen Schalter zum Richten eines Stroms durch die gewählten zweiten Auswahlleitungen
auf. Die Schalter weisen wahlweise Dioden 61a, 61b auf,
z.B. pn-Dioden.
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23 ist
ein exemplarisches Layout eines Speicherträgers 70, der zumindest
ein Ausführungsbeispiel
der Erfindung enthält.
Der Speicherträger stellt
einen jeglichen von mehreren Standard- oder proprietären Speicherkartenformaten
dar, wie beispielsweise eine PCMCIA-Karte (PCMCIA = personal computer
memory card international association = internationale Vereinigung
für Personalcomputerspeicherkarten),
eine Personalcomputer- (PC-) Karte, einen Smart-Speicher, einen
Speicherstift, einen Digitalfilm, ein Advanced Technology Attachment (ATA)
und einen Compact Flash, um wenige zu nennen. Der Speicherträger umfaßt eine
mechanische Schnittstelle 72, die sowohl einen mechanischen
als auch einen elektrischen Kontakt mit einem speziellen Verbinder
für den
implementierten Typ von Speicherträgerstandard bereitstellt. Eine
optionale elektrische Schnittstelle 74 stellt eine elektrische
Kopplung mit den elektrischen Kontakten an dem mechanischen Verbinder 72 her
und liefert ordnungsgemäße Sicherheit,
Adressendecodierung, Spannungsübersetzung, Schreibschutz
oder andere Schnittstellenfunktionen mit einem Satz von Speicher-ICs 80,
die zumindest ein Speicherarray gemäß einem Ausführungsbeispiel der
Erfindung enthalten. Ein Träger 76,
z.B. eine gedruckte Schaltungsplatine oder ein Keramiksubstrat, wird
verwendet, um die Speicher-ICs 80, die elektrische Schnittstelle 74,
und die mechanische Schnittstelle 72 physisch zu tragen.
Fachleuten auf dem Gebiet ist klar, daß einige elektrische Bauelemente wahlweise
die Funktionalität
der elektrischen Schnittstelle 74 enthalten, wodurch der
Bedarf derselben bei dem Speicherträger 70 beseitigt ist.
Der Satz von Speicher-ICs 80 umfaßt wahlweise eines oder mehrere
Bauelemente. Ferner kann es mehr als einen Typ eines Speicherarrays
für die
Speicher-ICs 80 geben, wie beispielsweise eine OTP-Speicher-IC
und les-/beschreibbare Speicher-ICs.
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24 ist
ein Blockdiagramm eines elektronischen Geräts, bei diesem Beispiel ein
Computersystem 90, das zumindest ein Ausführungsbeispiel der
Erfindung enthält.
Insbesondere sind für
ein Computersystem mehrere unterschiedliche elektrische Geräte wahlweise
in dem Baustein eingegliedert, wie es gezeigt ist. Hier ist ein
Mikroprozessor 92 mit einer Speicherschaltung 94 gekoppelt,
die verwendet wird, um computerausführbare Befehle und/oder Benutzerdaten
zu halten. Exemplarische Speicherschaltungen 94 umfassen
einen Basis-Eingabe-Ausgabe-System- (BIOS-) Speicher, einen dynamischen
Direktzugriffsspeicher (DRAM), einen Nur-Lese-Speicher (ROM) und verschiedene Ordnungen
eines internen oder externen Cachespeichers, um wenige zu nennen.
Der Mikroprozessor 92 ist ferner mit einem Speicherungsgerät 96 verbunden,
wie beispielsweise einem Festplattenlaufwerk, einem Diskettenlaufwerk,
einem CD-Platten-/Digitale-Video-Disk-
(CD-/DVD-) Laufwerk, einem Bandlaufwerk oder anderen Massenspeicherungsgeräten, wie
beispielsweise dieselben, die Halbleiterspeicher-ICs enthalten,
die Ausführungsbeispiele
der Erfindung verwenden. Der Mikroprozessor 92 umfaßt wahlweise
z.B. die dreidimensionale Speicherarchitektur in dem internen Cachespeicher
desselben. Der Speicher 94 umfaßt ferner wahlweise die dreidimensionale
Speicherarchitektur in den Speicher-ICs desselben, wie beispielsweise
in dem BIOS oder anderen Systemspeicherbereichen, wie beispielsweise DRAM-
und ROM-Schaltungen. Der Mikroprozessor 92 ist ferner mit
einem Anzeigegerät 98 verbunden, das
auch wahlweise Speicher-ICs enthält,
die Ausführungsbeispiele
der Erfindung benutzen. Daher gibt es bei einem elektrischen Gerät wahlweise
eine oder mehrere Implementierungen von verschiedenen Ausführungsbeispielen
der Erfindung, wobei so die breite Anwendbarkeit von verschiedenen
Ausführungsbeispielen
der Erfindung bei einem Verbessern existierender elektrischer Geräte gezeigt
ist.
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Zum Beispiel ist 25 ein exemplarisches Ausführungsbeispiel
eines eingebetteten kubischen Speicherarrays 100, das den
Speicher 94, wie beispielsweise einen Cache der Ordnung 1 und/oder
der Ordnung 2, mit dem Mikroprozessor 92 integriert. Das
eingebettete kubische Speicherarray 100 ist auf dem Chip
des Mikroprozessors 92 hergestellt, wodurch eine kleinere
Chipflächengröße ermöglicht ist. Der
Mikroprozessor 92 bildet eine horizontale Substratoberfläche. Der
Speicher 94 ist z.B. aus einer oder mehreren vertikalen Schichten
von Speicherzellen 22 oder 23 (in 25 nicht gezeigt) aufgebaut, um das eingebettete
kubische Speicherarray 100 zu bilden. Die Speicherzellen 22 oder 23 sind
durch einen ersten und einen zweiten Satz von Auswahlleitungen verbunden.
Zumindest eine der Auswahlleitungen ist innerhalb des eingebetteten
kubischen Speicherarrays 100 als eine oder mehrere vertikale
Säulen
gebildet. Die Sätze
von Auswahlleitungen sind elektrisch mit einer Auswahlschaltungsanordnung
verbunden, die an dem Chip des Mikroprozessors 92 gebildet
ist. Der Mikroprozessor 92 ist elektrisch an einem Baustein 95 angebracht,
wie beispielsweise mit Bonddrähten 97 oder
einer Automatische-Folienbond-
(TAB-) Schaltungstechnologie. Nachdem der Mikroprozessor an dem
Baustein 95 befestigt ist, wird derselbe verkapselt (nicht
gezeigt), um einen Schutz vor Verunreinigungsstoffen und einer Handhabung zu
liefern. Obwohl das eingebettete kubische Speicherarray 100 auf
einer Mikroprozessor-Integrierte-Schaltung angeordnet gezeigt ist,
ist Fachleuten auf dem Gebiet klar, daß der Mikroprozessor 92 durch
eine jegliche integrierte Schaltung ersetzt werden kann, die Speicherschaltungen
benutzt. Ein Beispiel ist eine Graphikanzeigensteuerung.
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Gemäß einem Verfahren zum Herstellen
eines Speichers wird ein Array eines Satzes von Wortleitungen in
einer Ebene gebildet, die im wesentlichen parallel zu einem Substrat
oder einer anderen planaren Oberfläche ist. Ein Array eines Satzes
von Bitleitungen wird im wesentlichen normal zu der Ebene oder den
Wortleitungen oder der Substratoberfläche gebildet. Durch ein Bilden
der Bitleitungen normal zu der Ebene des Substrats und somit der
Wortleitungen ist ein Satz von vertikalen Säulenbitleitungen erzeugt. Ein
Array von Speicherzellen wird z.B. zwischen jeder jeweiligen Wortleitung
und jeder Bitleitung gebildet, obwohl einige Schnitte von Wortleitungen
und Bitleitungen wahlweise keine Speicherzellen umfassen, falls
es erwünscht
ist, daß diese Adreßpositionen
unprogrammierbar sind.
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26 ist
ein Flußdiagramm,
das eine Erzeugung einer Speicherzelle gemäß Ausführungsbeispielen der Erfindung
zeigt. Bei 82 wird ein Isolator, wie beispielsweise das
ILD 40, auf einer Substratoberfläche aufgebracht, z.B. einer
im wesentlichen planaren Oberfläche.
Bei 83 wird ein erster Leiter in eine Ebene parallel zu
dem Substrat aufgebracht, um eine Wortleitung zu bilden. Bei 84 wird
ein Steuerelement an dem ersten Leiter erzeugt, wie beispielsweise
ein Tunnelübergangsbauelement
oder eine Diode. Bei 85 wird ein zweiter Leiter, der orthogonal
(normal oder senkrecht) zu der Ebene des ersten Leiters ist, auf
die verarbeitete Substratoberfläche
aufgebracht. Bei 86 wird ein Speicherspeicherungselement
zwischen dem zweiten Leiter und dem Steuerelement erzeugt. Das Speicherspeicherungselement
ist z.B. ein Tunnelübergang-Antifusebauelement,
aber andere Speicherspeicherungselemente sind alternativ verwendbar.
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27 ist
ein Flußdiagramm,
das ein Verfahren zum Erzeugen einer Speicherschaltung gemäß einem
Ausführungsbeispiel
der Erfindung zeigt. Bei 102 ist ein Array von ersten Auswahlleitungen 20 z.B. in
einer Ebene allgemein parallel zu einem Substrat 10 und
bei 104 ist ein Array von zweiten Auswahlleitungen 18 z.B.
allgemein orthogonal zu der Ebene der ersten Auswahlleitungen 20.
Bei 106 weist das Verfahren ein Bilden eines Arrays von
Speicherzellen 22, wobei jede Speicherzelle jeweils mit
einer ersten bzw. einer zweiten Auswahlleitung 20, 18 gekoppelt ist,
und bei 106 ein Bilden zumindest eines kontinuierlichen
Stromwegs 19 durch mehrere zweite Auswahlleitungen 18 zu
einem Löschen
ausgewählter Speicherzellen 22 auf.
Zumindest ein Phasenänderungsspeicherungselement 24 ist
in jeder Speicherzelle 22 gemäß Ausführungsbeispielen der Erfindung bereitgestellt.
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28 ist
ein Flußdiagramm,
das ein Verfahren zum Betreiben einer Speicherschaltung 30 gemäß einem
Ausführungsbeispiel
der Erfindung zeigt, wobei die Speicherschaltung 30 eine
Mehrzahl von ersten Auswahlleitungen 20, eine Mehrzahl
von zweiten Auswahlleitungen 18, die allgemein orthogonal zu
den ersten Auswahlleitungen 20 angeordnet sind, und eine
Mehrzahl von Speicherzellen 22 aufweist, die den ersten
Auswahlleitungen 20 und den zweiten Auswahlleitungen 18 zugeordnet
sind. Bei 112 weist das Verfahren ein Richten eines Stroms
entlang einem kontinuierlichen Stromweg 19 durch mehrere zweite
Auswahlleitungen 18, um die mehreren zweiten Auswahlleitungen 18 zu
erwärmen,
und bei 114 ein Löschen
von Speicherzellen 22 benachbart zu den erwärmten mehreren
zweiten Auswahlleitungen 18 auf.
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Ausführungsbeispiele der Erfindung
erstrecken sich ferner auf zumindest ein computerlesbares Medium,
das ein Computerprogramm auf demselben gespeichert hat, das, wenn
dasselbe durch einen Prozessor ausgeführt wird, ein jegliches der
hierin betrachteten Verfahren bewirkt, z.B. ein Verfahren einer
Operation der Speicherschaltung 30, wobei die Speicherschaltung 30 eine
Mehrzahl von ersten Auswahlleitungen 20, eine Mehrzahl
von zweiten Auswahlleitungen 18, die allgemein orthogonal
zu den ersten Auswahlleitungen 20 angeordnet sind, und eine
Mehrzahl von Speicherzellen 22 aufweist, die den ersten
Auswahlleitungen 20 und den zweiten Auswahlleitungen 18 zugeordnet
sind, wobei das Programm eine Logik zu einem Richten eines Stroms entlang
einem kontinuierlichen Stromweg 19 durch mehrere zweite
Auswahlleitungen 18, um die mehreren zweiten Auswahlleitungen 18 zu
erwärmen,
und eine Logik zu einem Löschen
von Speicherzellen 22 benachbart zu den erwärmten mehreren
zweiten Auswahlleitungen 18 aufweist.