DE102008051746A1

DE102008051746A1 - Integrierter Schaltkreis mit dotierter Halbleiterleitung mit leitfähiger Verkleidung

Info

Publication number: DE102008051746A1
Application number: DE102008051746A
Authority: DE
Inventors: Ulrike Dr. Grüning von Schwerin; Ulrich Dr. Klostermann; Franz Dr. Kreupl
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-10-31
Filing date: 2008-10-15
Publication date: 2011-01-20
Also published as: JP2009111391A; US20090108248A1; CN101447500A; US8084759B2

Abstract

Ein integrierter Schaltkreis weist ein Array aus Speicherzellen und eine dotierte Halbleiterleitung, die in einem Halbleitersubstrat gebildet ist, auf. Die dotierte Halbleiterleitung ist mit einer Zelle von Speicherzellen gekoppelt. Der integrierte Schaltkreis weist eine leitfähige Verkleidung auf, die die dotierte Halbleiterleitung kontaktiert.

Description

Ein Speichertyp ist ein resistiver Speicher. Bei einem resistiven Speicher wird der Widerstandswert eines Speicherelements zum Speichern von einem oder mehreren Datenbits verwendet. Zum Beispiel kann ein Speicherelement, das programmiert ist, so dass es einen hohen Widerstandswert aufweist, einen Logik-”1”-Datenbitwert darstellen, und ein Speicherelement, das programmiert ist, so dass es einen niedrigen Widerstandswert aufweist, kann einen Logik-”0”-Datenbitwerts darstellen. Typischerweise wird der Widerstandswert des Speicherelements elektrisch geschaltet, indem ein Spannungspuls oder ein Strompuls an das Speicherelement angelegt wird.
Ein Typ eines resistiven Speichers ist ein Phasenänderungsspeicher. Bei einem Phasenänderungsspeicher wird ein Phasenänderungsmaterial in dem resistiven Speicherelement verwendet. Das Phasenänderungsmaterial zeigt wenigstens zwei unterschiedliche Zustände. Die Zustände des Phasenänderungsmaterials können als der Amorph-Zustand und als der Kristallin-Zustand bezeichnet werden, wobei der Amorph-Zustand eine stärker ungeordnete atomare Struktur aufweist und der Kristallin-Zustand ein stärker geordnetes Gitter aufweist. Der Amorph-Zustand zeigt gewöhnlich einen höheren elektrischen Widerstand als der Kristallin-Zustand. Ebenfalls zeigen einige Phasenänderungsmaterialien mehrere (multiple) kristalline Zustände, z. B. einen oberflächenzentrierten kubischen (FCC, face-centered cubic) Zustand und einen hexagonalen dichtesten Packungszustand (HCP, hexagonal closest packing), die unterschiedliche Widerstände aufweisen und zum Speichern von Datenbits verwendet werden können. In der folgenden Beschreibung bezeichnet der Amorph-Zustand allgemein den Zustand mit dem höheren Widerstand und der Kristallin-Zustand bezeichnet allgemein den Zustand mit dem niedrigeren Widerstand.
Phasenänderungen in den Phasenänderungsmaterialien können reversibel induziert werden. Auf diese Weise kann der Speicher vom Amorph-Zustand in den Kristallin-Zustand und vom Kristallin-Zustand in den Amorph-Zustand wechseln in Antwort auf Temperaturänderungen. Die Temperaturänderungen des Phasenänderungsmaterials können erreicht werden, indem Strom durch das Phasenänderungsmaterial selbst getrieben wird oder indem Strom durch ein Widerstandsheizelement in der Nachbarschaft zum Phasenänderungsmaterial getrieben wird. Mit diesen beiden Verfahren bewirkt ein steuerbares Heizen des Phasenänderungsmaterials steuerbare Phasenänderungen in dem Phasenänderungsmaterial.
Ein Phasenänderungsspeicher mit einem Speicherarray, der eine Mehrzahl von Speicherzellen aufweist, die aus Phasenänderungsmaterial hergestellt sind, kann programmiert werden, um Daten zu speichern, die die Speicherzustände des Phasenänderungsmaterials verwenden. Ein Weg zum Lesen und Schreiben von Daten in solch einer Phasenänderungsspeichereinrichtung ist, einen Strompuls und/oder einen Spannungspuls zu steuern, der an das Phasenänderungsmaterial angelegt wird. Die Temperatur in dem Phasenänderungsmaterial in jeder Speicherzelle entspricht im Allgemeinen dem angelegten Strompegel und/oder Spannungspegel zum Erreichen des Heizens.
Zum Erreichen von Phasenänderungsspeichern mit höherer Dichte kann eine Phasenänderungsspeicherzelle mehrere Datenbits speichern. Ein Mehrfachbit-Speicher in einer Phasenänderungsspeicherzelle kann erreicht werden, indem das Phasenänderungsmaterial programmiert wird, so dass es Zwischenwiderstandswerte oder Zwischenwiderstandszustände aufweist, wobei in die Multibit-Phasenänderungsspeicherzelle oder Multipegel-Phasenänderungsspeicherzelle mehr als zwei Zustände geschrieben werden können. Falls die Phasenänderungsspeicherzelle auf einen von drei unterschiedlichen Widerstandspegeln programmiert ist, können 1,5 Datenbits pro Zelle gespeichert werden. Falls die Phasenänderungsspeicherzelle auf einen von vier verschiedenen Widerstandspegeln programmiert ist, können zwei Datenbits pro Zelle gespeichert werden, und so weiter. Zum Programmieren einer Phasenänderungsspeicherzelle auf einen Zwischenwiderstandswert wird die Menge von kristallinem Material, das mit amorphem Material koexistiert, und damit der Zellwiderstand mittels einer geeigneten Schreibstrategie gesteuert.
Ein Speicherarraytyp weist stark dotierte Siliziumleitungen oder Siliziumdrähte zum Auswählen von Speicherzellen für einen Lesezugriff und einen Schreibzugriff auf. Die stark dotierten Siliziumleitungen können Programmierstrom, Lesestrom tragen, oder ein Potentialgitter, wie zum Beispiel ein gemeinsames Bezugspotenzial oder Masse bereitstellen. Die Stromdichten der Leitungen sind jedoch begrenzt und der Widerstand der Leitungen ist oft hoch, was zu unerwünschten Spannungsabfällen entlang der Leitungen führt. In Speicherarrays unter Verwendung von Dioden-Auswähleinrichtungen, erhöhen die Leitungen ein Übersprechen (cross-talk) zwischen den Speicherzellen.
Aus diesen und anderen Gründen besteht ein Bedarf an der Erfindung.
Ein Ausführungsbeispiel stellt einen integrierten Schaltkreis bereit. Der integrierte Schaltkreis weist ein Array aus Speicherzellen und eine dotierte Halbleiterleitung, die in einem Halbleitersubstrat gebildet ist, auf. Die dotierte Halbleiterleitung ist mit einer Zeile von Speicherzellen gekoppelt. Der integrierte Schaltkreis weist eine leitfähige Verkleidung auf, die die dotierte Halbleiterleitung kontaktiert.
Die begleitenden Zeichnungen sind enthalten, um ein weiteres Verständnis der Erfindung zu schaffen und sind enthalten in und bilden einen Teil dieser Beschreibung. Die Zeichnungen stellen das Ausführungsbeispiel der Erfindung dar und dienen zusammen mit der Beschreibung zum Erklären der Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und viele der beabsichtigten Vorteile der Erfindung werden leicht erkannt, wenn sie besser verstanden werden durch Bezugnahme auf die folgende detaillierte Beschreibung. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Systems darstellt.
2A ist ein Diagramm, das ein Ausführungsbeispiel einer Speichereinrichtung darstellt.
2B ist ein Diagramm, das ein anderes Ausführungsbeispiel einer Speichereinrichtung darstellt.
3A stellt eine perspektivische Ansicht von einem Ausführungsbeispiel einer dotierten Halbleiterleitung mit einer leitfähigen Verkleidung dar.
3B stellt eine Querschnittsansicht von einem Ausführungsbeispiel einer dotierten Halbleiterleitung mit einer leitfähigen Verkleidung dar.
4 stellt eine perspektivische Ansicht von einem anderen Ausführungsbeispiel einer dotierten Halbleiterleitung mit einer leitfähigen Verkleidung dar.
5 stellt eine perspektivische Ansicht von einem anderen Ausführungsbeispiel einer dotierten Halbleiterleitung mit einer leitfähigen Verkleidung dar.
6 stellt eine Querschnittsansicht von einem Ausführungsbeispiel eines dotierten Halbleitersubstrats dar.
7 stellt eine Querschnittsansicht von einem Ausführungsbeispiel eines dotierten Halbleitersubstrats und einer Hartmasken-Materialschicht dar.
8 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen und der Hartmasken-Materialschicht nach dem Ätzen des dotierten Halbleitersubstrats dar.
9 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, einer Verkleidungsmaterialschicht und einer dielektrischen Materialschicht dar.
10A stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Verkleidungsmaterialschicht und der dielektrischen Materialschicht nach dem Ätzen der dielektrischen Materialschicht und der Verkleidungsmaterialschicht dar.
10B stellt eine Querschnittsansicht von einem anderen Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Verkleidungsmaterialschicht und der dielektrischen Materialschicht nach dem Ätzen der dielektrischen Materialschicht und der Verkleidungsmaterialschicht dar.
11 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Verkleidungsmaterialschicht und der dielektrischen Materialschicht nach dem Ätzen von Abschnitten der dotierten Halbleiterleitungen und des Substrats dar.
12 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Verkleidungsmaterialschicht, der dielektrischen Materialschicht, einer schmalen Grabenisolation(STI, shallow trench isolation)-Passivierungsmaterials und eines STI-Füllmaterials dar.
13 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Verkleidungsmaterialschicht, der dielektrischen Materialschicht, des STI-Passivierungsmaterials und des STI-Füllmaterials nach einer Planarisierung dar.
14 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, von dotierten Halbleiterleitungen, und einer Hartmasken-Materialschicht nach dem Ätzen des dotierten Halbleitersubstrats dar.
15 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, des STI-Passivierungsmaterials und des STI-Füllmaterials dar.
16 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, des STI-Passivierungsmaterials und des STI-Füllmaterials nach dem Ätzen des STI-Passivierungsmaterials und des STI-Füllmaterials dar.
17 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, des STI-Passivierungsmaterials und des STI-Füllmaterials nach dem Ätzen der Hartmasken-Materialschicht dar.
18 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, des STI-Passivierungsmaterials und des STI-Füllmaterials nach dem Ätzen der dotierten Halbleiterleitungen dar.
19 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, des STI-Passivierungsmaterials, des STI-Füllmaterials und eines Verkleidungsmaterials dar.
20A stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, des STI-Passivierungsmaterials und des STI-Füllmaterials nach dem Ätzen dar.
20B stellt eine Querschnittsansicht von einem anderen Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, des STI-Passivierungsmaterials und des STI-Füllmaterials nach dem Ätzen dar.
20C stellt eine Querschnittsansicht von einem anderen Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, des STI-Passivierungsmaterials und des STI-Füllmaterials nach dem Ätzen dar.
21 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, des STI-Passivierungsmaterials, des STI-Füllmaterials und einer Abstandshaltermaterialschicht dar.
22 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, des STI-Passivierungsmaterials, des STI-Füllmaterials und des Abstandshaltermaterialschicht nach dem Ätzen der Abstandshaltermaterialschicht dar.
23 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, des STI-Passivierungsmaterials, des STI-Füllmaterials und der Abstandshaltermaterialschicht nach dem Ätzen des STI-Passivierungsmaterials, des STI-Füllmaterials, der dotierten Halbleiterleitungen und des Substrats dar.
24 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, des STI-Passivierungsmaterials, des STI-Füllmaterials, der Abstandshaltermaterialschicht und eines Verkleidungsmaterials dar.
25 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, einer Opfermaterialschicht und einer Abstandshaltermaterialschicht dar.
26 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Opfermaterialschicht und von Abstandshaltern nach dem Ätzen der Abstandshaltermaterialschicht dar.
27 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Opfermaterialschicht und der Abstandshalter nach dem Ätzen der Opfermaterialschicht und des Substrats dar.
28 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Opfermaterialschicht, der Abstandshalter, des STI-Passivierungsmaterials und von STI-Füllmaterial dar.
29 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Opfermaterialschicht, der Abstandshalter, des STI-Passivierungsmaterials und des STI-Füllmaterials nach dem Ätzen der Opfermaterialschicht dar.
30 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Opfermaterialschicht, der Abstandshalter, des STI-Passivierungsmaterials, des STI-Füllmaterials und eines Verkleidungsmaterials dar.
31 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Opfermaterialschicht, der Abstandshalter, des STI-Passivierungsmaterials, des STI-Füllmaterials und des Verkleidungsmaterials nach der Planarisierung dar.
32 stellt eine Querschnittsansicht von einem anderen Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Abstandshalter, des STI-Passivierungsmaterials, des STI-Füllmaterials und des Verkleidungsmaterials nach der Planarisierung dar.
33 stellt eine Querschnittsansicht von einem anderen Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Opfermaterialschicht, der Abstandshalter, des STI-Passivierungsmaterials, des STI-Füllmaterials und eines Verkleidungsmaterials dar.
34 stellt eine Querschnittsansicht von einem anderen Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der Opfermaterialschicht, der Abstandshalter, des STI-Passivierungsmaterials, des STI-Füllmaterials und eines Verkleidungsmaterials dar.
35 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht und einer Gasimmersionslaser-dotierten Materialschicht dar.
36 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht und einer leitfähigen Verkleidung nach dem Ätzen der Gasimmersionslaser-dotierten Materialschicht und des Substrats dar.
37 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der Hartmasken-Materialschicht, der leitfähigen Verkleidung, des STI-Passivierungsmaterials und von STI-Füllmaterial dar.
38 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats, der dotierten Halbleiterleitungen, der leitfähigen Verkleidung, des STI-Passivierungsmaterials und des STI-Füllmaterials nach der Planarisierung dar.
In der folgenden detaillierten Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen durch Darstellung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeführt werden kann. In diesem Zusammenhang werden Richtungsbegriffe, wie zum Beispiel „oben”, „unten”, „vorne”, „hinten”, „führend”, „folgend”, usw. mit Bezugnahme auf die Ausrichtung der Figur(en) beschrieben. Da Komponenten der Ausführungsbeispiele der Erfindung in einer Anzahl unterschiedlicher Ausrichtungen positioniert werden können, werden die Richtungsbegriffe zum Zwecke der Darstellung verwendet und sie sind auf keine Weise beschränkend. Es ist verständlich, dass andere Ausführungsbeispiele verwendet werden können und strukturelle und logische Änderungen gemacht werden können, ohne vom Umfang der Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einer beschränkenden Weise zu nehmen und der Umfang der Erfindung wird durch die angefügten Patentansprüche definiert.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Systems 90 darstellt. Das System 90 weist einen Host 92 und eine Speichereinrichtung 100 auf. Der Host 92 ist kommunikativ mit der Speichereinrichtung 100 mittels einer Kommunikationsverbindung 94 gekoppelt. Der Host 92 weist einen Computer (z. B. einen Desktoprechner, ein Laptop, ein Handgerät), eine tragbare elektronische Vorrichtung (z. B. ein Mobiltelefon, ein persönlicher digitaler Assistent (PDA), MP3-Player, Videoplayer), oder eine beliebige andere geeignete Vorrichtung auf, die Speicher verwendet. Die Speichereinrichtung 100 stellt einen Speicher für den Host 92 bereit. In einem Ausführungsbeispiel weist die Speichereinrichtung 100 eine Phasenänderungs-Speichereinrichtung oder eine andere geeignete resistive Speichereinrichtung oder Speichereinrichtung mit widerstandsänderndem Material auf.
2A ist ein Diagramm, das ein Ausführungsbeispiel einer Speichereinrichtung 100a darstellt. In einem Ausführungsbeispiel ist die Speichereinrichtung 100a ein integrierter Schaltkreis oder ein Teil eines integrierten Schaltkreises. Die Speichereinrichtung 100a weist einen Schreibschaltkreis 124, ein Steuergerät (Controller) 120, ein Speicherarray 101a und einen Erfassungsschaltkreis 126 auf. Das Speicherarray 101a weist eine Mehrzahl von Phasenänderungs-Speicherzellen 104a–104d (gemeinsam als Phasenänderungs-Speicherzellen 104 bezeichnet), eine Mehrzahl von Bitleitungen (BL) 112a–112b (gemeinsam als Bitleitungen 112 bezeichnet), eine Mehrzahl von Wortleitungen (WLs) 110a–110b) (gemeinsam als Wortleitungen 110 bezeichnet) und eine Mehrzahl von Gemeinsames-Bezugspotenzialleitungen oder Masseleitungen (GLs) 114a–114b (gemeinsam als Masseleitungen 114 bezeichnet) auf. In einem Ausführungsbeispiel sind Phasenänderungs-Speicherzellen 104a–104d in Zeilen und Spalten angeordnet.
In einem Ausführungsbeispiel sind Masseleitungen 114 in einem Halbleitersubstrat gebildet, indem das Halbleitersubstrat dotiert wird und Isolationsbereiche gebildet sind zum Bereitstellen dotierter Leitungen aus Halbleitermaterial. In einem Ausführungsbeispiel ist das Halbleitersubstrat ein Einkristall-Siliziumsubstrat und die dotierten Leitungen sind N⁺-dotierte Siliziumleitungen. Die dotierten Leitungen weisen eine leitfähige Verkleidung (anders ausgedrückt eine leitfähige Ummantelung) auf, die die Stromdichte für die Leitungen erhöht und den Gesamtwiderstand der Leitungen reduziert. Die leitfähige Verkleidung weist C, TiN, ein Silizid, ein Gasimmersionslaser-dotiertes (GILD, gas immersion laser doped) Material oder ein anderes geeignetes Material auf. Zusätzlich reduzieren die dotieren Leitungen mit (elektrisch) leitfähiger Verkleidung den Spannungsabfall entlang der Leitungen und können daher ohne ein flächenverbrauchendes Anheften an ein hinteres Ende von Leitungsmetallisierungsebenen (BEOL, back end of line) verwendet werden.
Wie er hierin verwendet wird, soll der Begriff „elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen und dazwischen liegende Elemente können zwischen den „elektrisch gekoppelten” Elementen vorgesehen sein.
Das Speicherarray 101a ist elektrisch gekoppelt mit dem Schreibschaltkreis 124 durch den Signalpfad 125, mit dem Steuergerät 120 durch einen Signalpfad 121 und mit dem Erfassungsschaltkreis 126 durch einen Signalpfad 127. Das Steuergerät 120 ist mit dem Schreibschaltkreis 124 durch einen Signalpfad 128 und mit dem Erfassungsschaltkreis 126 durch einen Signalpfad 130 gekoppelt. Jede Phasenänderungs-Speicherzelle 104 ist mit einer Wortleitung 110, einer Bitleitung 112 und einer Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114 elektrisch gekoppelt. Die Phasenänderungs-Speicherzelle 104a ist mit der Bitleitung 112a, der Wortleitung 110a und der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114a elektrisch gekoppelt, und die Phasenänderungs-Speicherzelle 104b ist mit der Bitleitung 112a, der Wortleitung 110b und der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114b elektrisch gekoppelt. Die Phasenänderungs-Speicherzelle 104c ist mit der Bitleitung 112b, der Wortleitung 110a und der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114a elektrisch gekoppelt, und die Phasenänderungs-Speicherzelle 104d ist mit der Bitleitung 112b, der Wortleitung 110b und der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114b elektrisch gekoppelt.
Jede Phasenänderungs-Speicherzelle 104 weist ein Phasenänderungselement 106 und einen Transistor 108 auf. Während der Transistor 108 ein Feldeffekttransistor (FET) in dem dargestellten Ausführungsbeispiel ist, kann der Transistor 108 in anderen Ausführungsbeispielen eine andere geeignete Vorrichtung, wie zum Beispiel ein Bipolartransistor oder eine 3D-Transistorstruktur sein. Die Phasenänderungs-Speicherzelle 104a weist ein Phasenänderungselement 106a und einen Transistor 108a auf. Eine Seite des Phasenänderungselements 106a ist mit der Bitleitung 112a elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106a ist mit einer Seite des Source-Drain-Pfads des Transistors 108a elektrisch gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108a ist mit der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114a elektrisch gekoppelt. Das Gate des Transistors 108a ist mit der Wortleitung 110a elektrisch gekoppelt.
Die Phasenänderungs-Speicherzelle 104b weist ein Phasenänderungselement 106b und einen Transistor 108b auf. Eine Seite des Phasenänderungselements 106b ist mit der Bitleitung 112a elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106b ist mit einer Seite des Source-Drain-Pfads des Transistors 108b elektrisch gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108b ist mit der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114b elektrisch gekoppelt. Das Gate des Transistors 108b ist mit der Wortleitung 110b elektrisch gekoppelt.
Die Phasenänderungs-Speicherzelle 104c weist ein Phasenänderungselement 106c und einen Transistor 108c auf. Eine Seite des Phasenänderungselements 106c ist mit der Bitleitung 112b elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106c ist mit einer Seite des Source-Drain-Pfads des Transistors 108c elektrisch gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108c ist mit der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114a elektrisch gekoppelt. Das Gate des Transistors 108c ist mit der Wortleitung 110a elektrisch gekoppelt.
Die Phasenänderungs-Speicherzelle 104d weist ein Phasenänderungselement 106d und einen Transistor 108d auf. Eine Seite des Phasenänderungselements 106d ist mit der Bitleitung 112b elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106d ist mit einer Seite des Source-Drain-Pfads des Transistors 108d elektrisch gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108d ist mit der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114b elektrisch gekoppelt. Das Gate des Transistors 108d ist mit der Wortleitung 110b elektrisch gekoppelt.
In einem anderen Ausführungsbeispiel ist jedes Phasenänderungselement 106 mit einer Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114 elektrisch gekoppelt und jeder Transistor 108 ist mit einer Bitleitung 112 elektrisch gekoppelt. Für die Phasenänderungs-Speicherzelle 104a zum Beispiel ist eine Seite des Phasenänderungselements 106a mit der Gemeinsames-Bezugspotenzialleitung oder Masseleitung 114a elektrisch gekoppelt. Die andere Seite des Phasenänderungselements 106a ist mit einer Seite des Source-Drain-Pfads des Transistors 108a elektrisch gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108a ist mit der Bitleitung 112a elektrisch gekoppelt.
Jedes Phasenänderungselement 106 weist ein Phasenänderungsmaterial auf, das aus einer Mehrzahl von Materialien gemäß der Erfindung hergestellt sein kann. Allgemein sind Chalkogenid-Legierungen, die ein oder mehrere Elemente aus der Gruppe VI der Periodensystemtabelle aufweisen, als solche Materialien nützlich. In einem Ausführungsbeispiel ist das Phasenänderungsmaterial des Phasenänderungselements 106 aus einem Chalkogenid-Verbindungsmaterial, wie zum Beispiel GeSbTe, SbTe, GeTe oder AgInSbTe hergestellt. In einem anderen Ausführungsbeispiel ist das Phasenänderungsmaterial Chalkogen-frei, wie zum Beispiel GeSb, GaSb, InSb oder GeGaInSb. In anderen Ausführungsbeispielen ist das Phasenänderungsmaterial aus einem beliebigen geeigneten Material einschließlich einem oder mehreren der Elemente Ge, Sb, Te, Ga, As, In, Se und S hergestellt.
Jedes Phasenänderungsmaterial 106 kann von einem Amorph-Zustand in einen Kristallin-Zustand oder von einem Kristallin-Zustand in einen Amorph-Zustand unter dem Einfluss einer Temperaturänderung gewechselt werden. Die Menge von kristallinem Material, das mit amorphen Material in dem Phasenänderungsmaterial eines der Phasenänderungselemente 106a–106d koexistiert, definiert dadurch zwei oder mehr Zustände zum Speichern von Daten innerhalb der Speichereinrichtung 100a. In dem Amorph-Zustand zeigt ein Phasenänderungsmaterial einen signifikant höheren Widerstand als in dem Kristallin-Zustand. Dadurch unterscheiden sich die zwei oder mehr Zustände von Phasenänderungselementen 106a–106d in ihrem elektrischen Widerstand. In einem Ausführungsbeispiel sind die zwei oder mehr Zustände zwei Zustände und ein Binärsystem wird verwendet, wobei den zwei Zuständen Bitwerte von „0” und „1” zugewiesen sind. In einem anderen Ausführungsbeispiel sind die zwei oder mehr Zustände drei Zustände und ein Ternärsystem wird verwendet, wobei den drei Zuständen Bitwerte von „0”, „1” und „2” zugewiesen sind. In einem anderen Ausführungsbeispiel sind die zwei oder mehr Zustände vier Zustände, denen Multibit-Werte wie zum Beispiel „00”, „01”, „10” und „11” zugewiesen sein können. In anderen Ausführungsbeispielen können die zwei oder mehr Zustände jede geeignete Anzahl von Zuständen in dem Phasenänderungsmaterial eines Phasenänderungselements sein.
Das Steuergerät 120 weist einen Mikroprozessor, einen Mikrocontroller oder einen anderen geeigneten Logikschaltkreis zum Steuern des Betriebs der Speichereinrichtung 100a auf. Das Steuergerät 120 steuert Lesevorgänge und Schreibvorgänge der Speichereinrichtung 100a einschließlich des Anlegens von Steuersignalen und Datensignalen an das Speicherarray 101a durch den Schreibschaltkreis 124 und den Erfassungsschaltkreis 126. In einem Ausführungsbeispiel stellt der Schreibschaltkreis 124 Spannungspulse durch den Signalpfad 125 und die Bitleitungen 112 an die Speicherzellen 104 bereit zum Programmieren der Speicherzellen. In anderen Ausführungsbeispielen stellt der Schreibschaltkreis 124 Strompulse durch den Signalpfad 125 und die Bitleitungen 112 an die Speicherzellen 104 bereit zum Programmieren der Speicherzellen.
Der Erfassungsschaltkreis 126 liest jeden der zwei oder mehr Zustände der Speicherzellen 104 durch die Bitleitungen 112 und den Signalpfad 127. In einem Ausführungsbeispiel, zum Lesen des Widerstands von einer der Speicherzellen 104, stellt der Erfassungsschaltkreis 126 Strom, der durch eine der Speicherzellen 104 fließt, bereit. Der Erfassungsschaltkreis 126 liest dann die Spannung entlang der einen der Speicherzellen 104. In einem anderen Ausführungsbeispiel stellt der Erfassungsschaltkreis 126 eine Spannung entlang einer der Speicherzellen 104 bereit und liest den Strom, der durch die eine der Speicherzellen 104 fließt. In einem anderen Ausführungsbeispiel stellt der Schreibschaltkreis 124 eine Spannung entlang einer der Speicherzellen 104 bereit und der Erfassungsschaltkreis 126 liest den Strom, der durch die eine der Speicherzellen 104 fließt. In einem anderen Ausführungsbeispiel stellt der Schreibschaltkreis 124 einen Strom, der durch eine der Speicherzellen 104 fließt, bereit und der Erfassungsschaltkreis 126 liest die Spannung entlang der einen der Speicherzellen 104.
Während eines Setzvorgangs der Phasenänderungs-Speicherzelle 104a, werden ein oder mehrere Einstellströme oder Einstellspannungen selektiv vom Schreibschaltkreis 124 aktiviert und durch die Bitleitung 112a an das Phasenänderungselement 106a gesendet, wodurch das Phasenänderungselement 106a über seine Kristallisationstemperatur (aber normalerweise unter seiner Schmelztemperatur) geheizt wird mit ausgewählter Wortleitung 110a, so dass der Transistor 108a aktiviert ist. Auf diese Weise erreicht das Phasenänderungselement 106a seinen Kristallin-Zustand oder einen teilweise Kristallin-Zustand und teilweise Amorph-Zustand während dieses Setzvorgangs.
Während eines Rücksetz(Reset)-Vorgangs der Phasenänderungs-Speicherzelle 104a wird selektiv ein Rücksetzstrompuls oder Rücksetzspannungspuls von dem Schreibschaltkreis 124 aktiviert und durch die Bitleitung 112a an das Phasenänderungselement 106a gesendet. Der Rücksetzstrom oder die Rücksetzspannung heizen das Phasenänderungselement 106a schnell auf eine Temperatur über seine Schmelztemperatur auf. Nachdem der Strompuls oder Spannungspuls abgeschaltet ist, kühlt das Phasenänderungselement schnell ab (Abschreckung) in den Amorph-Zustand oder einen teilweise Amorph-Zustand und teilweise Kristallin-Zustand. Die Phasenänderung-Speicherzellen 104b–104d und andere Phasenänderungs-Speicherzellen 104 im Speicherarray 101a werden ähnlich zur Phasenänderungs-Speicherzelle 104a unter Verwendung eines ähnlichen Strompulses oder Spannungspulses gesetzt oder rückgesetzt.
2B ist ein Diagramm, das ein anderes Ausführungsbeispiel der Speichereinrichtung 100b darstellt. Die Speichereinrichtung 100b ist ähnlich zur Speichereinrichtung 100a, die vorher beschreiben wurde und mit Bezugnahme auf 2A dargestellt ist, außer dass in der Speichereinrichtung 100b das Speicherarray 101a durch das Speicherarray 101b ersetzt ist. Das Speicherarray 101b ist dem Speicherarray 101a ähnlich, außer dass im Speicherarray 101b die Transistoren 108a–108d durch Dioden 109a–109d ersetzt sind.
In einem Ausführungsbeispiel sind Wortleitungen 110 in einem Halbleitersubstrat gebildet, indem das Halbleitersubstrat dotiert wird und Isolationsbereiche gebildet werden zum Bereitstellen von dotierten Leitungen aus Halbleitermaterial. In einem Ausführungsbeispiel ist das Halbleitersubstrat ein Einkristall-Siliziumsubstrat und die dotierten Leitungen sind N⁺-dotierte Siliziumleitungen. Die dotierten Leitungen weisen eine leitfähige Verkleidung auf, die die Stromdichte für die Leitungen erhöht und den Gesamtwiderstand der Leitungen verringert. Die leitfähige Verkleidung weist C, TiN, ein Silizid, ein Gasimmersionslaser-dotiertes (GILD) Material oder ein anderes geeignetes Material auf. Zusätzlich reduzieren die dotierten Leitungen mit leitfähigen Verkleidungen den Spannungsabfall entlang der Leitungen und können daher ohne ein flächenverbrauchendes Anheften an ein hinteres Ende von Leitungsmetallisierungsebenen (BEOL, back end of line) verwendet werden.
Jede Phasenänderungs-Speicherzelle 104 ist mit einer Wortleitung 110 und einer Bitleitung 112 elektrisch gekoppelt. Die Phasenänderungs-Speicherzelle 104a ist mit der Bitleitung 112a und der Wortleitung 110a elektrisch gekoppelt und die Phasenänderungs-Speicherzelle 104b ist mit der Bitleitung 112a und der Wortleitung 110b elektrisch gekoppelt. Die Phasenänderungs-Speicherzelle 104c ist mit der Bitleitung 112b und der Wortleitung 110a elektrisch gekoppelt und die Phasenänderungs-Speicherzelle 104d ist mit der Bitleitung 112b und der Wortleitung 110b elektrisch gekoppelt.
Jede Phasenänderungs-Speicherzelle 104 weist ein Phasenänderungselement 106 und eine Diode 109 auf. In einem Ausführungsbeispiel ist die Polarität der Dioden 109 umgekehrt. Die Phasenänderungs-Speicherzelle 104a weist ein Phasenänderungselement 106a und eine Diode 109a auf. Eine Seite des Phasenänderungselements 106a ist mit einer Bitleitung 112a elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106a ist mit einer Seite der Diode 109a elektrisch gekoppelt. Die andere Seite der Diode 109a ist mit der Wortleitung 110a elektrisch gekoppelt.
Die Phasenänderungs-Speicherzelle 104b weist ein Phasenänderungselement 106b und eine Diode 109b auf. Eine Seite des Phasenänderungselements 106b ist mit einer Bitleitung 112a elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106b ist mit einer Seite der Diode 109b elektrisch gekoppelt. Die andere Seite der Diode 109b ist mit der Wortleitung 110b elektrisch gekoppelt.
Die Phasenänderungs-Speicherzelle 104c weist ein Phasenänderungselement 106c und eine Diode 109c auf. Eine Seite des Phasenänderungselements 106c ist mit einer Bitleitung 112b elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106c ist mit einer Seite der Diode 109c elektrisch gekoppelt. Die andere Seite der Diode 109c ist mit der Wortleitung 110a elektrisch gekoppelt.
Die Phasenänderungs-Speicherzelle 104d weist ein Phasenänderungselement 106d und eine Diode 109d auf. Eine Seite des Phasenänderungselements 106d ist mit einer Bitleitung 112b elektrisch gekoppelt und die andere Seite des Phasenänderungselements 106d ist mit einer Seite der Diode 109d elektrisch gekoppelt. Die andere Seite der Diode 109d ist mit der Wortleitung 110b elektrisch gekoppelt.
In einem anderen Ausführungsbeispiel ist jedes Phasenänderungselement 106 mit einer Wortleitung 110 elektrisch gekoppelt und jede Diode 109 ist mit einer Bitleitung 112 elektrisch gekoppelt. Zum Beispiel ist für die Phasenänderungs-Speicherzelle 104a eine Seite des Phasenänderungselements 106a mit der Wortleitung 110a elektrisch gekoppelt. Die andere Seite des Phasenänderungselements 106a ist mit einer Seite der Diode 109a elektrisch gekoppelt. Die andere Seite der Diode 109a ist mit der Bitleitung 112a elektrisch gekoppelt. Die Speichereinrichtung 100b wird ähnlich wie die Speichereinrichtung betrieben, die vorher beschrieben wurde und mit Bezugnahme auf 2A dargestellt ist.
Ausführungsbeispiele der Erfindung betreffen neue Speichertechnologien, die auf Si-Technologie basieren, insbesondere die Reduzierung des Drahtwiderstands von dotierten Si-Drähten, die in dem Speicherarray für eine Zellenauswahl verwendet werden. Für neue und zukünftige Speicherzelleneinrichtungen, wie zum Beispiel Phasenänderungsspeicherzelleneinrichtungen mit wahlfreiem Zugriff (PCRAM) oder magnetischem Speicherzellenvorrichtungen mit wahlfreiem Zugriff (MRAM), wird eine Hochleistungs-Auswählarrayeinrichtung verwendet zum Schalten von hohen Auswählströmen und/oder hohen Auswählspannungen. In diesem Fall ist es wünschenswert die Leitungswiderstände der Auswählvorrichtungen auf einen Minimalwert zu reduzieren. Die Auswählvorrichtung ist typischerweise eine Auswähldiode, ein Bipolartransistor oder ein einem Feldeffekttransistor (FET) ähnlicher Transistor.
Typischerweise verwenden Speicherarrays stark dotierte Si-Drähte für eine Zelleneinrichtungsauswahl. Diese Drähte werden verwendet zum Tragen der Programmierströme oder Leseströme. Diese Drähte können auch als Potentialgitter (z. B. Masse) dienen. Die Stromdichten, sind jedoch begrenzt und der Widerstand dieser Drähte ist oft zu hoch, was zu einem nachteiligen Spannungsabfall entlang der Leitung und unerwünschten Leistungsverlusten entlang der Leitungswiderstände führt.
Ausführungsbeispiele der Erfindung schlagen vor, hoch leitfähige Verkleidungsleitungen teilweise um das dotierte Si zu implementieren, um von einer Mehrzahl von Vorteilen zu profitieren, einschließlich

– Die leitfähige Verkleidung erlaubt signifikant höhere Stromdichten, die wichtig sind zum Betreiben neuer Speicherzellenkonzepte bei reduzierter Ausdehnung.
– Die leitfähige Verkleidung führt zu einem geringen Spannungsabfall entlang der Leitung, woraus auch ein reduzierter Leistungsverbrauch und reduzierte Übersprech-Effekte resultieren.
– In Kombination mit Dioden-ähnlichen Kreuzungspunkt- Auswähleinrichtungen ist eine praktikable Verwirklichung möglich.
– Die leitfähige Verkleidung führt zu einer Reduzierung von Dioden-Übersprechen.
– Das vorgeschlagene Konzept ist für herkömmliche Si-Wafersubstrate und Silizium-auf-Isolator-Wafer (SOI-Wafer) anwendbar.
– Eine Verbindung mit niedrigem Widerstand wird erhalten ohne ein Flächenverbrauchendes Anheften an BEOL-Ebenen.

Die Herstellung der leitfähigen Verkleidungsleitungen kann entweder chronologisch von dem Auswähleinrichtungs-Herstellungsprozess getrennt sein oder innerhalb der Auswähleinrichtungs-Herstellungsschritte enthalten sein. Die Aufnahme der Herstellung der leitfähigen Verkleidungsleitungen kann für Dioden-basierte Auswähleinrichtungen, Bipolartransistor-Auswähleinrichtungen oder FET-ähnliche Auswähleinrichtungen unterschiedlich sein. Ferner können als Option die leitfähigen Verkleidungsleitungen die Speicherzelle direkt kontaktieren. Als eine weitere Option ist die Auswähleinrichtung indirekt mit den Verkleidungsleitungen über die Speicherzelle gekoppelt.
3A stellt eine perspektivische Ansicht von einem Ausführungsbeispiel einer dotierten Halbleiterleitung 202 einschließlich einer elektrisch leitfähigen Verkleidung 203 dar. In einem Ausführungsbeispiel ist die dotierte Halbleiterleitung 202 eine N⁺-dotierte Si-Leitung, die aus einem Si-Substrat gebildet ist. Die elektrisch leitfähige Verkleidung 203 umgibt die dotierte Halbleiterleitung 202 lateral (seitlich). Die leitfähige Verkleidung 203 weist C, TiN, ein Silizid, ein GILD-Material oder ein anderes geeignetes elektrisch leitfähiges Material auf. In einem Ausführungsbeispiel kontaktiert die leitfähige Verkleidung 203 eine vertikale Seitenwand der dotierten Halbleiterlegierung 202 und nicht die andere vertikale Seitenwand der dotierten Halbleiterlegierung 202. In einem Ausführungsbeispiel kontaktiert eine Diode, die einen N-dotierten Si-Bereich 206 und einen P⁺-dotierten Si-Bereich 208 aufweist, die dotierte Halbleiterleitung 202. Ein Silizidkontakt 210 kontaktiert den P⁺-dotierten Si-Bereich 208. In einem Ausführungsbeispiel weist der Silizidkontakt 210 CoSi2, TiSi2, NiSi oder ein anderes geeignetes Silizid auf.
In einem Ausführungsbeispiel sind die Wortleitungen 110 (2B) ähnlich der dotierten Halbleiterleitung 202 mit einer leitfähigen Verkleidung 203, und die Dioden 109 sind ähnlich den Dioden, die mit dem N-dotierten Si-Bereich 206 und dem P⁺-dotierten Si-Bereich 208 vorgesehen sind. In einem anderen Ausführungsbeispiel sind Masseleitungen 114 (2A) der dotierten Halbleiterleitung 202 der leitfähigen Verkleidung 203 ähnlich und ein Source-Bereich oder Drain-Bereich jedes Transistors 108 kontaktiert eine dotierte Halbleiterleitung 202.
3B stellt eine Querschnittsansicht von einem Ausführungsbeispiel von dotierten Halbeiterleitungen 202 einschließlich einer leitfähigen Verkleidung 203 dar. Die dotierten Halbeiterleitungen 202 sind im Substrat 212 gebildet. Isolationsbereiche 216, wie eine Shallow-Trench-Isolation (STI) oder eine andere geeignete Isolation isolieren benachbarte dotierte Halbleiterleitungen 202 einschließlich einer leitfähigen Verkleidung 203 elektrisch voneinander. In einem Ausführungsbeispiel kontaktieren der Boden und eine Seitenwand der leitfähigen Verkleidung 203 die dotierte Halbleiterleitung 202. In einem Ausführungsbeispiel ist das Substrat 212 geeignet dotiert, so dass die Isolation zwischen benachbarten dotierten Halbleiterleitungen 202 einschließlich einer leitfähigen Verkleidung 203 verbessert ist. Sowohl STI-Isolation als auch eine geeignete Dotierung werden zum Unterdrücken von Leckströmen (Verlustströmen) zwischen benachbarten Leitungen 202 verwendet.
4 stellt eine perspektivische Ansicht von einem anderen Ausführungsbeispiel einer dotierten Halbleiterleitung 202 mit einer leitfähigen Verkleidung 204 dar. Dieses Ausführungsbeispiel ist dem vorher beschriebenen und mit Bezugnahme auf 3A dargestellten Ausführungsbeispiel ähnlich, außer dass in diesem Ausführungsbeispiel eine leitfähige Verkleidung 203 durch eine leitfähige Verkleidung 204 ersetzt ist. Die leitfähige Verkleidung 204 umschließt einen Abschnitt der dotierten Halbleiterleitung 202 lateral. In einem Ausführungsbeispiel kontaktieren die untere Wand und eine Seitenwand der leitfähigen Verkleidung 204 die dotierte Halbleiterleitung 202. In einem Ausführungsbeispiel kontaktiert die leitfähige Verkleidung 204 eine vertikale Seitenwand der dotierten Halbleiterleitung 202 und nicht die andere vertikale Seitenwand der dotierten Halbleiterleitung 202.
5 stellt eine perspektivische Ansicht von einem anderen Ausführungsbeispiel einer dotierten Halbleiterleitung 202 mit einer leitfähigen Verkleidung 205 dar. Dieses Ausführungsbeispiel ist dem vorher beschriebenen und mit Bezugnahme auf 3A dargestellten Ausführungsbeispiel ähnlich, außer dass in diesem Ausführungsbeispiel die leitfähige Verkleidung 203 durch eine leitfähige Verkleidung 205 ersetzt ist. Die leitfähige Verkleidung 205 kontaktiert einen Abschnitt der vertikalen Seitenwände der dotierten Halbleiterleitung 202 und erstreckt sich in einen Mittelabschnitt der dotierten Halbleiterleitung 202. Der Boden der leitfähigen Verkleidung 205 kontaktiert die dotierte Halbleiterleitung 202. In einem Ausführungsbeispiel kontaktiert die leitfähige Verkleidung 205 eine vertikale Seitenwand der dotierten Halbleiterleitung 202 und nicht die andere vertikale Seitenwand der dotierten Halbleiterleitung 202. Es wird angemerkt, dass die dotierten Halbleiterleitungen 202 einschließlich der leitfähigen Verkleidung 205 eingegraben sind in oder umfasst sind von einem geeignet dotierten Halbleiter zum Verhindern von Zwischenleitungsverlusten (inter-wiring leakage) über das Substrat. Der dotierte Bereich kann aus einer ähnlichen Dotierung bestehen wie ein Siliziumdraht.
Die folgenden 6 bis 38 stellen Ausführungsbeispiele zum Herstellen dotierter Halbleiterleitungen 202 einschließlich einer leitfähigen Verkleidung, wie zum Beispiel die leitfähige Verkleidung 203, 204 oder 205, dar. Während die dargestellten Ausführungsbeispiele auf die Verwendung eines Volumen-Si-Wafers fokussiert sind, können die Ausführungsbeispiele auch auf die Verwendung von Silizium-auf-Isolator(Silcon an Insulator, SOI)-Wafer oder anderen geeigneten Substraten eingerichtet sein. Die folgenden 6 bis 13 stellen Ausführungsbeispiele zum Herstellen dotierter Halbleiterleitungen 202 einschließlich einer leitfähigen Verkleidung 203 dar, wie vorher beschrieben und dargestellt mit Bezugnahme auf 3A.
6 stellt eine Querschnittsansicht von einem Ausführungsbeispiel eines dotierten Halbleitersubstrats dar. Ein Substrat ist dotiert zum Bereitstellen eines dotierten Bereichs 202a und eines undotierten Bereichs 212a. In einem Ausführungsbeispiel ist ein Einkristall-Si-Substrat dotiert zum Bereitstellen eines N⁺-dotierten Si-Bereichs 202a und eines undotierten Si-Bereichs 212a.
7 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des dotierten Halbleitersubstrats und einer Hartmasken-Materialschicht 220a dar. Ein Hartmaskenmaterial, wie zum Beispiel SiN oder ein anderes geeignetes Material ist über dem dotierten Bereich 202a aufgetragen zum Bereitstellen einer Hartmasken-Materialschicht. Die Hartmasken-Materialschicht ist aufgetragen unter Verwendung von chemischer Gasphasenabscheidung (CVD, chemical vapor deposition), chemischer Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD, high density plasma-chemical vapor deposition), Atomlagenabscheidung (ALD, atomic layer deposition), metallorganischer chemischer Gasphasenabscheidung (MOCVD, metal organic chemical vapor deposition), physikalischer Gasphasenabscheidung (PVD, physical vapor deposition), Dampfstrahlabscheidung (JVD, jet vapor deposition) oder einer anderen geeigneten Abscheidungstechnologie. Die Hartmasken-Materialschicht wird dann strukturiert unter Verwendung eines Photolithographieprozesses oder eines anderen geeigneten Prozesses und geätzt, so dass Abschnitte des dotierten Bereiches 202a freigelegt werden zum Bereitstellen einer Hartmasken-Materialschicht 220a. In einem Ausführungsbeispiel weist die Hartmasken-Materialschicht 220a Leitungen aus Hartmaskenmaterial auf.
8 stellt eine Querschnittsansicht von einem Ausführungsbeispiel eines Substrats 212a, dotierter Halbleiterleitungen 202, und einer Hartmasken-Materialschicht 220a nach dem Ätzen des dotierten Bereichs 202a dar. Die freigelegten Abschnitte des dotierten Bereichs 202a sind geätzt zum Bereitstellen von Öffnungen 221. In einem Ausführungsbeispiel sind die Öffnungen 221 Gräben. In einem Ausführungsbeispiel sind die freigelegten Abschnitte des dotierten Bereichs 202a geätzt zum Bereitstellen von Öffnungen 221, wobei Halbleitermaterialien 202 über dem Substrat 212a übrig gelassen sind. In einem Ausführungsbeispiel sind Abschnitte des Substrats 212a unter den Öffnungen 221 ebenfalls geätzt. Das Substrat 212a ist dann dotiert, so dass ein Leckstrom zwischen dotierten Halbleiterleitungen 202 minimiert ist.
9 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats 212a, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, einer Verkleidungsmaterialschicht 222a und einer dielektrischen Materialschicht 224a, dar. Ein Verkleidungsmaterial, wie zum Beispiel C, TiN oder ein anderes geeignetes leitfähiges Material, ist über freigelegten Abschnitten der Hartmasken-Materialschicht 220a, den dotierten Halbleiterleitungen 202 und dem Substrat 212a abgeschieden, so dass eine Verkleidungsmaterialschicht 222a bereitgestellt wird. Die Verkleidungsmaterialschicht 222a ist bzw. wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
Ein dielektrisches Material, wie zum Beispiel SiO₂, SiN, nichtleitender amorpher Kohlenstoff oder ein anderes geeignetes dielektrisches Material, ist über der Verkleidungsmaterialschicht 222a abgeschieden, so dass eine dielektrische Materialschicht 224a bereitgestellt ist bzw. wird. Die dielektrische Materialschicht 224a ist bzw. wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
10A stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats 212a, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Verkleidungsmaterialschicht 222b, und der dielektrischen Materialschicht 224b nach dem Ätzen der dielektrischen Materialschicht 224a und der Verkleidungsmaterialschicht 222a dar. Die Abschnitte der dielektrischen Materialschicht 224a und der Verkleidungsmaterialschicht 222a auf dem Boden der Öffnungen 221 sind selektiv geätzt, so dass Abschnitte der dotierten Halbleiterleitungen 202 freigelegt sind und die dielektrische Materialschicht 224b und die Verkleidungsmaterialschicht 222b bereitgestellt sind.
10B stellt eine Querschnittsansicht von einem anderen Ausführungsbeispiel des Substrats 212a, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Verkleidungsmaterialschicht 222c und der dielektrischen Materialschicht 224c nach dem Ätzen der dielektrischen Materialschicht 224a und der Verkleidungsmaterialschicht 222a dar. In diesem Ausführungsbeispiel sind die dielektrische Materialschicht 224a und die Verkleidungsmaterialschicht 222a Abstandshalter-geätzt (Spacer-geätzt), so dass die Hartmasken-Materialschicht 220a und Abschnitte der dotierten Halbleiterleitungen 202 freigelegt sind, zum Bereitstellen einer dielektrischen Materialschicht 224c und der Verkleidungsmaterialschicht 222c. Während die folgenden 11 und 12 die dielektrische Materialschicht 224c und die Verkleidungsmaterialschicht 222c aufweisen, können die dielektrische Materialschicht 224b und die Verkleidungsmaterialschicht 222b, die mit Bezugnahme auf 10A dargestellt sind, anstelle der dielektrischen Materialschicht 224c und der Verkleidungsmaterialschicht 222c verwendet werden.
11 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats 212b, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Verkleidungsmaterialschicht 222c und der dielektrischen Materialschicht 224c nach dem Ätzen von Abschnitten der dotierten Halbleiterleitungen 202 und des Substrats 212a dar. Die freigelegten Abschnitte der dotierten Halbleiterleitungen 202 und optional die darunter liegenden Abschnitte des Substrats 212a sind geätzt, so dass Öffnungen 228 und ein Substrat 212b bereitgestellt sind.
12 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats 212b, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Verkleidungsmaterialschicht 222c, der dielektrischen Materialschicht 224c, eines STI-Passivierungsmaterials 230a und eines STI-Füllmaterials 216a dar. Freigelegte Abschnitte der dielektrischen Materialschicht 224c und des Substrats 212b werden einem STI-Passivierungsprozess ausgesetzt, so dass die freigelegten Oberflächen der dielektrischen Materialschicht 224c und des Substrats 212b oxidiert werden zum Bereitstellen eines STI-Passivierungsmaterials 230a. In einem Ausführungsbeispiel kann ein Abschnitt der Verkleidungsmaterialschicht 222c, wie bei 223 angezeigt, ebenfalls während des STI-Passivierungsprozesses oxidiert werden.
Ein STI-Füllmaterial, wie zum Beispiel SiO₂, flouriniertes Quarzglas (FSG, flourinated silica glass), Bor-Phosphor-Silikatglas (BPSG), Bor-Silikatglas (BSG) oder ein anderes geeignetes dielektrisches Material wird über freigelegten Abschnitten der Hartmasken-Materialschicht 220a, der Verkleidungsmaterialschicht 222c, der dielektrischen Materialschicht 224c und dem STI-Passivierungsmaterial 230aabgeschieden, so dass STI-Füllmaterial 216a bereitgestellt wird. Das STI-Füllmaterial 216a wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, Aufschleudern (Spin-On) oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
13 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats 212b, der dotierten Halbleiterleitungen 202, der Verkleidungsmaterialschicht 203, der dielektrischen Materialschicht 224, des STI-Passivierungsmaterials 230b und des STI-Füllmaterials 216 nach einer Planarisierung dar. Das STI-Füllmaterial 216a, die Hartmasken-Materialschicht 220a, die Verkleidungsmaterialschicht 222c, die dielektrische Materialschicht 224c und das STI-passivierungsmaterial 230a werden planarisiert, so dass dotierte Halbleiterleitungen 202 freigelegt werden, zum Bereitstellen einer leitfähigen Verkleidung 203, eines dielektrischen Materials 224, des STI-Passivierungsmaterials 230b und des STI-Füllmaterials 216. Das STI-Füllmaterial 216a, die Hartmasken-Materialschicht 220a, die Verkleidungsmaterialschicht 222c, die dielektrische Materialschicht 224c und das STI-Passivierungsmaterial 230a werden planarisiert unter Verwendung von chemisch-mechanischer Planarisierung (CMP) oder einer anderen geeigneten Planarisierungstechnologie, so dass dotierte Halbleiterleitungen 202 mit der leitfähigen Verkleidung 203 bereitgestellt werden, wie vorher beschrieben und mit Bezugnahme auf 3A dargestellt wurde.
Die folgenden 14 bis 19 stellen Ausführungsbeispiele zum Herstellen dotierter Halbleiterleitungen 202 mit leitfähiger Verkleidung 203 wie vorher beschrieben und mit Bezugnahme auf 3A dargestellt, dar. Der Herstellungsprozess fängt wie vorher beschrieben und mit Bezugnahme auf die 6 und 7 dargestellt, an.
14 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, von dotierten Halbleiterleitungen 202b, und einer Hartmasken-Materialschicht 220a nach dem Ätzen des dotierten Bereichs 202a und des Substrats 212a. Die freigelegten Abschnitte des dotierten Bereichs 202a und die darunter liegenden Abschnitte des Substrats 212a werden geätzt, so dass Öffnungen 232, dotierte Halbleiterleitungen 202b und das Substrat 212c geschaffen werden. In einem Ausführungsbeispiel sind die Öffnungen 232 Gräben.
15 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, der Hartmasken-Materialschicht 220a, des STI-Passivierungsmaterials 230a und des STI-Füllmaterials 216b. Freigelegte Abschnitte der Hartmasken-Materialschicht 220a, der dotierten Halbleiterleitungen 202b und des Substrats 212c werden einem STI-Passivierungsprozess ausgesetzt, so dass die freigelegten Oberflächen der Hartmasken-Materialschicht 220a, der dotierten Halbleiterleitungen 202b und des Substrats 212c oxidiert werden, so dass STI-Passivierungsmaterial bereitgestellt wird.
Ein STI-Füllmaterial, wie zum Beispiel SiO₂, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über dem STI-Passivierungsmaterial abgeschieden. Das STI-Füllmaterial wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, Aufschleudern (Spin-On) oder einem anderen geeigneten Abscheidungsverfahren abgeschieden. Das STI-Füllmaterial und das STI-Passivierungsmaterial werden dann planarisiert, so dass die Hartmasken-Materialschicht 220a freigelegt wird, zum Bereitstellen eines STI-Passivierungsmaterials 230a und eines STI-Füllmaterials 216b. Das STI-Füllmaterial und das STI-Passivierungsmaterial werden planarisiert unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnologie.
16 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, der Hartmasken-Materialschicht 220a, des STI-Passivierungsmaterials 230a und des STI-Füllmaterials 216b nach dem Ätzen des STI-Passivierungsmaterials 230a und des STI-Füllmaterials 216b. Das STI-Passivierungsmaterial 230a und das STI-Füllmaterial 216b werden unter Verwendung von CMP-Dishing, einem HF-Dip, einem selektiven Ätzen oder einer anderen geeigneten Technologie geätzt, so dass die Seitenwände der Hartmasken-Materialschicht 220a freigelegt werden, zum Schaffen von STI-Passivierungsmaterial 230b und STI-Füllmaterial 216.
17 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, der Hartmasken-Materialschicht 220b, des STI-Passivierungsmaterials 230b und des STI-Füllmaterials 216 nach dem Ätzen der Hartmasken-Materialschicht 220a. Die Hartmasken-Materialschicht 220a wird unter Verwendung eines Zurück(Recess)-Ätzens oder einer anderen geeigneten Technologie geätzt, so dass Abschnitte der dotierten Halbleiterleitungen 202b freigelegt werden.
18 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212d, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220b, des STI-Passivierungsmaterials 230b und des STI-Füllmaterials 216 nach dem Ätzen der dotierten Halbleiterleitungen. Die freigelegten Abschnitte der dotierten Halbleiterleitungen 202b und optional der darunter liegenden Abschnitte des Substrats 212c werden auf eine gewünschte Tiefe selektiv geätzt, so dass Öffnungen 234, dotierte Halbleiterleitungen 202 und optional das Substrat 212d bereitgestellt werden.
19 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212d, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220b, des STI-Passivierungsmaterials 230b, des STI-Füllmaterials 216 und eines Verkleidungsmaterials 222d. Ein Verkleidungsmaterial, wie zum Beispiel C, TiN oder ein anderes geeignetes elektrisch leitfähiges Material wird über freigelegten Abschnitten der Hartmasken-Materialschicht 220b, der dotierten Halbleiterleitungen 202, des STI-Passivierungsmaterials 230b und des STI-Füllmaterials 216 abgeschieden, so dass ein Verkleidungsmaterial 222d geschaffen wird. Das Verkleidungsmaterial 222d wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
Das Verkleidungsmaterial 222d und die Hartmasken-Materialschicht 220b werden dann planarisiert, so dass dotierte Halbleiterleitungen 202 und das STI-Füllmaterial 216 freigelegt werden zum Bereitstellen einer dotierten Halbleiterleitung 202 einschließlich der leitfähigen Verkleidung 203 wie vorher beschrieben und dargestellt mit Bezugnahme auf 3A. Das Verkleidungsmaterial 222d und die Hartmasken-Materialschicht 220b werden unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnologie planarisiert.
Die folgenden 20A bis 24 stellen Ausführungsbeispiele zum Herstellen dotierter Halbleiterleitungen 202 einschließlich elektrisch leitfähiger Verkleidung 205 wie vorher beschrieben und dargestellt mit Bezugnahme auf 5 dar. Der Herstellungsprozess fängt wie vorher beschrieben und dargestellt mit Bezugnahme auf die 6, 7, 14 und 15 an.
20A stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, des STI-Passivierungsmaterials 230c und des STI-Füllmaterials 216c nach dem Ätzen. Das STI-Passivierungsmaterial 230a und das STI-Füllmaterial 216bwerden geätzt auf eine gewünschte Tiefe, so dass Öffnungen 236a, STI-Passivierungsmaterial 230c und STI-Füllmaterial 216c bereitgestellt werden. In einem Ausführungsbeispiel legen Öffnungen 236a einen Abschnitt der Seitenwände der dotierten Halbleiterleitungen 202b frei. Die Hartmasken-Materialschicht 220a wird entfernt, so dass die Oberseiten der dotierten Halbleiterleitungen 202b freigelegt werden.
20B stellt eine Querschnittsansicht dar von einem anderen Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, des STI-Passivierungsmaterials 230d und des STI-Füllmaterials 216d nach dem Ätzen. Das STI-Passivierungsmaterial 230a und das STI-Füllmaterial 216b werden auf eine gewünschte Tiefe geätzt, so dass Öffnungen 236b, STI-Passivierungsmaterial 230d und STI-Füllmaterial 216d bereitgestellt werden. In einem Ausführungsbeispiel legen die Öffnungen 236b die Seitenwände der dotierten Halbleiterleitungen 202b frei. Die Hartmasken-Materialschicht 220a wird entfernt, so dass die Oberseiten der dotierten Halbleiterleitungen 202b freigelegt werden.
20C stellt eine Querschnittsansicht dar von einem anderen Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, des STI-Passivierungsmaterials 230e und des STI-Füllmaterials 216e nach dem Ätzen. Das STI-Passivierungsmaterial 230a und das STI-Füllmaterial 216b werden auf eine gewünschte Tiefe geätzt, so dass Öffnungen 236c, STI-Passivierungsmaterial 230e und STI-Füllmaterial 216e bereitgestellt werden. In einem Ausführungsbeispiel legen die Öffnungen 236c die Seitenwände der dotierten Halbleiterleitungen 202b und Abschnitte der Seitenwände des Substrats 212c frei. Die Hartmasken-Materialschicht 220a wird entfernt, so dass die Oberseiten der dotierten Halbleiterleitungen 202b freigelegt werden.
Die Tiefe der Öffnungen 236a (20A), 236b (20B) und 236c (20C) werden basierend auf einer Prozessoptimierung und Leistungsoptimierung und/oder basierend auf dem Dotierprofil der dotierten Halbleiterleitungen 202 ausgewählt. Ein direkter elektrischer Kontakt einer Verkleidungsleitung mit dem Substrat 212c kann zu einem unerwünschten Leckstrom zwischen benachbarten dotierten Halbleiterleitungen 202b führen. Daher wird das Substrat 212c geeignet dotiert zum Minimieren von Leckströmen. Zum Beispiel können für ein p-dotiertes Substrat 212d die Verkleidungsleitungen 222d von n-dotierten Bereichen umgeben sein.
Während die folgenden 21 und 22 STI-Passivierungsmaterial 230c und STI-Füllmaterial 216c aufweisen, wie mit Bezugnahme auf 20A dargestellt ist, können das STI-Passivierungsmaterial 230d und das STI-Füllmaterial 216d wie mit Bezugnahme auf 20B dargestellt oder das STI-Passivierungsmaterial 230e und das STI-Füllmaterial 216e wie mit Bezugnahme auf 20C dargestellt, anstelle des STI-Passivierungsmaterials 230c und des STI-Füllmaterials 216c verwendet werden.
21 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, des STI-Passivierungsmaterials 230c, des STI-Füllmaterials 216c und einer Abstandshaltermaterialschicht 238a. Ein Abstandshaltermaterial, wie zum Beispiel SiN oder ein anderes geeignetes Abstandshaltermaterial, wird über freigelegten Abschnitten der dotierten Halbleiterleitungen 202b, des STI-Passivierungsmaterials 230c und des STI-Füllmaterials 216c abgeschieden, so dass eine Abstandshaltermaterialschicht 238a geschaffen wird. Die Abstandshaltermaterialschicht 238a wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
22 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202b, des STI-Passivierungsmaterials 230c, des STI-Füllmaterials 216c und einer Abstandshaltermaterialschicht 238b nach dem Ätzen der Abstandshaltermaterialschicht 238a. Die Abstandshaltermaterialschicht 238a wird geätzt, so dass Abschnitte des STI-Füllmaterials 216c freigelegt werden und eine Abstandshaltermaterialschicht 238b geschaffen wird.
23 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats 212e, der dotierten Halbleiterleitungen 202c, des STI-Passivierungsmaterials 230f, des STI-Füllmaterials 216f und der Abstandshaltermaterialschicht 238b nach dem Ätzen des STI-Passivierungsmaterials 230c, des STI-Füllmaterials 216c, der dotierten Halbleiterleitungen 202b und optional des Substrats 212c dar. Das STI-Passivierungsmaterial 230c und das STI-Füllmaterial 216c werden geätzt, so dass Abschnitte der dotierten Halbleiterleitungen 202b freigelegt werden zum Bereitstellen des STI-Passivierungsmaterials 230f und des STI-Füllmaterials 216f. Die freigelegten Abschnitte der dotierten Halbleiterleitungen 202b und der optional benachbarten Abschnitte des Substrats 212c werden dann selektiv geätzt, so dass Öffnungen 240 und dotierte Halbleiterleitungen 202c und optional das Substrat 212e bereitgestellt werden.
24 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212e, der dotierten Halbleiterleitungen 202c, des STI-Passivierungsmaterials 230f, des STI-Füllmaterials 216f, der Abstandshaltermaterialschicht 238b und eines Verkleidungsmaterials 222e. Ein Verkleidungsmaterial, wie zum Beispiel C, TiN oder ein anderes geeignetes leitfähiges Material, wird über freigelegten Abschnitten der Abstandshaltermaterialschicht 238b, der dotierten Halbleiterleitungen 202c, dem STI-Passivierungsmaterial 230f, dem STI-Füllmaterial 216f und dem Substrat 212e abgeschieden, so dass Verkleidungsmaterial 222e geschaffen wird. Das Verkleidungsmaterial 222e wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
Das Verkleidungsmaterial 222e wird geätzt, so dass das STI-Füllmaterial 216f freigelegt wird. Der Herstellungsprozess wird dann wie oben beschrieben und dargestellt unter Bezugnahme auf die 12 und 13 fortgeführt, so dass dotierte Halbleiterleitungen 202c mit einer leitfähigen Verkleidung geschaffen werden, ähnlich zur dotierten Halbleiterleitung 202 mit der leitfähigen Verkleidung 205, die vorher beschrieben und mit Bezugnahme auf 5 dargestellt wurde.
Die folgenden 25 bis 31 stellen Ausführungsbeispiele zum Herstellen dotierter Halbleiterleitungen 202 mit einer leitfähigen Verkleidung 203 wie vorher beschrieben und mit Bezugnahme auf 3A dargestellt, dar. Der Herstellungsprozess beginnt wie vorher beschrieben und mit Bezugnahme auf die 6, 7, und 14 dargestellt.
25 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, einer Opfermaterialschicht 242a und einer Abstandshaltermaterialschicht 244a. Ein Opfermaterial, wie zum Beispiel SiO₂ oder ein anderes geeignetes Material wird über freigelegten Abschnitten der Hartmasken-Materialschicht 220a, der dotierten Halbleiterleitungen 202 und dem Substrat 212c abgeschieden, so dass eine Opfermaterialschicht 242a geschaffen wird. Die Opfermaterialschicht 242a wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
Ein Abstandshaltermaterial, wie zum Beispiel SiN oder ein anderes geeignetes Abstandshaltermaterial, wird über der Opfermaterialschicht 242a abgeschieden, so dass eine Abstandshaltermaterialschicht 244a geschaffen wird. Die Abstandshaltermaterialschicht 244a wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
26 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212c, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Opfermaterialschicht 242a und von Abstandshaltern 244b nach dem Ätzen der Abstandshaltermaterialschicht 244a. Die Abstandshaltermaterialschicht 244a ist Abstandshalter-geätzt, so dass Abschnitte der Opfermaterialschicht 242a freigelegt werden, zum Schaffen von Abstandshaltern 244b.
27 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212f, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Opfermaterialschicht 242b und der Abstandshalter 244b nach dem Ätzen der Opfermaterialschicht 242a und des Substrats 212c. Die freigelegten horizontalen Abschnitte der Opfermaterialschicht 242a werden geätzt, so dass die Hartmasken-Materialschicht 220a und das Substrat 212c freigelegt werden, zum Schaffen einer Opfermaterialschicht 242b. Die freigelegten Abschnitte des Substrats 212c werden optional geätzt, so dass Öffnungen 246 und das Substrat 212f bereitgestellt werden.
28 stellt eine Querschnittsansicht von einem Ausführungsbeispiel des Substrats 212f, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Opfermaterialschicht 242b, der Abstandshalter 244b, des STI-Passivierungsmaterials 230g und von STI-Füllmaterial 216g. Freigelegte Abschnitte der Opfermaterialschicht 242b, der Abstandshalter 244b und das Substrat 212f werden einem STI-Passivierungsprozess ausgesetzt, so dass die freigelegten Oberflächen der Opfermaterialschicht 242b, des Abstandshalters 244b und des Substrats 212f oxidiert werden, zum Schaffen eines STI-Passivierungsmaterials.
Ein STI-Füllmaterial, wie zum Beispiel SiO₂, FSG, BPSG, BSG oder ein anderes geeignetes dielektrische Material wird über dem STI-Passivierungsmaterial abgeschieden. Das STI-Füllmaterial wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, Aufschleudern (Spin-On) oder einer anderen geeigneten Abscheidetechnologie aufgebracht. Das STI-Füllmaterial und das STI-Passivierungsmaterial werden dann planarisiert, so dass die Hartmasken-Materialschicht 220a freigelegt werden zum Schaffen eines STI-Passivierungsmaterials 230g und eines STI-Füllmaterials 216g. Das STI-Füllmaterial und das STI-Passivierungsmaterial werden dann unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnologe planarisiert.
29 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212f, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Opfermaterialschicht 242c, der Abstandshalter 244b, des STI-Passivierungsmaterials 230g und des STI-Füllmaterials 216g nach dem Ätzen der Opfermaterialschicht 242b. Die Opfermaterialschicht 242b wird geätzt, so dass Öffnungen 248 mit einer gewünschten Tiefe geschaffen werden und die Opfermaterialschicht 242c geschaffen wird.
30 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212f, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der Opfermaterialschicht 242c, der Abstandshalter 244b, des STI-Passivierungsmaterials 230g, des STI-Füllmaterials 216g und eines Verkleidungsmaterials 222f. Ein Verkleidungsmaterial, wie zum Beispiel C, TiN oder ein anderes geeignetes leitfähiges Material wird über freigelegten Abschnitten der Hartmasken-Materialschicht 220a, der dotierten Halbleiterleitungen 202, der Opfermaterialschicht 242c, dem STI-Passivierungsmaterial 230g, dem STI-Füllmaterial 216g und dem Substrat 212f abgeschieden, so dass ein Verkleidungsmaterial 222f geschaffen wird. Das Verkleidungsmaterial 222f wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
31 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212f, der dotierten Halbleiterleitungen 202, der Opfermaterialschicht 242c, der Abstandshalter 244c, des STI-Passivierungsmaterials 230h, des STI-Füllmaterials 216 und der Verkleidung 203 nach der Planarisierung. Das Verkleidungsmaterial 222f, die Hartmasken-Materialschicht 220a, die Abstandshalter 244b, das STI-Passivierungsmaterial 230g und das STI-Füllmaterial 216g werden planarisiert, so dass die dotierten Halbleiterleitungen 202 freigelegt werden zum Schaffen der leitfähigen Verkleidung 203, der Abstandshalter 244c, des STI-Passivierungsmaterials 230h und des STI-Füllmaterials 216. Das Verkleidungsmaterial 222f, die Hartmasken-Materialschicht 220a, die Abstandshalter 244b, das STI-Passivierungsmaterial 230g und das STI-Füllmaterial 216g werden planarisiert unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnologie, so dass eine dotierte Halbleiterleitung 202 mit einer elektrisch leitfähigen Verkleidung 203 geschaffen wird, wie vorher beschrieben und mit Bezugnahme auf 3A dargestellt.
32 stellt eine Querschnittsansicht dar von einem anderen Ausführungsbeispiel des Substrats 212f, der dotierten Halbleiterleitungen 202, der Abstandshalter 244c, des STI-Passivierungsmaterials 230h, des STI-Füllmaterials 216 und der leitfähigen Verkleidung 222g nach der Planarisierung. Dieses Ausführungsbeispiel ist dem vorher beschriebenen und mit Bezugnahme auf 31 dargestellten Ausführungsbeispiel ähnlich, außer dass in diesem Ausführungsbeispiel die Opfermaterialschicht 242b vollständig entfernt ist und durch die leitfähige Verkleidung 222g ersetzt ist. Das Substrat 212f ist geeignet dotiert, so dass Leckströme zwischen dotierten Halbleiterleitungen 202 minimiert sind.
33 stellt eine Querschnittsansicht dar von einem anderen Ausführungsbeispiel des Substrats 212g, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht, der Abstandshalter 244d, des STI-Passivierungsmaterials 230h, des STI-Füllmaterials 216 und der leitfähigen Verkleidung nach einer Planarisierung. Dieses Ausführungsbeispiel ist dem vorher beschriebenen und mit Bezugnahme auf 31 dargestellten Ausführungsbeispiel ähnlich, außer dass in diesem Ausführungsbeispiel die leitfähige Verkleidung 222h und die Abstandshalter 244d beide die gleiche Höhe aufweisen wie die dotierten Halbleiterleitungen 202. In diesem Ausführungsbeispiel ist die Opfermaterialschicht vollständig entfernt und durch die leitfähige Verkleidung 222h ersetzt. Das Substrat 212g wird geeignet dotiert, so dass Leckströme zwischen dotierten Halbleiterleitungen 202 minimiert sind.
34 stellt eine Querschnittsansicht dar von einem anderen Ausführungsbeispiel des Substrats 212g, der dotierten Halbleiterleitungen 202, der Abstandshalter 244e, des STI-Passivierungsmaterials 230h, des STI-Füllmaterials 216 und der leitfähigen Verkleidung 222i nach einer Planarisierung. Dieses Ausführungsbeispiel ist dem vorher beschriebenen und mit Bezugnahme auf 33 dargestellten Ausführungsbeispiel ähnlich, außer dass dieses Ausführungsbeispiel einen zusätzlichen dotierten Bereich 250 aufweist. In einem Ausführungsbeispiel weist die dotierte Halbleiterleitung 202 einen N⁺-dotierten unteren Bereich und einen N^–-dotierten oberen Bereich auf. Der N^–-dotierte obere Bereich kontaktiert einen P-dotierten Bereich 250. Die dotierte Halbleiterleitung 202 und der P-dotierte Bereich 250 sind beide aus dem Substrat geätzt. Der P-dotierte Bereich 250 wird dann geätzt, so dass individuelle Dioden geschaffen werden, die die dotierte Halbleiterleitung 202 mit der leitfähigen Verkleidung 222i kontaktieren.
Die folgenden 35 bis 38 stellen Ausführungsbeispiele zum Herstellen von dotierten Halbleiterleitungen 202 mit einer leitfähigen Verkleidung 203 wie vorher beschrieben und mit Bezugnahme auf 3A dargestellt, dar. Der Herstellungsprozess fängt wie vorher beschrieben und mit Bezugnahme auf die 6 bis 8 dargestellt, an.
35 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212a, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a und einer Gasimmersionslaser-dotierten (GILD, gas immersion laser doped) Materialschicht 252. Die freigelegten Abschnitte der dotierten Halbleiterleitungen 202 und optional des Substrats 212a werden einem Gasimmersionslaser-Dotierprozess ausgesetzt. In einem Ausführungsbeispiel wird BCl₃ als Dotant in dem GILD-Prozess verwendet, so dass eine GILD-Materialschicht 252 geschaffen wird.
36 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212h, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a und einer leitfähigen Verkleidung 203 nach dem Ätzen der GILD-Materialschicht 252 und des Substrats 212a. Die horizontalen Abschnitte der GILD-Materialschicht 252 werden geätzt, so dass Abschnitte der dotierten Halbleiterleitungen 202 freigelegt werden und eine leitfähige Verkleidung 203 geschaffen wird. Die freigelegten Abschnitte der dotierten Halbleiterleitungen 202 und der darunter liegenden Abschnitte des Substrats 212a werden dann geätzt, so dass Öffnungen 254 geschaffen werden und ein Substrat 212h geschaffen wird.
37 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212h, der dotierten Halbleiterleitungen 202, der Hartmasken-Materialschicht 220a, der leitfähigen Verkleidung 203, des STI-Passivierungsmaterials 230i und von STI-Füllmaterial 216h. Freigelegte Abschnitte der Hartmasken-Materialschicht 220a, der leitfähigen Verkleidung 203 und des Substrats 212h werden einem STI-Passivierungsprozess ausgesetzt, so dass die freigelegten Oberflächen der Hartmasken-Materialschicht 220a, der leitfähigen Verkleidung 203, und des Substrats 212 oxidiert werden, um ein STI-Passivierungsmaterial 230i zu schaffen.
Ein STI-Füllmaterial, wie zum Beispiel SiO₂, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über freigelegten Abschnitten der Hartmasken-Materialschicht 220a und des STI-Passivierungsmaterials 230i abgeschieden, so dass STI-Füllmaterial 216h geschaffen wird. Das STI-Füllmaterial 216h wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, Aufschleudern (Spin-On) oder einer anderen geeigneten Abscheidetechnologie abgeschieden.
38 stellt eine Querschnittsansicht dar von einem Ausführungsbeispiel des Substrats 212h, der dotierten Halbleiterleitungen 202, der leitfähigen Verkleidung 203, des STI-Passivierungsmaterials 230j und des STI-Füllmaterials 216 nach Planarisierung. Das STI-Füllmaterial 216h, die Hartmasken-Materialschicht 220a und das STI-Passivierungsmaterial 230i werden planarisiert, so dass dotierte Halbleiterleitungen 202 freigelegt werden, zum Schaffen von STI-Passivierungsmaterial 230j und STI-Füllmaterial 216. Das STI-Füllmaterial 216h, die Hartmasken-Materialschicht 220a und das STI-Passivierungsmaterial 230i werden planarisiert unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnologie, so dass dotierte Halbleiterleitungen 202 mit einer leitfähigen Verkleidung 203 geschaffen werden, wie vorher beschrieben und dargestellt mit Bezugnahme auf 3A.
In einem anderen Ausführungsbeispiel kann der GILD-Prozess gefolgt von einem Füllen mit dielektrischem Material anstelle des Abscheidens von Verkleidungsmaterial 222d verwendet werden, wie mit Bezugnahme auf 19 vorher beschrieben und dargestellt ist. In einem anderen Ausführungsbeispiel kann der GILD-Prozess gefolgt von einem Füllen mit dielektrischem Material anstelle des Abscheidens von Verkleidungsmaterial 222f verwendet werden, wie vorher beschrieben und mit Bezugnahme auf 30 dargestellt ist.
Ausführungsbeispiele schaffen dotierte Halbleiterleitungen mit einer elektrisch leitfähigen Verkleidung. Die Leitungen können als Speicherzellen-Auswahlleitungen innerhalb eines Arrays von Speicherzellen verwendet werden. Die Leitungen erhöhen die Stromdichten, die verglichen mit unverkleideten Leitungen erreicht werden und reduzieren ein Übersprechen zwischen Dioden-Auswähleinrichtungen in einem Speicherarray. Zusätzlich weisen die Leitungen einen geringen elektrischen Widerstand auf, so dass die Leitungen ohne ein flächenverbrauchendes Anheften an Metallisierungsebenen eines hinteren Endes einer Leitung (BEOL, back end of line) verwendet werden können.
Während die hierin beschriebenen spezifischen Ausführungsbeispiele im Wesentlichen auf die Verwendung von Phasenänderungsspeicherelementen fokussiert sind, ist die Erfindung auf jeden geeigneten Widerstandstyp oder widerstandsändernden Typ von Speicherelementen anwendbar. Zusätzlich sind die Ausführungsbeispiele auf jeden geeigneten integrierten Schaltkreis anwendbar, in denen leitfähige Leitungen verwendet werden, die aktive Vorrichtungen kontaktieren, wie zum Beispiel Dioden oder Transistoren.
Obwohl spezifische Ausführungsbeispiele dargestellt sind und hierin beschrieben sind, wird durch Fachleute erkannt, dass eine Vielzahl von alternativen und/oder äquivalenten Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzt werden können, ohne vom Umfang der Erfindung abzuweichen. Diese Anmeldung beabsichtigt, alle Anpassungen oder Änderungen der spezifischen hierin diskutierten Ausführungsbeispiele abzudecken. Daher ist es beabsichtigt, dass diese Erfindung nur durch die Patentansprüche und die Äquivalente davon beschränkt ist.

Claims

Integrierter Schaltkreis, aufweisend: • ein Array aus Speicherzellen; • eine dotierte Halbleiterleitung, die in einem Halbleitersubstrat gebildet ist, wobei die dotierte Halbleiterleitung mit einer Zeile von Speicherzellen gekoppelt ist; und • eine leitfähige Verkleidung, die die dotierte Halbleiterleitung kontaktiert.
Integrierter Schaltkreis gemäß Anspruch 1, wobei die dotierte Halbleiterleitung dotiertes Silizium aufweist.
Integrierter Schaltkreis gemäß Anspruch 1 oder 2, wobei die leitfähige Verkleidung eine erste Seitenwand der dotierten Halbleiterleitung kontaktiert.
Integrierter Schaltkreis gemäß Anspruch 3, wobei die leitfähige Verkleidung die gesamte Länge der dotierten Halbleiterleitung kontaktiert.
Integrierter Schaltkreis gemäß Anspruch 3 oder 4, wobei die leitfähige Verkleidung eine zweite Seitenwand der dotierten Halbleiterleitung kontaktiert.
Integrierter Schaltkreis gemäß Anspruch 5, wobei die leitfähige Verkleidung einen ersten Abschnitt eines Bodens der dotierten Halbleiterleitung und einen zweiten Abschnitt des Bodens der dotierten Halbleiterleitung kontaktiert.
Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 6, wobei die leitfähige Verkleidung C, TiN, ein Silizid oder ein Gasimmersionslaser-dotiertes Material aufweist.
Integrierter Schaltkreis, aufweisend: • eine dotierte Silizium-Leitung; • eine leitfähige Verkleidung, die eine erste Seitenwand und eine zweite Seitenwand der dotierten Silizium-Leitung kontaktiert; und • eine aktive Einrichtung, die die dotierte Silizium-Leitung kontaktiert.
Integrierter Schaltkreis gemäß Anspruch 8, wobei die aktive Vorrichtung eine Diode aufweist.
Integrierter Schaltkreis gemäß Anspruch 8 oder 9, wobei die aktive Einrichtung einen Transistor mit einem Sourcebereich und/oder einem Drainbereich aufweist, der die dotierte Silizium-Leitung kontaktiert.
Integrierter Schaltkreis gemäß Anspruch 8, ferner aufweisend: ein widerstandsänderndes Material, das mit der aktiven Einrichtung gekoppelt ist.
Integrierter Schaltkreis gemäß Anspruch 11, wobei das widerstandsändernde Material Phasenänderungsmaterial oder magnetisches Material aufweist.
Herstellungsverfahren eines integrierten Schaltkreises, wobei das Verfahren aufweist: • Bereitstellen eines Halbleitersubstrats mit einem dotierten Bereich; • Herstellen von Leitungen aus dotiertem Halbleitermaterial aus dem dotierten Bereich des Halbleitersubstrats; • Herstellen von Isolationsbereichen zwischen den Leitungen aus dotiertem Halbleitermaterial; und • Herstellen einer leitfähigen Verkleidung an einer ersten Seitenwand jeder der Leitungen aus dotiertem Halbleitermaterial.
Verfahren gemäß Anspruch 13, wobei das Herstellen der leitfähigen Verkleidung Herstellen einer leitfähigen Verkleidung, die C, TiN, ein Silizid oder ein Gasimmersionslaser-dotiertes Material aufweist, aufweist.
Verfahren gemäß Anspruch 13, wobei das Herstellen der leitfähigen Verkleidung ein Herstellen der leitfähigen Verkleidung an einer zweiten Seitenwand von jeder der Leitungen aus dotiertem Halbleitermaterial aufweist.
Verfahren gemäß Anspruch 15, wobei das Herstellen der leitfähigen Verkleidung aufweist: • Abscheiden einer Verkleidungsmaterialschicht über den Leitungen aus dotiertem Halbleitermaterial und dem Substrat; • Abscheiden einer dielektrischen Materialschicht über der Verkleidungsmaterialschicht; und • Ätzen der dielektrischen Materialschicht und der Verkleidungsmaterialschicht, so dass die leitfähige Verkleidung geschaffen wird.
Verfahren gemäß Anspruch 15, wobei Herstellen der leitfähigen Verkleidung aufweist: • Ätzen der Leitungen aus dotiertem Halbleitermaterial, so dass Öffnungen zwischen den Leitungen aus dotiertem Halbleitermaterial und den Isolationsbereichen geschaffen werden; und • Abscheiden von Verkleidungsmaterial in die Öffnungen, so dass die leitfähige Verkleidung geschaffen wird.
Verfahren gemäß Anspruch 15, wobei das Herstellen der leitfähigen Verkleidung aufweist: • Abscheiden einer dielektrischen Materialschicht über den Leitungen aus dotiertem Halbleitermaterial und den Isolationsbereichen; • Ätzen der dielektrischen Materialschicht, so dass die Isolationsbereiche freigelegt werden; • Ätzen der Isolationsbereiche, so dass das Substrat freigelegt wird; • Selektives Ätzen des Substrats und der Leitungen aus dotiertem Halbleitermaterial, so dass Öffnungen geschaffen werden; und • Abscheiden von Verkleidungsmaterial in die Öffnungen, so dass die leitfähige Verkleidung geschaffen wird.
Verfahren gemäß Anspruch 15, wobei Herstellen der leitfähigen Verkleidung aufweist: • Abscheiden einer Opfermaterialschicht über den Leitungen aus dotiertem Halbleitermaterial und dem Substrat; • Bilden von Abstandshaltern an Seitenwänden der Opfermaterialschicht; • Ätzen der Opfermaterialschicht, so dass Öffnungen geschaffen werden; und • Abscheiden von Verkleidungsmaterial in die Öffnungen, so dass die leitfähige Verkleidung geschaffen wird.
Verfahren zum Herstellen eines integrierten Schaltkreises, wobei das Verfahren aufweist: • Bereitstellen eines Silizium-Substrats; • Dotieren eines Abschnitts des Silizium-Substrats; • Herstellen dotierter Silizium-Leitungen aus dem dotierten Abschnitt des Silizium-Substrats; • Herstellen von Isolationsbereichen zwischen den dotierten Silizium-Leitungen; • Herstellen einer leitfähigen Verkleidung an einer ersten Seitenwand und einer zweiten Seitenwand von jeder der dotierten Silizium-Leitungen; und • Herstellen einer aktiven Vorrichtung, die mit jeder der dotierten Silizium-Leitungen gekoppelt ist.
Verfahren gemäß Anspruch 20, wobei Herstellen der aktiven Vorrichtung Herstellen einer Diode aufweist, die mit jeder der dotierten Silizium-Leitungen gekoppelt ist.
Verfahren gemäß Anspruch 20 oder 21, wobei Herstellen der aktiven Vorrichtung Herstellen eines Transistors mit einem Sourcebereich und/oder einem Drainbereich aufweist, der mit jeder der dotierten Silizium-Leitungen gekoppelt ist.
Verfahren gemäß einem der Ansprüche 20 bis 22, ferner aufweisend: Herstellen eines Elements aus widerstandsänderndem Material, das mit jeder aktiven Vorrichtung gekoppelt ist.
Verfahren gemäß Anspruch 23, wobei Herstellen des Elements aus widerstandsänderndem Material Herstellen eines Phasenänderungselements aufweist, das mit jeder aktiven Vorrichtung gekoppelt ist.
Verfahren gemäß einem der Ansprüche 20 bis 21, wobei Herstellen der leitfähigen Verkleidung Herstellen der leitfähigen Verkleidung, die C, TiN, ein Silizid oder ein Gasimmersionslaser-dotiertes Material aufweist, aufweist.