DE102005035152B4

DE102005035152B4 - Mram

Info

Publication number: DE102005035152B4
Application number: DE102005035152A
Authority: DE
Inventors: Richard Ferrant; Daniel Braun; Pascal Louis
Original assignee: Qimonda AG; Altis Semiconductor SNC
Current assignee: Infineon Technologies AG; Altis Semiconductor SNC
Priority date: 2004-07-30
Filing date: 2005-07-27
Publication date: 2010-01-21
Anticipated expiration: 2025-07-28
Also published as: US7180160B2; DE102005035152A1; US20060024886A1

Abstract

MRAM (1) mit einem Substrat (16), über dem eine Anzahl von Lese-Wortleitungen (RWL), eine Anzahl von Bitleitungen (BL), eine Anzahl von Speicherzellen (5) und eine Anzahl vertikaler Zugriffselemente (17) vorhanden sind, wobei:
– jede Speicherzelle (5) einen widerstandsbehafteten Schnittpunkt einer Lese-Wortleitung (RWL) und einer Bitleitung (BL) bildet;
– jede Speicherzelle in solcher Weise mit einem vertikalen Zugriffselement (17) verbunden ist, dass von einer Lese-Wortleitung (WL) zu einer Bitleitung über die entsprechende Speicherzelle (5) ein leitender Pfad gebildet wird,
– das Substrat (16), zumindest ein Teil der Lese-Wortleitungen (RWL) oder zumindest ein Teil der Bitleitungen (BL) und zumindest ein Teil der vertikalen Zugriffselemente (17) als gemeinsamer, einkristalliner Halbleiterblock ausgebildet sind, und
– Schreib-Wortleitungen (SWWL) andere horizontale Positionen als die Lese-Wortleitungen (RWL) haben und überlappende vertikale Positionen in Bezug auf die vertikalen Positionen der Speicherzellen (5) aufweisen, so dass jede Speicherzelle zwischen zwei Schreib-Wortleitungen (SWWL) gelegen ist, die...

Description

Die Erfindung betrifft einen MRAM (Magnetic random access memory = magnetischer Direktzugriffsspeicher) mit verbesserten unidirektionalen Elementen zum Begrenzen eines Leckstroms innerhalb eines Arrays.
Ein MRAM ist ein nichtflüchtiger Speicher, der für Langzeit-Datenspeicherung vielversprechend erscheint. Die Ausführung von Lese- und Schreiboperationen bei MRAMs ist viel schneller als bei herkömmlichen Speicherbauteilen wie DRAMs und Flashspeichern, und diese Operationen laufen um eine Größenordnung schneller ab als bei Langzeitspeichern wie Festplatten. Außerdem sind MRAMs kompakter und verbrauchen weniger Energie als herkömmliche Speicherbauteile.
Ein typischer MRAM verfügt über ein Array von Speicherzellen. Wortleitungen erstrecken sich entlang Zeilen von Speicherzellen, und Bitleitungen erstrecken sich entlang Spalten derselben. Jede Speicherzelle befindet sich an einer Schnittstelle zwischen einer Wortleitung und einer Bitleitung.
Eine Speicherzelle speichert ein Informationsbit als Magnetisierungsausrichtung. Die Magnetisierung jeder Speicherzelle nimmt zu jedem beliebigen Zeitpunkt zwei stabile Ausrichtungen ein, nämlich parallel und antiparallel, die durch die Logikwerte 0 und 1 repräsentiert sind.
Die Magnetisierungsausrichtung beeinflusst den Widerstand einer Speicherzelle, wie eines Spintunnel-Bauteils. Zum Beispiel hat der Widerstand einer Speicherzelle einen ersten Wert R, wenn die Magnetisierungsausrichtung parallel ist, und er nimmt auf einen zweiten Wert R + ΔR zu, wenn die Magnetisierungsausrichtung von parallel auf antiparallel geändert wird. Die Magnetisierungsausrichtung einer ausgewählten Speicherzelle, und daher der Logikzustand derselben, kann dadurch gelesen werden, dass der Widerstandszustand der Speicherzelle abgetastet wird. Die Speicherzellen bilden so ein Speicherarray widerstandsbehafteter Schnittstellen.
Durch Anlegen einer Spannung an eine ausgewählte Speicherzelle und durch Messen eines Lesestroms, der dann durch sie fließt, kann der Widerstandszustand erfasst werden. Idealerweise ist der Widerstand proportional zum Lesestrom.
Das Lesen des Widerstandszustands einer einzelnen Speicherzelle in einem Array kann jedoch unzuverlässig sein. Alle Speicherzellen im Array sind über viele parallele Pfade miteinander gekoppelt. Der Widerstand, wie er sich an einem Schnittpunkt zeigt, entspricht dem Widerstand der Speicherzelle an diesem Schnittpunkt parallel zu den Widerständen von Speicherzellen in den anderen Zeilen und Spalten des Arrays.
Darüber hinaus kann eine kleine Differenzspannung entstehen, wenn die Speicherzelle auf Grund der gespeicherten Magnetisierung einen anderen Widerstand zeigt. Diese kleine Differenzspannung kann zu einem parasitären Strom führen, der auch als parasitärer oder Leckstrom bekannt ist. Der Leckstrom wird bei einem großen Array groß, weswegen er den Lesestrom überdecken kann. Demgemäß kann es der Leckstrom verhindern, dass der Widerstand gelesen werden kann.
Die Unzuverlässigkeit beim Lesen des Widerstandszustands ist durch viele Faktorvariationen, Variationen der Betriebstem peratur und Alterung der MRAMs begründet. Diese Faktoren können dafür sorgen, dass der Mittelwert des Widerstands in der Speicherzelle variiert.
Im Stand der Technik wurde versucht, den Leckstrom mittels verschiedener Designs zu senken. Zu einer Vorgehensweise gehört es, ein unidirektionales Element, wie eine Diode, hinzuzufügen, um den Strompfad auf eine Richtung zu beschränken. Die 1 veranschaulicht eine derartige Ausführungsform. Ein MRAM 1 verfügt über mehrere Zeilen 2 (Bitleitungen) und Spalten 3 (Wortleitungen), die ein Array mit vielen Schnittpunkten 4 bilden. An jedem Schnittpunkt 4 ist eine Speicherzelle 5 vorhanden. Ferner ist an jedem Schnittpunkt 4 eine Diode 6 vorhanden, die mit der Speicherzelle 5 verbunden ist. Die Speicherzelle 5 bildet gemeinsam mit der Diode 6 einen leitenden Pfad zwischen einer Zeile 2 und einer Spalte 3. Die Diode 6 begrenzt den Stromfluss auf eine Richtung.
Um niedrige Leckströme zu erzielen, muss die Qualität der Dioden 6 sehr hoch sein. Jedoch sind Dioden hoher Qualität schwierig herzustellen. Für spezielle Dioden, die unter Verwendung von Polysilizium-Abschneideprozessen hergestellt werden, ist es bekannt, dass sie lecken.
Im Einzelnen ist aus der US 6 731 535 B1 ein MRAM mit einem Substrat, über dem eine Anzahl von Wortleitungen, eine Anzahl von Bitleitungen, eine Anzahl von Speicherzellen und eine Anzahl vertikaler Zugriffselemente vorhanden sind, bekannt. Jede Speicherzelle wird durch einen widerstandsbehafteten Schnittpunkt einer Wortleitung und einer Bitleitung gebildet und ist in solcher Weise mit einem vertikalen Zugriffselement verbunden, dass von einer Wortleitung zu einer Bitleitung über die entsprechende Speicherzelle ein leitender Pfad ge bildet wird. Das Substrat, ein Teil der Wortleitungen oder ein Teil der Bitleitungen und ein Teil der vertikalen Zugriffselemente sind als gemeinsamer, einkristalliner Halbleiterblock ausgebildet.
Ähnliche MRAMs sind auch aus der US 6 522 573 B2 und der US 5 640 343 A bekannt. Dabei bildet bei dem aus der US 6 522 573 32 bekannten MRAM ein Diffusionsgebiet Teil einer Wortleitung und eines Substrates, während bei dem aus der US 5 640 343 A bekannten MRAM ein säulenartiger Aufbau der Speicherzelle zu entnehmen ist. Im Übrigen ist ein säulenartiger Aufbau einer Speicherzelle auch noch der US 5 838 608 A zu entnehmen, die auch ein Verfahren zum Herstellen eines solchen Speichers offenbart.
Ein Speicher mit Lese-Wortleitungen und mit Schreib-Wortleitungen ist aus der WO 03/092076 A1 bekannt, und der US 2002/0 141 231 A1 ist zu entnehmen, dass bei einem Speicher die Schreib-Wortleitungen über den Speicherzellen liegen können und die Schreib-Wortleitungen und die Lese-Wortleitungen unterschiedliche horizontale Positionen einzunehmen geeignet sind.
Der Erfindung liegt die Aufgabe zu Grunde, einen MRAM mit Trennelementen, die nur einen sehr kleinen Leckstrom zeigen, zu schaffen.
Diese Aufgabe ist durch den MRAM gemäß dem beigefügten Anspruch 1 gelöst. Vorteilhafte Weiterbildungen sind in jeweiligen abhängigen Ansprüchen definiert.
In den Ansprüchen bedeutet ”vertikales Zugriffselement” jedes Element, das so angeordnet ist, dass die Richtung des durch es fließenden Stroms vertikal ist. Vorzugweise ist das vertikale Zugriffselement eine Trenndiode. Jedoch können andere Zugriffselemente wie vertikale MOS-Bauteile (das Gate bildet einen Ring um die Säule herum), JFETs (FETs mit Übergang), Bipolartransistoren oder Thyristoren, Schottkydioden usw. verwendet werden. Der Einfachheit halber wird in der folgenden Beschreibung die Erfindung mit einer Trenndiode als Beispiel eines vertikalen Zugriffselements erörtert. Jedoch ist, wie angegeben, die Erfindung nicht auf dieses Beispiel beschränkt.
Die Trenndioden werden nicht gesondert unter Verwendung von Abscheidungsprozessen auf einem Substrat, sondern innerhalb eines einkristallinen Halbleiterwafers hergestellt (in den einkristallinen Halbleiterwafer ”integriert”). Dies bedeutet, dass ein erster Teil eines strukturierten Wafers das Substrat bildet, zweite Teile desselben die Trenndioden bilden, und dritte Teile desselben Wortleitungen oder Bitleitungen bilden. Da die Qualität einkristalliner Halbleiterelemente sehr hoch ist, können Leckströme sehr effektiv verhindert werden.
Wenn die Leitungstypen jeweiliger Halbleiterbereiche so gewählt werden, wie es im Anspruch 7 angegeben ist, dienen die Dioden zum Isolieren der Lese-Wortleitungen (die als Halbleiterbereiche ausgebildet sind) vom Substrat.
Die Erfindung wird nachfolgend an Hand von durch Figuren veranschaulichten Ausführungsformen näher erläutert.
1 ist eine schematische Zeichnung eines MRAM gemäß dem Stand der Technik;
2 bis 4 veranschaulichen einen ersten, zweiten bzw. vierten Herstellschritt eines Beispiels Herstellverfahrens für eine erste Ausführungsform eines erfindungsgemäßen MRAMs; und
5 bis 8 sind schematische, perspektivische Darstellungen eines MRAMs.
Bei allen Ausführungsformen sind gleiche oder entsprechende Teile mit denselben Bezugszahlen gekennzeichnet. Die Leitungstypen aller Halbleitergebiete bei allen Ausführungsformen können umgekehrt werden.
Unter Bezugnahme auf die 2 bis 4 wird zunächst ein Herstellverfahren für eine bevorzugte Ausführungsform eines erfindungsgemäßen MRAMs beschrieben.
Wie es aus der 2 erkennbar ist, wird eine Laminatstruktur 10 in einen Teil eines einkristallinen Halbleiterwafers 11 eines ersten Leitungstyps implantiert. Die Laminatstruktur 10 verfügt über eine untere Schicht 12 (n⁺-Typ), eine mittlere Schicht 13 (n^–-Typ) sowie eine obere Schicht 14 (p⁺-Typ). Der Halbleiterwafer 11 ist vom p^–-Typ. Die Laminatstruktur 10 kann z. B. durch jeweilige Dotierprozesse erzeugt werden.
Dann wird, wie es durch die 3 veranschaulicht ist, die Laminatstruktur 10 unter Verwendung von z. B. Ätzprozessen in solcher Weise strukturiert, dass mehrere parallele Streifen 15 erhalten werden, die sich jeweils in einer ersten horizontalen Richtung H1 erstrecken. Die Strukturierungstiefe wird so gewählt, dass sich ergebende Grabentiefen zwischen den parallelen Streifen 15 mindestens bis zur vertikalen Position des Bodens der unteren Schicht 12 (der Unterseite der unteren Schicht 12) reichen, so dass die parallelen Streifen 5 nur über ein Substrat 16 (der restliche Teil des Halbleiterwafers 11 unter der Laminatstruktur 10) miteinander verbunden sind.
Dann werden, wie es in der 4 dargestellt ist, die parallelen Streifen 15 mindestens bis in eine Tiefe strukturiert, die der Unterseite der mittleren Schicht 13 (der Oberseite der unteren Schicht 12) entspricht, um jeden Streifen 15 in mehrere sich vertikal erstreckende Säulen 17a zu unterteilen, wobei jede Säule 17a über einen Teil der oberen Schicht 14 und einen Teil der mittleren Schicht 13 verfügt und wobei jeder Übergang 18 zwischen dem entsprechenden Teil der oberen Schicht 14 und dem entsprechenden Teil der mittleren Schicht 13 innerhalb einer Säule 17a eine Trenndiode bildet. Der Raum zwischen den Säulen 17a, d. h. zwischen den RWL(read Word lines = Lese-Wortleitungen)-Streifen der unteren Schicht 12, die sich in der ersten horizontalen Richtung H1 erstrecken, kann mit einem geeigneten Material, z. B. einem isolierenden Material, aufgefüllt werden.
Die an jedem Übergang 18 innerhalb der Säule 17a gebildeten Trenndioden sind einkristalline Halbleiterdioden, die gute Eigenschaften hinsichtlich einer Leckstromverhinderung zeigen, und die sehr genau hergestellt werden können, da verfügbare Verfahren zum Strukturieren einkristalliner Halbleiterblöcke ebenfalls sehr genau sind. Die verbliebenen Streifen der unteren Schicht 12 werden als Lese-Wortleitungen verwendet, und sie sind vom Substrat 16 getrennt, da ein Übergang 19 zwischen der Unterseite der Streifen der unteren Schicht 12 und der Oberfläche des Substrats 16 eine Trenndiode bildet. Es kann gesagt werden, dass das Substrat 16, die Lese- Wortleitungen RWL sowie die Trenndioden (Säulen 17a) als ein gemeinsamer einkristalliner Halbleiterblock (Teile des ursprünglichen Wafers 11) realisiert sind.
Die in der 4 dargestellte Anordnung dient als ”Basis” von Ausführungsformen eines erfindungsgemäßen MRAMs, wie sie in den 5 bis 8 dargestellt sind.
In der 5 sind mehrere Speicherzellen 5 vorhanden, von denen jede eine säulenähnliche Form zeigt. Die Unterseite einer Speicherzelle 5 steht mit der Oberfläche der oberen Schicht 14 jeder Trenndiode (Säule 17a) in Kontakt. Die Oberseite jeder Speicherzelle 5 steht mit einer Bitleitung BL in Kontakt, die sich entlang einer zweiten horizontalen Richtung H2 erstreckt, die orthogonal zur ersten horizontalen Richtung H1 verläuft. Jede Speicherzelle 5 bildet, gemeinsam mit ihrer entsprechenden Trenndiode (Säule 17a), eine gemeinsame Säule, die sich orthogonal zu den Richtungen der Wortleitungen und der Bitleitungen erstreckt, wobei sich die Säulen 17a an den Lese-Wortleitungen RWL befinden. Das heißt, dass der obere Teil jeder gemeinsamen Säule durch eine Speicherzelle 5 gebildet ist, während ihr unterer Teil durch die Trenndiode (Säule 17a) gebildet ist, wobei die Trenndioden (Säulen 17a) mit den Lese-Wortleitungen RWL in Kontakt stehen.
In der 5 sind auch Schreib-Wortleitungen SWWL dargestellt, die über andere horizontale Positionen als die Lese-Wortleitungen RWL verfügen und die über überlappende vertikale Positionen in Bezug auf die vertikalen Positionen der Speicherzelle 5 in solcher Weise verfügen, dass jede Speicherzelle 5 zwischen zwei Schreib-Wortleitungen SWWL eingebettet ist, die elektrisch gegen sie isoliert sind.
Wie es in der 6 dargestellt ist, können die Schreib-Wortleitungen SWWL auch über den Speicherzellen 5 sowie über den Bitleitungen BL liegen, und sie können horizontale Positionen zeigen, die von denen der Lese-Wortleitungen RWL verschieden sind.
Alternativ können die Horizontalpositionen der Schreib-Wortleitungen SWWL identisch mit denen der Lese-Wortleitungen RWL sein, wie es in der 7 dargestellt ist.
Die Verwendung der Schreib-Wortleitungen ergibt sich aus der Tatsache, dass der Widerstand der Lese-Wortleitungen RWL relativ hoch ist. Daher werden, um den Magnetisierungszustand einer Speicherzelle 5 zu lesen, die Lese-Wortleitungen RWL verwendet, wohingegen die Schreib-Wortleitungens SWWL dazu verwendet werden, Magnetisierungszustände in die Speicherzellen 5 zu schreiben, d. h. ihren Magnetisierungszustand zu ändern. Um den Magnetisierungszustand einer Speicherzelle 5 zu ändern, wird ein Strom durch die Schreib-Wortleitungen SWWL geschickt, wodurch ein Magnetfeld erzeugt wird. Die Magnetfelder der zwei Schreib-Wortleitungen SWWL, die eine jeweilige Speicherzelle 5 einbetten, werden dazu verwendet, den Magnetisierungszustand derselben zu ändern. Die Verwendung zweier verschiedener Arten von Wortleitungen verringert den Energieverbrauch des MRAMs, da der elektrische Widerstand der Schreib-Wortleitungen SWWL klein im Vergleich zu dem der Lese-Wortleitungen RWL ist.
Die 8 zeigt eine zu der Anordnung von 5 sehr ähnliche Anordnung. Der einzige Unterschied besteht darin, dass zusätzliche Lese-Wortleitungen ARWL verwendet sind, die andere horizontale Positionen als die Lese-Wortleitungen RWL zeigen. Ferner zeigen die zusätzlichen Lese-Wortleitungen ARWL eine Überlappung vertikaler Positionen in Bezug auf diejenigen der Speicherzellen 5, so dass jede Speicherzelle durch zwei zusätzliche Schreib-Wortleitungen eingebettet ist, die elektrisch mit ihr verbunden sind. Jede Speicherzelle 5 kann elektrisch mit einer oder zwei ARWLs verbunden sein. Das Material der ARWLs kann z. B. dotiertes Silizium sein. Die Verwendung zusätzlicher Lese-Wortleitungen ARWL verringert den Energieverbrauch des MRAMs.
In der folgenden Beschreibung werden weitere Gesichtspunkte der Erfindung erörtert.
Wie es erkennbar wurde, gibt die Erfindung an, wie eine 4F²-MRAM-Zelle aufzubauen ist, die über eine in das Siliziumsubstrat integrierte Diode verfügt.
Eine MRAM-Speicherzelle kann in zwei Teile unterteilt werden: a) eine Diode, die als Auswahlelement betrachtet werden kann, da sie die Auswahl einer speziellen Speicherzelle innerhalb der Speicherzellenmatrix durch Anlegen geeigneter Spannungspegel an Zeilensteuerleitungen und Spaltensteuerleitungen erlaubt; und b) eine Speicherzelle (MTJ), die über der Diode platziert ist. Die Erfindung beschreibt eine Möglichkeit zum Realisieren der Diode sowie der Speicherzelle auf einer sehr kleinen Fläche.
Die Schaltung der 1 zeigt Dioden zum Verhindern von Leckströmen (I_leak) und zum Verbessern von Signal/Rauschsignal-Verhältnissen. Um I_leak vollständig zu unterdrücken, müssen zwei Bedingungen erfüllt sein:

a) alle Dioden, mit Ausnahme einer Ausgewählten, müssen in einen Vorwärts-Polaristationsmodus versetzt werden. Dies bedeutet, dass alle nicht ausgewählten Zeilen eine möglichst niedrige angelegte Spannung aufweisen müssen, die positiv sein muss, um alle nicht ausgewählten Dioden in der Sperrrichtung vorzuspannen. Eine ausgewählte Zeile sollte über eine angelegte positive Spannung verfügen, die unter der Spannung nicht ausgewählter Spalten bleibt, und eine ausgewählte Spalte muss eine Spannung unter derjenigen einer ausgewählten Zeile aufweisen, um (alleine) die ausgewählte Diode in der Durchlassrichtung vorzuspannen.
b) Die Dioden dürfen nicht lecken, wenn sie in einem Rückwärtsmodus polarisiert sind.

Wenn die Bedingungen a) und b) erfüllt sind, zeigt der von einem Zeilentreiber zu einer Spaltensenke fließende Strom das maximale Signal/Rauschsignal-Verhältnis, das nur von den parasitären Elementen entlang dem entsprechenden Leitungspfad und der in der MTJ (Speicherzelle) gespeicherten Information abhängt.
Bekannte MRAMs (siehe z. B. US-2003/0185038 A1 ) zeigen Layoutstrukturen mit Speicherzellen (MTJ) und Dioden über Metallisierungen. Um jedoch derartige MRAMs herzustellen, müssen Dioden unter Verwendung von Polysilizium-Abscheideprozessen aufgebaut werden, was bedeutet, dass sehr leckbehaftete Diodenelemente erzeugt werden, die die Bedingung b) nicht erfüllen. Die Effizienz von Speicher-/Schreibprozessen ist sehr mäßig, da Leckeffekte von einigen tausend Dioden das Lese-/Schreibsignal beeinflussen können.
Wie es in der 2 dargestellt ist, wurde eine p⁺-Schicht oben an einem Wafer inplantiert, und unten wurde eine tiefe n^–-Schicht implantiert. Diese zwei Implantierungen sind Standardprozesse bei der CMOS-Technologie, die dazu erfor derlich sind, p-Kanal-Transistoren aufzubauen und den Latch-up-Effekt zu verhindern.
Eine Maske wird dazu verwendet, Streifen zu definieren und dann das Siliziummaterial des Wafers bis zum Substrat herunter zu ätzen, wie es in der 3 dargestellt ist. Eine zweite Maske definiert Streifen orthogonal zu den ersten Streifen, und das Silizium wird bis zur n^–-Schicht heruntergeätzt, was zu der in der 4 dargestellten Anordnung führt.
Leere Volumina werden mit einem Isolator, wie z. B. Siliziumdioxid, aufgefüllt. Die isolierende Füllung kann zweimal, nach jedem Ätzprozess, erfolgen. Alternativ kann die isolierende Füllung in einem Schritt nach dem zweiten Ätzprozess erfolgen. Diese hängt von den Möglichkeiten ab, das isolierende Material korrekt abzuscheiden.
Wie es in der 4 dargestellt ist, bildet eine Matrix von Säulen das Ergebnis, wobei diese Säulen durch die verbliebenen n^–-Streifen (RWL) an der Unterseite der Struktur miteinander verbunden sind. Jede der Säulen bildet eine p⁺/n^–-Diode aus dem (einkristallinen) Siliziumsubstrat. Die elektrischen Eigenschaften dieser Dioden sind so gut wie die jeder (parasitären) Diode, wie sie ”automatisch” innerhalb jedes p-Kanal-Halbleiterbauteils existiert.
Wenn geeignete (positive) Spannungen angelegt werden, ist die parasitäre Diode zwischen den n^–-Streifen und dem geerdeten Substrat immer rückwärts polarisiert, und sie bildet tatsächlich einen parasitären Kondensator ohne Einfluss auf das Funktionsvermögen, abgesehen davon, dass Ausbreitungsverzögerungen eingebracht werden. Infolge dessen können die n^–- Streifen durch das MTJ-Array als Lese-Wortleitungen verwendet werden.
Die Diodenarrayabmessungen entsprechen bestenfalls einer aktiven Schrittweite in jeder Richtung. Anders gesagt, die Diodenfläche mit der Isolation kann den kleinen Wert von 4F2 aufweisen.
Nachfolgend werden drei mögliche Beispiele von Integrationen eines MTJ-Bauteils (Speicherzelle) hinsichtlich der neu definierten Diodenstruktur erörtert. Diese Beispiele sind für die Erfindung nicht beschränkend, sondern es können auch andere MTJ-Vorgehensweisen, wie z. B. rotierendes Schalten, verwendet werden.
Bei allen Beispielen ist kein Polysilizium erforderlich, da in der Zelle kein Transistor vorhanden ist. Polysilizium zeigt einen zu großen Widerstand, um die Ströme leiten zu können, die zum Programmieren der Speicherzelle erforderlich sind.
Vorzugsweise werden unterteilte Schreib-Wortleitungen auf Metallniveau (SWWL) verwendet. Die Speicherzellen (MTJ) werden über dem Metall aufgebaut, und sie benötigen einen selbstausgerichteten ”tiefen Draht”, um die minimale Breite 2F in der Zeilenrichtung aufrechtzuerhalten, wenn angenommen wird, dass Kompatibilität mit den Metallisierungs-Richtmaßen besteht, was normalerweise der Fall ist. Das heißt, dass der tiefe Draht unter dem MTJ unter Verwendung des Metalls der unterteilten Schreib-Wortleitungen als Maske strukturiert werden kann.
Die Bitleitungen sind mit den MTJs verbunden, und sie erstrecken sich in der zweiten Metallschicht entlang der orthogonalen Richtung. Die Schrittweite in der Spaltenrichtung kann auf eine Metallisierungsschrittweite begrenzt werden, und wenn die Richtmaße für diese Metallisierungsschicht ausreichend gut sind, kann die Größe 2F auch in der Zeilenrichtung erreicht werden.
Die Abmessungen des ersten Beispiels (5) können mit dem kleinen Wert von 4F² realisiert werden, wobei der tiefe Draht und der vorgeschlagene Diodenherstellprozess verwendet werden.
Wie es in der 6 dargestellt ist, werden unterteilte Schreib-Wortleitungen verwendet, wobei die Bitleitungen immer noch mit den Speicherzellen (MTJs) unter der SWWL verbunden sind. Der Hauptvorteil dieses Beispiel besteht darin, dass kein tiefer Draht benötigt wird und die Diode und der MTJ gleichzeitig geätzt werden können (wenn angenommen wird, dass es möglich ist, das Silizium und die Metallelemente des MTJ während derselben Prozessschritte korrekt zu ätzen). Der Herstellprozess ist ersichtlich einfacher als der des ersten Beispiels, jedoch liegen die SWWLs viel weiter entfernt vom MTJ, was während Schreiboperationen einen Effizienzverlust bedeutet. Die Abmessungsüberlegungen sind dieselben wie oben. Bei dieser Ausführungsform bestehen auf Grund des Fehlens eines tiefen Drahts (eingebettete Leiterbahnen) weniger Einschränkungen.
Das in der 6 dargestellte Beispiel ist dem zweiten Beispiel mit der Ausnahme ähnlich, dass für die Schreib-Wortleitungen der Standardmechanismus (direkt auf dem MTJ) verwendet ist. Insoweit es um die Effizienz und Überlegungen hinsichtlich Abmessungen geht, gilt das Obige entsprechend.
Da die vergrabene n^–-Schicht einen Widerstand zeigen kann, und auf Grund der Tatsache, dass Polysilizium unbenutzt und damit verfügbar bleibt, können die elektrischen Eigenschaften der RWL leicht dadurch verbessert werden, dass zur n^–-RWL ein Polyband hinzugefügt wird, wie es in der 8 dargestellt ist.
Das Verfahren zum Herstellen eines Diodenarrays ist mit mehreren Prozessen zum Herstellen von Speicherzellen (MTJs) verträglich. Ein anderes Merkmal dieses Herstellprozesses besteht darin, dass die neue ”Schnittpunkt”-Zelle über keinerlei elektrischen Draht zwischen Bitleitungen und Schreib-Wortleitungen verfügt. Eine unmittelbare Konsequenz ist diejenige, dass während Schreiboperationen keine ohmschen Verluste über das MTJ-Gesamtarray auftreten. Dies ermöglicht viel größere Matrixanordnungen und damit höhere Schaltungseffizienzen.
Die Komplexität des Prozesses ist auf zwei Metallschichten beschränkt, und so können alle Schichten von der aktiven bis zur letzten Metallschicht Schrittweiten aufweisen, die auf 2F begrenzt sind (wie bei speziellen DRAM-Prozessen), und es ist für die Speicherzelle tatsächlich die Fläche 4F² gewährleistet.
Als Zugriffselemente können andere Elemente als eine Diode verwendet werden, solange sie vertikal sind, um die Zellendichte aufrechtzuerhalten. Ähnliche Arrayanordnungen könnten mit vertikalen MOS-Bauelementen (das Gate bildet einen Ring um die Säule), JFETs, Bipolartransistoren oder Thyristoren, Schottkydioden usw. erzielt werden.

1: MRAM
2: Zeile
3: Spalte
3: Schnittpunkt
5: Speicherzelle
6: Diode
10: Laminatstruktur
11: Halbleiterwafer
12: Untere Schicht
13: Mittlere Schicht
14: Obere Schicht
15: Streifen
16: Substrat
17a: Säule
17: Zugriffselement
18: Übergang
19: Übergang
A1: Erste horizontale Richtung
A2: Zweite horizontale Richtung
BL: Bitleitung
RWL: Lese-Wortleitung
SWWL: Schreib-Wortleitung
ARWL: Zusätzliche Lese-Wortleitung

Claims

MRAM (1) mit einem Substrat (16), über dem eine Anzahl von Lese-Wortleitungen (RWL), eine Anzahl von Bitleitungen (BL), eine Anzahl von Speicherzellen (5) und eine Anzahl vertikaler Zugriffselemente (17) vorhanden sind, wobei: – jede Speicherzelle (5) einen widerstandsbehafteten Schnittpunkt einer Lese-Wortleitung (RWL) und einer Bitleitung (BL) bildet; – jede Speicherzelle in solcher Weise mit einem vertikalen Zugriffselement (17) verbunden ist, dass von einer Lese-Wortleitung (WL) zu einer Bitleitung über die entsprechende Speicherzelle (5) ein leitender Pfad gebildet wird, – das Substrat (16), zumindest ein Teil der Lese-Wortleitungen (RWL) oder zumindest ein Teil der Bitleitungen (BL) und zumindest ein Teil der vertikalen Zugriffselemente (17) als gemeinsamer, einkristalliner Halbleiterblock ausgebildet sind, und – Schreib-Wortleitungen (SWWL) andere horizontale Positionen als die Lese-Wortleitungen (RWL) haben und überlappende vertikale Positionen in Bezug auf die vertikalen Positionen der Speicherzellen (5) aufweisen, so dass jede Speicherzelle zwischen zwei Schreib-Wortleitungen (SWWL) gelegen ist, die elektrisch gegen sie isoliert sind.
MRAM nach Anspruch 1, dadurch gekennzeichnet, dass jede Speicherzelle (5) gemeinsam mit ihrem entsprechenden vertikalen Zugriffselement (17) eine Säule bildet, die sich orthogonal zu den Richtungen der Wortleitungen und der Bitleitungen erstreckt.
MRAM nach Anspruch 2, dadurch gekennzeichnet, dass ein oberer Teil jeder Säule durch eine Speicherzelle (5) und ein unterer Teil derselben durch das vertikale Zugriffselement (17) gebildet ist.
MRAM nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Säulen auf den Lese-Wortleitungen (RWL) vorgesehen sind.
MRAM nach Anspruch 3, dadurch gekennzeichnet, dass die vertikalen Zugriffselemente (17) mit den Lese-Wortleitungen (RWL) in Kontakt stehen.
MRAM nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass zusätzliche Lese-Wortleitungen (ARWL), die andere horizontale Positionen als die Lese-Wortleitungen (RWL) und überlappende vertikale Positionen in Bezug auf die vertikalen Positionen der Speicherzellen (5) aufweisen, vorhanden sind, so dass jede Speicherzelle (5) zusätzlich auch zwischen zwei zusätzlichen Lese-Wortleitungen (ARWD) gelegen ist, die elektrisch mit ihr verbunden sind.
MRAM nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass pn-Übergänge zwischen dem Substrat (16) und den Lese-Wortleitungen (RWL), die direkt auf dem Substrat (16) vorhanden sind, jeweilige Dioden bilden.
MRAM nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das vertikale Zugriffselement (17) eine Trenndiode ist.