DE10330042A1

DE10330042A1 - Halbleiter-Bauelement-Test-Verfahren, sowie Test-System zum Testen von Halbleiter-Bauelementen

Info

Publication number: DE10330042A1
Application number: DE10330042A
Authority: DE
Inventors: Roman Mayr
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2005-02-03
Also published as: US20050058077A1

Abstract

Die Erfinung betrifft ein Halbleiter-Bauelement-Test-Verfahren sowie ein Test-System zum Testen von Halbleiter-Bautelementen (3a, 3b, 3c, 3d), mit einem ersten und einem zweiten Testgerät (6a, 6b), wobei das erste Testgerät (6a) so ausgestaltet und eingerichtet ist, dass mit ihm für ein bestimmtes Halbleiter-Bauelement (3a) ein zeitdiskreter Halbleiter-Bauelement-Test durchgeführt wird, und wobei das zweite Testgerät (6b) so ausgestaltet und eingerichtet ist, dass mit ihm - für dasselbe Halbleiter-Bauelement (3a) - ein separater, zeitkontinuierlicher Halbleiter-Bauelement-Test durchgeführt wird.

Description

Die Erfindung betrifft ein Halbleiter-Bauelement-Test-Verfahren, sowie ein Test-System zum Testen von Halbleiter-Bauelementen.

Halbleiter-Bauelemente, z.B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf des Herstellprozesses umfangreichen Tests unterzogen.

Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i.A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d.h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z.B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z.B. zersägt (oder z.B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente zur Verfügung stehen.

Bei der Herstellung von Halbleiter-Bauelementen (z.B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate)) können – noch bevor am Wafer sämtliche gewünschten, o.g. Bearbeitungsschritte durchgeführt wurden – (d.h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräte die (noch auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden Testverfahren unterzogen werden (z.B. sog. Kerf-Messungen am Waferritzrahmen).

Nach der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher der o.g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen weiteren Testverfahren unterzogen – beispielsweise können mit Hilfe entsprechender (weiterer) Testgeräte die – noch auf dem Wafer befindlichen, fertiggestellten – Bauelemente entsprechend getestet werden („Scheibentests").

Nach dem Zersägen (bzw. dem Ritzen, und Brechen) des Wafers werden die – dann einzeln zur Verfügung stehenden – Bauelemente jeweils einzeln in sog. Carrier (d.h. eine entsprechende Umverpackung) geladen, woraufhin die – in die Carrier geladenen – Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen entsprechenden weiteren Testverfahren unterzogen werden können.

Auf entsprechende Weise können ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen, und unter Verwendung entsprechender, weiterer Testgeräte) z.B. nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z.B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende elektronische Module (sog. Modultests).

Zur Durchführung der o.g. Testverfahren (z.B. eines entsprechenden Modultest-Verfahrens, Scheibentest-Verfahrens, etc.) können vom jeweiligen Testgerät in dem entsprechenden, zu testenden Halbleiter-Bauelement – durch Anlegen von Spannungen entsprechender Höhe an entsprechenden Halbleiter-Bauelement-Anschlüssen – entsprechende, digitale Daten („Einsen", und/oder „Nullen") abgespeichert, und später vom jeweiligen Testgerät wieder ausgelesen werden.

Die ausgelesenen Daten („Einsen", und/oder „Nullen") – verkörpert durch die beim Auslesen vom jeweiligen Halbleiter-Bauelement an entsprechenden Anschlüssen ausgegebenen Signale – werden vom jeweiligen Testgerät dahingehend überprüft, ob sie den o.g., in das Halbleiter-Bauelement eingegebenen, und dort abgespeicherten – digitalen – Daten entsprechen (z.B. dahingehend, ob eine eingegebene, und abgespeicherte „Eins" entsprechend – fehlerfrei – als „Eins" (oder – entsprechend fehlerhaft – als „Null") ausgegeben wird, bzw. ob eine eingegebene, und abgespeicherte „Null" – fehlerfrei – als „Null" (oder – fehlerhaft – als „Eins" ausgegeben wird)) (sog. „Logischer Test" bzw. „zeitdiskreter, digitaler Funktionalitäts-Test").

Außerdem werden vom o.g. Testgerät – zusätzlich, und gleichzeitig – die o.g. beim Auslesen der (digitalen) Daten an entsprechenden Anschlüssen des Halbleiter-Bauelements ausgegebenen Signale auf deren Integrität bzw. Qualität hin untersucht (sog. „zeitkontinuierlicher, analoger Signalintegritäts- bzw. -Qualitäts-Test").

Dabei kann z.B. der zwischen einzelnen, ausgelesenen Daten und/oder Datenstrobes auftretende zeitliche Versatz (Skew) gemessen werden, und/oder Tastgrad- bzw. Tastverhältnis-Verzerrungen (DCD bzw. duty cycle distortion), und/oder Interferenzen zwischen einzelnen Daten-Symbolen (ISI bzw. Inter Symbol Interference), und/oder der Jitter (d.h. die Schwankungen der Kennzeitpunkte der o.g. Signale um ideale – äquidistante – Zeitpunkte) – z.B. durch entsprechende Auswertung des Signal-Auges –, etc., etc.

Mit Hilfe der o.g. Testverfahren können defekte, bzw. außerhalb der geforderten Qualitätsstandards liegende Halbleiter-Bauelemente identifiziert, und aussortiert (oder teilweise auch repariert) werden.

Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement-Test-Verfahren, sowie ein neuartiges Test-System zum Testen von Halbleiter-Bauelementen zur Verfügung zu stellen.

Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 6.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß einem Grundgedanken der Erfindung wird ein Test-System zum Testen von Halbleiter-Bauelementen zur Verfügung gestellt, welches ein erstes und ein zweites Testgerät aufweist, wobei das erste Testgerät so ausgestaltet und eingerichtet ist, dass mit ihm für ein bestimmtes Halbleiter-Bauelement ein zeitdiskreter Halbleiter-Bauelement-Test durchgeführt wird, und wobei das zweite Testgerät so ausgestaltet und eingerichtet ist, dass mit ihm – für dasselbe Halbleiter-Bauelement – ein separater, zeitkontinuierlicher Halbleiter-Bauelement-Test durchgeführt wird.

Vorteilhaft wird beim zeitdiskreten Halbleiter-Bauelement-Test lediglich die Funktionalität des Halbleiter-Bauelements getestet (beispielsweise dadurch, dass vom Halbleiter-Bauelement empfangene Bits oder Bitfolgen mit Referenz-Bits oder -Bitfolgen verglichen werden), und beim zeitkontinuierlichen Halbleiter-Bauelement-Test die Integrität bzw. Qualität der vom Halbleiter-Bauelement ausgesendeten Signale.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1a eine schematische Darstellung von bei der Fertigung von entsprechenden Halbleiter-Bauelementen durchlaufenen Stationen, und mehreren – zum Testen entsprechender Halbleiter-Bauelemente verwendeten – Testgeräten;
1b eine schematische Darstellung von weiteren bei der Fertigung von entsprechenden Halbleiter-Bauelementen durchlaufenen Stationen, und mehreren weiteren – zum Testen der Halbleiter-Bauelemente verwendeten – Testgeräten; und
2 eine schematische Darstellung eines Verfahrens-Ablaufdiagramms zur Veranschaulichung der bei der Durchführung von Halbleiter-Bauelement-Testverfahren mit den in 1a und/oder 1b gezeigten Testgeräten eingesetzten Test-Methodik.
In 1a und 1b sind – auf schematische Weise – einige (von einer Vielzahl weiterer, hier nicht dargestellter) bei der Fertigung von Halbleiter-Bauelementen 3a, 3b, 3c, 3d (bzw. elektronischen Modulen) von entsprechenden Halbleiter-Bauelementen 3a, 3b, 3c, 3d durchlaufenen Stationen A, B, C, D, E, F, G gezeigt.
Bei den Halbleiter-Bauelementen 3a, 3b, 3c, 3d kann es sich z.B. um entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise handeln, und/oder um Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) oder Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMS), insbesondere um SRAMs oder DRAMs (hier z.B. um DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher) mit doppelter Datenrate (DDR-DRAMs = Double Data Rate – DRAMs), vorteilhaft um High-Speed DDR-DRAMs).
Bei der Herstellung der Halbleiter-Bauelemente 3a, 3b, 3c, 3d wird eine entsprechende Silizium-Scheibe bzw. ein entsprechender Wafer 2 – z.B. an der in 1a gezeigten Station A vor- und nachgeschalteten Stationen (z.B. der – der Station A nachgeschalteten – Station B, sowie einer Vielzahl weiterer, hier nicht dargestellten (der Station A vor- und nachgeschalteten) Stationen) – entsprechenden, herkömmlichen Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritten, etc. unterzogen.
Die Station A dient – wie im folgenden noch genauer erläutert wird – dazu, die – noch auf dem Wafer 2 befindlichen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels mehrerer, z.B. zwei oder mehr Testgeräten 6a, 6b (oder alternativ z.B. mittels eines einzelnen Testgeräts) verschiedenen Testverfahren (Testverfahren A1, und/oder Testverfahren A2, und/oder Testverfahren A3, etc.) zu unterziehen – (und zwar – wie aus den Ausführungen oben hervorgeht – noch bevor am Wafer 2 sämtliche gewünschten, o.g. Bearbeitungsschritte durchgeführt wurden (d.h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente 3a, 3b, 3c, 3d)).
Die an der Station A zum Testen eines entsprechenden Halbleiter-Bauelements 3a auf dem Wafer 2 benötigten Spannungen/Ströme bzw. Test-Signale werden – wie weiter unten noch genauer erläutert wird – von den entsprechenden Testgeräten 6a, 6b erzeugt, und mittels einer mit den Testgeräten 6a, 6b verbundenen Halbleiter-Bauelement-Testkarte 8 bzw. probecard 8 (genauer: mittels entsprechender, an der probecard 8 vorgesehener Kontakt-Nadeln 9a, 9b) an entsprechende Anschlüsse des jeweiligen Halbleiter-Bauelements 3a angelegt.
Von der Station A aus wird der Wafer 2 (insbesondere auf vollautomatisierte Weise) an die Station B (und von dort aus ggf. an eine Vielzahl weiterer – hier nicht dargestellter – Stationen) weitertransportiert, wo – wie bereits oben erwähnt wurde – der Wafer 2 entsprechenden, weiteren Bearbeitungsschritten (insbesondere entsprechenden Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritten, etc.) unterzogen wird, und/oder – entsprechend ähnlich wie an der Station A – entsprechenden, weiteren Testverfahren.
Nach der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher der o.g. Wafer-Bearbeitungsschritte) wird der Wafer 2 von der entsprechenden – letzten – Bearbeitungs-Station aus (z.B. der Station B, oder den – dieser nachgeschalteten – weiteren Stationen) – insbesondere auf vollautomatisierte Weise – an die nächste Station C weitertransportiert.
Die Station C dient – wie weiter unten noch genauer erläutert wird – dazu, die – noch auf dem Wafer 2 befindlichen, fertigen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels mehrerer, z.B. zwei oder mehr Testgeräten 16a, 16b (oder alternativ z.B. mittels eines einzelnen Testgeräts) verschiedenen – weiteren – Testverfahren zu unterziehen (Testverfahren C1, und/oder Testverfahren C2, und/oder Testverfahren C3, etc.) – z.B. sog. Scheibentests.
Die an der Station C zum Testen eines entsprechenden Halbleiter-Bauelements 3a auf dem Wafer 2 benötigten Spannungen/Ströme bzw. Test-Signale werden – wie weiter unten noch genauer erläutert wird – von den entsprechenden Testgeräten 16a, 16b erzeugt, und mittels einer mit den Testgeräten 16a, 16b verbundenen Halbleiter-Bauelement-Testkarte 18 bzw. probecard 18 (genauer: mittels entsprechender, an der probecard 18 vorgesehener Kontakt- Nadeln 19a, 19b) an entsprechende Anschlüsse des jeweiligen Halbleiter-Bauelemente 3a angelegt.
Von der Station C aus wird der Wafer 2 (insbesondere auf vollautomatisierte Weise) an die nächste Station D weitertransportiert, und dort (nachdem der Wafer 2 auf an sich bekannte Weise mit einer Folie beklebt wurde) mittels einer entsprechenden Maschine 7 zersägt (oder z.B. geritzt, und gebrochen), so dass dann die Halbleiter-Bauelemente 3a, 3b, 3c, 3d – einzeln – zur Verfügung stehen.
Vor dem Weitertransport an die Station D kann der Wafer 2 – bzw. die auf diesem befindlichen Bauelemente 3a, 3b, 3c, 3d – noch an einer oder mehreren – der Station C entsprechenden – Stationen einem oder mehreren, weiteren Testverfahren unterzogen werden.
Nach dem Zersägen des Wafers 2 an der Station D wird jedes einzelne Bauelement 3a, 3b, 3c, 3d dann (insbesondere – wiederum – vollautomatisch) in einen entsprechenden Carrier 11a, 11b, 11c, 11d bzw. eine entsprechende Umverpackung 11a, 11b, 11c, 11d geladen, und die – in die Carrier 11a, 11b, 11c, 11d geladenen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d an einer oder mehreren (weiteren) Test-Stationen – z.B. der in 1a gezeigten Station E – einem oder mehreren weiteren Testverfahren unterzogen (Testverfahren E1, und/oder Testverfahren E2, und/oder Testverfahren E3, etc.) – z.B. sog. Carriertests.
Hierzu wird ein entsprechender Carrier 11a in einen entsprechenden – über entsprechende Leitungen 29a, 29b mit mehreren, z.B. zwei oder mehr Testgeräten 26a, 26b (oder alternativ z.B. einem einzelnen Testgerät) verbundenen – Carrier-Sockel bzw. Carrier-Adapter eingeführt (und die übrigen Carrier 11b, 11c, 11d z.B. entsprechend in – mit weiteren, hier nicht dargestellten Testgeräten verbundene – weitere Carrier-Sockel bzw. Carrier-Adapter).
Die an der Station E zum Testen eines entsprechenden Halbleiter-Bauelements 3a in einem entsprechenden Carrier 11a benötigten Spannungen/Ströme bzw. Test-Signale werden – wie im folgenden noch genauer erläutert wird – von den o.g. Testgeräten 26a, 26b erzeugt, und – über die Leitungen 29a, 29b, den mit diesen verbundenen Carrier-Sockel, und den an diesen angeschlossenen Carrier 11a an entsprechende Anschlüsse des entsprechenden Halbleiter-Bauelements 3a angelegt.
Von der Station E aus werden die Halbleiter-Bauelemente 3a, 3b, 3c, 3d (insbesondere auf vollautomatisierte Weise) an eine oder mehrere – hier nicht dargestellte – Station(en) weitertransportiert, wo die Halbleiter-Bauelemente 3a, 3b, 3c, 3d in entsprechende Gehäuse 12a, 12b, 12c, 12d (z.B. entsprechende steck- oder oberflächen-montierbare Bauelement-Gehäuse, etc.) eingebaut werden.
Wie in 1b gezeigt ist, werden die – in die Gehäuse 12a, 12b, 12c, 12d montierten – Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann an eine (oder mehrere) weitere Test-Stationen – z.B. die in 1b gezeigte Station F – weitertransportiert, und dort einem oder mehreren weiteren Testverfahren unterzogen (Testverfahren F1, und/oder Testverfahren F2, und/oder Testverfahren F3, etc.).
Hierzu wird ein entsprechendes Halbleiter-Bauelement-Gehäuse 12a in einen entsprechenden – über entsprechende Leitungen 39a, 39b mit mehreren, z.B. zwei oder mehr Testgeräten 36a, 36b (oder alternativ z.B. einem einzelnen Testgerät) verbundenen – Bauelement-Gehäuse-Sockel bzw. Bauelement-Gehäuse-Adapter eingeführt (und die übrigen Halbleiter-Bauelement-Gehäuse 12b, 12c, 12d entsprechend in – mit weiteren, hier nicht dargestellten Testgeräten verbundene – weitere Bauelement-Gehäuse-Sockel bzw. Bauelement-Gehäuse-Adapter).
Die an der Station F zum Testen eines entsprechenden – in ein entsprechendes Gehäuse 12a montierten – Halbleiter-Bauelements 3a benötigten Spannungen/Ströme bzw. Test-Signale werden – wie weiter unten noch genauer erläutert wird – von den o.g. Testgeräten 36a, 36b erzeugt, und über den über die Leitungen 39a, 39b mit den Testgeräten 36a, 36b verbundenen Gehäuse-Sockel, und das an diesen angeschlossene Bauelement-Gehäuse 12a an entsprechende Anschlüsse des jeweiligen Halbleiter-Bauelements 3a angelegt.
Von der Station F aus können die in die Gehäuse 12a, 12b, 12c, 12d montierten Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann – optional – an eine oder mehrere – hier nicht dargestellte – weitere Station en) weitertransportiert werden, wo ein entsprechendes Halbleiter-Bauelemente-Gehäuse (z.B. das Gehäuse 12a, mit samt dem darin montierten Halbleiter-Bauelement 3a) – zusammen mit weiteren Bauelementen (analogen bzw. digitalen Rechenschaltkreisen, und/oder Halbleiter-Speicherbauelementen, z.B. PLAs, PALs, ROMs, RAMs, insbesondere SRAMs oder DRAMs, etc.) – an ein entsprechendes elektronisches Modul 13 – z.B. eine Leiterplatte – angeschlossen wird.
Wie in 1b gezeigt ist, kann das elektronische Modul 13 (und damit auch die – an das elektronische Modul 13 angeschlossenen (in ein entsprechendes Gehäuse 12a montierten) – Halbleiter-Bauelemente 3a) dann – optional – an eine oder mehrere weitere Test-Stationen – z.B. die in 1b gezeigte Station G – weitertransportiert werden, und dort einem oder mehreren weiteren Testverfahren unterzogen werden (Testverfahren G1, und/oder Testverfahren G2, und/oder Testverfahren G3, etc.) – insbesondere sog. Modultests.
Die an der Station G zum Testen des Moduls 13 (und damit des darin montierten Halbleiter-Bauelements 3a (und/oder weiterer Bauelemente)) benötigten Spannungen/Ströme bzw. Test-Signale werden – wie im folgenden noch genauer erläutert wird – z.B. von mehreren, z.B. zwei oder mehr Testgeräten 46a, 46b (oder alternativ von einem einzelnen Testgerät) erzeugt, und über entsprechende Leitungen 49a, 49b an das elektronische Modul 13, und somit an die entsprechenden Anschlüsse des entsprechenden darin montierten Halbleiter-Bauelements 3a (und/oder der übrigen Bauelemente) angelegt.
Wie im folgenden noch genauer – am Beispiel der in 1a gezeigten Teststation A, und der dort vorgesehenen Testgeräte 6a, 6b – erläutert, kann beim vorliegenden Ausführungsbeispiel der Erfindung bei der Durchführung der o.g. Testverfahren eine spezielle, im Verfahrens-Ablaufdiagramm gemäß 2 schematisch veranschaulichte Test-Methodik eingesetzt werden (und zwar nicht nur – wie hier beispielhaft erläutert – an der Teststation A, und den dort vorgesehenen Testgeräten 6a, 6b, sondern alternativ oder zusätzlich z.B. auch an der Teststation C, und den dort vorgesehenen Testgeräten 16a, 16b, und/oder an der Teststation E, und den dort vorgesehenen Testgeräten 26a, 26b, und/oder an der Teststation F, und den dort vorgesehenen Testgeräten 36a, 36b, und/oder an der Teststation G, und den dort vorgesehenen Testgeräten 46a, 46b, etc.).
Wie aus 2 hervorgeht, wird beim hier gezeigten Ausführungsbeispiel – für ein- und dasselbe Halbleiter-Bauelement 3a – ein einzelner, herkömmlicher Funktionalitäts- und Signalintegritäts-Test in zwei separate, insbesondere nacheinander durchgeführte Testverfahren, und zwar ein zeitdiskretes Testverfahren (hier: das o.g. Testverfahren A1 („Logischer Test" bzw. „zeitdiskreter, digitaler Funktionalitäts-Test")), und ein zeitkontinuierliches Testverfahren (hier: das o.g. Testverfahren A2 („zeitkontinuierlicher, analoger Signalintegritäts- bzw. – Qualitäts-Test")) aufgespaltet.
Zur Durchführung des Testverfahrens A1 (d.h. des o.g. zeitdiskreten Funktionalitäts-Test) werden z.B. mittels eines vom Testgerät 6a ausgesendeten, und über die probecard 8 und entsprechende probecard-Kontakt-Nadeln 9a an entsprechende Anschlüsse des jeweils zu testenden Halbleiter-Bauelements 3a weitergeleiteten digitalen Test-Signals S (und mittels entsprechender Steuersignale, z.B. eines Taktsignals, und/oder eines Schreib-Befehls-Signals, etc.) entsprechende – digitale – Daten („Einsen", und/oder „Nullen", d.h. entsprechende Bits oder Bitfolgen) an das entsprechende Halbleiter-Bauelement 3a übertragen, und dort – unter Steuerung der o.g. Steuersignale – in entsprechenden, zu testenden Speicherzellen (z.B. mehreren oder sämtlichen Speicherzellen eines entsprechenden Speicherzellen-Arrays) – abgespeichert (vgl. auch den in 2 gezeigten – ersten – Verfahrens-Schritt A1,1).
Das Aussenden und/oder Abspeichern der Daten kann z.B. mit der jeweils maximal durch das Testgerät und/oder das Halbleiter-Bauelement 3a ermöglichten Datenrate bzw. Taktfrequenz f1 erfolgen (z.B. zwischen 400 MHz und 1200 MHz, insbesondere z.B. zwischen 600 MHz und 1000 MHz), oder – alternativ – z.B. mit einer gegenüber der maximalen Datenrate bzw. Taktfrequenz f1 reduzierten Datenrate bzw. Taktfrequenz f1' (z.B. zwischen 50 MHz und 400 MHz).
Daraufhin wird vom Testgerät 6a – durch Aussenden entsprechender, weiterer Steuersignale (z.B. eines Taktsignals, und/oder eines Lese-Befehls-Signals, etc.), welche über die probecard 8 und entsprechende probecard-Kontakt-Nadeln 9a an entsprechende Anschlüsse des jeweils zu testenden Halbleiter-Bauelements 3a weitergeleitetet werden – veranlasst, dass die zuvor beim Schritt A1,1 im jeweils zu testenden Halbleiter-Bauelement 3a (bzw. genauer: den o.g. Speicherzellen) abgespeicherten – digitalen – Daten (Bits bzw. Bitfolgen) wieder aus dem Halbleiter-Bauelement 3a ausgelesen, und – mittels eines über entsprechende probecard- Kontakt-Nadeln 9a und die probecard 8 weitergeleiteten Signals S' – an das Testgerät 6a übertragenen, und dort ausgewertet werden (vgl. auch den in 2 gezeigten – zweiten – Verfahrens-Schritt A1,2).
Das Auslesen und/oder Übertragen der Daten an das Testgerät 6a kann z.B. mit der jeweils maximal durch das Testgerät und/oder das Halbleiter-Bauelement 3a ermöglichten Datenrate bzw. Taktfrequenz f1 erfolgen (z.B. zwischen 400 MHz und 1200 MHz, insbesondere z.B. zwischen 600 MHz und 1000 MHz), oder – alternativ – z.B. mit einer gegenüber der maximalen Datenrate bzw. Taktfrequenz f1 reduzierten Datenrate bzw. Taktfrequenz f1' (z.B. zwischen 50 MHz und 400 MHz).
Bei der Auswertung der – über das Signal S' übertragenen – Daten (Bits bzw. Bitfolgen) im Testgerät 6a wird lediglich überprüft, ob diese Daten den o.g., über das Test-Signal S an das Halbleiter-Bauelement 3a weitergeleiteten, und dort abgespeicherten – digitalen – Daten (Bits bzw. Bitfolgen) entsprechen, oder nicht (z.B. indem durch einen im Testgerät 6a vorgesehenen Test-Komparator überprüft wird, ob eine in einer entsprechenden Speicherzelle des Halbleiter-Bauelements 3a mit Hilfe des o.g. Test-Signals S abgespeicherte „Eins" über das o.g. Signal S' entsprechend – fehlerfrei – als „Eins" (oder – entsprechend fehlerhaft – als „Null") ausgegeben wird, bzw. ob eine in einer entsprechenden Speicherzelle des Halbleiter-Bauelements 3a mit Hilfe des o.g. Test-Signals S abgespeicherte „Null" – fehlerfrei – als „Null" (oder – fehlerhaft – als „Eins") ausgegeben wird („Logischer Test" bzw. „zeitdiskreter, digitaler Funktionalitäts-Test")).
Hierzu kann das Signal S' z.B. zu vorgegebenen (von der o.g. Taktfrequenz f1 bestimmten) Referenzzeitpunkten abgetastet werden, und abhängig davon, ob der jeweils gemessene Signalwert des Signals S' dann oberhalb oder unterhalb eines Schwellwerts (bzw. oberhalb eines oberen, oder unterhalb eines unteren Schwellwerts (oberer bzw. unterer Diskriminator-Schwellwert)) liegt, detektiert werden, dass aus der entsprechenden Speicherzelle eine „Eins", oder eine „Null" ausgelesen wurde.
Beim Testverfahren A1 müssen jeweils nur die zum Stimulieren des Halbleiter-Bauelements 3a verwendeten Signale (d.h. die beim ersten Test-Schritt A1,1 an das Halbleiter-Bauelement 3a ausgesendeten Signale (z.B. das o.g. Test-Signal S, und/oder die entsprechenden Steuersignale)) wirklich die volle vom Testgerät 6a zur Verfügung gestellte Genauigkeit aufweisen; das beim zweiten Test-Schritt A1,2 vom Halbleiter-Bauelement 6a ausgesendete Signal (Signal S') wird nur hinsichtlich der Funktionalität getestet (d.h. zeitdiskret, und nicht zeitkontinuierlich (s.u.)) – d.h. nicht mit der vollen, vom Testgerät 6a zur Verfügung gestellten Genauigkeit. Dadurch kann insgesamt – gegenüber herkömmlichen Test-Verfahren – die Genauigkeitsanforderung an das Testgerät 6a reduziert, insbesondere halbiert werden (bzw. es kann die insgesamt mit dem Testgerät 6a tatsächlich erzielte Genauigkeit (OTA bzw. Overall Timing Accuracy) verbessert werden (z.B. von ±60ps auf ±30ps)).
Insbesondere wird die Genauigkeit des Testgeräts 6a beim o.g. zweiten Verfahrens-Schritt A1,2 (bzw. bzgl. des vom Halbleiter-Bauelement 3a ausgesendeten Signals S') im wesentlichen lediglich durch die sog. „equivalent rise time" des o.g. im Testgerät 6a vorgesehenen – den o.g. Vergleich durchführenden – Test-Komparators beeinträchtigt – die Anforderungen bzgl. Signal-Skew, -Synchronität, etc. sind – beim zweiten Verfahrens-Schritt A1,2 – nur relativ gering.
Als Testgerät 6a kann z.B. ein herkömmliches, üblicherweise als integriertes Funktionalitäts- und Signalintegritäts-Test-Gerät verwendetes Halbleiter-Bauelement-Testgerät verwendet werden, oder ein spezielles – nur für den o.g. Funktionalitäts-Test konzipiertes – Testgerät.
Wie in 2 weiter veranschaulicht ist, wird – insbesondere vor oder nach dem o.g. zeitdiskreten Testverfahren A1 – ein – separates – zeitkontinuierliches Testverfahren (hier: das o.g. Testverfahren A2 („zeitkontinuierlicher, analoger Signalintegritäts- bzw. – Qualitäts-Test")) durchgeführt, und zwar vorteilhaft von einem – zum beim o.g. zeitdiskreten Testverfahren verwendeten Testgerät 6a – separaten, speziellen, weiteren Testgerät (z.B. dem Testgerät 6b) (alternativ können die beiden Testverfahren – insbesondere aufeinanderfolgend – auch von ein- und demselben Testgerät durchgeführt werden).
Als Testgerät 6b kann z.B. um ein spezielles – analoges – Signalanalyse-Messinstrument verwendet werden, z.B. ein entsprechendes Gerät der Fa. WaveCrest^TM.
Mit Hilfe des z.B. vom Testgerät 6b durchgeführten Testverfahrens A2 werden – wie im folgenden noch genauer erläutert wird – die beim Auslesen von (digitalen) Daten an entsprechenden Anschlüssen des jeweils zu testenden Halbleiter-Bauelements (hier: des Halbleiter-Bauelements 3a) ausgegebenen Signale auf deren Integrität bzw. Qualität hin untersucht, d.h. ein zeitkontinuierlicher, analoger Signalintegritäts- bzw. -Qualitäts-Test durchgeführt.
Dabei kann z.B. der zwischen einzelnen, ausgelesenen Daten und/oder Datenstrobes auftretende zeitliche Versatz (Skew) gemessen werden, und/oder Tastgrad- bzw. Tastverhältnis-Verzerrungen (DCD bzw. duty cycle distortion), und/oder Interferenzen zwischen einzelnen Daten-Symbolen (ISI bzw. Inter Symbol Interference), und/oder der Jitter (d.h. die Schwankungen der Kennzeitpunkte der o.g. Signale um ideale – äquidistante – Zeitpunkte) – z.B. durch entsprechende Auswertung des Signal-Auges –, etc., etc. (d.h. die ausgelesenen Daten werden auf Skew- und/oder DCD- und/oder ISI- und/oder Jitter-Fehler, etc. hin untersucht).
Zur Durchführung des Testverfahrens A2 werden z.B. mittels eines vom o.g. – weiteren – Testgerät 6b ausgesendeten, und über die probecard 8 und entsprechende probecard-Kontakt-Nadeln 9a an entsprechende Anschlüsse des jeweils zu testenden Halbleiter-Bauelements 3a weitergeleiteten digitalen Test-Signals S (und mittels entsprechender Steuersignale, z.B. eines Taktsignals, und/oder eines Schreib-Befehls-Signals, etc.) entsprechende – digitale – Daten („Einsen", und/oder „Nullen", d.h. entsprechende Bits oder Bitfolgen) an das entsprechende Halbleiter-Bauelement 3a übertragen, und dort – unter Steuerung der o.g. Steuersignale – in entsprechenden, zu testenden Speicherzellen (z.B. mehreren oder sämtlichen Speicherzellen eines entsprechenden Speicherzellen-Arrays) – abgespeichert (vgl. auch den in 2 gezeigten Verfahrens-Schritt A2,1).
Das Aussenden und/oder Abspeichern der Daten kann z.B. mit der jeweils maximal durch das Testgerät und/oder das Halbleiter-Bauelement 3a ermöglichten Datenrate bzw. Taktfrequenz f2 erfolgen (z.B. zwischen 400 MHz und 1200 MHz, insbesondere z.B. zwischen 600 MHz und 1000 MHz), oder – alternativ – z.B. mit einer gegenüber der maximalen Datenrate bzw. Taktfrequenz f2 reduzierten Datenrate bzw. Taktfrequenz f2' (z.B. zwischen 30 MHz und 300 MHz).
Das Test-Signal S und/oder die Steuersignale können identisch oder im wesentlichen identisch sein wie das – beim Testverfahren A1 beim Verfahrens-Schritt A1,1 vom Testgerät 6a ausgesendete – Test-Signal S (und/oder die entsprechenden Steuersignale), und/oder können an identische Anschlüsse des jeweils zu testenden Halbleiter-Bauelements 3a angelegt werden, wie das – beim Testverfahren A1 beim Verfahrens-Schritt A1,1 vom Testgerät 6a ausgesendete – Test-Signal S (und/oder die entsprechenden Steuersignale).
Alternativ kann z.B. auch auf den Verfahrens-Schritt A2,1 verzichtet werden (- stattdessen können dann, wie im folgenden noch genauer erläutert wird, zur Durchführung des Testverfahrens A2 bei einem Verfahrens-Schritt A2,2 diejenigen Daten aus dem Halbleiter-Bauelement 3a ausgelesen werden, die vorher – im Rahmen des beim Testverfahren A1 durchgeführten Verfahrens-Schritts A1,1 – vom Testgerät 6a im Halbleiter-Bauelement 3a abgelegt worden sind).
Wie in 2 weiter gezeigt ist, wird bei einem (z.B. auf den o.g. Verfahrens-Schritt A2,1 folgenden) Verfahrens-Schritt A2,2 vom Testgerät 6b – durch Aussenden entsprechender Steuersignale (z.B. eines Taktsignals, und/oder eines Lese-Befehls-Signals, etc.), welche über die probecard 8 und entsprechende probecard-Kontakt-Nadeln 9a an entsprechende Anschlüsse des jeweils zu testenden Halbleiter-Bauelements 3a weitergeleitetet werden – veranlasst, dass die zuvor beim Schritt A2,1 (oder alternativ beim Schritt A1,1) im jeweils zu testenden Halbleiter-Bauelement 3a (bzw. genauer: in den o.g. Speicherzellen) abgespeicherten – digitalen – Daten (Bits bzw. Bitfolgen) aus dem Halbleiter-Bauelement 3a ausgelesen, und – mittels eines über entsprechende probecard-Kontakt-Nadeln 9a und die probecard 8 weitergeleiteten (insbesondere dem Signal S' beim o.g. Verfahrens-Schritt A1,2 entsprechenden) Signals S' – an das Testgerät 6b übertragenen, und dort ausgewertet werden.
Das Auslesen und/oder Übertragen der Daten an das Testgerät 6b kann z.B. mit der jeweils maximal durch das Testgerät und/oder das Halbleiter-Bauelement 3a ermöglichten Datenrate bzw. Taktfrequenz f2 erfolgen (z.B. zwischen 400 MHz und 1200 MHz, insbesondere z.B. zwischen 600 MHz und 1000 MHz), oder – alternativ – z.B. mit einer gegenüber der maximalen Datenrate bzw. Taktfrequenz f1 reduzierten Datenrate bzw. Taktfrequenz f2' (z.B. zwischen 30 MHz und 300 MHz).
Bei der Auswertung des Signals S' durch das Testgerät 6b können herkömmliche zeitkontinuierliche, analoge Signalintegritäts- bzw. -Qualitäts-Tests durchgeführt werden. Beispielsweise kann das Signal S' hinsichtlich möglicher Skew- und/oder DCD- und/oder ISI- und/oder Jitter-Fehler, etc. untersucht werden (bzw. es kann untersucht werden, ob entsprechende Skew- und/oder DCD- und/oder ISI- und/oder Jitter-Fehler, etc. gewisse vorgegebene Maximalwerte nicht überschreiten).
Hierzu kann der zwischen einzelnen, ausgelesenen Daten und/oder Datenstrobes auftretende zeitliche Versatz (Skew) gemessen werden, und/oder Tastgrad- bzw. Tastverhältnis-Verzerrungen (DCD bzw. duty cycle distortion), und/oder Interferenzen zwischen einzelnen Daten-Symbolen (ISI bzw. Inter Symbol Interference), und/oder der (systematische und/oder nichtsystematische) Jitter – z.B. durch entsprechende Auswertung des Signal-Auges –, etc., etc.
Beispielsweise kann – zur Beurteilung der Signalintegrität- bzw. -Qualität – das Signal S' z.B. zu vorgegebenen (von der o.g. Taktfrequenz f2 bestimmten) Referenzzeitpunkten abgetastet werden, und so gemessen werden, wie weit der jeweils gemessene Signalwert des Signals S' jeweils oberhalb oder unterhalb des jeweils entsprechenden (Diskriminator-) Schwellwerts liegt (und somit überprüft werden, ob der Signal-Abstand jeweils so groß ist, dass er den jeweiligen Signal-Qualitäts-Anforderungen entspricht).
Das Testgerät 6b ist so ausgelegt, dass entsprechende, zeitkontinuierliche Signale mit höchstmöglicher Zeitgenauigkeit gemessen werden können.
Die o.g. Messungen können vom o.g. Testgerät 6b z.B. unter Verwendung einer im Testkopf bzw. der probecard 8 integrierten – z.B. entsprechende Schalter, insbesondere Relais aufweisenden – Signalschaltmatrix durchgeführt werden.
Diese sorgt dafür, dass die vom jeweiligen Halbleiter-Bauelement 3a ausgegebenen Signale jeweils – entsprechend abhängig davon, ob das Testverfahren A1, oder das Testverfahren A2 durchgeführt werden soll – an das Testgerät 6a, oder das Testgerät 6b weitergeleitet werden (bzw. dass entweder das Testgerät 6a, oder das Testgerät 6b an das jeweils zu testende Halbleiter-Bauelement 3a angeschlossen wird) – z.B. dadurch, dass die entsprechenden Schalter, insbesondere Relais der Signalschaltmatrix entsprechend umgeschaltet werden.
Alternativ können das o.g. Testverfahren A1 (durch das Testgerät 6a), und das o.g. Testverfahren A2 (durch das Testgerät 6b) auch gleichzeitig durchgeführt werden (z.B. dadurch, dass das vom jeweils zu testenden Halbleiter-Bauelement 3a ausgesendete Signal S' – gleichzeitig – sowohl an das Testgerät 6a, als auch das Testgerät 6b weitergeleitet wird (und im Testgerät 6a das Signal S' dann – entsprechend wie oben beschrieben – dem o.g. zeitdiskreten, digitalen Funktionalitäts-Test (Testverfahren A1), und im Testgerät 6b dem o.g. zeitkontinuierlichen, analogen Signalintegritäts- bzw. -Qualitäts-Test (Testverfahren A2) unterzogen wird).

2: Wafer
3a: Halbleiter-Bauelement
3b: Halbleiter-Bauelement
3c: Halbleiter-Bauelement
3d: Halbleiter-Bauelement
6a: Testgerät
6b: Testgerät
7: Zersäge-Maschine
8: probecard
9a: Kontakt-Nadel
9b: Kontakt-Nadel
11a: Carrier
llb: Carrier
11c: Carrier
11d: Carrier
12a: Bauelement-Gehäuse
12b: Bauelement-Gehäuse
12c: Bauelement-Gehäuse
12d: Bauelement-Gehäuse
13: elektronisches Modul
16a: Testgerät
16b: Testgerät
18: probecard
19a: Kontakt-Nadel
19b: Kontakt-Nadel
26a: Testgerät
26b: Testgerät
29a: Leitung
29b: Leitung
36a: Testgerät
36b: Testgerät
39a: Leitung
39b: Leitung
46a: Testgerät
46b: Testgerät
49a: Leitung
49b: Leitung

Claims

Test-System zum Testen von Halbleiter-Bauelementen (3a, 3b, 3c, 3d), mit einem ersten und einem zweiten Testgerät (6a, 6b) dadurch gekennzeichnet, dass das erste Testgerät (6a) so ausgestaltet und eingerichtet ist, dass mit ihm für ein bestimmtes Halbleiter-Bauelement (3a) ein zeitdiskreter Halbleiter-Bauelement-Test durchgeführt wird, und dass das zweite Testgerät (6a) so ausgestaltet und eingerichtet ist, dass mit ihm – für dasselbe Halbleiter-Bauelement (3a) – ein separater, zeitkontinuierlicher Halbleiter-Bauelement-Test durchgeführt wird.
Test-System nach Anspruch 1, bei welchem beim zeitdiskreten Halbleiter-Bauelement-Test lediglich die Funktionalität des Halbleiter-Bauelements (3a) getestet wird.
Test-System nach Anspruch 2, bei welchem die Funktionalität des Halbleiter-Bauelements (3a) dadurch getestet wird, dass vom Halbleiter-Bauelement (3a) empfangene Bits oder Bitfolgen mit Referenz-Bits oder -Bitfolgen verglichen werden.
Test-System nach einem der Ansprüche 1 bis 3, bei welchem beim zeitkontinuierlichen Halbleiter-Bauelement-Test die Integrität bzw. Qualität der vom Halbleiter-Bauelement (3a) ausgesendeten Signale getestet wird.
Test-System nach Anspruch 4, bei welchem die Integrität bzw. Qualität der vom Halbleiter-Bauelement (3a) ausgesendeten Signale mittels entsprechender Skew- und/oder Tastverhältnis-Verzerrungs- und/oder ISI- (Inter Symbol Interference-) und/oder der Jitter-Messungen getestet wird.
Halbleiter-Bauelement-Test-Verfahren, insbesondere unter Verwendung eines Test-Systems nach einem der Ansprüche 1 bis 5, welches die Schritte aufweist: – Durchführen eines zeitdiskreten Halbleiter-Bauelement-Tests für ein bestimmtes Halbleiter-Bauelement (3a), insbesondere durch ein erstes Testgerät (6a); und – Durchführen eines separaten, zeitkontinuierlichen Halbleiter-Bauelement-Tests für dasselbe Halbleiter-Bauelement (3a), insbesondere durch ein separates, zweites Testgerät (6b).
Verfahren nach Anspruch 6, wobei beim zeitdiskreten Halbleiter-Bauelement-Test lediglich die Funktionalität des Halbleiter-Bauelements (3a) getestet wird.
Verfahren nach Anspruch 7, wobei die Funktionalität des Halbleiter-Bauelements (3a) dadurch getestet wird, dass vom Halbleiter-Bauelement (3a) empfangene Bits oder Bitfolgen mit Referenz-Bits oder -Bitfolgen verglichen werden.
Verfahren nach einem der Ansprüche 6 bis 8, wobei beim zeitkontinuierlichen Halbleiter-Bauelement-Test lediglich die Integrität bzw. Qualität der vom Halbleiter-Bauelement (3a) ausgesendeten Signale getestet wird.