DE10130785A1

DE10130785A1 - Speicherbaustein und Vorrichtung zum Testen eines Speicherbausteins

Info

Publication number: DE10130785A1
Application number: DE10130785A
Authority: DE
Inventors: Manfred Dobler; Thomas Finteis
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2003-01-23
Anticipated expiration: 2021-06-27
Also published as: US20030061554A1; DE10130785C2; US6961882B2

Abstract

Die vorliegende Erfindung betrifft einen Speicherbaustein (100), der in einem normalen Modus und in einem Testmodus (TM) betrieben werden kann, und der eine Einrichtung (102) zum Ausgeben von Daten aus dem Speicherbaustein (100) und eine Einrichtung (104) zum Freischalten der Einrichtung (102) zum Ausgeben von Daten, wenn der Testmodus (TM) aktiviert ist, aufweist. Die Einrichtung (104) zum Freischalten der Einrichtung (102) zum Ausgeben von Daten weist eine Einrichtung zum Maskieren von Daten auf, um lediglich bestimmte Abschnitte der Daten auszugeben, wenn ein Datenmaskierungszustand (DQM) aktiviert ist.

Description

Die vorliegende Erfindung bezieht sich auf einen Speicherbaustein und eine Vorrichtung zum Testen eines Speicherbausteins.
Um die Funktionsfähigkeit von Speicherbausteinen über einen längeren Zeitraum garantieren zu können, werden die Speicherbausteine einem künstlichen Altern unterzogen. Trägt man die Fehlerrate von Speicherbausteinen über ihr Alter auf, so erhält man eine charakteristische Kurve, die der Form einer Badewanne ähnelt, d. h. die meisten Chips sind von Anfang an defekt oder weisen erst nach längerer Zeit einen Defekt auf. Das künstliche Altern, das im allgemeinen Burn-In (Einbrennen) genannt wird, wird in einer Art Ofen bei erhöhter Temperatur und erhöhten internen elektrischen Betriebsspannungen durchgeführt.
Bei dem künstlichen Altern der Speicherbausteine werden.dieselben in einem Testmodus betrieben, bei dem üblicherweise einerseits die internen Spannungsquellen der Speicherbausteine abgeschaltet werden und durch äußere Spannungsquellen mit höheren gelieferten Spannungen ersetzt werden und andererseits die Daten, die von den Speicherbausteinen ausgegeben werden, invertiert sind. Während des Testmodus werden Daten in die Speicherbausteine kontinuierlich geschrieben und aus denselben kontinuierlich gelesen.
Ein entscheidendes Qualitätskriterium des künstlichen Alterns besteht darin, dass die Speicherbausteine während der gesamten Dauer des künstlichen Alterns in dem Testmodus verbleiben, da ansonsten die Belastung durch die erhöhten internen Spannungen nicht gewährleistet ist. Um Speicherbausteine, die sich nicht in dem Testmodus befinden, aussortieren zu können, muß die Aktivierung des Testmodus ständig überprüft werden.
Die Überprüfung der Aktivierung des Testmodus erfolgt üblicherweise dadurch, dass geprüft wird, ob ein Speicherbaustein gemäß den Vorgaben des Testmodus invertierte Daten liefert. Ist dies nicht der Fall, so ist der Speicherbaustein fehlerhaft bzw. wird durch einen Tester als fehlerhaft bewertet und kann aussortiert werden.
Ein Nachteil der Überprüfung der Aktivierung des Testmodus anhand der invertierten Daten besteht darin, dass zum Invertieren der Daten zusätzliche Inverter in den Speicherbausteinen aufgenommen werden müssen, was den Schaltungsaufwand, die benötigte Chipfläche etc., der Speicherbausteine erhöht.
Ein weiterer Nachteil besteht darin, dass die notwendigen Inverter beim normalen Betriebsmodus bzw. normalen Modus des Speicherbausteins den Datenpfad im Speicherbaustein belasten und verlangsamen, da dieselben immer in dem Datenpfad enthalten sind. Dies ist durch die längeren Laufzeiten durch die Inverterinfrastruktur, wie z. B. durch Leitungen, Latches etc., und Lasten, wie z. B. kapazitive Lasten, die durch die Inverter in dem Datenpfad entstehen, bedingt.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen Speicherbaustein und eine Vorrichtung und ein Verfahren zum Testen eines Speicherbausteins zu schaffen, die ein aufwandsarmes Testen von Speicherbausteinen ermöglichen, ohne dass die Leistung der Speicherbausteine beeinträchtigt ist.
Diese Aufgabe wird durch einen Speicherbaustein gemäß Anspruch 1, eine Vorrichtung zum Testen eines Speicherbausteins gemäß Anspruch 8 und ein Verfahren zum Testen eines Speicherbausteins gemäß Anspruch 10 gelöst.
In den Unteransprüche finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Speicherbausteins und der in Anspruch 8 angegebenen Vorrichtung zum Testen eines Speicherbausteins.
Gemäß einer bevorzugten Weiterbildung des Speicherbausteins der vorliegenden Erfindung weist die Einrichtung zum Freischalten der Einrichtung zum Ausgeben von Daten eine Einrichtung zum Maskieren von Daten auf, um lediglich bestimmte Abschnitte der Daten auszugeben, wenn ein Datenmaskierungszustand aktiviert ist.
Gemäß einer weiteren bevorzugten Weiterbildung des Speicherbausteins schaltet die Einrichtung zum Freischalten die Einrichtung zum Ausgeben von Daten frei, wenn der Datenmaskierungszustand und der Testmodus aktiviert sind, und schaltet die Einrichtung zum Ausgeben von Daten nicht frei, wenn der Datenmaskierungszustand aktiviert ist und der Testmodus nicht aktiviert ist.
Gemäß einer weiteren bevorzugten Weiterbildung des Speicherbausteins weist die Einrichtung zum Freischalten ein NICHT- ODER-Gatter (NOR) auf, das den logischen Zustand des Testmodus mit dem negierten logischen Datenmaskierungszustand verknüpft.
Gemäß einer weiteren bevorzugten Weiterbildung des Speicherbausteins weist die Einrichtung zum Ausgeben von Daten einen Off-Chip-Treiber (OCD) auf.
Gemäß einer weiteren bevorzugten Weiterbildung des Speicherbausteins weist derselbe ferner interne Spannungsquellen auf, die deaktivierbar sind, wenn der Testmodus aktiviert ist.
Gemäß einer weiteren bevorzugten Weiterbildung des Speicherbausteins weist der Speicherbaustein einen Synchrondaten- Direktzugriffsspeicher (SDRAM) auf.
Gemäß einer bevorzugten Weiterbildung der Vorrichtung zum Testen eines Speicherbausteins weist die Vorrichtung zum Testen eines Speicherbausteins eine Einrichtung zum Aktivieren und Deaktivieren des Datenmaskierungszustands des Speicherbausteins auf, die den Datenmaskierungszustand aktiviert, wenn der Speicherbaustein in dem Testmodus betrieben wird.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Ausführungsbeispiel eines Speicherbausteins gemäß der vorliegenden Erfindung; und
Fig. 2 ein Ausführungsbeispiel einer Vorrichtung zum Testen gemäß der vorliegenden Erfindung.
Fig. 1 zeigt ein Ausführungsbeispiel eines Speicherbausteins gemäß der vorliegenden Erfindung. Der Speicherbaustein 100 kann in einem normalen Modus bzw. normalen Betriebsmodus und in einem Testmodus betrieben werden und ist typischerweise in ein Zellenfeld und ein Peripheriefeld aufgeteilt. Der Speicherbaustein 100 umfasst vorzugsweise einen Synchrondaten- Direktzugriffsspeicher (SDRAM; SDRAM = Synchrous Dynamic Random Access Memory) und umfasst ferner vorzugsweise interne Spannungsquellen, die deaktivierbar sind, wenn der Testmodus aktiviert ist. Diese Deaktivierungsmöglichkeit der internen Spannungsquellen des Speicherbausteins dient, wie oben bereits erwähnt, dazu, um bei einem künstlichen Altern des Speicherbausteins 100 anstatt der relativ niedrigen internen Betriebsspannungen des Speicherbausteins äußere Spannungen anzulegen, die einen wesentlich höheren Spannungswert aufweisen.
Weiter Bezug nehmend auf Fig. 1 weist der Speicherbaustein 100 ferner eine Einrichtung 102 zum Ausgeben von Daten aus dem Speicherbaustein 100 und eine Einrichtung 104 zum Freischalten der Einrichtung 102 zum Ausgeben von Daten, wenn der Testmodus aktiviert ist, auf.
Die Einrichtung 102 zum Ausgeben von Daten aus dem Speicherbaustein 100 weist vorzugsweise einen Off-Chip-Treiber (OCD; OCD = Off Chip Driver) auf, der sich in dem Peripheriefeld des Speicherbausteins 100 befindet und beispielsweise interne Signale des Speicherbausteins 100 verstärkt bzw. den Pegel von internen Signalen von einem internen Pegel an einen äußeren Pegel von Signalen außerhalb des Speicherbausteins 100 anpasst, um den Speicherbaustein 100 in äußeren Schaltungen betreiben zu können.
Die Einrichtung 104 zum Freischalten der Einrichtung 102 zum Ausgeben von Daten weist vorzugsweise eine Einrichtung zum Maskieren der Daten auf, um, wenn ein Datenmaskierungszustand bzw. ein Data-Mask-Zustand (DQM) aktiviert ist, lediglich bestimmte Abschnitte der Daten, die durch die Einrichtung 102 zum Ausgeben von Daten geliefert werden, auszugeben. Die Daten sind vorzugsweise durch digitale Signale dargestellt, und das Maskieren der Daten wird beispielsweise durchgeführt, um bestimmte Bits in einem Paket bzw. Burst von Bits auszuwählen, was das Testen des Speicherbausteins vereinfacht. Ein Speicherbaustein weist dazu Außen vorzugsweise einen DQM- Kontaktstift auf, der, wenn derselbe mit einem Signal belegt ist, dazu führt, dass einzelne Bits in einem Block von Bits ausgefiltert werden.
Die Einrichtung 104 zum Freischalten schaltet die Einrichtung 102 zum Ausgeben von Daten vorzugsweise frei, wenn sowohl der Datenmaskierungszustand (DQM) als auch der Testmodus (TM) aktiviert sind, und schaltet die Einrichtung 102 zum Ausgeben von Daten nicht frei, wenn lediglich der Datenmaskierungszustand (DQM) aktiviert ist und der Testmodus (TM) nicht aktiviert ist. Die Einrichtung 104 zum Freischalten weist bei dem in Fig. 1 gezeigten Ausführungsbeispiel vorzugsweise ein NICHT-ODER-Gatter (NOR) auf, das den logischen Zustand des Testmodus (TM) an einem Eingang 106 des NICHT-ODER-Gatters mit dem negierten logischen Datenmaskierungszustand (DQM) an einem anderen Eingang 108 des NICHT-ODER-Gatters verknüpft, um daraus ein Ausgangssignal 110 bzw. Freigabesignal an einem Ausgang des NICHT-ODER-Gatters zu erzeugen. Die Einrichtung 104 zum Freischalten kann jede andere geeignete Kombination von logischen Gattern aufweisen, um die Funktion derselben zu realisieren.
Bei dem in Fig. 1 gezeigten Ausführungsbeispiel eines Speicherbausteins 100 gemäß der vorliegenden Erfindung wird, wie erwähnt, die Einrichtung 102 zum Ausgeben von Daten durch die Einrichtung 104 zum Freischalten, hier das NICHT-ODER-Gatter, dann aktiv geschaltet, wenn der Testmodus (TM) aktiviert ist. Dazu muss jedoch der Datenmaskierungszustand (DQM) ebenfalls aktiviert sein, damit durch das Ausgangssignal 110 der Einrichtung 104 zum Freischalten die Einrichtung 102 zum Ausgeben von Daten freigeschaltet bzw. aktiviert wird. Der Ausgang des Speicherbausteins 100 zeigt daher abhängig von dem Zustand der Einrichtung 102 zum Ausgeben von Daten entweder die Ausgabe eines normalen Datensignals, wenn die Einrichtung 102 zum Ausgeben von Daten aktiviert ist, oder weist einen hochohmigen Zustand, auf, wenn die Einrichtung 102 zum Ausgeben von Daten nicht aktiviert ist. Der hochohmige Zustand ist beispielsweise ein Tri-State, der durch eine Gegentaktendstufe mit Tri-State-Beschaltung für einen internen Datenbus des Speicherbausteins 100, über den die Einrichtung 102 zum Ausgeben von Daten gewünschte Daten liefert, erzeugt wird. Ist die Einrichtung 102 zum Ausgeben von Daten nicht freigeschaltet obwohl der Datenmaskierungszustand (DQM) aktiviert ist, so kann daher anhand des hochohmigen Zustands am Ausgang der Einrichtung 102 zum Ausgeben von Daten bestimmt werden, ob der Testmodus (TM) ordnungsgemäß aktiviert ist oder nicht. Die Aktivierung des Testmodus wird daher nicht anhand invertierter Daten sondern anhand einer ordnungsgemäßen oder fehlenden Ausgabe von Daten bestimmt. Wenn die Daten ausgegeben werden, ist der Testmodus (TM) aktiviert bzw. aktiv.
An einen Ausgang des Speicherbausteins 100 ist vorzugsweise ein Widerstand 112, der mit einer Abschlußspannung (Vterm) verbunden ist, angeschlossen. An dem Ausgang des Speicherbausteins 100 ist ferner ein Komparator 114 mit einem ersten Eingang desselben angeschlossen. An dem anderen Eingang des Komparators 114 liegt eine Bezugsspannung Vref an, die mit der Spannung, die über den Widerstand 112 abfällt und an dem Ausgang der Einrichtung 102 zum Ausgeben von Daten anliegt, verglichen wird. Weist der Ausgang der Einrichtung 102 zum Ausgeben von Daten einen hochohmigen Zustand, z. B. Tri- State, auf, so mißt der Komparator die Spannung Vterm, was, wenn der Datenmaskierungszustand (DQM) aktiviert ist, beim Testen in dem Testmodus anzeigt, dass der Testmodus (TM) nicht aktiviert ist.
Fig. 2 zeigt eine Vorrichtung 200 zum Testen eines Speicherbausteins 202, der vorzugsweise ein in Fig. 1 gezeigter Speicherbaustein 100 ist und in einem Testmodus betrieben wird. Die Vorrichtung 200 zum Testen des Speicherbausteins 202 weist eine Einrichtung 204 zum kontinuierlichen Senden von Daten zu dem Speicherbaustein 202 und zum kontinuierlichen Empfangen von Daten von dem Speicherbaustein 202, und eine Einrichtung 206 zum Überprüfen der Aktivierung des Testmodus des Speicherbausteins 202 auf. Die Einrichtung 206 zum Überprüfen stellt fest bzw. bestimmt, dass der Testmodus aktiviert ist, wenn die Einrichtung 204 zum kontinuierlichen Senden und Empfangen kontinuierlich Daten von dem Speicherbaustein 202 empfängt.
Die Vorrichtung 200 zum Testen eines Speicherbausteins 202 weist vorzugsweise ferner eine Einrichtung 208 zum Aktivieren und Deaktivieren des Datenmaskierungszustandes (DQM) des Speicherbausteins 202 auf, und aktiviert den Datenmaskierungszustand, wenn der Speicherbaustein 202 in dem Testmodus (TM) betrieben wird. Die Aktivierung des Testmodus (TM) des Speicherbausteins 202 wird ebenfalls vorzugsweise durch die Vorrichtung 200 zum Testen ausgeführt.
Die in Fig. 2 gezeigte Vorrichtung 200 zum Testen eines Speicherbausteins 202 ist, wie erwähnt, zum Testen eines Speicherbausteins 100 nach Fig. 1 geeignet. Dabei wird der Testmodus dadurch überprüft, dass Daten zu dem Speicherbaustein 202 dauernd gesendet werden und von dem Speicherbaustein 202 dauernd Daten empfangen werden. Wenn der Speicherbaustein 202 in dem Testmodus betrieben wird, was ebenfalls, wie oben erwähnt, durch die Vorrichtung 200 zum Testen eingestellt werden kann, dann empfängt die Vorrichtung 200 zum Testen dauernd Daten von dem Speicherbaustein 202, was einen aktivierten Zustand des Testmodus anzeigt. Ist andererseits der Testmodus nicht aktiviert, so werden keine Daten zu der Vorrichtung 200 zum Testen durch den Speicherbaustein 202 gesendet und an dem Eingang der Vorrichtung 200 zum Testen liegt beispielsweise die in Fig. 1 gezeigte Spannung Vterm an, da die Einrichtung 102 (Fig. 1) zum Ausgeben von Daten an dem Ausgang derselben einen hochohmigen Zustand aufweist.
Die Einrichtung 104 zum Maskieren von Daten wird durch die Vorrichtung 200 zum Testen mittels der Einrichtung 208 zum Aktivieren und Deaktivieren des Datenmaskierungszustands aktiviert und über den gesamten Testmodus hindurch aktiv gehalten. Der Testmodus bestimmt daher alleine, wie es zu Fig. 1 erläutert wurde, ob Daten ausgegeben werden oder nicht, wodurch die Aktivierung desselben überprüfbar ist.
Obwohl die vorliegenden Erfindung anhand bevorzugter Ausführungsbeispiele beschrieben ist, ist dieselbe darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Ein Vorteil der vorliegenden Erfindung besteht darin, dass bei dem beschriebenen Speicherbaustein und der beschriebenen Vorrichtung zum Testen auf die im Stand der Technik übliche Dateninvertierung verzichtet werden kann, die den Testmodus anzeigt. Dadurch wird der Aufwand des Speicherbausteins und insbesondere die Chipfläche reduziert. Dies ist u. a. dadurch bedingt, dass auf Inverter, Latches, Leitungen etc. verzichtet werden kann.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass durch das Weglassen der Inverter der Datenpfad innerhalb des Speicherbausteins entlastet wird, und daher ein schnellerer Betrieb von Speicherbausteinen ermöglicht wird.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass die zum Freischalten der Einrichtung zum Ausgeben von Daten bzw. der Off-Chip-Treibers benötigten Schaltungen bereits in üblichen Speicherbausteinen, wie z. B. einem SDRAM, vorhanden sind. Bezugszeichenliste 100 Speicherbaustein
102 Einrichtung zum Ausgeben von Daten
104 Einrichtung zum Freischalten von 102
106 Eingang von 104
108 Eingang von 104
110 Ausgangssignal von 104
112 Widerstand
114 Komparator
200 Vorrichtung zum Testen eines Speicherbausteins
202 Speicherbaustein
204 Einrichtung zum kontinuierlichen Senden von Daten und Empfangen von Daten
206 Einrichtung zum Überprüfen der Aktivierung des Testmodus
208 Einrichtung zum Aktivieren und Deaktivieren des Datenmaskierungszustands

Claims

1. Speicherbaustein (100; 202), der in einem normalen Modus und in einem Testmodus (TM) betrieben werden kann, mit folgenden Merkmalen:

- einer Einrichtung (102) zum Ausgeben von Daten aus dem Speicherbaustein (100; 202); und

- einer Einrichtung (104) zum Freischalten der Einrichtung (102) zum Ausgeben von Daten, wenn der Testmodus (TM) aktiviert ist.

2. Speicherbaustein (100; 202) nach Anspruch 1, bei dem die Einrichtung (104) zum Freischalten der Einrichtung (102) zum Ausgeben von Daten eine Einrichtung zum Maskieren von Daten aufweist, um lediglich bestimmte Abschnitte der Daten auszugeben, wenn ein Datenmaskierungszustand (DQM) aktiviert ist.

3. Speicherbaustein (100; 202) nach Anspruch 2, bei dem die Einrichtung (104) zum Freischalten die Einrichtung (102) zum Ausgeben von Daten freischaltet, wenn der Datenmaskierungszustand (DQM) und der Testmodus (TM) aktiviert sind, und nicht freischaltet, wenn der Datenmaskierungszustand (DQM) aktiviert ist und der Testmodus (TM) nicht aktiviert ist.

4. Speicherbaustein (100; 202) nach Anspruch 6, bei dem die Einrichtung (104) zum Freischalten ein NICHT-ODER-Gatter (NOR) aufweist, das den logischen Zustand des Testmodus (TM) mit dem negierten logischen Datenmaskierungszustand (DQM) verknüpft.

5. Speicherbaustein (100; 202) nach einem der vorhergehenden Ansprüche, bei dem die Einrichtung (102) zum Ausgeben von Daten einen Off-Chip-Treiber (OCD) aufweist.

6. Speicherbaustein (100; 202) nach einem der vorhergehenden Ansprüche, der ferner interne Spannungsquellen aufweist, die deaktivierbar sind, wenn der Testmodus (TM) aktiviert ist.

7. Speicherbaustein (100; 202) nach einem der vorhergehenden Ansprüche, der einen Synchrondaten-Direktzugriffsspeicher (SDRAM) aufweist.

8. Vorrichtung (200) zum Testen eines Speicherbausteins (100; 202) nach einem der Ansprüche 1 bis 7, wobei der Speicherbaustein (100; 202) in dem Testmodus betrieben wird, mit folgenden Merkmalen:

- einer Einrichtung (204) zum kontinuierlichen Senden von Daten zu dem Speicherbaustein (100; 202) und Empfangen von Daten von dem Speicherbaustein (100; 202);

- einer Einrichtung (206) zum Überprüfen der Aktivierung des Testmodus (TM) des Speicherbausteins (100; 202);

wobei die Einrichtung (206) zum Überprüfen bestimmt, dass der Testmodus (TM) aktiviert ist, wenn die Einrichtung (204) zum kontinuierlichen Senden und Empfangen kontinuierlich Daten von dem Speicherbaustein (100; 202) empfängt.

9. Vorrichtung (200) zum Testen eines Speicherbausteins (100; 202) nach Anspruch 8, mit ferner folgendem Merkmal:

- einer Einrichtung (208) zum Aktivieren und Deaktivieren des Datenmaskierungszustands (DQM) des Speicherbausteins (100; 202), die den Datenmaskierungszustand (DQM) aktiviert, wenn der Speicherbaustein (100; 202) in dem Testmodus (TM) betrieben wird.

10. Verfahren zum Testen eines Speicherbausteins (100; 202) nach einem der Ansprüche 1 bis 7, wobei der Speicherbaustein (100; 202) in dem Testmodus (TM) betrieben wird, mit folgenden Schritten:

- kontinuierliches Senden von Daten zu dem Speicherbaustein (100; 202) und Empfangen von Daten von dem Speicherbaustein (100; 202);

- Überprüfen der Aktivierung des Testmodus (TM) des Speicherbausteins (100: 202);
wobei bei dem Schritt des Überprüfens bestimmt wird, dass der Testmodus (TM) aktiviert ist, wenn kontinuierlich Daten von dem Speicherbaustein (100; 202) empfangen werden.

11. Verfahren zum Testen eines Speicherbausteins (100; 202) nach Anspruch 10, mit ferner folgendem Schritt:

- Aktivieren des Datenmaskierungszustands (DQM) des Speicherbausteins (100; 202), wenn sich der Speicherbaustein (100; 202) in dem Testmodus (TM) befindet.