DE10161128A1 - Mit einem Taktsignal synchron arbeitende Halbleiterspeichervorrichtung - Google Patents

Abstract

Ein SDRAM ist mit einer Verzögerungsschaltung (34) bereitgestellt, um ein Signal (ACT) für eine vorbestimmte Zeitperiode (Td) zu verzögern, das einen aktiven Pegel in Antwort auf einen Aktivbefehl annimmt, und einer Verriegelungsschaltung (35) zur Verriegelung eines Ausgangssignals (ACTD) der Verzögerungsschaltung (34) und zur Erzeugung eines Spaltendekoderaktivierungssignals (CDE) jedesmal, wenn sich der Pegel eines internen Taktsignals (intCK) ändert. Das Spaltendekoderaktivierungssignal (CDE) wird folglich dazu veranlaßt, den Aktivpegel 1,5 Taktzyklen nach der Eingabe des Aktivbefehls anzunehmen, um eine spaltenbezogene Operation zu starten, so daß die ungenutzte Stand-by Zeit verkürzt werden kann. Folglich kann eine größere Geschwindigkeit der Datenlese/Datenschreib-Operation erzielt werden.

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, insbesondere eine Halbleiterspeichervorrichtung, die synchron mit einem Taktsignal arbeitet.

Fig. 15 zeigt ein Blockdiagramm einer Anordnung eines Bereichs, der eine Lese/Schreib-Steuerung von Daten eines herkömmlichen synchronen dynamischen Zufallszugriffsspeichers (im folgenden als SDRAM bezeichnet) betrifft. Wie in Fig. 15 gezeigt, enthält der SDRAM Eingangspuffer 50 bis 54, ein Ausgangspuffer 55, Verriegelungsschaltungen 56 bis 60, einen Befehlsdekoder 61, eine reihenbezogene Steuersignalerzeugungsschaltung 62, eine spaltenbezogene Steuersignalerzeugungsschaltung 63, Schiebere­ gister 64, 65, und eine ausgangsbezogene Steuersignalerzeugungs­ schaltung 66.

Das Eingangspuffer 50 erzeugt gemäß einem externen Taktsignal CLK ein internes Taktsignal intCK. Das interne Taktsignal intCK wird an die Verriegelungsschaltungen 56 bis 60, die Schieberegister 64, 65 und an die spaltenbezogene Steuersignal­ erzeugungsschaltung 63 geliefert.

Die Eingangspuffer 51 bis 53 übertragen jeweils externe Steuersignale /RAS, /CAS, /WE an die Verriegelungsschaltungen 56 bis 58. Die Verriegelungsschaltungen 56 bis 58 verriegeln (halten) jeweils die externen Steuersignale /RAS, /CAS, /WE, erzeugen jeweils interne Steuersignale intR, intC, intW, und liefern die erzeugten Signale an den Befehlsdekoder 61 in Antwort auf eine steigende Flanke des internen Taktsignals intCK.

Das Eingangspuffer 54 und die Verriegelungsschaltung 59 verriegeln ein externes Datensignal DI, und erzeugen ein internes Datensignal DI' in Antwort auf eine steigende Flanke des internen Taktsignals intCK. Das interne Datensignal DI' wird in eine Speicherzelle geschrieben, die über einen Datenbus ausgewählt ist.

Ein internes Datensignal DO', das aus einer ausgewählten Speicherzelle ausgelesen wird, wird über einen Datenbus an die Verriegelungsschaltung 60 geliefert. Die Verriegelungsschaltung 60 und das Ausgangspuffer 55 halten das interne Datensignal DO' und erzeugen ein externes Datensignal DO in Antwort auf eine steigende Flanke des internen Taktsignals intCK. Wenn ein Signal OEM ein logisches "high" oder den "H"-Pegel erreicht, wird das Datensignal DO nach außen ausgegeben.

Der Befehlsdekoder 61 erzeugt ein reihenbezogenes Aktivierungssignal ACT und spaltenbezogene Aktivierungssignale LESEN, SCHREIBEN gemäß einer Kombination der Logikpegel der internen Steuersignale intR, intC, intW. Die reihenbezogene Steuersignalerzeugungsschaltung 62 erzeugt ein Reihenadressenverriegelungssignal RAL, ein Wortleitungstriggersignal ΦWL, ein Bitleitungsausgleichssignal BLEQ, ein Bitleitungsunterbrechungssignal BLI, ein Leseverstärkeraktivierungssignal SE und dergleichen, gemäß den Signalen ACT, LESEN, SCHREIBEN, und steuert folglich eine reihenbezogene Operation.

Das Schieberegister 64 übernimmt einen Pegel des Signals ACT in Antwort auf jede steigende Flanke des internen Taktsignals intCK, und gibt den übernommenen Pegel des Signals ACT in Antwort auf eine nachfolgende steigende Flanke des internen Taktsignals intCK aus. Ein Ausgangssignal CDE des Schieberegisters 64 wird an die spaltenbezogene Steuersignalerzeugungsschaltung 63 und das Schieberegister 65 geliefert.

Die spaltenbezogene Steuersignalerzeugungsschaltung 63 erzeugt ein Spaltenadressenverriegelungssignal CAL, ein Dateneingangsverriegelungssignal DIL, ein Spaltenauswahlleitungsaktivierungssignal ΦCSL, ein IO- Schaltsignal IOSW, ein IO-Ausgleichssignal IOEQ, ein Vorverstärkeraktivierungssignal PAE, ein Schreibtreiberaktivierungssignal WDE und dergleichen, gemäß den Signalen CDE, LESEN, SCHREIBEN, intCK, und steuert folglich eine spaltenbezogene Operation.

Das Schieberegister 65 übernimmt einen Pegel des Signals CDE in Antwort auf jede steigende Flanke des internen Taktsignals intCK, und gibt den übernommenen Pegel des Signals CDE in Antwort auf eine nachfolgende steigende Flanke des internen Taktsignals intCK aus. Ein Ausgangssignal DBE des Schieberegisters 65 wird an die ausgangsbezogene Steuersignalerzeugungsschaltung 66 geliefert. Die ausgangsbezogene Steuersignalerzeugungsschaltung 66 erzeugt ein Signal OEM gemäß den Signalen DBE, LESEN. Das Signal OEM wird an das Ausgangspuffer 55 geliefert.

Fig. 16 zeigt ein Zeitdiagramm der Lesesteuerung eines SDRAMs für den Fall, daß eine Periode TCLK des Taktsignals CLK relativ kurz ist.

Wenn ein Aktivbefehl (/RAL = L, /CAS = H, /WE = H) synchron mit einer steigenden Flanke (Zeitpunkt t0) des Taktsignals CLK (also intCK) eingegeben wird, erreichen die internen Steuersignale intR, intC, intW jeweils den "H"-Pegel, den "L"-Pegel und den "L"-Pegel, und entsprechend steigt das Signal ACT auf den "H"- Pegel an. Wenn das Signal ACT auf den "H"-Pegel ansteigt, steigt das Wortleitungstriggersignal ΦWL auf den "H"-Pegel, und eine ausgewählte Wortleitung WL steigt auf den "H"-Pegel. Außerdem steigt das Signal CDE auf den "H"-Pegel in Antwort auf die zweite steigende Flanke des Taktsignals CLK nach einem Anstieg des Signals ACT auf den "H"-Pegel.

Wenn ein Lesebefehl (/RAS = H, /CAS = L, /WE = H) synchron mit der steigenden Flanke (Zeitpunkt t2) des Taktsignals CLK eingegeben wird, die zwei Taktzyklen nach der Eingabe des Aktivbefehls auftritt, erreichen die internen Steuersignale intR, intC, intW jeweils den "L"-Pegel, den "H"-Pegel und den "L"-Pegel, und entsprechend steigt das Signals LESEN auf den "H"-Pegel.

Wenn die Signal CDE und LESEN beide auf "H"-Pegel sind, wird das Spaltenauswahlleitungsaktivierungssignal ΦCSL auf den "H"-Pegel angehoben, und eine ausgewählte Spaltenauswahlleitung CSL steigt auf den "H"-Pegel. Darüber hinaus steigt das Signal DBE in Antwort auf die zweite steigende Flanke (Zeitpunkt t4) des Taktsignals CLK auf den "H"-Pegel, nach einem Anstieg des Signals CDE auf den "H"-Pegel, und das Lesedatensignal DO wird nach außen ausgegeben.

In dieser Weise wird in einem herkömmlichen SDRAM eine reihenbezogene Leseoperation in Antwort auf die Eingabe eines Aktivbefehls durchgeführt, und ein Lesebefehl wird nach einer vorgeschriebenen Taktzyklusdauer tRCD (die Dauer von zwei Taktzyklen in dem Diagramm) seit der Eingabe des Aktivbefehls, eingegeben. Wenn der Lesebefehl eingegeben ist, wird eine spaltenbezogene Leseoperation durchgeführt, und das Lesedatensignal DO wird nach einer vorgeschriebenen Taktzyklusdauer CL (eine Dauer von zwei Taktzyklen in dem Diagramm, seit der Eingabe des Lesebefehls nach außen ausgegeben.

Die reihenbezogene Leseoperation endet jedoch nach einer bestimmten Zeitperiode seit der Eingabe des Aktivbefehls, gemäß der Leistungsfähigkeit des SDRAMs. Diese Zeitperiode ist nicht notwendigerweise gleich einem ganzzahligen Vielfachen der Periode des Taktsignals CLK. Wenn ein Taktsignal CLK, das eine relativ kurze Periode aufweist, verwendet wird, wie in einem System, das zahlreiche SDRAMs benötigt, um stabil zu arbeiten, wird folglich eine RAS-CAS Verzögerungszeit tRCD signifikant länger als die Zeit, die für die reihenbezogene Leseoperation benötigt wird, so daß das Problem einer langen ungenützten Stand-by Zeit auftritt, wie in Fig. 17 gezeigt. Das gleiche gilt für die Datenschreiboperation.

Aufgabe der Erfindung ist die Bereitstellung einer Halbleiterspeichervorrichtung mit der eine Lese/Schreib- Operation mit größerer Geschwindigkeit durchführbar ist.

Eine Halbleiterspeichervorrichtung gemäß der Erfindung ist mit einer Eingangsschaltung bereitgestellt, um eine Mehrzahl von externen Steuersignalen in Antwort auf ein Taktsignal zu übernehmen, das sich von einem ersten Pegel auf einen zweiten Pegel ändert, einem Dekoder, um ein erstes internes Steuersignal oder ein zweites internes Steuersignal selektiv auf einen Aktivpegel gemäß der Mehrzahl von externen Steuersignalen zu bringen, die in die Eingangsschaltung übernommen sind, einer Signalerzeugungsschaltung, um ein drittes internes Steuersignal auf einen Aktivpegel in Antwort auf eine vorbestimmte Zeitperiode zu bringen, die verstrichen ist, seitdem das erste interne Steuersignal den Aktivpegel erreicht hat, und in Antwort auf die Pegeländerung des Taktsignals, und einer Lese/Schreib- Schaltung zur Durchführung eines Teils der Datenlese/Datenschreib-Operation in Antwort auf das erste interne Steuersignal, das den Aktivpegel erreicht, und zur Durchführung der restlichen Datenlese/Datenschreib-Operation in Antwort auf das zweite und dritte interne Steuersignal, die beide den Aktivpegel annehmen. Selbst wenn die Taktsignalperiode lang ist, wird folglich ein Teil der Datenlese/Datenschreib- Operation zuerst gestartet und dann nach 1,5 Taktzyklen kann der Rest der Datenlese/Datenschreib-Operation gestartet werden, so daß die ungenutzte Stand-by Periode verkürzt und eine größere Geschwindigkeit der Lese/Schreib-Operation erreicht werden kann.

Die Signalerzeugungsschaltung enthält vorzugsweise eine Verzögerungsschaltung zur Verzögerung des ersten internen Steuersignals für eine vorbestimmte Zeitperiode, eine Pulserzeugungsschaltung zur Ausgabe eines Pulssignals jedesmal wenn sich der Pegel des Taktsignals ändert, und eine Verriegelungsschaltung zur Verriegelung eines Ausgangssignals von der Verzögerungsschaltung in Antwort auf jedes Pulssignal. Ein Ausgangssignal von der Verriegelungsschaltung wird das dritte interne Steuersignal. In diesem Fall kann die Signalerzeugungsschaltung einfach konfiguriert werden.

Ein anderes Ausführungsbeispiel der Halbleiterspeichervorrichtung gemäß der Erfindung ist mit einer Eingangsschaltung bereitgestellt, zur Übernahme einer Mehrzahl von externen Steuersignalen in Antwort auf ein Taktsignal, das sich von einem ersten Pegel auf einen zweiten Pegel ändert, einem Dekoder, um ein erstes internes Steuersignal oder ein zweites internes Steuersignal selektiv auf einen Aktivpegel gemäß der Mehrzahl von externen Steuersignalen zu bringen, die in die Eingangsschaltung übernommen sind, einer Signalerzeugungsschaltung, um ein drittes internes Steuersignal auf einen Aktivpegel in Antwort auf das Taktsignal zu bringen, das sich von dem zweiten Pegel auf den ersten Pegel ändert, nachdem das zweite interne Taktsignal den Aktivpegel erreicht hat, und einer Lese/Schreib-Schaltung zur Durchführung eines Teils der Datenlese/Datenschreib-Operation in Antwort auf das erste interne Steuersignal, das den aktiven Pegel erreicht, und zur Durchführung des Rests der Datenlese/Datenschreib-Operation in Antwort auf das zweite und dritte interne Steuersignal, die beide den Aktivpegel erreichen. Selbst wenn die Taktsignalperiode lang ist, wird folglich zuerst ein Teil der Datenlese/Datenschreib-Operation gestartet, und dann nach 1,5 Taktzyklen kann der Rest der Datenlese/Datenschreib-Operation gestartet werden, so daß die ungenutzte Stand-by Zeit verkürzt und eine größere Geschwindigkeit der Lese/Schreib-Operation erreicht werden kann.

Die Signalerzeugungsschaltung enthält vorzugsweise einen Inverter, um ein Taktsignal zu empfangen und ein invertiertes Taktsignal auszugeben, und eine Verriegelungsschaltung zur Verriegelung des zweiten internen Steuersignals in Antwort auf das invertierte Taktsignal, das sich von einem ersten Pegel auf einen zweiten Pegel ändert. Ein Ausgangssignal von der Verriegelungsschaltung wird zum dritten internen Steuersignal. In diesem Fall kann die Signalerzeugungsschaltung einfach konfiguriert werden.

Gemäß einem weiteren Ausführungsbeispiel ist die Halbleiterspeichervorrichtung gemäß der Erfindung mit einer Eingangsschaltung bereitgestellt, zur Übernahme einer Mehrzahl von externen Steuersignalen in Antwort auf ein Taktsignal, das sich von einem ersten Pegel auf einen zweiten Pegel ändert, einem Dekoder, um ein erstes internes Steuersignal oder ein zweites internes Steuersignal selektiv auf einen Aktivpegel gemäß der Mehrzahl von externen Steuersignalen zu bringen, die in die Eingangsschaltung übernommen sind, einer Signalerzeugungsschaltung, um ein drittes internes Steuersignal auf einen Aktivpegel in Antwort auf das Taktsignal zu bringen, das sich eine vorbestimmte Anzahl von Zeitpunkten (also n-mal) nachdem das erste interne Steuersignal den Aktivpegel erreicht von dem zweiten Pegel auf den ersten Pegel ändert, und einer Lese/Schreib-Schaltung zur Durchführung eines Teils der Datenlese/Datenschreib-Operation in Antwort auf das erste interne Steuersignal, das den Aktivpegel erreicht, und zur Durchführung des Rests der Datenlese/Datenschreib-Operation in Antwort auf das zweite und dritte interne Steuersignal, die beide den Aktivpegel erreichen. Selbst wenn die Taktsignalperiode lang ist, wird folglich zuerst ein Teil der Datenlese/Datenschreib-Operation gestartet, und dann nach 1,5 Taktzyklen kann der Rest der Datenlese/Datenschreib-Operation gestartet werden, so daß die ungenutzte Stand-by Zeit verkürzt und eine größere Geschwindigkeit der Lese/Schreib-Operation erreicht werden kann.

Die Signalerzeugungsschaltung enthält vorzugsweise einen Inverter zum Empfang eines Taktsignals und zur Ausgabe eines invertierten Taktsignals, und ein Schieberegister zur Übernahme eines Pegels des ersten internen Steuersignals und Ausgabe des Pegels des ersten internen Steuersignals, das vorher übernommen wurde, jedesmal wenn sich das invertierte Taktsignal von dem ersten Pegel auf den zweiten Pegel ändert. Ein Ausgangssignal von dem Schieberegister wird zum dritten internen Steuersignal. In diesem Fall kann die Signalerzeugungsschaltung leicht konfiguriert werden.

Vorzugsweise ist das oben genannte weitere Ausführungsbeispiel der Halbleiterspeichervorrichtung gemäß der Erfindung ferner mit einer Setzschaltung bereitgestellt, um ein viertes internes Steuersignal auf einen Aktivpegel oder einen Inaktivpegel von außen selektiv zu setzen, und die Signalerzeugungsschaltung bringt das dritte interne Steuersignal auf den Aktivpegel in Antwort auf das Taktsignal, das sich eine vorbestimmte Anzahl von Zeitpunkten (also n-mal) von dem zweiten Pegel auf den ersten Pegel geändert hat, wenn das vierte interne Steuersignal auf dem Aktivpegel ist, und es bringt das dritte interne Steuersignal auf den Aktivpegel in Antwort auf das Taktsignal, das sich eine vorbestimmte Anzahl von Zeitpunkten (also n-mal) von dem ersten Pegel auf den zweiten Pegel geändert hat, wenn das vierte interne Steuersignal auf dem inaktiven Pegel ist. In diesem Fall kann es ausgewählt werden, entweder um den Rest der Lese/Schreib-Operation in Antwort auf eine steigende Flanke des Taktsignals oder in Antwort auf eine fallende Flanke des Taktsignals durchzuführen.

Die Signalerzeugungsschaltung enthält vorzugsweise einen Inverter zum Empfang eines Taktsignals und zur Ausgabe eines invertierten Taktsignals, eine Gateschaltung zum Empfang des Taktsignals und des invertierten Taktsignals, und um das invertierte Taktsignal durchzulassen, wenn das vierte interne Steuersignal auf dem Aktivpegel ist, während das Taktsignal durchgelassen wird, wenn das vierte interne Steuersignal auf dem inaktiven Pegel ist, und ein Schieberegister zur Übernahme eines Pegels des ersten internen Steuersignals und zur Ausgabe des Pegels des ersten internen Steuersignals, das zuvor übernommen wurde, jedesmal, wenn sich das invertierte Taktsignal oder das Taktsignal, das die Gateschaltung passiert, von dem ersten Pegel auf den zweiten Pegel ändert, und ein Ausgangssignal von dem Schieberegister wird zum dritten internen Steuersignal. In diesem Fall kann die Signalerzeugungsschaltung einfach konfiguriert werden.

Die vorangegangenen und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden durch die folgende detaillierte Beschreibung der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen deutlicher. Es zeigen:

Fig. 1 ein Blockdiagramm einer Gesamtanordnung eines SDRAMs gemäß einem ersten Ausführungsbeispiel der Erfindung;

Fig. 2 ein Blockdiagramm einer Anordnung eines Bereichs eines in Fig. 1 gezeigten Speicherarrays, und eines Bereichs, der sich auf den Bereich des Speicherarrays bezieht;

Fig. 3 ein Blockdiagramm einer Anordnung eines Bereichs im einzelnen, der sich auf die Lese/Schreib-Steuerung des in Fig. 1 gezeigten SDRAMs bezieht;

Fig. 4 ein Zeitdiagramm einer Leseoperation für einen Fall, bei dem eine Taktsignalperiode des in den Fig. 1 bis 3 gezeigten SDRAMs relativ kurz ist;

Fig. 5 ein Zeitdiagramm einer Leseoperation für einen Fall, bei dem die Taktsignalperiode des in den Fig. 1 bis 3 gezeigten SDRAMs relativ lang ist;

Fig. 6 ein Diagramm, das sich auf die Beschreibung einer Wirkung des in den Fig. 1 bis 5 gezeigten SDRAMs bezieht;

Fig. 7 ein Blockdiagramm einer Anordnung eines Bereichs, der sich auf die Lese/Schreib- Steuerung eines SDRAMs bezieht, gemäß einem zweiten Ausführungsbeispiel der Erfindung;

Fig. 8 ein Zeitdiagramm einer Leseoperation für einen Fall, bei dem die Taktsignalperiode des in Fig. 7 gezeigten SDRAMs relativ kurz ist;

Fig. 9 ein Zeitdiagramm einer Leseoperation, wenn die Taktsignalperiode des in Fig. 7 gezeigten SDRAMs relativ lang ist;

Fig. 10 ein Schaltungsblockdiagramm einer Anordnung eines Bereichs, der sich auf die Lese/Schreib- Steuerung eines SDRAMs gemäß einem dritten Ausführungsbeispiel der Erfindung bezieht;

Fig. 11 ein Zeitdiagramm einer Leseoperation für einen Fall, bei dem die Taktsignalperiode des in Fig. 10 gezeigten SDRAMs relativ kurz ist;

Fig. 12 ein Zeitdiagramm einer Leseoperation für einen Fall, bei dem die Taktsignalperiode des in Fig. 10 gezeigten SDRAMs relativ lang ist;

Fig. 13 ein Zeitdiagramm einer Schreiboperation für einen Fall, bei dem die Taktsignalperiode des in Fig. 10 gezeigten SDRAMs relativ kurz ist;

Fig. 14 ein Zeitdiagramm einer Schreiboperation für einen Fall, bei dem die Taktsignalperiode des in Fig. 10 gezeigten SDRAMs relativ lang ist;

Fig. 15 ein Blockdiagramm einer Anordnung eines Bereichs, der die Lese/Schreib-Steuerung eines herkömmlichen SDRAMs betrifft;

Fig. 16 ein Zeitdiagramm einer Leseoperation für einen Fall, bei dem eine Taktsignalperiode des in Fig. 15 gezeigten SDRAMs relativ kurz ist; und

Fig. 17 ein Zeitdiagramm einer Leseoperation für einen Fall, bei dem die Taktsignalperiode des in Fig. 15 gezeigten SDRAMs relativ lang ist.

Erstes Ausführungsbeispiel

Fig. 1 zeigt ein Blockdiagramm der Gesamtanordnung des SDRAMs gemäß dem ersten Ausführungsbeispiel der Erfindung. Der SDRAM ist mit einem Taktpuffer 1, einem Steuersignalpuffer 2, einem Adressenpuffer 3, einem Modusregister 4, einer Steuerschaltung 5, vier Speicherarrays 6 bis 9 (Bänke #0 bis #3), und einem IO- Puffer 10 bereitgestellt.

Das Taktpuffer 1 wird durch ein externes Steuersignal CKE aktiviert, erzeugt ein internes Taktsignal intCK gemäß einem externen Taktsignal CLK, und liefert das interne Taktsignal intCK an das Steuersignalpuffer 2, das Adressenpuffer 3 und die Steuerschaltung 5. Das Steuersignalpuffer 2 verriegelt externe Steuersignale /CS, /RAS, /CAS, /WE, DQM, erzeugt interne Steuersignale intR, intC, intW, usw. und liefert die erzeugten internen Steuersignale an die Steuerschaltung 5 in Synchronisation mit dem internen Taktsignal intCK von dem Taktpuffer 1. Das Adressenpuffer 3 verriegelt externe Adressensignale A0 bis Ai (i ist ein ganzzahliger Wert größer oder gleich 0) und die Bankauswahlsignale BA0, BA1 und liefert die verriegelten Signale an die Steuerschaltung 5 in Synchronisation mit dem internen Taktsignal intCK von dem Taktpuffer 1.

Das Modusregister 4 speichert einen Modus, der durch die externen Adressensignale A0 bis Ai und dergleichen angewiesen ist, und gibt ein zu dem Modus korrespondierendes internes Befehlssignal aus. Jeder Speicherarray 6 bis 9 enthält eine Mehrzahl von Speicherzellen, die in einer Matrix aus Reihen und Spalten angeordnet sind, und die jeweils ein Bit von Daten (1- Bit Daten) speichern. Die Mehrzahl von Speicherzellen ist im voraus in Gruppen von j+1 Speicherzellen unterteilt (j ist ein ganzzahliger Wert größer oder gleich 0).

Die Steuerschaltung 5 erzeugt verschiedene interne Signale gemäß den Signalen von dem Taktpuffer 1, dem Steuersignalpuffer 2, dem Adressenpuffer 3 und dem Modusregister 4, und steuert den gesamten SDRAM. Während einer Schreiboperation und während einer Leseoperation wählt die Steuerschaltung 5 einen der vier Speicherarrays 6 bis 9 gemäß den Bankauswahlsignalen BA0, BA1 aus, und wählt j+1 Speicherzellen von dem ausgewählten Speicherarray gemäß den Adressensignalen A0 bis Ai aus. Die ausgewählten j+1 Speicherzellen werden aktiviert und mit dem IO- Puffer 10 gekoppelt.

Das IO-Puffer 10 liefert während einer Schreiboperation externe Eingangsdaten DI0 bis DIj an die ausgewählten j+1 Speicherzellen und gibt die Lesedaten DO0 bis DOj der j+1 Speicherzellen während einer Leseoperation nach außen.

Fig. 2 zeigt ein Schaltungsblockdiagramm einer Anordnung eines Bereichs des in Fig. 1 gezeigten Speicherarrays 6 und eines Bereichs, der diesen Bereich des Speicherarrays 6 betrifft. In Fig. 2 enthält das Speicherarray 6 eine Mehrzahl von Speicherblöcken MB, und jeder Speicherblock MB enthält eine Mehrzahl von Speicherzellen MC, die in einer Matrix aus Reihen und Spalten angeordnet sind, eine Wortleitung WL, die für eine jede Reihe bereitgestellt ist, und ein Bitleitungspaar BL, /BL, das korrespondiert zu jeder Spalte bereitgestellt ist. Eine Speicherzelle MC, die einen Zugriffstransistor und einen Kondensator zur Speicherung von Information enthält, ist allgemein bekannt.

Korrespondierend zu einem Speicherblock MB sind ein Reihendekoder 11, ein Spaltendekoder 12, ein Leseverstärker + Eingangs/Ausgangs-Steuerschaltung 13, ein Vorverstärker 17 und ein Schreibtreiber 18 bereitgestellt. Diese Leseverstärker + Eingangs/Ausgangs-Steuerschaltung 13 enthält ein Dateneingangs/Datenausgangs-Leitungspaar IO, /IO sowie eine Spaltenauswahlleitung CSL, ein Spaltenauswahlgate 14, einen Leseverstärker 15 und eine Ausgleichseinrichtung 16, die korrespondierend zu jeder Spalte eines Speicherblocks MB bereitgestellt sind.

Das Spaltenauswahlgate 14 enthält ein Paar von N-Kanal MOS- Transistoren, die ein Bitleitungspaar BL, /BL einer entsprechenden Spalte und ein Dateneingangs/Datenausgangs- Leitungspaar IO, /IO verbinden. Ein Gate jedes N-Kanal MOS- Transistors ist mit dem Spaltendekoder 12 über die Spaltenauswahlleitung CSL einer entsprechenden Spalte verbunden. Wenn der Spaltendekoder 12 eine Spaltenauswahlleitung CSL auf den Auswahlpegel oder den "H"-Pegel anhebt, werden die N-Kanal MOS-Transistoren leitend, und das Bitleitungspaar BL, /BL wird mit dem Dateneingangs/Datenausgangs-Leitungspaar IO, /IO gekoppelt.

Der Leseverstärker 15 verstärkt eine kleine Potentialdifferenz zwischen den Bitleitungen BL, /BL auf eine Leistungsversorgungsspannung Vcc in Antwort auf Leseverstärkeraktivierungssignale SE, /SE die jeweils den "H"- Pegel und den "L"-Pegel annehmen. Die Ausgleichseinrichtung 16 gleicht die Potentiale der Bitleitungen BL, /BL auf ein Bitleitungspotential VBL aus, in Antwort auf ein Bitleitungsausgleichssignal BLEQ, das den Aktivpegel oder den "H"-Pegel annimmt.

Der Reihendekoder 11 hebt eine von der Mehrzahl von Wortleitungen WL auf den Auswahlpegel oder den "H"-Pegel gemäß den Reihenadressensignalen RA0 bis RAi (die Adressensignale A0 bis Ai wenn das externe Steuersignal /RAS auf dem "L"-Pegel ist). Der Spaltendekoder 12 hebt eine der Mehrzahl von Spaltenauswahlleitungen CSL auf den Auswahlpegel oder den "H"- Pegel gemäß den Spaltenadressensignalen CA0 bis CAi (die Adressensignale A0 bis Ai wenn das externe Steuersignal /CAS auf dem "L"-Pegel ist).

Der Vorverstärker 17 wird in Antwort auf ein Signal PAE leitend, das den Aktivpegel oder den "H"-Pegel annimmt, vergleicht die Potentiale der Dateneingangs/Datenausgangs-Leitungen IO und /IO, und liefert ein internes Datensignal DO' mit einem Pegel, der zu dem Ergebnis des Vergleichs korrespondiert, an das IO-Puffer 10 über einen Datenbus DB. Der Schreibtreiber 18 wird in Antwort auf ein Signal WDE, das den Aktivpegel oder den "H"-Pegel annimmt, leitend, und hebt eine der Dateneingangs/Datenausgangs- Leitungen IO, /IO auf den "H"-Pegel und die andere Dateneingangs/Datenausgangs-Leitung auf den "L"-Pegel gemäß einem internen Datensignal DI', das über den Datenbus DB von dem IO-Puffer 10 geliefert wird.

Als nächstes wird eine Operation eines Bereichs des in Fig. 2 gezeigten Speicherarrays 6 und eines Bereichs, der diesen Bereich des Speicherarrays 6 betrifft, beschrieben. Während eines Lesemodus fällt zuerst das Bitleitungsausgleichssignal BLEQ auf den "L"-Pegel, und eine Ausgleichsoperation des Bitleitungspaars BL, /BL wird unterbrochen. Dann verursacht der Reihendekoder 11 das Anheben einer Wortleitung WL einer Reihe, die zu den Reihenadressensignalen RA0 bis RAi korrespondiert, auf den Auswahlpegel oder den "H"-Pegel, und ein N-Kanal MOS- Transistor einer Speicherzelle MC dieser Reihe wird leitend. Folglich ändern sich die Potentiale der Bitleitungen BL, /BL um einen kleinen Wert, gemäß der Ladungsmenge in einem Kondensator einer aktivierten Speicherzelle MC.

Die Leseverstärkeraktivierungssignale SE, /SE erreichen dann jeweils den "H"-Pegel und den "L"-Pegel, wodurch der Leseverstärker 15 aktiviert wird. Wenn das Potential der Bitleitung BL etwas höher ist als das Potential der Bitleitung /BL, wird das Potential der Bitleitung BL auf den "H"-Pegel gezogen, während das Potential der Bitleitung /BL auf den "L"- Pegel heruntergezogen wird. Umgekehrt, wenn das Potential der Bitleitung /BL etwas größer ist als das Potential der Bitleitung BL, wird das Potential der Bitleitung /BL auf den "H"-Pegel hochgezogen, während das Potential der Bitleitung BL auf den "L"-Pegel heruntergezogen wird.

Der Spaltendekoder 12 verursacht dann ein Anheben einer Spaltenauswahlleitung CSL einer Spalte, die zu den Spaltenadressensignalen CA0 bis CAi korrespondiert, auf den Auswahlpegel oder den "H"-Pegel, und ein Spaltenauswahlgate 14 dieser Spalte wird leitend. Die Daten des Bitleitungspaars BL, /BL der ausgewählten Spalte werden über das Spaltenauswahlgate 12 und das Dateneingangs/Datenausgangs-Leitungspaar IO, /IO an den Vorverstärker 17 geliefert. Der Vorverstärker 17 gibt ein internes Datensignal DO' in Antwort auf das Signal PAE auf den Datenbus DB.

Während eines Schreibmodus nehmen ähnlich wie bei dem Lesemodus eine Wortleitung WL und eine Spaltenauswahlleitung CSL den Auswahlpegel oder den "H"-Pegel an, und eine aktivierte Speicherzelle MC wird über das Bitleitungspaar BL, /BL, das Spaltenauswahlgate 14, und das Dateneingangs/Datenausgangs- Leitungspaar IO, /IO mit dem Schreibtreiber 18 verbunden. Der Schreibtreiber 18 schreibt das interne Datensignal DI' von dem Datenbus DB in eine ausgewählte Speicherzelle MC in Antwort auf das Signal WDE. Die anderen Speicherarrays 7 bis 9 haben eine ähnliche Anordnung wie das Speicherarray 6.

Fig. 3 zeigt ein Blockdiagramm einer Anordnung eines Bereichs, der die Datenlese/Datenschreib-Steuerung des SDRAMs betrifft. In Fig. 3 ist der SDRAM mit einem Eingangspuffer 20 bereitgestellt, der in einem Taktpuffer 1 enthalten ist; Eingangspuffern 21 bis 23 und Verriegelungsschaltungen 26 bis 28, die einen Steuersignalpuffer 2 enthalten sind; einem Eingangspuffer 24, einem Ausgangspuffer 25 und Verriegelungsschaltungen 29, 30, die in einem IO-Puffer 10 enthalten sind; und einem Befehlsdekoder 31, einer reihenbezogenen Steuersignalerzeugungsschaltung 32, einer spaltenbezogenen Steuersignalerzeugungsschaltung 33, einer Verzögerungsschaltung 34, einer Verriegelungsschaltung 35, einer Pulserzeugungsschaltung 36, einem Schieberegister 37 und einer ausgangsbezogenen Steuersignalerzeugungsschaltung 38, die in einer Steuerschaltung 5 enthalten sind.

Das Eingangspuffer 20 erzeugt ein internes Taktsignal intCK gemäß einem externen Taktsignal CLK und liefert das interne Taktsignal intCK an die Verriegelungsschaltungen 26 bis 30, die Pulserzeugungsschaltung 36 und das Schieberegister 37.

Die Eingangspuffer 21 bis 23 liefern jeweils externe Steuersignale /RAS, /CAS, /WE an die Verriegelungsschaltungen 26 bis 28. Die Verriegelungsschaltungen 26 bis 28 verriegeln jeweils die externen Steuersignale /RAS, /CAS, /WE, erzeugen interne Steuersignale intR, intC, intW, und liefern die erzeugten internen Steuersignale in Antwort auf eine steigende Flanke des internen Taktsignals intCK an den Befehlsdekoder 31.

Das Eingangspuffer 24 liefert ein externes Datensignal DI an die Verriegelungsschaltung 29. Die Verriegelungsschaltung 29 verriegelt das externe Datensignal DI, erzeugt ein internes Datensignal DI', und liefert das erzeugte interne Datensignal an den Datenbus DB in Antwort auf eine steigende Flanke von dem internen Taktsignal intCK. Die Verriegelungsschaltung 30 verriegelt ein internes Datensignal DO' von dem Datenbus DB, und liefert das verriegelte interne Datensignal in Antwort auf eine steigende Flanke von dem internen Taktsignal intCK an das Ausgangspuffer 25. Das Auspuffer 25 gibt ein Datensignal DO von der Verriegelungsschaltung 30 in Antwort auf ein Signal OEM nach außen, das den aktiven Pegel oder den "H"-Pegel annimmt.

Der Befehlsdekoder 31 erzeugt ein reihenbezogenes Aktivierungssignal ACT und spaltenbezogene Aktivierungssignale LESEN, SCHREIBEN gemäß einer Kombination von Logikpegeln der internen Steuersignale intR, intC, intW. Die reihenbezogene Steuersignalerzeugungsschaltung 32 erzeugt ein Reihenadressenverriegelungssignal RAL, ein Wortleitungstriggersignal ΦWL, ein Bitleitungsausgleichssignal BLEQ, ein Bitleitungsunterbrechungssignal BLI, ein Leseverstärkeraktivierungssignal SE und dergleichen gemäß den Signalen ACT, LESEN, SCHREIBEN, und steuert folglich eine reihenbezogene Operation.

Die Verzögerungsschaltung 34 erzeugt ein Signal ACTD, indem das Signal ACT für eine vorbestimmte Verzögerungszeit Td (zum Beispiel 12 ns) verzögert wird, und liefert das Signal ACTD an die Verriegelungsschaltung 35. Die Verzögerungszeit Td wird auf eine notwendige und ausreichende Zeitperiode gesetzt, von dem Zeitpunkt an, wenn das Signal ACT den Aktivpegel oder den "H"- Pegel erreicht, bis zu dem Zeitpunkt, wenn eine Operation einer reihenbezogenen Schaltung beendet ist.

Die Pulserzeugungsschaltung 36 bringt ein Signal HCK auf den "H"-Pegel in einer pulsähnlichen Weise und in Antwort auf eine steigende Flanke und eine fallende Flanke des internen Taktsignals intCK. Das Signal HCK wird zu einem Taktsignal mit einer Frequenz, die doppelt so groß ist wie die Frequenz des internen Taktsignals intCK. Die Verriegelungsschaltung 35 verriegelt einen Pegel des Signals ACT von der Verzögerungsschaltung 34, erzeugt ein Spaltendekoderaktivierungssignal CDE, und liefert das erzeugte Signal an die spaltenbezogene Steuersignalerzeugungsschaltung 33 und das Schieberegister 37 in Antwort auf eine steigende Flanke des Signals HCK.

Die spaltenbezogene Steuersignalerzeugungsschaltung 33 erzeugt ein Spaltenadressenverriegelungssignal CAL, ein Dateneingangsverriegelungssignal DIL, ein Spaltenauswahlleitungsaktivierungssignal ΦCSL, ein IO- Schaltsignal IOSW, ein IO-Ausgleichssignal IOEQ, ein Vorverstärkeraktivierungssignal PAE, ein Schreibtreiberaktivierungssignal WDE und dergleichen, gemäß den Signalen CDE, LESEN, SCHREIBEN und HCK und steuert folglich eine spaltenbezogene Operation.

Das Schieberegister 37 übernimmt einen Pegel des Signals CDE in Antwort auf jede steigende Flanke des internen Taktsignals intCK, und gibt den Pegel des Signals CDE, der zuvor übernommen wurde, in Antwort auf eine nachfolgende steigende Flanke aus. Ein Ausgangssignal von dem Schieberegister 37 wird ein Datenbusaktivierungssignal DBE. Die ausgangsbezogene Steuersignalerzeugungsschaltung 38 erzeugt ein Signal OEM gemäß den Signalen DBE, LESEN und liefert das Signal OEM an das Ausgangspuffer 25.

Fig. 4 zeigt ein Zeitdiagramm der Lesesteuerung des SDRAMs, wenn eine Periode TCLK eines Taktsignals CLK relativ kurz ist (zum Beispiel TCLK = 8 ns). Wenn ein Aktivbefehl (/RAS = L, /CAS = H, /WE = H) in Synchronisation mit einer steigenden Flanke (Zeitpunkt t0) des Taktsignals CLK eingegeben wird, wie in Fig. 4 gezeigt, nehmen die internen Steuersignale intR, intC, intW jeweils den "H"-Pegel, den "L"-Pegel und den "L"-Pegel an, und das Signal ACT steigt entsprechend auf den "H"-Pegel an.

Wenn das Signal ACT auf den "H"-Pegel ansteigt, wird die Ausgleichsoperation des Bitleitungspaars BL, /BL unterbrochen, die Wortleitung WL, die durch die Reihenadressensignale RA0 bis RAi bestimmt ist, steigt auf "H"-Pegel, und der Leseverstärker 15 wird aktiviert.

Wenn eine Verzögerungszeit Td (12 ns) der Verzögerungsschaltung 34 verstrichen ist, seit das Signal ACT auf "H"-Pegel angestiegen ist, steigt das Signal ACTD auf den "H"-Pegel, und der Pegel des Signals ACTD wird verriegelt und das Signal CDE steigt auf den "H"-Pegel in Antwort auf die steigende Flanke des Signals HCK, die unmittelbar folgt (die vierte Flanke des Taktsignals CLK nach einem Anstieg des Signals ACT auf den "H"- Pegel (zum Zeitpunkt t2).

Wenn ein Lesebefehl (/RAS = H, /CAS = L, /WE = H) in Synchronisation mit der steigenden Flanke (Zeitpunkt t2) des Taktsignals CLK eingegeben wird, die zwei Taktzyklen nach der Eingabe des Aktivbefehls auftritt, erreichen weiter die internen Steuersignale intR, intC, intW jeweils den "L"-Pegel, den "H"- Pegel und den "L"-Pegel, und entsprechend steigt das Signal LESEN auf den "H"-Pegel.

Wenn die Signale CDE und LESEN beide den "H"-Pegel annehmen, steigt eine vorgeschriebene Anzahl (zum Beispiel zwei) der Spaltauswahlleitungen CSL, die durch die Spaltenadressensignale CA0 bis CAi bestimmt sind, jeweils sequentiell auf den "H"-Pegel für jeden Taktzyklus. Die Spaltenadressensignale der zweiten Spaltenauswahlleitung CSL und jenseits davon werden innerhalb des SDRAMs basierend auf den Spaltadressensignalen CA0 bis CAi der ersten Spaltenauswahlleitung CSL erzeugt. Außerdem steigt in Antwort auf die zweite steigende Flanke (Zeitpunkt t4) des Taktsignals CLK, nach einem Anstieg des Signals CDE auf den "H"- Pegel, das Signal DBE auf den "H"-Pegel, und entsprechend wird eine vorgeschriebene Anzahl von Lesedatensignalen DO in Synchronisation mit dem Taktsignal CLK aufeinanderfolgend ausgegeben.

Wenn ein Vorladebefehl (/RAS = L, /CAS = H, /WE = L) in Synchronisation mit der sechsten steigenden Flanke des Taktsignals CLK nach der Eingabe des Aktivbefehls eingegeben wird, erreichen die internen Steuersignale intR, intC, intW jeweils den "H"-Pegel, den "L"-Pegel und den "H"-Pegel, und entsprechend fällt das Signal ACT auf den "L"-Pegel.

Wenn das Signal ACT auf den "L"-Pegel fällt, fällt die Wortleitung WL auf den "L"-Pegel, wodurch der Leseverstärker 15 deaktiviert wird. Folglich wird die Ausgleichsoperation des Bitleitungspaars BL, /BL gestartet, und die Spaltenauswahlleitung CSL erreicht den "L"-Pegel und die Leseoperation endet.

Fig. 5 zeigt ein Zeitdiagramm einer Leseoperation des SDRAMs, für einen Fall, bei dem die Periode TCLK des Taktsignals CLK relativ lang ist (zum Beispiel TCLK = 12 ns). In Fig. 5 wird ein Aktivbefehl in Synchronisation mit einer steigenden Flanke (Zeitpunkt t10) des Taktsignals CLK eingegeben, und das Signal ACT steigt auf den "H"-Pegel. Wenn das Signal ACT auf den "H"- Pegel ansteigt, wird die Ausgleichsoperation des Bitleitungspaars BL, /BL unterbrochen, und die Wortleitung WL steigt auf den "H"-Pegel, wodurch der Leseverstärker 15 aktiviert wird.

Wenn eine Verzögerungszeit Td der Verzögerungsschaltung 34 vergangen ist, seit einem Anstieg des Signals ACT auf den "H"- Pegel, steigt das Signal ACT auf den "H"-Pegel, und der Pegel des Signals ACTD wird verriegelt und das Signal CDE steigt auf den "H"-Pegel in Antwort auf die steigende Flanke des Signals HCK, die unmittelbar folgt (die dritte Flanke des Taktsignals CLK nach einem Anstieg des Signals ACT auf den "H"-Pegel).

Darüber hinaus wird ein Lesebefehl in Synchronisation mit der steigenden Flanke (Zeitpunkt t11) des Taktsignals CLK, die einen Taktzyklus nach der Eingabe des Aktivbefehls auftritt, eingegeben, und das Signal LESEN steigt auf den "H"-Pegel. Wenn die Signale CDE und LESEN beide den "H"-Pegel annehmen, steigt eine vorgeschriebene Anzahl von Spaltenauswahlleitungen CSL, die durch die Spaltenadressensignale CA0 bis CAi bestimmt sind, jeweils auf den "H"-Pegel, für einen darauf folgenden Taktzyklus. Außerdem steigt in Antwort auf die zweite steigende Flanke (Zeitpunkt t13) des Taktsignals CLK, nach einem Anstieg des Signals CDE auf den "H"-Pegel, das Signal DBE auf den "H"- Pegel, und entsprechend werden eine vorgeschriebene Anzahl von Lesedatensignalen D0 der Reihe nach in Synchronisation mit dem Taktsignal CLK ausgegeben.

Fig. 6 zeigt ein Diagramm, welches die Wirkung der Erfindung verdeutlicht. Wenn die Periode TCLK des Taktsignals CLK relativ kurz ist (TCLK = 7,5 bis 8 ns), gemäß diesem SDRAM, wie in Fig. 6 gezeigt, dauert die RAS-CAS Verzögerungszeit tRCD zwei Taktzyklen, so daß vier Taktzyklen erforderlich wären von der Eingabe eines Aktivbefehls bis zum Start der Datenausgabe, und eine Summe tRTCD + CL der RAS-CAS Verzögerungszeit tRCD und eine CAS-Warteverzögerungszeit CL wären gleich, wie bei dem herkömmlichen Beispiel.

Wenn die Periode TCLK des Taktsignals CLK relativ lang ist (TCLK = 10 bis 20 ns) kann jedoch die RAS-CAS Verzögerungszeit tRCD derart ausgelegt sein, daß sie gleich der Dauer eines Taktzyklus ist, so daß die Anzahl von Taktzyklen, die von der Eingabe des Aktivbefehls bis zum Start der Datenausgabe erforderlich sind, nur drei ist, und folglich wird tRCD + CL um einen Taktzyklus kürzer als in dem herkömmlichen Beispiel. Selbst wenn die Periode TCLK des externen Taktsignals CLK relativ lang ist, kann folglich die ungenutzte Stand-by Zeit von der Eingabe des Aktivbefehls bis zur Eingabe des Lesebefehls verkürzt werden, so daß eine größere Datenlesegeschwindigkeit erzielt werden kann.

Zweites Ausführungsbeispiel

Fig. 7 zeigt ein Schaltungsblockdiagramm eines Bereichs, der die Datenlese/Datenschreib-Steuerung eines SDRAMs gemäß dem zweiten Ausführungsbeispiel der Erfindung betrifft. Der SDRAM gemäß dem zweiten Ausführungsbeispiel unterscheidet sich von dem SDRAM gemäß dem ersten Ausführungsbeispiel dadurch, daß die Verzögerungsschaltung 34 weggelassen ist, die Pulserzeugungsschaltung 36 durch einen Inverter 40 ersetzt ist, und der Befehlsdekoder 31 ein Signal COL ausgibt. Das Signal COL ist ein Signal, das zusammen mit den Signalen LESEN, SCHREIBEN auf den "H"-Pegel ansteigt. Der Inverter 40 empfängt ein internes Taktsignal intCK und erzeugt ein invertiertes Taktsignal intCK. Das invertierte Taktsignal /intCK wird anstelle des Signals HCK an die Verriegelungsschaltung 35 und die spaltenbezogene Steuersignalerzeugungsschaltung 33 geliefert. Die Verriegelungsschaltung 35 verriegelt einen Pegel des Signals COL und erzeugt ein Signal CDE in Synchronisation mit einer steigenden Flanke des Taktsignals /intCK.

Fig. 8 zeigt ein Zeitdiagramm der Lesesteuerung des SDRAMs, wenn die Periode TCLK des Taktsignals CLK relativ kurz ist (zum Beispiel TCLK = 8 ns). Ein Lesebefehl wird in Synchronisation mit der steigenden Flanke (Zeitpunkt t2) des Taktsignals CLK, die zwei Taktzyklen nach der Eingabe des Aktivbefehls (Zeitpunkt t0) auftritt, eingegeben, und die Signale COL und LESEN steigen auf den "H"-Pegel. Ein Pegel des Signals COL wird verriegelt und das Signal CDE steigt auf den "H"-Pegel in Antwort auf eine steigende Flanke des Taktsignals /intCK, die unmittelbar einer steigenden Flanke des Signals COL folgt (die dritte steigende Flanke seit der Eingabe des Aktivbefehls).

In Antwort auf die zweite steigende Flanke (Zeitpunkt t4) des Taktsignals CLK, nach einem Anstieg des Signals CDE auf den "H"- Pegel, steigt das Signal DBE auf den "H"-Pegel und entsprechend wird eine vorgeschriebene Anzahl von Lesedatensignalen DO aufeinanderfolgend in Synchronisation mit dem Taktsignal CLK ausgegeben.

Fig. 9 zeigt ein Zeitdiagramm der Lesesteuerung des SDRAMs, wenn die Periode TCLK des Taktsignals relativ lang ist (zum Beispiel TCLK = 12 ns). Ein Lesebefehl wird in Synchronisation mit der steigenden Flanke (Zeitpunkt t11) des Taktsignals CLK eingegeben, die einen Taktzyklus nach der Eingabe des Aktivbefehls (t10) auftritt, und die Signale COL und LESEN steigen auf den "H"-Pegel. Der Pegel des Signals COL wird verriegelt und das Signal CDE steigt auf den "H"-Pegel in Antwort auf eine steigende Flanke des Taktsignals /intCK, die einer steigenden Flanke des Signals COL unmittelbar folgt (die zweite steigende Flanke seit der Eingabe des Aktivbefehls).

In Antwort auf die zweite steigende Flanke (Zeitpunkt t13) des Taktsignals CLK, nach einem Anstieg des Signals CDE auf den "H"- Pegel, steigt das Signal DBE auf den "H"-Pegel, und entsprechend wird eine vorgeschriebene Anzahl von Lesedatensignalen DO aufeinanderfolgend in Synchronisation mit dem Taktsignal CLK ausgegeben.

Die gleichen Wirkungen wie diejenigen, die gemäß dem ersten Ausführungsbeispiel erhalten wurden, können auch mit dem zweiten Ausführungsbeispiel erhalten werden.

Drittes Ausführungsbeispiel

Fig. 10 zeigt ein Schaltungsblockdiagramm eines Bereichs, der sich auf die Datenlese/Datenschreib-Steuerung eines SDRAMs gemäß dem dritten Ausführungsbeispiel der Erfindung bezieht, und wird im Vergleich zu Fig. 7 verwendet. Der in Fig. 10 gezeigte SDRAM unterscheidet sich von dem SDRAM nach Fig. 7 dadurch, daß die Verriegelungsschaltung 35 durch ein Schieberegister 41 und einen Schalter 42 ersetzt ist, und das Modusregister 4 ein Schaltsignal ΦSW ausgibt. Das Signal ΦSW wird selektiv im voraus auf den "H"-Pegel oder den "L"-Pegel durch externe Steuersignale /RAS, /CAS, /WE, externe Adressensignale A0 bis Ai und dergleichen gesetzt. Ein Schalteranschluß 42a des Schalters 42 empfängt ein internes Taktsignal intCK, der andere Schalteranschluß 42b empfängt ein Ausgangstaktsignal /intCK des Inverters 40, und ein gemeinsamer Anschluß 42c ist mit einem Taktanschluß des Schieberegisters 41 verbunden.

Wenn das Signal ΦSW auf dem "H"-Pegel ist, wird eine Verbindung zwischen dem Anschluß 42a und dem Anschluß 42c des Schalters 42 gebildet, und das interne Taktsignal intCK wird an den Taktanschluß des Schieberegisters 41 angelegt. Wenn das Signal ΦSW auf "L"-Pegel ist, wird eine Verbindung zwischen dem Anschluß 42b und dem Anschluß 42c des Schalters 42 gebildet, und das invertierte Taktsignal /intCK an den Taktanschluß des Schieberegisters 41 angelegt.

Das Schieberegister 41 übernimmt einen Pegel des Signals ACT in Antwort auf jede steigende Flanke des Taktsignals intCK oder /intCK, und gibt den übernommenen Pegel des Signals ACT aus, in Antwort auf eine darauf folgende steigende Flanke. Ein Ausgangssignal von dem Schieberegister 41 wird zum Signal CDE.

Fig. 11 zeigt ein Zeitdiagramm der Lesesteuerung des SDRAMs, wenn die Periode TCLK des Taktsignals CLK relativ kurz ist (zum Beispiel TCLK = 8 ns). In diesem Fall wird das Signal ΦSW auf den "H"-Pegel gesetzt, und das Taktsignal intCK wird an den Taktanschluß des Schieberegisters 41 angelegt (eingegeben). Wie in Fig. 11 gezeigt, steigt das Signal ACT auf den "H"-Pegel, wenn ein Aktivbefehl zum Zeitpunkt t0 eingegeben ist. In Antwort auf eine steigende Flanke (Zeitpunkt t1) des Taktsignals intCK, die unmittelbar einer steigenden Flanke des Signals ACT folgt, wird der Pegel des Signals ACT in das Schieberegister 41 übernommen, und das Signal CDE steigt auf den "H"-Pegel in Antwort auf eine darauf folgende steigende Flanke (Zeitpunkt t2) des Taktsignals intCK.

Außerdem wird ein Lesebefehl in Synchronisation mit der steigenden Flanke des Taktsignals CLK eingegeben, die zwei Taktzyklen nach der Eingabe des Aktivbefehls auftritt, und das Signal LESEN steigt auf den "H"-Pegel. In Antwort auf die zweite steigende Flanke (Zeitpunkt t4) des Taktsignals CLK, nach einem Anstieg des Signals CDE auf den "H"-Pegel, steigt das Signal DBE auf den "H"-Pegel, und eine vorgeschriebene Anzahl von Lesedatensignalen DO wird aufeinanderfolgend in Synchronisation mit dem Taktsignal CLK ausgegeben.

Fig. 12 zeigt ein Zeitdiagramm der Lesesteuerung des SDRAMs, wenn die Periode TCLK des Taktsignals CLK relativ lang ist (zum Beispiel TCLK = 12 ns). In diesem Fall wird das Signal ΦSW auf den "L"-Pegel gesetzt, und das Taktsignal /intCK wird an den Taktanschluß des Schieberegisters 41 angelegt (eingegeben). Wie in Fig. 12 gezeigt, steigt das Signal ACT auf den "H"-Pegel, wenn der Aktivbefehl zum Zeitpunkt t10 eingegeben ist. In Antwort auf eine steigende Flanke des Taktsignals /intCK, die unmittelbar einer steigenden Flanke des Signals ACT folgt, wird der Pegel des Signals ACT in das Schieberegister 41 übernommen, und das Signal CDE steigt auf den "H"-Pegel in Antwort auf eine darauffolgende steigende Flanke des Taktsignals /intCK. Außerdem wird der Lesebefehl in Synchronisation mit der steigenden Flanke des Taktsignals CLK eingegeben, die einen Taktzyklus nach der Eingabe des Aktivbefehls auftritt, und das Signal LESEN steigt auf den "H"-Pegel. In Antwort auf die zweite steigende Flanke (Zeitpunkt t13) des Taktsignals CLK, nach einem Anstieg des Signals CDE auf den "H"-Pegel, steigt das Signal DBE auf den "H"-Pegel, und eine vorgeschriebene Anzahl von Lesedatensignalen DO wird aufeinanderfolgend in Synchronisation mit dem Taktsignal CLK ausgegeben.

Fig. 13 zeigt ein Zeitdiagramm der Schreibsteuerung des SDRAMs, wenn die Periode TCLK des Taktsignals CLK relativ kurz ist (zum Beispiel TCLK = 8 ns). In diesem Fall wird das Signal ΦSW auf den "H"-Pegel gesetzt, und das Taktsignal intCK wird an den Taktanschluß des Schieberegisters 41 angelegt (eingegeben).

Wenn ein Aktivbefehl (/RAS = L, /CAS = H, /WE = H) in Synchronisation mit einer steigenden Flanke (Zeitpunkt t0) des Taktsignals CLK eingegeben wird, erreichen die internen Steuersignale intR, intC, intW jeweils den "H"-Pegel, den "L"- Pegel und den "L"-Pegel, und entsprechend steigt das Signal ACT auf den "H"-Pegel, wie in Fig. 13 gezeigt.

Wenn das Signal ACT auf den "H"-Pegel steigt, wird die Ausgleichsoperation eines Bitleitungspaars BLP (BL, /BL) unterbrochen, und eine Wortleitung WL, die durch die Reihenadressensignale RA0 bis RAi bestimmt ist, steigt auf den "H"-Pegel, und der Leseverstärker 15 wird aktiviert.

In Antwort auf eine steigende Flanke (Zeitpunkt t1) des Taktsignals intCK, die unmittelbar einer steigenden Flanke des Signals ACT folgt, wird ein Pegel des Signals ACT in das Schieberegister 41 übernommen, und das Signal CDE steigt auf den "H"-Pegel in Antwort auf eine darauf folgende steigende Flanke (Zeitpunkt t2) des Taktsignals intCK.

Außerdem wird ein Schreibbefehl (/RAS = H, /CAS = L, /WE = L) in Synchronisation mit der steigenden Flanke (Zeitpunkt t2) des Taktsignals CLK eingegeben, die zwei Taktsignale nach der Eingabe des Aktivbefehls auftritt, und das Signal SCHREIBEN steigt auf den "H"-Pegel. Wenn die Signale CDE und SCHREIBEN beide den "H"-Pegel erreichen, wird eine vorgeschriebene Anzahl (zum Beispiel vier) von Spaltenauswahlleitungen CSL, die durch Spaltenadressensignale CA0 bis CAi bestimmt sind, jeweils für einen Taktzyklus sequentiell auf den "H"-Pegel angehoben. Die Spaltenadressensignale der zweiten Spaltenauswahlleitung CSL und jenseits davon werden innerhalb des SDRAMs basierend auf Spaltenadressensignalen CA0 bis CAi der ersten Spaltenauswahlleitung CSL erzeugt.

Zusammen mit der Eingabe des Aktivbefehls wird darüber hinaus eine vorgeschriebene Anzahl (in diesem Fall vier) von externen Datensignalen DI aufeinanderfolgend in Synchronisation mit einer steigenden Flanke des Taktsignals CLK eingegeben, und aufeinanderfolgend durch die Verriegelungsschaltung 29 verriegelt. Ein Ausgangssignal DI' der Verriegelungsschaltung 29 wird an den Schreibtreiber 18 über den Datenbus DB geliefert.

Andererseits erreichen die Signale CDE und SCHREIBEN den "H"- Pegel. In Antwort auf eine steigende Flanke des Taktsignals intCK steigt das Schreibtreiberaktivierungssignal WDE auf den "H"-Pegel nur für eine vorgeschriebene Anzahl von Zeitpunkten (in diesem Fall nur viermal). Folglich werden vier Datensignale DI' aufeinanderfolgend in die ausgewählten vier Bitleitungspaare BLP0 bis BLP3 geschrieben.

Fig. 14 zeigt ein Zeitdiagramm der Schreibsteuerung des SDRAMs, wenn die Periode TCLK des Taktsignals CLK relativ lang ist (zum Beispiel TCLK = 12 ns). In diesem Fall ist das Signal ΦSW auf den "L"-Pegel gesetzt, und das Taktsignal /intCK wird an den Taktanschluß des Schieberegisters 41 angelegt (eingegeben).

Wie in Fig. 14 gezeigt, wird ein Aktivbefehl in Synchronisation mit einer steigenden Flanke (Zeitpunkt t10) des Taktsignals CLK eingegeben, und das Signal ACT steigt auf den "H"-Pegel. Wenn das Signal ACT auf den "H"-Pegel steigt, wird die Ausgleichsoperation eines Bitleitungspaars BLP (BL, /BL) unterbrochen, und eine Wortleitung WL steigt auf den "H"-Pegel, und ein Leseverstärker 15 wird aktiviert.

In Antwort auf eine steigende Flanke des Taktsignals intCK, die einer steigenden Flanke des Signals ACT unmittelbar folgt, wird ein Pegel des Signals ACT in das Schieberegister 41 übernommen und ein Signal CDE steigt auf den "H"-Pegel in Antwort auf eine darauffolgende steigende Flanke des Taktsignals intCK.

Außerdem wird ein Schreibbefehl in Synchronisation mit der steigenden Flanke (Zeitpunkt t2) des Taktsignals CLK eingegeben, die einen Taktzyklus nach der Eingabe des Aktivbefehls auftritt, und ein Signal SCHREIBEN steigt auf den "H"-Pegel. Wenn die Signale CDE und SCHREIBEN beide den "H"-Pegel erreichen, steigt ein vorgeschriebene Anzahl von Spaltenauswahlleitungen CSL, die durch die Spaltenadressensignale CA0 bis CAi bestimmt sind, jeweils sequentiell für einen Taktzyklus auf den "H"-Pegel.

Zusammen mit der Eingabe des Aktivbefehls werden darüber hinaus eine vorgeschriebene Anzahl von externen Datensignalen DI in Synchronisation mit einer steigenden Flanke des Taktsignals CLK eingegeben, und aufeinanderfolgend in der Verriegelungsschaltung 29 verriegelt. Ein Ausgangssignal DI' der Verriegelungsschaltung 29 wird über den Datenbus DB an den Schreibtreiber 18 geliefert.

Wenn die Signale CDE und SCHREIBEN beide den "H"-Pegel erreichen, steigt andererseits das Schreibtreiberaktivierungssignal WDE auf den "H"-Pegel, und zwar in einer pulsähnlichen Weise für eine vorgeschriebene Anzahl von Zeitpunkten (also n-mal) in Antwort auf eine steigende Flanke des Taktsignals intCK. Folglich werden vier Datensignale DI' aufeinanderfolgend in die ausgewählten vier Bitleitungspaare BLP0 bis BLP3 geschrieben.

Die gleichen Wirkungen wie gemäß dem ersten Ausführungsbeispiel werden auch durch das dritte Ausführungsbeispiel erhalten.

Obwohl die Erfindung im Detail beschrieben und veranschaulicht wurde, ist es für einen Fachmann auf diesem Gebiet selbstverständlich, daß dies nur beispielhaft geschehen ist, und den Schutzbereich der Erfindung in keinerlei Weise einschränkt.

Claims (8)

1. Halbleiterspeichervorrichtung, die in Synchronisation mit einem Taktsignal (intCK) arbeitet, enthaltend:
eine Eingangsschaltung (21 bis 23, 26 bis 28) zur Übernahme einer Mehrzahl von externen Steuersignalen (/RAS, /CAS, /WE) in Antwort auf das Taktsignal (intCK), das sich von einem ersten Pegel auf einen zweiten Pegel ändert;
einen Dekoder (31) zur selektiven Veranlassung eines ersten oder zweiten internen Steuersignals (ACT, LESEN/SCHREIBEN) einen Aktivpegel gemäß der Mehrzahl von externen Steuersignalen (/RAS, /CAS, /WE) anzunehmen, die in die Eingangsschaltung (21 bis 23, 26 bis 28) übernommen sind;
eine Signalerzeugungsschaltung (34 bis 36) zur Veranlassung eines dritten internen Steuersignals (CDE) einen Aktivpegel in Antwort auf eine vorbestimmte Zeitperiode (Td) anzunehmen, die verstrichen ist seitdem das erste interne Steuersignal (ACT) den Aktivpegel erreicht hat, und in Antwort auf eine Änderung des Pegels des Taktsignals (intCK); und
eine Lese/Schreib-Schaltung (32, 33, 37, 38) zur Durchführung eines Teils einer Datenlese/Datenschreib-Operation in Antwort auf das erste interne Steuersignal (ACT), das den Aktivpegel annimmt, und zur Durchführung des Rests der Datenlese/Datenschreib-Operation in Antwort auf das zweite und dritte interne Steuersignal (LESEN/SCHREIBEN, CDE), die beide den Aktivpegel annehmen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Signalerzeugungsschaltung (34 bis 36) folgendes enthält:
eine Verzögerungsschaltung (34) zur Verzögerung des ersten internen Steuersignals (ACT) für die vorbestimmte Zeitperiode (Td),
eine Pulserzeugungsschaltung (36) zur Ausgabe eines Pulssignals jedesmal wenn sich der Pegel des Taktsignals (intCK) ändert, und
eine Verriegelungsschaltung (35) zur Verriegelung eines Ausgangssignals (ACTD) der Verzögerungsschaltung (34) in Antwort auf jedes Pulssignal, wobei ein Ausgangssignal der Verriegelungsschaltung (35) zu dem dritten internen Steuersignal (CDE) wird.

3. Halbleiterspeichervorrichtung, die in Synchronisation mit einem Taktsignal (intCK) arbeitet, enthaltend:
eine Eingangsschaltung (21 bis 23, 26 bis 28) zur Übernahme einer Mehrzahl von externen Steuersignalen (/RAS, /CAS, /WE) in Antwort auf das Taktsignal (intCK), das sich von einem ersten Pegel auf einen zweiten Pegel ändert;
einen Dekoder (31) zur selektiven Veranlassung eines ersten oder zweiten internen Steuersignals (ACT, COL) einen Aktivpegel gemäß der Mehrzahl von externen Steuersignalen (/RAS, /CAS, /WE) anzunehmen, die in die Eingangsschaltung (21 bis 23, 26 bis 28) übernommen sind;
eine Signalerzeugungsschaltung (35, 40) zur Veranlassung eines dritten internen Steuersignals (CDE) einen Aktivpegel in Antwort auf das Taktsignal (intCK) anzunehmen, das sich von dem zweiten Pegel auf den ersten Pegel ändert, nachdem das zweite interne Steuersignal (COL) den Aktivpegel annimmt; und
eine Lese/Schreib-Schaltung (32, 33, 37, 38) zur Durchführung eines Teils einer Datenlese/Datenschreib-Operation in Antwort auf das erste interne Steuersignal (ACT), das den aktiven Pegel annimmt, und zur Durchführung des Rests der Datenlese/Datenschreib-Operation in Antwort auf das zweite und dritte interne Steuersignal (COL, CDE), die beiden den aktiven Pegel annehmen.

4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Signalerzeugungsschaltung (35, 40) folgendes enthält:
einen Inverter (40) zum Empfang des Taktsignals (intCK) und zur Ausgabe eines invertierten Taktsignals (/intCK), und
eine Verriegelungsschaltung (35) zur Verriegelung des zweiten internen Steuersignals (COL) in Antwort auf das invertierte Taktsignal (/intCK), das sich von dem ersten Pegel auf den zweiten Pegel ändert, wobei
ein Ausgangssignal der Verriegelungsschaltung (35) zu dem dritten internen Steuersignal (CDE) wird.

5. Halbleiterspeichervorrichtung, die in Synchronisation mit einem Taktsignal (intCK) arbeitet, enthaltend:
eine Eingangsschaltung (21 bis 23, 26 bis 28) zur Übernahme einer Mehrzahl von externen Steuersignalen (/RAS, /CAS, /WE) in Antwort auf das Taktsignal (intCK), das sich von einem ersten Pegel auf einen zweiten Pegel ändert;
einen Dekoder (31) zur selektiven Veranlassung eines ersten oder zweiten internen Steuersignals (ACT, LESEN/SCHREIBEN) einen Aktivpegel in Antwort auf die Mehrzahl von externen Steuersignalen (/RAS, /CAS, /WE) anzunehmen, die in die Eingangsschaltung (21 bis 23, 26 bis 28) übernommen sind;
eine Signalerzeugungsschaltung (40 bis 42) zur Veranlassung eines dritten internen Steuersignals (CDE) einen Aktivpegel anzunehmen, in Antwort auf das Taktsignal (intCK), das sich eine vorbestimmte Anzahl von Zeitpunkten nach der Annahme des Aktivpegels des ersten internen Steuersignals (ACT) von dem zweiten Pegel auf den ersten Pegel ändert; und
eine Lese/Schreib-Schaltung (32, 33, 37, 38) zur Durchführung eines Teils einer Datenlese/Datenschreib-Operation in Antwort auf das erste interne Steuersignal (ACT), das den Aktivpegel annimmt, und zur Durchführung des Rests der Datenlese/Datenschreib-Operation in Antwort auf das zweite und dritte interne Steuersignal (LESEN/SCHREIBEN, CDE), die beide den Aktivpegel annehmen.

6. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die Signalerzeugungsschaltung (40 bis 42) folgendes enthält:
einen Inverter (40) zum Empfang des Taktsignals (intCK) und zur Ausgabe eines invertierten Taktsignals (/intCK), und
ein Schieberegister (41) zur Übernahme eines Pegels des ersten internen Steuersignals (ACT) und zur Ausgabe des Pegels des ersten internen Steuersignals (ACT), das zuvor übernommen wurde, jedesmal wenn sich das invertierte Taktsignal (/intCK) von dem ersten Pegel auf den zweiten Pegel ändert, und wobei ein Ausgangssignal des Schieberegisters (41) zu dem dritten internen Steuersignal (CDE) wird.

7. Halbleiterspeichervorrichtung nach Anspruch 5, ferner enthaltend:
eine Setzschaltung (4) zum selektiven Setzen eines vierten internen Steuersignals (ΦSW) auf einen Aktivpegel oder auf einen Inaktivpegel, von außerhalb, wobei
die Signalerzeugungsschaltung (40 bis 42) das dritte interne Steuersignal (CDE) veranlaßt, einen Aktivpegel in Antwort auf das Taktsignal (intCK) anzunehmen, das sich eine vorbestimmte Anzahl von Zeitpunkten von dem zweiten Pegel auf den erste Pegel geändert hat, wenn das vierte interne Steuersignal (ΦSW) auf dem Aktivpegel ist, und das dritte interne Steuersignal (CDE) veranlaßt, den Aktivpegel in Antwort auf das Taktsignal (intCK) anzunehmen, das sich für eine vorbestimmte Anzahl von Zeitpunkten von dem ersten Pegel auf den zweiten Pegel geändert hat, wenn das vierte interne Steuersignal (ΦSW) auf dem Inaktivpegel ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, wobei die Signalerzeugungsschaltung (40 bis 42) folgendes enthält:
einen Inverter (40) zum Empfang des Taktsignals (intCK) und zur Ausgabe eines invertierten Taktsignals (/intCK),
eine Gateschaltung (42) zum Empfang des Taktsignals (intCK) und des invertierten Taktsignals (/intCK), und um das invertierte Taktsignal (/intCK) durchzulassen, wenn das vierte interne Steuersignal (ΦSW) auf dem Aktivpegel ist, während das Taktsignal (intCK) durchgelassen wird, wenn das vierte interne Steuersignal (ΦSW) auf dem Inaktivpegel ist, und
ein Schieberegister (41) zur Übernahme eines Pegels des ersten internen Steuersignals (ACT) und zur Ausgabe des Pegels des ersten internen Steuersignals (ACT), das zuvor übernommen wurde, jedesmal wenn sich das invertierte Taktsignal (/intCK) oder das Taktsignal (intCK), das die Gateschaltung (42) passiert, sich von dem ersten Pegel auf den zweiten Pegel ändert, wobei
ein Ausgangssignal des Schieberegisters (41) zu dem dritten internen Steuersignal (CDE) wird.