[go: up one dir, main page]

DE10220359A1 - Siliziumkarbidhalbleitervorrichtung und Herstellungsverfahren - Google Patents

Siliziumkarbidhalbleitervorrichtung und Herstellungsverfahren

Info

Publication number
DE10220359A1
DE10220359A1 DE10220359A DE10220359A DE10220359A1 DE 10220359 A1 DE10220359 A1 DE 10220359A1 DE 10220359 A DE10220359 A DE 10220359A DE 10220359 A DE10220359 A DE 10220359A DE 10220359 A1 DE10220359 A1 DE 10220359A1
Authority
DE
Germany
Prior art keywords
gate
regions
silicon carbide
semiconductor device
carbide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10220359A
Other languages
English (en)
Inventor
Rajesh Kumar
Takamasa Suzuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE10220359A1 publication Critical patent/DE10220359A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/051—Manufacture or treatment of FETs having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H10D30/831—Vertical FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

Eine Kanalschicht 4 ist auf einer n·-·-Typ epitaktischen Schicht 2 und ersten Gate-Bereichen 3 ausgebildet, und mindestens ein feldunterstützter Bereich 5 und zweite Gate-Bereiche 6 sind auf den ersten Gate-Bereichen 3 ausgebildet. Ferner sind n·+·-Typ Source-Bereiche 7 und ein dritter Gate-Bereich 8 auf den zweiten Gate-Bereichen 6 ausgebildet. Diese Schritte führen zu einem Vorrichtungsaufbau, der einen ersten J-FET, mit den n·+·-Typ Source-Bereichen 7 und dem n·+·-Typ Substrat 1 als eine Source und ein Drain, und die ersten Gate-Bereiche 3 rechts und links in der Figur als ein Gate aufweist; und der zweite J-FET mit den n·+·-Typ Source-Bereichen 7 und dem n·+·-Typ Subtrat 1 als eine Source und ein Drain und die zweiten Gate-Bereiche 6 und den dritten Gate-Bereich 8 als ein Gate. Der erste J-FET ist selbstleitend, während der zweite J-FET selbstsperrend ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Siliziumkarbidhalbleitervorrichtung, die einen Sperr­ schicht-Feldeffekttransistor bzw. J-FET aufweist, und ein Herstellungsverfahren.
Es werden Anstrengungen unternommen MOSFETs zu entwickeln, die SiC verwenden, aber die Vorrichtungen, die bis jetzt entwickelt wurden, haben wegen mangelhafter Mobilität und Zuverlässigkeit ihr volles Potential noch nicht erreicht. Andererseits wurde berichtet, dass selbstleitende Sperrschicht- Feldeffekttransistoren bzw. J-FETs einen hohen Spannungswiderstand und einen niedrigen Ein-Widerstand bieten.
Eine solche Halbleitervorrichtung mit einem J-FET ist zum Beispiel in dem US Patent Nr. 5396085 vorgesehen. Diese Halbleitervorrichtung funktioniert als ein selbstsperrender Transistor, indem er eine Kombination aus einem aus SiC hergestellten selbstleitenden J-FET und einem aus Silizium hergestellten MOSFET aufweist, welcher einen niedrigen Spannungswiderstand aufweist. Diese Vorrichtung kann mit einem aus Silizium hergestellten MOSFET einer kleinen Sperr-Vorspannung (niedrige Drain-Spannung) widerstehen, und mit einer Verarmungsschicht, die sich in dem aus SiC hergestellten J-FET erstreckt, einer großen Sperr-Vorspannung (hohe Drain-Spannung) widerstehen.
Diese herkömmliche Halbleitervorrichtung enthält aber zwei Arten von Halbleitermaterialien, nämlich Silizium und SiC, und benötigt zwei Chips. Deshalb hat diese Vorrichtung ein großes Gehäuse und erleidet durch Verdrahtungsleitungen verursachte Verluste. Ferner kann diese Halbleitervorrichtung wegen des Silizium-MOSFETs nicht bei hohen Temperaturen betrieben werden (zum Beispiel 200°C oder mehr).
Die vorliegende Erfindung geht auf diese Frage ein durch Vorsehen eines einzelnen Chips, und zwar eines selbstsperrenden J-FETs mit niedrigem Ein-Widerstand. Die Aufgabe der vorliegenden Erfindung ist es, eine Siliziumkarbidhalbleitervorrichtung bereitzustellen, die bei hohen Temperaturen betrieben werden kann, und ein Verfahren zur Herstellung einer solchen Vorrichtung.
Um dieses Ziel zu erreichen, besteht die Erfindung aus einer Siliziumkarbidhalbleitervorrichtung, die ent­ hält: Ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, hergestellt aus Siliziumkarbid, eine Halbleiterschicht (2) des ersten Leitfähigkeitstyps, hergestellt aus Siliziumkarbid eines höheren Widerstands als das Halbleitersubstrat und ausgebildet auf einer Hauptfläche des Halbleitersubstrats, erste Gate-Bereiche (3) eines zweiten Leitfähigkeitstyps, ausgebildet auf einer Fläche der Halbleiterschicht auf beiden Seiten eines Kanals, der in einem vorgeschriebenen Bereich auf der Fläche der Halbleiterschicht ausgebildet ist, eine Kanalschicht (4) des ersten Leitfähigkeitstyps, der über der Halbleiterschicht und dem ersten Gate-Bereich ausgebildet ist, zweite Gate-Bereiche (6) des zweiten Leitfähigkeitstyps, die isoliert von dem ersten Gate- Bereich in der Kanalschicht ausgebildet sind, Bereiche mit hoher Störstellenkonzentration (5) des ersten Leitfähigkeitstyps, die in der Kanalschicht ausgebildet sind, Source-Bereiche (7) des ersten Leitfähigkeitstyps, die an Stellen über den ersten Gate-Bereichen in der Kanalschicht ausgebildet sind, einen dritten Gate-Bereich (8) des zweiten Leitfähigkeitstyps, der über der Kanalschicht oder auf der Fläche der Kanalschicht ausgebildet ist, und Teile aufweist, die den zweiten Gate-Bereichen gegenüberliegen, Source-Elektroden (11), die mit den ersten Gate-Bereichen und den Source-Bereichen elektrisch verbunden sind, eine Gate-Elektrode (12), die mit dem dritten Gate-Bereich elektrisch verbunden ist, und eine Drain-Elektrode (14), die auf der Kehrseite des Halbleitersubstrats ausgebildet ist.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der illustrativ und nicht einschränkend zu verstehenden Beschreibung bevorzugter Ausführungsformen der Erfindung anhand der Zeichnung.
Fig. 1 ist eine Querschnittsansicht der Silizium­ karbidhalbleitervorrichtung der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleiter­ vorrichtung in Fig. 1 zeigt;
Fig. 3 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleiter­ vorrichtung zeigt, der der Fig. 2 folgt;
Fig. 4 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleiter­ vorrichtung zeigt, der der Fig. 3 folgt;
Fig. 5 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleiter- vorrichtung zeigt, der der Fig. 4 folgt;
Fig. 6 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleiter­ vorrichtung zeigt, der der Fig. 5 folgt;
Fig. 7 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleiter­ vorrichtung zeigt, der der Fig. 6 folgt;
Fig. 8 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleiter­ vorrichtung zeigt, der der Fig. 7 folgt;
Fig. 9 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 10 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 11 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 12 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der fünften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 13 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der sechsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 14 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der siebten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 15 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der achten Ausführ­ ungsform der vorliegenden Erfindung zeigt;
Fig. 16 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der neunten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 17 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der zehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 18 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der elften Ausführ­ ungsform der vorliegenden Erfindung zeigt;
Fig. 19 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die in Fig. 18 gezeigte Siliziumkarbidhalbleitervorrichtung zeigt;
Fig. 20 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleitervorrichtung zeigt, der der Fig. 19 folgt;
Fig. 21 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleitervorrichtung zeigt, der der Fig. 20 folgt;
Fig. 22 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbid­ halbleitervorrichtung zeigt, der der Fig. 21 folgt;
Fig. 23 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleitervorrichtung zeigt, der der Fig. 22 folgt;
Fig. 24 ist eine Querschnittsdarstellung, die einen Herstellungsprozess für die Siliziumkarbidhalbleitervorrichtung zeigt, der der Fig. 23 folgt;
Fig. 25 ist eine Querschnittsdarstellung, die die Siliziumkarbidhalbleitervorrichtung der zwölften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 26 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der dreizehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 27 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der vierzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 28 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der fünfzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 29 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der sechzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 30 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der siebzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 31 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der achtzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 32 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der neunzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 33 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 34 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der einundzwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 35 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der zweiundzwanzig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 36 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der dreiundzwanzig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 37 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der vierundzwanzig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 38 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der fünfundzwanzig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 39 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der sechsundzwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 40 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der siebenundzwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 41 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der achtundzwanzig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 42 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der neunundzwanzig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 43 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der dreißigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 44 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der einunddreißigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 45 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der zweiunddreißig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 46 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der dreiunddreißig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 47 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der vierunddreißig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 48 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der fünfunddreißig­ sten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 49 ist eine Querschnittsansicht, die die Siliziumkarbidhalbleitervorrichtung der sechsunddreißigsten Ausführungsform der vorliegenden Erfindung zeigt;
Erste Ausführungsform
Fig. 1 zeigt einen Querschnitt einer einzelnen Zelle in der Siliziumkarbidhalbleitervorrichtung. Ein n+-Typ Substrat 1, das aus Siliziumkarbid besteht, weist eine Ober-, eine Haupt- und eine Bodenfläche auf. Die Bodenfläche ist auf der gegenüberliegenden Seite der Hauptfläche. Eine n--Typ epitaktische Schicht 2, die aus Siliziumkarbid besteht, wird epitaktisch auf die Hauptfläche des n+-Typ Substrats 1 aufgewachsen. Die n--Typ epitaktische Schicht 2 hat eine niedrigere Dotierungsdichte als das Substrat 1.
An vorgeschriebenen Bereichen an der Fläche der n--Typ epitaktischen Schicht 2 werden symmetrisch rechts und links in Fig. 1 erste Gate-Bereiche 3 ausgebildet, die aus einer p+-Typ Schicht bestehen. Eine Kanalschicht 4, die aus einer n--Typ Schicht besteht, wird epitaktisch auf die Fläche der n--Typ epitaktischen Schicht 2 aufgewachsen und bedeckt auch die ersten Gate-Bereiche 3. Feldunterstützte Bereiche 5, die jeweils aus einer n+-Typ Schicht bestehen, und zweite Gate-Bereiche 6, die jeweils aus einer p+-Typ Schicht bestehen, werden an der Fläche der Kanalschicht 4 oberhalb der ersten Gate-Bereiche 3 ausgebildet.
Mehrere n+-Typ Source-Bereiche 7 sind oberhalb der zweiten Gate-Bereiche 6 an der Fläche der Kanalschicht 4 ausgebildet. Ein dritter Gate-Bereich 8 ist an der Fläche der Kanalschicht 4 ausgebildet und bedeckt die zweiten Gate-Bereiche 6.
In der Kanalschicht 4 sind auch Ausnehmungen 9 ausgebildet, die bis zu den zweiten Gate-Bereichen 6 hinunterreichen. Kontaktbereiche 10 sind an dem Boden der Ausnehmungen 9 ausgebildet, und die Kontaktbereiche 10 erstrecken sich runter bis zu den ersten Gate- Bereichen 3 auf eine Ebene, die tiefer als die feldunterstützten Bereiche 5 ist. Die Kontaktbereiche 10 stellen elektrische Verbindungen zwischen den ersten Gate-Bereichen 3 und den zweiten Gate-Bereichen 6 bereit.
Ferner sind Source-Elektroden 11 über den n+-Typ Source-Bereichen 7 und den Kontaktbereichen 10 ausgebildet, um elektrische Kontakte mit den n+-Typ Source-Bereichen 7 zu errichten, wie auch mit den ersten Gate-Bereichen 3 und den zweiten Gate-Bereichen 6 über die Kontaktbereiche 10. Eine Gate-Elektrode 12 ist auf dem dritten Gate-Bereich 8 zum Herstellen von elektrischem Kontakt mit dem dritten Gate-Bereich 8 ausgebildet. Die Source-Elektroden 11 und die Gate- Elektrode 12 sind durch die dielektrischen Zwischen­ schichtfilme 13 elektrisch isoliert. Auf der unteren Fläche des n+-Typ Substrats 1 ist eine Drain-Elektrode 14 ausgebildet, die mit dem n+-Typ Substrat 1 elektrisch verbunden ist, um den Aufbau der Siliziumkarbidhalbleitervorrichtung zu vervollständigen.
Die sich ergebende Siliziumkarbidhalbleitervor­ richtung enthält einen ersten J-FET, der die n+-Typ Source-Bereiche 7 und das n+-Typ Substrat 1 als Source und Drain und die ersten Gate-Bereiche 3 auf beiden Seiten der Fig. 1 als das Gate enthält, und einen zweiten J-FET, der die n+-Typ Source-Bereiche 7 und das n+-Typ Substrat 1 als Source und Drain und die zweiten Gate-Bereiche 6 und den dritten Gate-Bereich 8 als das Gate enthält. Mit dieser Ausführungsform funktioniert das erste J-FET des ersten und zweiten J-FETs selbstleitend, während das zweite J-FET selbstsperrend funktioniert. Genauer gesagt werden ein Abstand zwischen den ersten Gate-Bereichen 3 auf den rechten und linken Seiten in Fig. 1, und das Störstellenkonzentrationsniveau in jedem Teil so einge­ stellt, dass der erste J-FET selbstleitend ist, während der Abstand zwischen den zweiten und dritten Gate- Bereichen 6 und 8, und das Störstellenkonzentrations­ niveau in jedem Teil so eingestellt sind, dass der zweite J-FET selbstsperrend ist.
Der Betrieb der Siliziumkarbidhalbleitervorrichtung, wenn die Vorrichtung aus- und eingeschaltet wird, wird als Nächstes beschrieben werden.
Zunächst schnüren die Verarmungsschichten, die sich aus den zweiten und dritten Gate-Bereichen 6 und 8 heraus erstrecken, die Kanalschicht 4 ab, und schalten den zweiten J-FET aus, wenn die Siliziumkarbidhalbleitervorrichtung ausgeschaltet ist, oder wenn keine Spannung an die Gate-Elektrode 12 angelegt ist. Obwohl sich Verarmungsschichten auch aus den ersten Gate-Bereichen 3 heraus erstrecken, wird die n--Typ epitaktische Schicht 2 nicht abgeschnürt, da der Abstand zwischen den rechten und linken Gate-Bereichen 3 in Fig. 1 größer als die Abstände sind, durch die diese Verarmungsschichten sich erstrecken. Demzufolge bleibt der erste J-FET eingeschaltet.
Wenn eine Sperr-Vorspannung an die Vorrichtung angelegt ist, und eine positive Spannung an die Drain- Elektrode 14 angelegt ist, bleibt der Kanal in dem zweiten J-FET verarmt aufgrund des selbstsperrenden Aufbaus, obwohl der Kanal in dem ersten J-FET wegen dem selbstleitenden Aufbau nicht verarmt ist. Demzufolge wird die an die Drain-Elektrode 14 angelegte Spannung gesperrt sein solange der Spannungspegel niedrig ist.
Wenn die an die Drain-Elektrode 14 angelegte Spannung allmählich erhöht wird, wird das Potential um die zweiten Gate-Bereiche 6 erhöht. Da die feldunter­ stützten Bereiche 5 unter den zweiten Gate-Bereichen 6 liegen, steigt das Potential der feldunterstützten Bereiche 5 ebenso. Da die ersten Gate-Bereiche 3 und die zweiten Gate-Bereiche 6 an die Source-Elektroden 11 angeschlossen sind und geerdet sind (Potential = 0 V), ist eine Sperr-Vorspannung zwischen den feldunterstützten Bereichen 5 und den ersten und zweiten Gate-Bereichen 3 und 6 angelegt. Demzufolge dehnen sich Verarmungsschichten von den ersten Gate- Bereichen 3 aus und schnüren den Kanal in dem ersten J-FET ab. Wenn der Kanal erst einmal abgeschnürt ist, steigt das Potential in dem oberen Teil der ersten Gate-Bereiche 3 nicht länger an. Demzufolge wird die Spannung durch die ersten Gate-Bereiche 3 gesperrt, selbst wenn eine höhere Spannung an die Drain-Elektrode 14 angelegt ist.
Andererseits würde sich eine kleinere Verarmungs­ schicht des dritten Gate-Bereiches 8 ausdehnen, und der zweite J-FET ist eingeschaltet, wenn die Vorrichtung ausgeschaltet ist, oder eine Spannung an die Gate- Elektrode 12 angelegt ist. Der erste J-FET würde ebenso eingeschaltet sein, da dieser J-FET normalerweise eingeschaltet ist. Da sowohl der erste als auch der zweite J-FET eingeschaltet sind, würden Ströme von den Source-Elektroden 11 zu den n+-Typ Source-Bereichen 7, der Kanalschicht 4, der n--Typ epitaktischen Schicht 2, dem n+-Typ Substrat 1 und der Drain-Elektrode 14 in dieser Reihenfolge fließen.
Der Vorrichtungsaufbau dieser Ausführungsform würde daher wie ein selbstsperrender Transistor funktionieren, und kann einer Sperr-Vorspannung standhalten.
Diese Siliziumkarbidhalbleitervorrichtung ist im Wesentlichen aus einem Typ Halbleitermaterial herge­ stellt, nämlich Siliziumkarbid. Aus diesem Grund kann die Siliziumkarbidhalbleitervorrichtung in einen einzelnen Chip eingebaut werden, und wird kein großes Gehäuse benötigen. Die Vorrichtung erleidet keine Verluste aufgrund der Drahtleitfähigkeit. Da die Vorrichtung aus Siliziumkarbid hergestellt ist, und sich nicht auf Silizium stützt, ist Hochtemperaturbetrieb möglich (zum Beispiel bei über 200°C).
Ein Verfahren zur Herstellung der Siliziumkarbid­ halbleitervorrichtung in Fig. 1 wird Bezug nehmend auf Fig. 2 bis Fig. 8 beschrieben werden.
Der in Fig. 2A gezeigte Schritt
Zunächst sollte das n+-Typ Substrat 1 ein n-Typ 4H, 6H, 3C oder 15R SiC Substrat sein. Zum Beispiel kann das n+-Typ Substrat 1 ein 400 µm dickes Substrat sein, dessen Hauptfläche eine (0001) Si-Fläche oder eine (112-0) a-Fläche ist. Eine 5 µm dicke n--Typ epitaktische Schicht 2 wird epitaktisch auf eine Hauptfläche des Substrates 1 aufgewachsen. Da die n--Typ epitaktische Schicht 2 die gleiche kristalline Struktur wie das darunterliegende Substrat 1 aufweisen würde, würde die kristalline Struktur dieser Schicht n--Typ 4H, 6H, 3C oder 15R-SiC sein.
Der in Fig. 2B gezeigte Schritt
Nachdem ein Niedrigtemperaturoxid (LTO) -Film 20 an vorgeschriebenen Bereichen auf der n--Typ epitaktischen Schicht ausgebildet worden ist, wird der LTO-Film 20 durch Fotolithografie gemustert, um Löcher an vorgeschriebenen Bereichen zu öffnen. Als Nächstes wird Ionenimplantation durchgeführt unter Verwendung des LTO-Films 20 als Maske. Genauer gesagt werden Bor- oder Aluminium-Ionen als p-Typ Störstellen an Stellen implantiert, wo erste Gate-Bereiche 3 ausgebildet werden müssen.
Der in Fig. 3A gezeigte Schritt
Nachdem der LTO-Film 20 abgezogen ist, werden die implantierten Ionen mit einer Ausheilbehandlung in einem Ofen oder durch schnelles thermisches Ausheilen aktiviert, um die ersten Gate-Bereiche 3 auszubilden. Um die p-Typ Störstellen vor Diffusion zu bewahren, wenn diese ersten Gate-Bereiche 3 ausgebildet werden, sollten entweder Aluminium, das unter Hitze nicht zu sehr diffundiert, oder Karbon und Bor in einem geeigneten Verhältnis (vorzugsweise 1 : 10 für Bor : Karbon) in dem in Fig. 2B gezeigten Schritt implantiert werden.
Der in Fig. 3B gezeigte Schritt
Der aus einem n--Typ Film bestehende Kanal 4 ist durch epitaktisches Aufwachsen auf der n--Typ epitak­ tischen Schicht 2 abgeschieden, um die ersten Gate- Bereiche 3 zu bedecken. Um den zweiten J-FET als selbstsperrend funktionieren zu lassen, sollte das Störstellenkonzentrationsniveau in der Kanalschicht 4 niedriger als in der n--Typ epitaktischen Schicht 2 sein.
Der in Fig. 4A gezeigt Schritt
Nachdem ein LTO-Film 21 auf der Kanalschicht 4 aufgewachsen ist, wird der LTO-Film 21 durch Fotolitho­ grafie gemustert, um Löcher an vorgeschriebenen Bereichen zu öffnen. Unter Verwendung des LTO-Films 21 als Maske wird Ionenimplantation durchgeführt. Genauer gesagt, wird Bor oder Aluminium als p-Typ Störstellen an Stellen ionenimplantiert, an denen die zweiten Gate- Bereiche 6 ausgebildet werden müssen.
Der in Fig. 4B gezeigte Schritt
Ein Oxidfilm 21a wird abgeschieden, während der LTO-Film 21 auf der Fläche bleibt. Dann wird der Oxidfilm 21a geätzt, um die Öffnungen in dem LTO-Film 21 kleiner zu machen.
Der in Fig. 5A gezeigte Schritt
Unter Verwendung des Oxidfilms 21a und des LTO- Films 21 als eine Maske wird Ionenimplantation durchgeführt. Genauer gesagt, werden Phosphor (P) oder Nitrit (N) als n-Typ Störstellen an Stellen implantiert, an denen die feldunterstützten Bereiche 5 ausgebildet werden müßen.
Der in Fig. 5B gezeigt Schritt
Nachdem der LTO-Film 21 und der Oxidfilm 21a abgezogen sind, werden die implantierten Ionen durch eine Ausheilbehandlung unter Verwendung eines Ofens oder durch schnelles thermisches Ausheilen aktiviert, um die feldunterstützten Bereiche 5 und die zweiten Gate-Bereiche 6 auszubilden. Um die p-Typ Störstellen vor zu starker Diffusion zu bewahren, wenn die zweiten Gate-Bereiche 6 ausgebildet werden, sollte entweder Aluminium, das nicht zu stark diffundiert, oder Bor und Karbon in einem geeigneten Verhältnis (vorzugsweise 1 : 10 für Bor : Karbon) während dem in Fig. 4A gezeigten Schritt implantiert werden.
Der in Fig. 6A gezeigte Schritt
Der dritte Gate-Bereich 8, der aus einer p+-Typ Schicht besteht, wird durch epitaktisches Aufwachsen mit einer hohen Dosis an p-Typ Störstellen auf der Fläche der Kanalschicht 4 ausgebildet.
Der in Fig. 6B gezeigte Schritt
Nach dem Ausbilden eines LTO-Films 22 auf dem dritten Gate-Bereich 8, wird der LTO-Film 22 durch Fotolithografie gemustert, um Löcher an vorgeschriebenen Bereichen zu öffnen. Unter Verwendung des LTO-Films 22 als eine Maske wird das Ätzen durchgeführt, um Ausnehmungen 9 auszubilden. Die Ausnehmungen 9 zum Beispiel sollten tief genug sein, um die Fläche der Kanalschicht 4 zu erreichen.
Der in Fig. 7A gezeigte Schritt
Unter Verwendung des LTO-Films 22 als eine Maske wird Ionenimplantation durchgeführt. Genauer gesagt werden Phosphor oder Stickstoff als n-Typ Störstellen an Stellen ionenimplantiert, an denen die n+-Typ Source-Bereiche 7 ausgebildet werden müssen.
Der in Fig. 7B gezeigte Schritt
Nach dem Aufwachsen eines LTO-Films 23 über dem dritten Gate-Bereich 8 und dem n+-Typ Source-Bereich 7, wird der LTO-Film 23 durch Fotolithografie gemustert, um Löcher an vorgeschriebenen Bereichen zu öffnen. Das Ätzen wird unter Verwendung des LTO-Films 23 als eine Maske durchgeführt, um Ausnehmungen 9 tief genug zu machen, um die zweiten Gate-Bereiche 6 zu erreichen.
Der in Fig. 8A gezeigte Schritt
Die Ionenimplantation wird unter Verwendung des LTO-Films 23 als eine Maske durchgeführt. Genauer gesagt werden Aluminium oder Stickstoff als p-Typ Störstellen an Bereichen ionenimplantiert, an denen die Kontaktbereiche 10 ausgebildet werden müssen.
Der in Fig. 8B gezeigte Schritt
Nachdem der LTO-Film 23 abgezogen ist, werden die implantierten Ionen durch eine Ausheilbehandlung in einem Ofen oder durch schnelles thermisches Ausheilen aktiviert, um die Kontaktbereiche 10 auszubilden. Um zu verhindern, dass die p-Typ Störstellen zu sehr diffundieren, wenn die Kontaktbereiche 10 ausgebildet werden, sollte entweder Aluminium, das nicht so leicht diffundiert, oder ein geeignetes Verhältnis von Bor und Karbon (vorzugsweise 1 : 10 für Bor : Karbon) in dem in Fig. 8A gezeigten Schritt implantiert werden, um übermäßige thermische Diffusion zu verhindern.
In den bis jetzt beschriebenen Schritten wurde jede Störstelle einmal aktiviert. Es ist aber auch möglich, alle Störstellen auf einmal in dem in Fig. 8B gezeigten Schritt zu aktivieren. Das wird den Herstellungsprozess vereinfachen. Es ist auch möglich, zwei oder mehr implantierte Störstellen gleichzeitig zu aktivieren, um den Herstellungsprozess zu vereinfachen, ohne alle Störstellen auf einmal in diesem Schritt zu aktivieren.
Die Schritte, die folgen würden, sind nicht in den Figuren gezeigt, aber würden einen Schritt zum Ausbilden des dielektrischen Zwischenschichtfilms 13 auf der Substratfläche enthalten, und einen Schritt zum Ausbilden der Kontaktlöcher, die den dritten Gate- Bereich 8 und die n+-Typ Source-Bereiche 7 verbinden, durch Mustern des dielektrischen Zwischenschichtfilms 13. Dann wird eine Elektrodenschicht auf dem dielektrischen Zwischenschichtfilm 13 abgeschieden, und die Elektrodenschicht wird gemustert, um die Source- Elektroden 11 und die Gate-Elektrode 12 auszubilden. Schließlich wird die Drain-Elektrode 14 auf der Substratkehrseite ausgebildet, um den in Fig. 1 gezeigten J-FET fertig zu stellen.
Zweite Ausführungsform
Fig. 9 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der zweiten Ausführungsform der vorliegenden Erfindung. Während der dritte Gate-Bereich 8 durch epitaktisches Aufwachsen in der ersten Ausführungsform ausgebildet wurde, ist es ebenso möglich, den dritten Gate-Bereich 8 durch Ionenimplantieren von p-Typ Störstellen in die Kanalschicht 4 auszubilden, wie in Fig. 9 gezeigt. Ferner ist es ebenso möglich, die Kontaktbereiche 10 direkt auf der Fläche der Kanalschicht 4 auszubilden, während die Ausnehmungen 9 zuerst ausgebildet werden, und die Kontaktbereiche 10 dann auf dem Boden der Ausnehmungen 9 in der ersten Ausführungsform auszubildet werden, wie in Fig. 9 gezeigt. Die Siliziumkarbidhalbleitervorrichtung dieses Aufbaus würde auch in gleicher Weise wie die Vorrichtung der ersten Ausführungsform funktionieren, und ähnliche Effekte wie die Vorrichtung in der ersten Ausführungsform bereitstellen.
Ferner kann die Siliziumkarbidhalbleitervorrichtung eines solchen Aufbaus durch Ionenimplantieren von p-Typ Störstellen in Bereichen, an denen die Kontaktbereiche 10 ausgebildet werden müssen, hergestellt werden, wenn p-Typ Störstellen an einem Bereich, an dem der dritte Gate-Bereich 8 ausgebildet werden muss, in dem in Fig. 4A gezeigten Schritt ionenimplantiert werden.
Dritte Ausführungsform
Fig. 10 zeigt eine Querschnittsansicht einer Siliziumkarbidhalbleitervorrichtung der dritten Ausführungsform der vorliegenden Erfindung. Während die feldunterstützten Bereiche 5 in Fig. 1 in der ersten Ausführungsform rechts und links der Vorrichtung isoliert voneinander angeordnet sind, ist es auch möglich, wie in Fig. 10 gezeigt, dass die feldunterstützten Bereiche 5 miteinander verbunden sind, so dass sich der feldunterstützte Bereich 5 über einen Widerstandsbereich in dem J-FET ausdehnen würde. Eine solche Anordnung würde es möglich machen, den Widerstand des J-FETs zu reduzieren, und den Ein- Widerstand der Siliziumkarbidhalbleitervorrichtung zu verringern.
Vierte Ausführungsform
Fig. 11 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der vierten Ausführungsform der vorliegenden Erfindung. Während der feldunterstützte Bereich 5 in der Nähe der Kontaktbereiche 10 rechts und links der Vorrichtung in der dritten Ausführungsform angeordnet ist, ist es auch möglich, mehr Raum zwischen dem feldunterstützten Bereich 5 und den Kontaktbereichen 10 zu haben, wie in Fig. 11 gezeigt. Ein solcher Vorrichtungsaufbau würde auch ähnliche Effekte wie die Vorrichtung in der dritten Ausführungsform liefern. Aber es ist noch immer notwendig, den feldunterstützten Bereich 5 zwischen den ersten Gate-Bereichen 3 und den zweiten Gate-Bereichen 6 angeordnet zu haben.
Fünfte Ausführungsform
Fig. 12 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der fünften Ausführungsform der vorliegenden Erfindung. Wie in Fig. 12 gezeigt, sind in dieser Ausführungsform die feldunterstützten Bereiche 5 in der Vorrichtung der ersten Ausführungsform entfernt, und ein Bereich zwischen den ersten Gate-Bereichen 3 und den zweiten Gate-Bereichen 6 innerhalb der Kanalschicht 4 weist einen höheres Niveau an Störstellenkonzentration als andere Bereiche auf (zum Beispiel ein Bereich, der den Kanal des zweiten J-FETs bildet).
Selbst mit diesem Aufbau würde der Bereich mit dem hohen Niveau an Störstellenkonzentration zwischen den ersten Gate-Bereichen 3 und den zweiten Gate-Bereichen 6 in der Kanalschicht 4 ähnlich wie die feldunterstützten Bereiche 5 funktionieren, um ähnliche Effekte wie die Vorrichtung in der ersten Ausführungsform zu liefern.
Sechste Ausführungsform
Fig. 13 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der sechsten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 13 gezeigt, enthält die Vorrichtung dieser Ausführungsform Kontaktbereiche 10a mit niedriger Störstellenkonzentration, die durch Diffusion von den Kontaktbereichen 10 während einer thermischen Behandlung ausgebildet werden. Dieser Vorrich­ tungsaufbau unterscheidet sich von der Vorrichtung der ersten Ausführungsform dadurch, dass die zweiten Gate- Bereiche 6 mit den Source-Elektroden 11 durch diese Kontaktbereiche mit niedriger Störstellenkonzentration 10a elektrisch verbunden sind.
Es ist möglich, eine Siliziumkarbidhalbleitervor­ richtung zu erhalten, die ähnliche Effekte bietet wie die Vorrichtung in der ersten Ausführungsform durch Ausbilden der Kontaktbereiche mit niedriger Stör­ stellenkonzentration 10a durch Diffusion von den Kontaktbereichen 10.
Andererseits können manchmal Kontaktbereiche mit niedriger Störstellenkonzentration 10a und feldunter­ stützte Bereiche 5 miteinander in Kontakt treten. Selbst in solchen Fällen kann der PN-Übergang der Spannung standhalten, da die Kontaktbereiche mit niedriger Störstellenkonzentration 10a zwischen dem PN- Übergang, der aus den p+-Typ Kontaktbereichen 10 und den n+-Typ feldunterstützten Bereichen 5 gemacht ist, angeordnet sind.
Was das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung in dieser Ausführungsform betrifft, muss nur noch ein Schritt zur thermischen Diffusion nach dem Ionenimplantieren in der ersten Ausführungsform hinzugefügt werden, zum Ausbilden der Kontaktbereiche 10. Die anderen Herstellungsschritte bleiben die gleichen wie in der ersten Ausführungsform.
In der ersten Ausführungsform sind die zweiten Gate-Bereiche 6 mit den Kontaktbereichen 10 in Kontakt, aber sind nicht mit den feldunterstützten Bereichen 5 in Kontakt. Verschiedene Masken werden für die zweiten Gate-Bereiche 6 und die feldunterstützten Bereiche 5 benutzt, so dass die feldunterstützten Bereiche 5 weiter von den Kontaktbereichen 10 entfernt wären als es die zweiten Gate-Bereiche 6 sind. Mit dem Vorrichtungsaufbau in der vorliegenden Ausführungsform ist es aber nicht notwendig, dass die feldunterstützten Bereiche 5 weiter weg von den Kontaktbereichen 10 sind als es die zweiten Gate-Bereiche 6 sind. Daher ist es möglich, die gleiche Maske zum Ausbilden sowohl der zweiten Gate-Bereiche 6 und der feldunterstützten Bereiche 5 zu verwenden.
Siebte Ausführungsform
Fig. 14 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der siebten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 14 gezeigt, unterscheidet sich diese Ausführungsform von der ersten Ausführungsform dadurch, dass die zweiten Gate-Bereiche 6 von den Kontaktbereichen 10 isoliert sind und die zweiten Gate-Bereiche 6 in einem nicht geerdetem Zustand sind. Da die zweiten Gate- Bereiche 6 nicht geerdet sind, ist es möglich, dass sich die Verarmungsschichten auch von den zweiten Gate- Bereichen 6 erstrecken, um den Spannungswiderstand weiter zu verbessern.
Obwohl die zweiten Gate-Bereiche 6 in einem nicht geerdeten Zustand sein können, können die zweiten Gate- Bereiche 6 auch das gleiche Potential wie der dritte Gate-Bereich 8 haben. Zum Beispiel ist es möglich, dass sich die zweiten Gate-Bereiche 6 außerhalb der Zelle erstrecken, und mit dem dritten Gate-Bereich 8 in Kontakt sind. Mit einem solchen Aufbau würde es möglich sein, die zweiten Gate-Bereiche 6 gleichzeitig mit dem dritten Gate-Bereich 8 anzusteuern und gleichzeitig die Verarmungsschichten zu schrumpfen, die sich von den Bereichen 6 und 8 erstrecken, um weiter den Ein-Wider­ stand zu verringern.
Ob die zweiten Gate-Bereiche, wie oben beschrieben, in dem nicht geerdeten Zustand sind, oder das gleiche Potential wie der dritte Gate-Bereich 8 aufweisen, die Siliziumkarbidhalbleitervorrichtung kann unter Verwendung des gleichen Verfahrens wie in der ersten Ausführungsform hergestellt werden. Aber da die zweiten Gate-Bereiche 6 und die Kontaktbereiche 10 nicht in Kontakt sind in der vorliegenden Ausführungsform, kann dieselbe Maske zum Ausbilden sowohl der zweiten Gate-Bereiche 6 und der feldunterstützten Bereiche 5 verwendet werden.
Achte Ausführungsform
Fig. 15 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der achten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 15 gezeigt, unterscheidet sich die vorliegende Ausführungsform von der ersten Ausführungsform dadurch, dass der feldunterstützte Bereich 5 zwischen den benachbarten zweiten Gate-Bereichen 6 angeordnet ist. Ein solcher Vorrichtungsaufbau würde ähnliche Effekte wie die der ersten Ausführungsform liefern, während der J-FET-Widerstand zwischen den zweiten Gate-Bereichen 6 und der Ein-Widerstand verringert wird.
Das Herstellungsverfahren für die Siliziumkarbid­ halbleitervorrichtung in der vorliegenden Ausführungsform ist ähnlich dem der ersten Ausführungsform mit Ausnahme, dass die Maskenmuster, die zum Ausbilden der feldunterstützten Bereiche 5 in der ersten Ausführungsform benutzt werden, abgeändert werden müssen, und dass die Ionenimplantierbedingungen auch abgeändert werden müssen.
Neunte Ausführungsform
Fig. 16 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der neunten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 16 gezeigt, unterscheidet sich die vorliegende Erfindung von der ersten Ausführungsform dadurch, dass der feldunterstützte Bereich 5 über der gesamten Zelle liegt, und dass die ersten Gate-Bereiche 3 mit den Source-Elektroden 11 außerhalb der Zelle elektrisch verbunden sind, anstatt durch die Kontaktbereiche 10, die in Fig. 1 gezeigt sind. Dieser Vorrichtungsaufbau bietet ähnliche Effekte wie die erste Ausführungsform. Das Verfahren der Herstellung der Siliziumkarbid­ halbleitervorrichtung in der vorliegenden Erfindung ist ähnlich dem der ersten Ausführungsform, mit Ausnahme, dass der Schritt zum Ausbilden der Kontaktbereiche 10 nicht länger benötigt wird. Ähnlich der ersten Ausführ­ ungsform kann der feldunterstützte Bereich 5 durch Ionenimplantieren ausgebildet werden. Es ist auch möglich, den feldunterstützten Bereich 5 durch epitaktisches Aufwachsen auszubilden.
Zehnte Ausführungsform
Fig. 17 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der zehnten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 17 gezeigt, wird in dieser Ausführungsform der erste Gate-Bereich 3, verglichen mit der neunten Ausführungsform, anders ausgebildet. Genauer gesagt, ist der erste Gate-Bereich 3 angeordnet, um den unteren Teil des J-FET-Bereichs des zweiten J-FETs zu sperren, und die Ränder des ersten Gate-Bereichs 3 sind unter den Bereichen, an denen die zweiten Gate-Bereiche 6 und die Source-Elektroden 11 miteinander in Kontakt stehen, so dass diese Bereiche als ein Kanal für den ersten J- FET funktionieren.
In diesem Vorrichtungsaufbau erstreckt sich das (Spannungs-) Potential der n--Typ epitaktischen Schicht 2 in Richtung des Kanalbereichs des zweiten J-FETs durch einen Durchgang, der zwischen dem ersten Gate- Bereich 3 und den zweiten Gate-Bereichen 6 ausgebildet ist. Da das Potential einen größere Distanz zurücklegen muss, bevor es den Kanalbereich des zweiten J-FETs erreicht, ist es weniger wahrscheinlich, dass das Potential direkt den Kanalbereich des zweiten J-FETs trifft. Demzufolge verbessert sich der Spannungswiderstand.
Mit diesem Vorrichtungsaufbau in der vorliegenden Ausführungsform müssen Ströme zwischen der Source und der Drain ebenso eine längere Distanz zurücklegen. Aber die Auswirkungen auf den Ein-Widerstand würden vernach­ lässigbar sein, da der feldunterstützte Bereich 5 mit einem hohen Niveau an Störstellenkonzentration in dem Bereich ausgebildet ist, in dem dieser Abstand im Vergleich mit der neunten Ausführungsform länger sein würde.
Das Verfahren der Herstellung der Siliziumkarbid­ halbleitervorrichtung in der vorliegenden Ausführungsform würde ähnlich der neunten Ausführungsform sein, mit Ausnahme, dass die Maskenmuster zum Ausbilden des ersten Gate-Bereiches 3 abgeändert werden müssen.
Elfte Ausführungsform
Fig. 18 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der elften Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform ist eine der Ausführungsformen der vorliegenden Erfindung auf eine Siliziumkarbidhalbleitervorrichtung angewendet, die einen Graben-Einzel-Gate-Ansteuerungs-J-FET (bzw. trench single gate drive J-FET) aufweist.
Wie in Fig. 18 gezeigt, ist ein Graben 30 ausge­ bildet, um zwischen den n+-Typ Source-Bereichen 7 einzudringen und die zweiten Gate-Bereiche 6 zu errei­ chen, die nebeneinander liegen. Der dritte Gate-Bereich 8 ist auf den inneren Wänden des Grabens 30 ausgebildet, und die Gate-Elektrode 12 ist auf der Fläche des dritten Gate-Bereiches 8 innerhalb des Grabens 30 ausgebildet. Der feldunterstützte Bereich 5 ist unter dem Graben 30 in der Kanalschicht 4 ausgebildet. Andere Teile des Vorrichtungsaufbaus sind ähnlich denen der ersten Ausführungsform.
Eine Siliziumkarbidhalbleitervorrichtung mit diesem Graben-J-FET (bzw. trench J-FET) würde ähnlich wie die Vorrichtung in der ersten Ausführungsform funktionieren und ähnliche Effekte bereitstellen.
Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung in Fig. 18 ist in Fig. 19 bis Fig. 24 gezeigt. Das Verfahren der Herstellung der Siliziumkarbidhalbleitervorrichtung wird unter Verwendung dieser Figuren beschrieben. Teile des Verfahrens der Herstellung, die ähnlich der ersten Ausführungsform sind, werden aber nicht beschrieben und werden sich auf Fig. 2 bis Fig. 8 beziehen.
Die in Fig. 19A bis Fig. 21A gezeigten Schritte sind ähnlich den in Fig. 2A bis Fig. 4A für die erste Ausführungsform gezeigten Schritten. Nach dem Ausbilden einer n--Typ epitaktischen Schicht 2 auf einem n+-Typ Substrat 1, werden erste Gate-Bereiche 3 an der Fläche der n--Typ epitaktischen Schicht 2 ausgebildet, die Kanalschicht 4 wird an der Fläche der n--Typ epitak­ tischen Schicht 2 ausgebildet und die zweiten Gate- Bereiche 6 werden an dem Mittelschichtteil der Kanal­ schicht 4 ausgebildet. Dann folgen Schritte, die in Fig. 21B oben gezeigt sind.
Die in Fig. 21B gezeigten Schritte
Nach dem Ausbilden des LTO-Films 24 auf der Kanalschicht 4 wird der LTO-Film 24 durch Fotolithografie gemustert, um Löcher an vorgeschriebenen Bereichen zu öffnen. Unter Verwendung des LTO-Films 24 als eine Maske wird als Nächstes Ionenimplantieren durchgeführt. Genauer gesagt werden Phosphor oder eine Kombination aus Phosphor und Stickstoff als n-Typ Störstellen in Bereiche ionenimplantiert, in denen n+-Typ Source-Bereiche 7 ausgebildet werden müssen.
Als Nächstes wird der LTO-Film 24 abgezogen, und implantierte Ionen werden mit einer Ausheilbehandlung in einem Ofen oder durch schnelles thermisches Ausheilen aktiviert, um die n+-Typ Source-Bereiche 7 auszubilden.
Die in Fig. 22A gezeigten Schritte
Ein LTO-Film 25 ist oben auf der Kanalschicht 4 ausgebildet, um auch die n+-Typ Source-Bereiche 7 zu bedecken. Der LTO-Film 25 wird durch Fotolithografie gemustert, um Löcher an vorgeschriebenen Bereichen zu öffnen. Ätzen wird unter Verwendung des LTO-Films 25 als eine Maske durchgeführt. Der Graben 30 ist so ausgebildet, dass er zwischen den n+-Typ Source- Bereichen 7 eindringt, bis zu der Tiefe der zweiten Gate-Bereiche 6 hinunterreicht, und sich zwischen den benachbarten zweiten Gate-Bereichen 6 einkeilt.
Die in Fig. 22B gezeigten Schritte
Als Nächstes wird der LTO-Film 25 wieder als eine Maske zum Ionenimplantieren benutzt, um Phosphor oder eine Kombination aus Phosphor und Stickstoff als n-Typ Störstellen in einen Bereich unter dem Graben 30 in die Kanalschicht 4 zu implantieren. Danach wird der LTO- Film 25 abgezogen, und die implantierten Ionen werden mit einer Ausheilbehandlung in einem Ofen oder durch schnelles thermisches Ausheilen aktiviert, um den feldunterstützten Bereich 5 auszubilden.
Die in Fig. 23A gezeigten Schritte
Nach dem Ausbilden einer p+-Typ Schicht durch epitaktisches Aufwachsen innerhalb des Grabens 30 und auf der Kanalschicht 4 wird die Fläche dieses Films geebnet durch chemisch mechanisches Polieren, so dass der dritte Gate-Bereich 8 in dem Graben 30 zurückbleibt. Obwohl der dritte Gate-Bereich 8 in diesem Schritt epitaktisch aufgewachsen wird, ist es auch möglich, diesen Bereich durch Ionenimplantieren auszubilden.
Die in Fig. 23B gezeigten Schritte
Ein LTO-Film 26 ist über dem dritten Gate-Bereich 8 und der Kanalschicht 4 ausgebildet. Der LTO-Film 26 wird dann durch Fotolithografie gemustert, um Löcher an vorgeschriebenen Bereichen zu öffnen. Als Nächstes werden Ausnehmungen 9, die hinunter zu den zweiten Gate-Bereichen 6 reichen, durch Ätzen unter Verwendung des LTO-Films 26 als eine Maske ausgebildet.
Die in Fig. 24A gezeigten Schritte
Wiederum unter Verwendung des LTO-Films 26 als eine Maske werden Bor (B) oder Aluminium (Al) als p-Typ Störstellen ionenimplantiert, um durch die Kanalschicht 4 an der Bodenfläche der Ausnehmung 9 einzudringen, und tief genug, um die Fläche der ersten Gate-Bereiche 3 zu erreichen. Dann werden, nachdem der LTO-Film 26 abgezogen ist, Kontaktbereiche 10 ausgebildet durch Aktivieren der implantierten Ionen mit einer Ausheilbehandlung in einem Ofen oder durch schnelles thermisches Ausheilen.
Wenn es notwendig ist, die p-Typ Störstellen vor zu starker Diffusion zu bewahren, wenn die Kontaktbereiche 10 ausgebildet werden, dann sollte entweder Aluminium, das nicht stark diffundiert, oder ein geeignetes Verhältnis von Bor und Karbon (vorzugsweise 1 : 10 für Bor : Karbon) in diesem Schritt implantiert werden, um zu starke Diffusion zu verhindern.
Die folgenden Schritte werden sich nicht auf Figuren beziehen. Zunächst wird ein dielektrischer Zwischenschichtfilm 13 auf der Substratfläche abgeschieden, und der dielektrische Zwischenschichtfilm 13 wird gemustert, um Kontaktlöcher auszubilden, die zu dem dritten Gate-Bereich 8 und den n+-Typ Source- Bereichen 7 verbinden. Nach Abscheiden einer Elektrodenschicht auf dem dielektrischen Zwischenschichtfilm 13 wird die Elektrodenschicht gemustert, um die Source-Elektroden 11 und die Gate- Elektrode 12 auszubilden. Ferner wird die Drain- Elektrode 14 auf der Kehrseite des Substrats ausgebildet, um den in Fig. 1 gezeigten J-FET-Aufbau fertig zu stellen.
Zwölfte Ausführungsform
Fig. 25 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der zwölften Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau in dieser Ausführungsform kombiniert den Graben-J-FET (trench J-FET) in der elften Ausführungsform und den Aufbau des feldunterstützten Bereiches 5 in der neunten Ausführungsform. Ein solcher Vorrichtungsaufbau würde ähnliche Effekte wie die elfte Ausführungsform liefern.
Ein Verfahren der Herstellung der Silizium- karbidhalbleitervorrichtung in dieser Ausführungsform ist ähnlich dem der elften Ausführungsform mit Ausnahme des Schrittes zum Ausbilden der Kontaktbereiche 10, der entfernt ist. Der feldunterstützte Bereich 5 kann durch Ionenimplantieren ausgebildet werden, wie in der elften Ausführungsform, aber der feldunterstützte Bereich 5 kann auch durch epitaktisches Aufwachsen ausgebildet werden.
Dreizehnte Ausführungsform
Fig. 26 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der dreizehnten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau in dieser Ausführungsform kombiniert den Graben-J-FET (trench J-FET) in der elften Ausführungsform und den Aufbau der ersten Gate-Bereiche 3 der zehnten Ausführungsform. Mit diesem Aufbau werden ähnliche Effekte wie mit der zehnten Ausführungsform erreicht mit dem Graben-J-FET (bzw. trench J-FET), der in der elften Ausführungsform gezeigt ist.
Ein Verfahren der Herstellung der Siliziumkarbid­ halbleitervorrichtung der vorliegenden Erfindung ist ähnlich dem der elften Ausführungsform mit der Ausnahme, dass die Maskenmuster zum Ausbilden des ersten Gate-Bereiches 3 abgeändert werden müssen.
Vierzehnte Ausführungsform
Fig. 27 zeigt eine Querschnittsansicht einer Siliziumkarbidhalbleitervorrichtung der vierzehnten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform sind die zweiten Gate-Bereiche 6 des Graben-J-FETs, wie er in der zwölften Ausführungsform gezeigt ist, durch epitaktisches Aufwachsen ausgebildet. In dieser Siliziumkarbidhalbleitervorrichtung ist eine n--Typ Schicht 31 innerhalb des Grabens ausgebildet, und der dritte Gate-Bereich 8 ist auf dieser n--Typ Schicht 31 ausgebildet.
In diesem Vorrichtungsaufbau funktioniert der zweite J-FET mit der n--Typ Schicht 31, die zwischen den zweiten und dritten Gate-Bereichen 6 und 8 als ein Kanalbereich angeordnet ist, um ähnliche Effekte wie die Vorrichtung in der elften Ausführungsform zu liefern.
Ein Verfahren der Herstellung der Silizium- karbidhalbleitervorrichtung der vorliegenden Erfindung ist ähnlich dem der zwölften Ausführungsform. Aber wenn einmal die zweiten Gate-Bereiche 6 epitaktisch aufge­ wachsen sind, wird der Graben 30 ausgebildet, um zwischen den zweiten Gate-Bereichen 6 einzudringen, die n--Typ Schicht 31 wird innerhalb dieses Grabens 30 ausgebildet, und der dritte Gate-Bereich 8 wird dann ausgebildet.
Fünfzehnte Ausführungsform
Fig. 28 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der fünfzehnten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau in dieser Ausführungsform kombiniert den Graben-J-FET der vierzehnten Ausführungsform und den Aufbau des dritten Gate-Bereiches 3 der zehnten Ausführungsform.
Mit diesem Vorrichtungsaufbau werden mit dem Graben-J-FET der vierzehnten Ausführungsform ähnliche Effekte wie in der zehnten Ausführungsform erreicht. Ein Verfahren der Herstellung der Siliziumkarbid- halbleitervorrichtung dieser Ausführungsform ist ähnlich dem der vierzehnten Ausführungsform, außer, dass die Maskenmuster zum Ausbilden der ersten Gate- Bereiche 3 abgeändert werden müssen.
Sechzehnte Ausführungsform
Fig. 29 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der sechzehnten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau in dieser Ausführungsform kombiniert den Graben-J-FET der elften Ausführungsform mit dem Aufbau in der fünften Ausführungsform, in der die feldunterstützten Bereiche 5 entfernt sind, und stattdessen der Bereich in der Kanalschicht 4, der zwischen den ersten und zweiten Gate-Bereichen 3 und 6 eingeschoben ist, einen höheres Niveau an Störstellenkonzentration als andere Bereiche aufweist.
Dieser Vorrichtungsaufbau würde ähnliche Effekte wie die elfte Ausführungsform liefern. Ein Verfahren der Herstellung der Siliziumkarbidhalbleitervorrichtung dieses Aufbaus ist ähnlich dem der elften Ausführungsform, außer, dass der Schritt zum Ausbilden der feldunterstützten Bereiche 5, die in der elften Ausführungsform benötigt wird, weggelassen ist.
In diesem Aufbau hat der Bereich in der Kanalschicht 4, die zwischen dem ersten und zweiten Gate-Bereichen 3 und 6 angeordnet ist, ein höheres Niveau an Störstellenkonzentration als andere Teile. Die Störstellenkonzentration in diesem Teil wird durch den Abstand zwischen den angrenzenden ersten Gate- Bereichen 3 bestimmt. Die oben beschriebenen Effekte können auch durch Einstellen dieses Abstands erhalten werden, aber weisen dasselbe Niveau an Störstellenkonzentration in der gesamten Kanalschicht 4' auf.
Siebzehnte Ausführungsform
Fig. 30 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der siebzehnten Ausführungsform der vorliegenden Erfindung. Mit dieser Ausführungsform wird eine der Ausführungen der vor­ liegenden Erfindung auf einen ebenen Doppel-Gate- Ansteuerungs-J-FET (bzw. double-gate drive J-FET) ange­ wendet.
Wie in Fig. 30 gezeigt, weisen die Ausnehmungen 9 Stufen auf, und die Ausnehmungen 9 dringen durch die zweiten Gate-Bereiche 6 ein. Kontaktbereiche 10 sind an dem Boden der Ausnehmungen 9 ausgebildet. Anders ausgedrückt sind die Kontaktbereiche 10 von den zweiten Gate-Bereichen 6 isoliert, und nur die ersten Gate- Bereiche 3 sind mit den Kontaktbereichen 10 in Verbindung. Die ersten, zweiten und dritten Gate- Elektroden 41, 42, 43 sind jeweils getrennt an die ersten, zweiten und dritten Gate-Bereiche 3, 6, 8 angeschlossen. Die ersten Gate-Elektroden 41 sind an die Source-Elektroden 11 und an Masse angeschlossen, und die zweiten Gate-Elektroden 42 und die dritte Gate- Elektrode 43 sind aneinander angeschlossen, um gleichzeitig das Potential der zweiten und dritten Gate-Bereiche 6 und 8 zu steuern. Der Aufbau dieser Vorrichtung ist ansonsten ähnlich der ersten Ausführungsform.
Dieser Vorrichtungsaufbau ermöglicht Doppel-Gate- Ansteuerung zum Steuern des Ausmaßes der Verarmungs­ schichten von sowohl den zweiten als auch den dritten Gate-Bereichen 6 und 8 durch Anlegen einer Vorspannung an die zweiten und dritten Gate-Bereiche 6 und 8. Die Siliziumkarbidhalbleitervorrichtung, die so einen Doppel-Gate-Ansteuerungs-J-FET (double-gate drive J-FET) aufweist, weist ähnliche Effekte wie die erste Ausführungsform auf.
Ein Verfahren der Herstellung der Silizium- karbidhalbleitervorrichtung der vorliegenden Erfindung ist ähnlich dem der ersten Ausführungsform. Nach dem Schritt zum Ausbilden der Ausnehmungen 9, der in der ersten Ausführungsform gezeigt ist, wird eine andere Maske mit vorgeschriebenen Mustern ausgebildet, gefolgt von einem Ätzschritt unter Verwendung dieser Maske, damit die Ausnehmungen 9 durch die zweiten Gate- Bereiche 6 eindringen. Schließlich werden Kontaktbereiche 10 ausgebildet.
Achtzehnte Ausführungsform
Fig. 31 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der achtzehnten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform werden die Ausnehmungen 9 sogar tiefer als in der siebzehnten Ausführungsform gemacht, so dass die ersten Gate-Elektroden 41 in direkten Kontakt mit den ersten Gate-Bereichen 3 kommen würden, ohne die Kontaktbereiche 10, wie sie in Fig. 30 gezeigt sind. Dieser Vorrichtungsaufbau liefert ähnliche Effekte wie die Vorrichtung in der siebzehnten Ausführungsform.
Ein Herstellungsverfahren für diese Silizium­ karbidhalbleitervorrichtung ist ähnlich dem der sieb­ zehnten Ausführungsform, außer, dass die Ausnehmungen 9 tief genug geätzt sind, um die ersten Gate-Bereiche 3 während des Ätzschrittes für die Ausnehmungen 9 zu erreichen, und der Schritt zum Ausbilden der Kontakt­ bereiche 10, der zuvor beschrieben wurde, weggelassen ist.
Neunzehnte Ausführungsform
Fig. 32 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der neunzehnten Ausführungsform der vorliegenden Erfindung. Wie in der dritten Ausführungsform hat der Vorrichtungsaufbau dieser Ausführungsform den feldunterstützten Bereich 5 in dem Vorrichtungsaufbau der siebzehnten Ausführungsform dergestalt angeordnet, dass der feldunterstützte Bereich 5 als eine Widerstandskomponente des J-FETs wirkt. Dieser Aufbau liefert ähnliche Effekte wie die dritte Ausführungsform auf den in der siebzehnten Ausführungsform beschriebenen J-FET.
Ein Herstellungsverfahren dieser Siliziumkarbid­ halbleitervorrichtung ist ähnlich dem der siebzehnten Ausführungsform, mit Ausnahme einer Abänderung der Maskenmuster zum Ausbilden des feldunterstützten Bereiches 5.
Zwanzigste Ausführungsform
Fig. 33 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der zwanzigsten Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform kombiniert den Vorrichtungsaufbau der siebzehnten Ausführungsform mit dem feldunterstützten Bereich 5 wie in der vierten Ausführungsform, der nur in einem Bereich angeordnet ist, in dem der feldunterstützte Bereich 5 als eine Widerstandskomponente des J-FETs wirken würde. Dieser Vorrichtungsaufbau bietet ähnliche Effekte wie die vierte Ausführungsform in dem J-FET der siebzehnten Ausführungsform.
Ein Verfahren der Herstellung dieser Silizium­ karbidhalbleitervorrichtung ist ähnlich dem der sieb­ zehnten Ausführungsform mit Ausnahme einer Abänderung der Maskenmuster zum Ausbilden des feldunterstützten Bereiches 5.
Einundzwanzigste Ausführungsform
Fig. 34 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der einundzwanzigsten Ausführungsform der vorliegenden Erfindung. Mit dieser Ausführungsform wird der Vorrichtungsaufbau der siebzehnten Ausführungsform mit dem Vorrichtungsaufbau der fünften Ausführungsform kombiniert, in der der feldunterstützte Bereich 5 weggelassen ist, und ein Bereich, der zwischen den ersten und zweiten Gate-Bereichen 3 und 6 in der Kanalschicht 4 eingeschoben ist, weist eine höheres Niveau an Störstellenkonzentration als andere Bereiche auf.
Dieser Vorrichtungsaufbau liefert ähnliche Effekte wie der Vorrichtungsaufbau in der siebzehnten Aus­ führungsform. Ein Verfahren der Herstellung dieser Siliziumkarbidhalbleitervorrichtung ist ähnlich dem der siebzehnten Ausführungsform, außer, dass der Schritt zum Ausbilden des feldunterstützten Bereichs 5 weggelassen ist.
Zweiundzwanzigste Ausführungsform
Fig. 35 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung in der zweiundzwan­ zigsten Ausführungsform der vorliegenden Erfindung. Mit dieser Ausführungsform ist der Vorrichtungsaufbau der siebzehnten Ausführungsform mit dem Vorrichtungsaufbau' der achten Ausführungsform kombiniert, in der der feld­ unterstützte Bereich 5 zwischen den benachbarten zweiten Gate-Bereichen 6 angeordnet ist. Diese Vorrichtung bietet ähnliche Effekte wie die siebzehnte Ausführungsform während der J-FET-Widerstand zwischen den zweiten Gate-Bereichen 6 verringert wird und der Einwiderstand verringert wird.
Ein Verfahren der Herstellung dieser Siliziumkarbidhalbleitervorrichtung in dieser Ausführungsform ist ähnlich dem der siebzehnten Ausführungsform mit Ausnahme einer Abänderung der Maskenmuster zum Ausbilden des feldunterstützten Bereichs 5 und einer Abänderung der Ionenimplantierbedingungen.
Dreiundzwanzigste Ausführungsform
Fig. 36 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der dreiundzwan­ zigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau in dieser Ausführungsform kombiniert den Vorrichtungsaufbau der siebzehnten Ausführungsform mit dem Vorrichtungsaufbau der neunten Ausführungsform, in dem der feldunterstützte Bereich 5 über die gesamte Zelle ausgebildet ist und die ersten Gate-Bereiche und Source-Elektroden 11 außerhalb der Zelle elektrisch verbunden sind. Dieser Vorrichtungsaufbau liefert ähnliche Effekte wie die siebzehnte Ausführungsform. Auch in diesem Aufbau sind erste Gate-Elektroden, die mit den ersten Gate-Bereichen 3 in Kontakt stehen, außerhalb der Zelle angeordnet, und die ersten Gate- Elektroden und die Source-Elektroden 11 sind außerhalb der Zelle verbunden.
Ein Verfahren der Herstellung der Silizium- karbidhalbleitervorrichtung der vorliegenden Ausführungsform ist ähnlich dem der siebzehnten Ausführungsform, außer, dass der Schritt zum Ausbilden der Kontaktbereiche 10 weggelassen ist. Der feldunterstützte Bereich 5 kann durch Ionenimplantieren ausgebildet werden, einerseits ähnlich der siebzehnten Ausführungsform, aber der feldunterstützte Bereich 5 kann auch durch epitaktisches Aufwachsen ausgebildet werden.
Vierundzwanzigste Ausführungsform
Fig. 37 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der vierundzwan­ zigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau in dieser Ausführungsform kombiniert den Vorrichtungsaufbau der siebzehnten Ausführungsform und den Aufbau der ersten Gate-Bereiche 3 in der zehnten Ausführungsform. Der sich ergebende Aufbau liefert ähnliche Effekte wie die zehnte Ausführungsform auf den J-FET der siebzehnten Ausführungsform.
Ein Verfahren der Herstellung der Siliziumkarbid­ halbleitervorrichtung der vorliegenden Ausführungsform ist ähnlich dem der siebzehnten Ausführungsform mit Ausnahme einer Abänderung der Maskenmuster zum Ausbilden der ersten Gate-Bereiche 3.
Fünfundzwanzigste Ausführungsform
Fig. 38 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der fünfundzwanzigsten Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform wendet eine der Ausführungsformen der vorliegenden Erfindung auf eine Siliziumkarbidhalbleitervorrichtung an, die einen Graben, Doppel-Gate-Ansteuerungs-J-FET aufweist, und vergleichbar mit der Umwandlung des Graben, Einzel- Gate-Ansteuerungs-J-FET der elften Ausführungsform in den Doppel-Gate-Ansteuerungs-Aufbau der achtzehnten Ausführungsform ist.
Anders ausgedrückt unterscheidet sich der Vorrichtungsaufbau dieser Ausführungsform von dem Vorrichtungsaufbau der elften Ausführungsform dadurch, dass die Ausnehmungen 9 bis hinunter zu den ersten Gate-Bereichen 3 reichen; die ersten, zweiten und dritten Gate-Bereiche 3, 6 und 8 jeweils getrennt an die ersten, zweiten und dritten Gate-Elektroden 41, 42 und 43 angeschlossen sind; die erste Gate-Elektrode 41 an die Source-Elektrode 11 angeschlossen ist und geerdet ist; und die zweiten Gate-Elektroden 42 und die dritten Elektroden 43 miteinander verbunden sind und fähig sind, die Potentialpegel der zweiten und dritten Gate-Bereiche 6 und 8 zu steuern. Ansonsten ist der Vorrichtungsaufbau der vorliegenden Ausführungsform ähnlich dem der elften Ausführungsform.
Die Siliziumkarbidhalbleitervorrichtung, die den Doppel-Gate-Ansteuerungs-J-FET-Aufbau aufweist, bietet ähnliche Effekte wie die erste Ausführungsform.
Ein Verfahren der Herstellung der Siliziumkarbid­ halbleitervorrichtung der vorliegenden Ausführungsform ist ähnlich dem der elften Ausführungsform, außer, dass nach einem Schritt zum Ausbilden der Ausnehmungen 9, wie er in der elften Ausführungsform gezeigt ist (gezeigt in Fig. 23B), eine andere Maske mit vorgeschriebenen Mustern ausgebildet wird, und Ätzen unter Verwendung dieser Maske durchgeführt wird, um die Ausnehmungen 9 durch die zweiten Gate.-Bereiche 6 eindringen zu lassen.
Sechsundzwanzigste Ausführungsform
Fig. 39 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der sechsundzwanzigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform hat, verglichen mit der fünfundzwanzigsten Ausführungsform, einen breiteren feldunterstützten Bereich 5. Dieser Vorrichtungsaufbau liefert ähnliche Effekte wie die fünfundzwanzigste Aus­ führungsform.
Ein Verfahren der Herstellung der Silizium- karbidhalbleitervorrichtung der vorliegenden Erfindung ist ähnlich dem der fünfundzwanzigsten Ausführungsform, mit Ausnahme, dass der feldunterstützte Bereich 5 durch Ionenimplantieren unter Verwendung einer Maske mit vorgeschriebenen Mustern ausgebildet wird, nachdem die Kanalschicht 4 ausgebildet ist.
Siebenundzwanzigste Ausführungsform
Fig. 40 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der siebenundzwanzigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform kombiniert den Vorrichtungsaufbau der zwölften Ausführungsform und den Doppel-Gate-Aufbau der fünfundzwanzigsten Ausführungsform. Der sich ergebende Doppel-Gate-Aufbau liefert, ähnlich der zwölften Ausführungsform, ähnliche Effekte wie der Vorrichtungsaufbau der zwölften Ausführungsform. In diesem Aufbau sind die erste Gate-Elektroden, die mit den ersten Gate-Bereichen 3 in Kontakt stehen, außerhalb der Zelle angeordnet, und die ersten Gate- Elektroden und die Source-Elektroden 11 sind außerhalb der Zelle verbunden.
Achtundzwanzigste Ausführungsform
Fig. 41 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der achtundzwanzig­ sten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform kombiniert den Vorrichtungsaufbau der dreizehnten Ausführungsform und den Doppel-Gate-Aufbau der fünfundzwanzigsten Aus­ führungsform. Dieser Vorrichtungsaufbau bietet einen Doppel-Gate-Aufbau ähnlich der dreizehnten Ausführungs­ form und bietet Effekte, die ähnlich der dreizehnten Ausführungsform sind. In diesem Vorrichtungsaufbau sind die ersten Gate-Elektroden, die mit den ersten Gate- Bereichen 3 in Verbindung sind, ebenso außerhalb der Zelle, und die ersten Gate-Elektroden und die Source- Elektroden 11 sind außerhalb der Zelle verbunden.
Neunundzwanzigste Ausführungsform
Fig. 42 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der neunundzwanzig­ sten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform kombiniert den Vorrichtungsaufbau der vierzehnten Ausführungsform und den Doppel-Gate-Aufbau der fünfundzwanzigsten Ausführungsform. Dieser Vorrichtungsaufbau bietet einen Doppel-Gate-Aufbau ähnlich der vierzehnten Ausführungsform und bietet dieselben Effekte wie die vierzehnte Ausführungsform. Die ersten Gate-Elektroden, die an die ersten Gate-Bereiche 3 angeschlossen sind, sind auch außerhalb der Zelle, und die ersten Gate- Elektroden sind mit den Source-Elektroden 11 außerhalb der Zelle verbunden.
Dreißigste Ausführungsform
Fig. 43 zeigt eine Querschnittsansi 10338 00070 552 001000280000000200012000285911022700040 0002010220359 00004 10219cht der Siliziumkarbidhalbleitervorrichtung der dreißigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform kombiniert den Vorrichtungsaufbau der fünfzehnten Ausführungsform und den Doppel-Gate-Aufbau der fünfundzwanzigsten Ausführungsform. Dieser Vorrichtungsaufbau bietet einen Doppel-Gate-Aufbau ähnlich der fünfzehnten Ausführungsform und bietet dieselben Effekte wie die fünfzehnte Ausführungsform. Die ersten Gate-Elektroden, die an die ersten Gate-Bereiche 3 angeschlossen sind, sind auch außerhalb der Zelle, und die ersten Gate- Elektroden sind an die Source-Elektroden 11 außerhalb der Zelle angeschlossen.
Einunddreißigste Ausführungsform
Fig. 44 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der einunddreißigsten Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform wendet eine der Ausführungsformen der vorliegenden Erfindung auf eine Siliziumkarbidhalbleitervorrichtung an, die einen Einzel-Gate-J-FET aufweist. Diese Siliziumkarbidhalbleitervorrichtung wird beschrieben und verglichen mit der Siliziumkarbidhalbleitervorrichtung in Fig. 30.
Wie in Fig. 44 gezeigt, ist in dieser Aus­ führungsform der Abstand zwischen den benachbarten zweiten Gate-Bereichen 6 viel kleiner als in Fig. 30. Ferner ist der n+-Typ Source-Bereich 7 in dieser Ausführungsform dort angeordnet, wo in Fig. 30 der dritte Gate-Bereich 8 liegt, und der dritte Gate- Bereich 8 ist entfernt. Zusätzlich sind die ersten Gate-Bereiche 3 an die Source-Elektroden 11 durch die ersten Gate-Elektroden 41 und an Erde angeschlossen, und die zweiten Gate-Bereiche 6 werden durch die zweiten Gate-Elektroden 42 angesteuert.
Dieser Vorrichtungsaufbau enthält einen vertikalen J-FET, der Kanal dessen, der zwischen benachbarten zweiten Gate-Bereichen 6 ausgebildet ist, wird durch den Abstand gesteuert, um den sich die Verarmungsschichten von den zweiten Gate-Bereichen 6 ausdehnen. Dieser vertikale J-FET ist mit dem zweiten J-FET verschiedener Ausführungsformen vergleichbar, die zuvor besprochen wurden.
Diese Siliziumkarbidhalbleitervorrichtung, die einen Doppel-Gate-Aufbau aufweist, deren erste und zweite J-FETs beide vertikale J-FETs sind, weist Effekte ähnlich der der ersten Ausführungsform auf.
Ein Verfahren der Herstellung dieser Silizium­ karbidhalbleitervorrichtung ist ähnlich dem Verfahren der siebzehnten Ausführungsform. Nachdem die zweiten Gate-Bereiche 6 und die feldunterstützten Bereiche 5 in der Kanalschicht 4 ausgebildet sind, wird ein n+-Typ Source-Bereich 7 durch Abscheiden einer n+-Typ Schicht auf der Fläche der Kanalschicht 4 ausgebildet.
Zweiunddreißigste Ausführungsform
Fig. 45 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der zweiunddreißig­ sten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau der vorliegenden Ausführungsform hat einen sich breiter ausdehnenden feldunterstützten Bereich 5, verglichen mit der einunddreißigsten Ausführungsform. Der Vorrichtungsaufbau weist Effekte ähnlich der der einunddreißigsten Ausführungsform auf.
Ein Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung der vorliegenden Ausführungsform ist ähnlich dem Verfahren der einunddreißigsten Ausführungsform, mit Ausnahme einer Abänderung der Maskenmuster zum Ausbilden des Feldunterstützten Bereichs 5.
Dreiunddreißigste Ausführungsform
Fig. 46 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der dreiunddreißigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform kombiniert die Vorrichtungsaufbauten der einunddreißigsten Ausführungsform und der neunten Ausführungsform. Mit anderen Worten dehnt sich der Feldunterstützte Bereich 5 über die gesamte Zelle aus, und die ersten Gate-Bereiche 3 sind an die Source- Elektroden 11 außerhalb der Zelle angeschlossen. Dieser Vorrichtungsaufbau hat ähnliche Effekte wie der der Vorrichtung der einunddreißigsten Ausführungsform.
Ein Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung der vorliegenden Ausführungsform ist ähnlich dem der einunddreißigsten Ausführungsform, außer, dass der Schritt zum Ausbilden der Kontaktbereiche 10 beseitigt ist. Der feldunterstützte Bereich 5 kann durch Ionenimplantieren ausgebildet werden, wie in der einunddreißigsten Ausführungsform oder durch epitaktisches Aufwachsen.
Vierunddreißigste Ausführungsform
Fig. 47 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der vierunddreißigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau in dieser Ausführungsform kombiniert den Vorrichtungsaufbau in der einunddreißigsten Ausführungsform und den Aufbau der ersten Gate-Elektroden 3 in der zehnten Ausführungsform. Dieser Vorrichtungsaufbau bietet einen J-FET-Aufbau der einunddreißigsten Ausführungsform mit Effekten ähnlich der zehnten Ausführungsform.
Ein Verfahren der Herstellung der Siliziumkarbid­ halbleitervorrichtung der vorliegenden Ausführungsform ist ähnlich dem der einunddreißigsten Ausführungsform, mit Ausnahme einer Abänderung der Maskenmuster zum Aus­ bilden der ersten Gate-Bereiche 3.
Fünfunddreißigste Ausführungsform
Fig. 48 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der fünfunddreißigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform kombiniert den Vorrichtungsaufbau der einunddreißigsten Ausführungsform mit dem feldunterstützten Bereich der vierten Ausführungsform, der nur an einem Punkt liegt, an dem der feldunterstützte Bereich 5 als eine Widerstandskomponente des J-FETs wirkt. Dieser Vorrichtungsaufbau bietet ähnliche Effekte auf den J-FET der einunddreißigsten Ausführungsform wie die der vierten Ausführungsform.
Ein Verfahren der Herstellung der Siliziumkarbid­ halbleitervorrichtung der vorliegenden Ausführungsform ist ähnlich dem der einunddreißigsten Ausführungsform, mit Ausnahme einer Abänderung der Maskenmuster zum Ausbilden des feldunterstützten Bereichs.
Sechsunddreißigste Ausführungsform
Fig. 49 zeigt eine Querschnittsansicht der Siliziumkarbidhalbleitervorrichtung der sechsunddreißigsten Ausführungsform der vorliegenden Erfindung. Der Vorrichtungsaufbau dieser Ausführungsform kombiniert den Vorrichtungsaufbau der einunddreißigsten Ausführungsform mit dem Vorrichtungsaufbau der fünften Ausführungsform, in dem der feldunterstützte Bereich 5 entfernt ist, und ein Bereich, der zwischen den ersten und zweiten Gate- Bereichen 3 und 6 in die Kanalschicht 4 eingeschoben ist, weist ein höheres Niveau an Störstellenkonzentration als andere Bereiche auf. Dieser Aufbau bietet ähnliche Effekte auf den J-FET der einunddreißigsten Ausführungsform wie die der fünften Ausführungsform.
Ein Verfahren der Herstellung der Silizium- karbidhalbleitervorrichtung dieser Ausführungsform ist ähnlich dem der einunddreißigsten Ausführungsform, außer, dass der Schritt zum Ausbilden des feldunterstützten Bereichs 5 entfernt ist.
Andere Ausführungsformen
Siliziumkarbidhalbleitervorrichtungen, die einen Einzel-Gate-Aufbau aufweisen, deren erste und zweite Gate-Bereiche 3 und 6 das gleiche Potential wie die n+-Typ Source-Bereiche 7 aufweisen, wurden in den verschiedenen Ausführungsformen oben beschrieben. Die Siliziumkarbidhalbleitervorrichtung kann auch einen Doppel-Gate-Aufbau aufweisen, deren Potentialpegel der ersten und zweiten Gate-Bereiche 3 und 6 unabhängig von den n+-Typ Source-Bereichen 7 gesteuert werden.
Ferner können Störstellenkonzentrationsniveaus in dem Drift-Bereich 2 und der Kanalschicht 4 unabhängig gesteuert werden. Das würde es einfacher machen, selbstleitende und selbstsperrende FETs zu entwerfen.
Zusammenfassend kann der Gegenstand der vorlie­ genden Erfindung wie folgt beschrieben werden. Eine Kanalschicht 4 ist auf einer n--Typ epitaktischen Schicht 2 und ersten Gate-Bereichen 3 ausgebildet, und mindestens ein feldunterstützter Bereich 5 und zweite Gate-Bereiche 6 sind auf den ersten Gate-Bereichen 3 ausgebildet. Ferner sind n+-Typ Source-Bereiche 7 und ein dritter Gate-Bereich 8 auf den zweiten Gate- Bereichen 6 ausgebildet. Diese Schritte führen zu einem Vorrichtungsaufbau, der einen ersten J-FET, mit den n+-Typ Source-Bereichen 7 und dem n+-Typ Substrat 1 als eine Source und ein Drain, und die ersten Gate-Bereiche 3 rechts und links in der Figur als ein Gate aufweist; und der zweite J-FET mit den n+-Typ Source-Bereichen 7 und dem n+-Typ Substrat 1 als eine Source und ein Drain und die zweiten Gate-Bereiche 6 und den dritten Gate- Bereich 8 als ein Gate. Der erste J-FET ist selbstleitend, während der zweite J-FET selbstsperrend ist.
Verschiedene n-Kanal Siliziumkarbidhalbleitervor­ richtungen wurden in obigen Ausführungsformen beschrie­ ben. Die vorliegende Erfindung würde natürlich auch auf Siliziumkarbidhalbleitervorrichtungen anwendbar sein, in denen der Leitfähigkeitstypen in den verschiedenen Teilen entgegengesetzt zu den dargestellten sind.

Claims (52)

1. Eine Siliziumkarbidhalbleitervorrichtung mit:
einem Halbleitersubstrat (1) eines ersten Leit­ fähigkeitstyps, das aus Siliziumkarbid besteht;
einer Halbleiterschicht (2) des ersten Leitfähig­ keitstyps, die aus Siliziumkarbid eines höheren Wider­ stands als das Halbleitersubstrat besteht, und auf einer Hauptfläche des Halbleitersubstrats ausgebildet ist;
ersten Gate-Bereichen (3) eines zweiten Leitfähig­ keitstyps, die auf beiden Seiten eines vorgeschriebenen Bereiches in einem Flächenteil der Halbleiterschicht ausgebildet sind, der ein Kanal werden soll;
einer Kanalschicht (4) des ersten Leitfähigkeits­ typs, die auf den ersten Gate-Bereichen und der Halb­ leiterschicht ausgebildet ist;
zweiten Gate-Bereichen (6) des zweiten Leitfähig­ keitstyps, die isoliert von den ersten Gate-Bereichen in der Kanalschicht ausgebildet sind;
einem Bereich mit hoher Störstellenkonzentration (5) oder mehreren Bereichen mit hoher Störstellenkon­ zentration (5) des ersten Leitfähigkeitstyps, ausgebil­ det in der Kanalschicht;
einem Source-Bereich (7) des ersten Leitfähig­ keitstyps, der oberhalb der ersten Gate-Bereiche in der Kanalschicht ausgebildet ist;
einem dritten Gate-Bereich (8) des zweiten Leit­ fähigkeitstyps, der oberhalb der Kanalschicht oder in dem Flächenteil der Kanalschicht ausgebildet ist, und Teile aufweist, die den zweiten Gate-Bereichen gegen­ über liegen;
Source-Elektroden (11), die mit den ersten Gate- Bereichen und den Source-Bereichen leitend verbunden sind;
einer Gate-Elektrode (12), die mit dem dritten Gate-Bereich leitend verbunden ist; und
einer Drain-Elektrode (14), die auf einer Kehr­ seite des Halbleitersubstrats ausgebildet ist.
2. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweiten Gate-Bereiche mit den Source-Elektroden verbunden sind.
3. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Siliziumkarbidhalbleitervorrichtung Kontaktbe­ reiche (10) des zweiten Leitfähigkeitstyps aufweist, die mit den ersten und zweiten Gate-Bereichen leitend verbunden sind, wobei die ersten und zweiten Gate- Bereiche durch die Kontaktbereiche mit den Source-Elek­ troden verbunden sind.
4. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Bereiche mit hoher Störstellenkonzentration von den Kontaktbe­ reichen isoliert sind.
5. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 3 oder Anspruch 4, dadurch gekennzeichnet, dass die Siliziumkarbidhalbleitervorrichtung Ausnehm­ ungen (9) aufweist, die sich von der Fläche der Kanal­ schicht aus zu den zweiten Gate-Bereichen erstrecken, und die Kontaktschichten sich von dem Boden der Aus­ nehmungen zu den ersten Gate-Bereichen erstrecken.
6. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Siliziumkarbidhalbleitervorrichtung Bereiche mit niedriger Störstellenkonzentration (10a) aufweist, die durch Diffusion von den Kontaktbereichen ausge­ bildet werden, und die zweiten Gate-Bereiche mit den Kontaktbereichen durch die Bereiche mit niedriger Stör­ stellenkonzentration in leitend verbunden sind.
7. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die Bereiche mit hoher Störstellenkonzentration so ausgebildet sind, dass sie mit den Bereichen mit niedriger Störstellen­ konzentration leitend verbunden sind.
8. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweiten Gate-Bereiche in einem nicht geerdeten Zustand sind.
9. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass ein Graben (30) in der Kanalschicht runter zu den zweiten Gate-Bereichen ausgebildet ist, das dritte Gate in dem Graben isoliert von den zweiten Gate-Bereichen ausgebildet ist, und die Gate-Elektrode auf der Fläche des dritten Gate-Bereiches ausgebildet ist.
10. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration auf dem Boden des Grabens in der Kanalschicht ausgebildet ist.
11. Eine Siliziumkarbidhalbleitervorrichtung mit:
einem Halbleitersubstrat (1) eines ersten Leit­ fähigkeitstyps, das aus Siliziumkarbid besteht;
einer Halbleiterschicht (2) des ersten Leitfähig­ keitstyps, die aus Siliziumkarbid eines höheren Wider­ standes als das Halbleitersubstrat besteht und auf einer Hauptfläche des Halbleitersubstrats ausgebildet ist;
ersten Gate-Bereichen (3) eines zweiten Leitfähig­ keitstyps, die auf beiden Seiten eines vorgeschriebenen Bereiches in einem Flächenteil der Halbleiterschicht ausgebildet sind, der ein Kanal werden soll;
einer Kanalschicht (4) des ersten Leitfähig­ keitstyps, die über den ersten Gate-Bereichen und der Halbleiterschicht ausgebildet ist;
zweiten Gate-Bereichen (6) des zweiten Leitfähig­ keitstyps, die über den ersten Gate-Bereichen auf beiden Seiten des Kanals in der Kanalschicht ausge­ bildet sind;
einem Bereich mit hoher Störstellenkonzentration (5) des ersten Leitfähigkeitstyps, der in der Kanal­ schicht ausgebildet ist;
Source-Bereichen (7) des ersten Leitfähigkeits­ typs, die über den ersten Gate-Bereichen in der Kanal­ schicht ausgebildet sind;
einem dritten Gate-Bereich (8) des zweiten Leit­ fähigkeitstyps, der Teile aufweist, die den zweiten Gate-Bereichen gegenüberliegen, und über der Kanal­ schicht oder in der Fläche der Kanalschicht ausgebildet sind;
Source-Elektroden (11), die mit den Source-Berei­ chen leitend verbunden sind;
ersten Elektroden (41), die mit den ersten Gate- Bereichen leitend verbunden sind;
zweiten Elektroden (42), die mit den zweiten Gate- Bereichen leitend verbunden sind;
einer dritten Elektrode (43), die mit dem dritten Gate-Bereich leitend verbunden ist; und
einer Drain-Elektrode (14), die auf einer Kehrsei­ te des Halbleitersubstrats ausgebildet ist.
12. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die ersten Elektroden mit den Source-Elektroden verbunden sind.
13. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 11 oder Anspruch 12, dadurch gekennzeichnet, dass die zweiten Elektroden und die dritten Elektroden leitend verbunden sind, und das Potential für die zwei­ ten Gate-Bereiche und das Potential für den dritten Gate-Bereich zusammen gesteuert werden.
14. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die Siliziumkarbidhalbleitervorrichtung Ausnehm­ ungen (9) aufweist, die von der Fläche der Kanalschicht runter zu den ersten Gate-Bereichen ausgebildet sind, und die ersten Gate-Bereiche und die Source-Elektroden durch die Ausnehmungen leitend verbunden sind.
15. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die Silizium­ karbidhalbleitervorrichtung Kontaktbereiche 10 auf­ weist, die an dem Boden der Ausnehmungen und in Kontakt mit den ersten Gate-Bereichen ausgebildet sind, und die ersten Gate-Bereiche an die Source-Bereiche durch die Kontaktbereiche angeschlossen sind.
16. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass ein Graben (30), der runter zu den zweiten Gate- Bereichen reicht, in der Kanalschicht ausgebildet ist, der dritte Gate-Bereich in dem Graben isoliert von den zweiten Gate-Bereichen liegt, und die dritte Elektrode auf einer Fläche des dritten Gate-Bereiches ausgebildet ist.
17. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 16, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration an dem Boden des Grabens in der Kanalschicht liegt.
18. Eine Siliziumkarbidhalbleitervorrichtung mit:
einem Halbleitersubstrat (1) des ersten Leitfähig­ keitstyps, das aus Siliziumkarbid besteht;
einer Halbleiterschicht (2) des ersten Leitfähig­ keitstyps, das aus Siliziumkarbid eines höheren widerstands als das Halbleitersubstrat besteht, und auf einer Hauptfläche des Halbleitersubstrats ausgebildet ist;
ersten Gate-Bereichen (3) eines zweiten Leitfähig­ keitstyps, die auf beiden Seiten eines vorgeschriebenen Bereichs in einem Flächenteil der Halbleiterschicht ausgebildet sind, der ein Kanal werden soll;
einer Kanalschicht (4) des ersten Leitfähig­ keitstyps, die über den ersten Gate-Bereichen und der Halbleiterschicht ausgebildet ist;
zweiten Gate-Bereichen (6) des zweiten Leitfähig­ keitstyps, die isoliert von den ersten Gate-Bereichen auf beiden Seiten eines vorgeschriebenen Bereiches in der Kanalschicht ausgebildet sind, die der zweite Kanal werden soll;
einem Bereich mit hoher Störstellenkonzentration (5) oder mehreren Bereichen mit hoher Störstellenkon­ zentration (5) des ersten Leitfähigkeitstyps, ausge­ bildet in der Kanalschicht;
Source-Bereichen (7) des ersten Leitfähig­ keitstyps, die über den ersten Gate-Bereichen in der Fläche der Kanalschicht oder über der Kanalschicht ausgebildet sind;
Source-Elektroden (11), die mit den Source-Berei­ chen leitend verbunden sind;
ersten Elektroden (41), die mit den Source-Elek­ troden und den ersten Gate-Bereichen leitend verbunden sind;
zweiten Elektroden (42), die mit den zweiten Gate- Bereichen leitend verbunden sind; und
einer Drain-Elektrode (14), die auf einer Kehr­ seite des Halbleitersubstrats ausgebildet ist.
19. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die Silizium­ karbidhalbleitervorrichtung Ausnehmungen (9) aufweist, die von der Fläche der Kanalschicht bis runter zu den ersten Gate-Bereichen ausgebildet sind, und die ersten Gate-Bereiche und die Source-Elektroden durch die Ausnehmungen leitend verbunden sind.
20. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 19, dadurch gekennzeichnet, dass die Silizium­ karbidhalbleitervorrichtung Kontaktbereiche (10) auf­ weist, die in Kontakt mit den ersten Gate-Bereichen sind, die an dem Boden der Ausnehmungen ausgebildet sind, und die ersten Gate-Bereiche mit den Source- Bereichen durch die Kontaktbereiche verbunden sind.
21. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration zwischen den ersten Gate-Bereichen und den zweiten Gate-Bereichen in der Kanalschicht ausgebildet ist.
22. Die Siliziumkarbidhalbleitervorrichtung nach Anspruch 1 bis Anspruch 21, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration über den Kanalteil in der Halbleiterschicht ausgebildet ist.
23. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration mit einem höheren Niveau an Störstellenkonzentration ausge­ bildet ist als ein Bereich zwischen den zweiten Gate- Bereichen und dem dritten Gate-Bereich in der Kanalschicht, und an einem Bereich zwischen den ersten Gate-Bereichen und den zweiten Gate-Bereichen in der Kanalschicht ausgebildet ist.
24. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration zwischen den zweiten Gate-Bereichen und der Kanal­ schicht liegt.
25. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 3, Ansprüche 11 bis 14, Anspruch 18 oder Anspruch 19, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration über die gesamte Zelle ausgebildet ist, und die ersten Gate-Bereiche mit den Source-Elektroden außerhalb der Zelle verbunden sind.
26. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, dass die zweiten Gate-Bereiche über den ersten Gate- Bereichen ausgebildet sind, die auf beiden Seiten des Kanals sind.
27. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 25, wobei die zweiten Gate- Bereiche einen Teil des Kanals abdecken, der durch die ersten Gate-Bereiche ausgebildet ist.
28. Die Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 1 bis 27, dadurch gekennzeichnet, dass das Störstellenkonzentrationsniveau in der Halb­ leiterschicht unabhängig von dem Störstellenkonzentra­ tionsniveau in der Kanalschicht gesteuert wird.
29. Ein Verfahren der Herstellung einer Silizium­ karbidhalbleitervorrichtung, das umfasst:
Ausbilden eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps, das aus Siliziumkarbid besteht;
Ausbilden einer Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die aus Siliziumkarbid eines höher­ en Widerstandes als das Halbleitersubstrat besteht, auf einer Hauptfläche des Halbleitersubstrats;
Ausbilden erster Gate-Bereiche (3) eines zweiten Leitfähigkeitstyps auf beiden Seiten eines vorgeschrie­ benen Bereiches in einem Flächenteil der Halbleiter­ schicht, der ein Kanal werden soll;
Ausbilden einer Kanalschicht (4) des ersten Leit­ fähigkeitstyps auf den ersten Gate-Bereichen und der Halbleiterschicht;
Ausbilden zweiter Gate-Bereiche (6) des zweiten Leitfähigkeitstyps isoliert von den ersten Gate-Berei­ chen in der Kanalschicht;
Ausbilden eines Bereichs mit hoher Störstellenkon­ zentration (5) oder mehrerer Bereiche mit hoher Stör­ stellenkonzentration (5) des ersten Leitfähigkeitstyps in der Kanalschicht;
Ausbilden eines Source-Bereiches (7) des ersten Leitfähigkeitstyps über den ersten Gate-Bereichen in der Kanalschicht;
Ausbilden eines dritten Gate-Bereiches (8) des zweiten Leitfähigkeitstyps über der Kanalschicht oder in dem Flächenteil der Kanalschicht, der Teile aufweist, die den zweiten Gate-Bereichen gegenüber­ liegen;
Ausbilden von Source-Elektroden (11), die mit den ersten Gate-Bereichen und den Source-Bereichen leitend verbunden sind;
Ausbilden einer Gate-Elektrode (12), die mit dem dritten Gate-Bereich leitend verbunden ist; und
Ausbilden einer Drain-Elektrode (14), die auf einer Kehrseite des Halbleitersubstrats ausgebildet ist.
30. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 29, dadurch gekennzeichnet, dass das Verfahren das Ausbilden von Kontaktbereichen (10) des zweiten Leitfähigkeitstyps umfasst, um mit den ersten und zweiten Gate-Bereichen verbunden zu sein, so dass die ersten und zweiten Gate- Bereiche mit den Source-Elektroden durch die Kontaktbe­ reiche leitend verbunden sein würden.
31. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 30, dadurch gekennzeichnet, dass die Bereiche mit hoher Stör­ stellenkonzentration in dem Schritt zum Ausbilden der Bereiche mit hoher Störstellenkonzentration isoliert von den Kontaktbereichen ausgebildet werden.
32. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 31, dadurch gekennzeichnet, dass das Verfahren das Ausbilden von Ausnehmungen (9) von der Fläche der Kanalschicht runter zu den zweiten Gate-Bereichen umfasst, und die Kontakt­ bereiche zwischen dem Boden der Ausnehmungen und dem ersten Gate-Bereich in dem Schritt zum Ausbilden der Kontaktbereiche ausgebildet werden.
33. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 21 bis 31, dadurch gekennzeichnet, dass das Verfahren das Ausbilden von Bereichen mit niedriger Störstellenkon­ zentration (10a) um die Kontaktbereiche durch Diffusion von den Kontaktbereichen umfasst, so dass die Bereiche mit niedriger Störstellenkonzentration in Kontakt mit den zweiten Gate-Bereichen kommen, und elektrische Kontakte zwischen den Kontaktbereichen und den zweiten Gate-Bereichen bestehen.
34. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 33, dadurch gekennzeichnet, dass die Bereiche mit niedriger Störstellenkonzentration in dem Schritt zum Ausbilden der Bereiche mit niedriger Störstellenkonzentration in Kontakt mit den Bereichen hoher Störstellenkonzentra­ tion ausgebildet werden.
35. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 33 oder Anspruch 34, dadurch gekennzeichnet, dass dieselbe Maske (21) für den Schritt zum Ausbilden der zweiten Gate-Bereiche und den Schritt zum Ausbilden der Bereiche mit hoher Störstellenkonzentration verwendet wird.
36. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 29 bis 35, dadurch gekennzeichnet, dass das Verfahren der Herstellung das Ausbilden eines Grabens (30) in der Kanalschicht aufweist, der runter bis zu den zweiten Gate-Bereichen reicht, und der dritte Gate-Bereich innerhalb dieses Grabens in dem Schritt zum Ausbilden des dritten Gate-Bereichs ausgebildet ist.
37. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 36, dadurch gekennzeichnet, dass der Bereich hoher Störstellenkon­ zentration durch Ionenimplantation von Störstellen des ersten Leitfähigkeitstyps an dem Boden des Grabens ausgebildet ist, in dem Schritt zum Ausbilden des Bereichs mit hoher Störstellenkonzentration, nachdem der Graben ausgebildet ist.
38. Ein Verfahren der Herstellung einer Silizium­ karbidhalbleitervorrichtung, das umfasst:
Ausbilden einer Halbleiterschicht (2) auf einer Hauptfläche eines Halbleitersubstrats (1) eines ersten Leitfähigkeitstyps, das aus Siliziumkarbid besteht, wobei die Halbleiterschicht (2) aus Siliziumkarbid eines höheren Widerstands als das Halbleitersubstrat besteht;
Ausbilden erster Gate-Bereiche (3) eines zweiten Leitfähigkeitstyps auf beiden Seiten eines vorgeschrie­ benen Bereiches, der ein Kanal werden soll, an der Fläche der Halbleiterschicht;
Ausbilden einer Kanalschicht (4) des ersten Leit­ fähigkeitstyps über der Halbleiterschicht und den ersten Gate-Bereichen;
Ausbilden von zweiten Gate-Bereichen (6) des zwei­ ten Leitfähigkeitstyps isoliert von den ersten Gate- Bereichen in der Kanalschicht;
Ausbilden eines Bereiches mit hoher Störstellen­ konzentration (5) oder mehrerer Bereiche mit hoher Störstellenkonzentration (5) des ersten Leitfähig­ keitstyps in der Kanalschicht;
Ausbilden von Source-Bereichen (7) des ersten Leitfähigkeitstyps über den ersten Gate-Bereichen in der Kanalschicht;
Ausbilden eines dritten Gate-Bereiches (8) des zweiten Leitfähigkeitstyps, der Teile aufweist, die den zweiten Gate-Bereichen in der Flächenschicht der Kanal­ schicht gegenüberliegen, oder über der Kanalschicht; und
Ausbilden von Source-Elektroden (11), die mit den Source-Bereichen leitend verbunden sind, ersten Elek­ troden (41), die mit den ersten Gate-Bereichen leitend verbunden sind, zweiten Elektroden (42), die mit den zweiten Gate-Bereichen leitend verbunden sind, einer dritten Elektrode (43), die mit dem dritten Gate- Bereich leitend verbunden ist, und einer Drain- Elektrode (14) auf einer Kehrseite des Halbleiter­ substrats.
39. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 38, dadurch gekennzeichnet, dass die zweiten Elektroden und die dritte Elektrode leitend verbunden sind, und die ersten Elektroden und die Source-Elektroden leitend verbunden sind.
40. Das Verfahren der Herstellung der Silizium- karbidhalbleitervorrichtung nach Anspruch 38 oder Anspruch 39, dadurch gekennzeichnet, dass das Verfahren das Ausbilden von Ausnehmungen (9) von der Fläche der Kanalschicht runter zu den ersten Gate-Bereichen umfasst, und die ersten Elektroden mit den ersten Gate- Bereichen durch die Ausnehmungen leitend verbunden sind.
41. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 40, dadurch gekennzeichnet, dass das Verfahren das Ausbilden von Kontaktbereichen (11) von der Bodenfläche der Ausnehm­ ungen runter zu den ersten Gate-Bereichen umfasst, und die ersten Elektroden und die ersten Gate-Bereiche durch die Kontaktbereiche leitend verbunden sind.
42. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 38 bis 41, dadurch gekennzeichnet, dass das Verfahren das Ausbilden eines Grabens (30) in der Kanalschicht umfasst, der zu den zweiten Gate-Bereichen hinunter­ reicht und der dritte Gate-Bereich in diesem Graben in dem Schritt zum Ausbilden des dritten Gate-Bereichs ausgebildet wird.
43. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 42, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellen­ konzentration durch Ionenimplantieren von Störstellen des ersten Leitfähigkeitstyps an dem Boden des Grabens in dem Schritt zum Ausbilden des Bereichs mit hoher Störstellenkonzentration nach dem Ausbilden des Grabens ausgebildet wird.
44. Ein Verfahren der Herstellung einer Silizium­ karbidhalbleitervorrichtung, das umfasst:
Ausbilden einer Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die aus Siliziumkarbid eines höher­ en Widerstandes als das Halbleitersubstrat besteht, auf einer Hauptfläche eines Siliziumsubstrats (1) eines ersten Leitfähigkeitstyps, das aus Siliziumkarbid besteht;
Ausbilden erster Gate-Bereiche (3) eines zweiten Leitfähigkeitstyps auf beiden Seiten eines vorgeschrie­ benen Bereiches in der Flächenschicht der Halbleiter­ schicht, die ein erster Kanal werden soll;
Ausbilden einer Kanalschicht (4) eines ersten Leitfähigkeitstyps über der Halbleiterschicht und den ersten Gate-Bereichen;
Ausbilden zweiter Gate-Bereiche (6) des zweiten Leitfähigkeitstyps isoliert von den ersten Gate- Bereichen auf beiden Seiten eines vorgeschriebenen Bereiches in der Kanalschicht, die ein zweiter Kanal werden soll;
Ausbilden eines Bereichs mit hoher Störstellen­ konzentration (5) oder mehrerer Bereiche mit hoher Störstellenkonzentration (5) des ersten Leitfähig­ keitstyps in der Kanalschicht;
Ausbilden von Source-Bereichen (7) des ersten Leitfähigkeitstyps über den ersten Gate-Bereichen über der Kanalschicht oder an der Fläche der Kanalschicht;
Ausbilden von Source-Elektroden (11), die mit den Source-Bereichen leitend verbunden sind, ersten Elek­ troden (41), die mit den ersten Gate-Bereichen und den Source-Elektroden leitend verbunden sind, und zweiten Elektroden (42), die mit den zweiten Gate-Bereichen leitend verbunden sind; und
Ausbilden einer Drain-Elektrode (14) auf einer Kehrseite des Halbleitersubstrats.
45. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 44, dadurch gekennzeichnet, dass das Verfahren das Ausbilden von Ausnehmungen (9) von der Fläche der Kanalschicht runter zu den ersten Gate-Bereichen umfasst, und die ersten Elektroden mit den ersten Gate-Bereichen durch die Ausnehmungen leitend verbunden sind.
46. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach Anspruch 45, dadurch gekennzeichnet, dass das Verfahren das Ausbilden von Kontaktbereichen (10) aufweist, die von dem Boden der Ausnehmungen zu den ersten Gate-Bereichen reichen, und dass die ersten Elektroden mit den ersten Gate- Bereichen durch die Kontaktbereiche leitend verbunden sind.
47. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 29 bis 46, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration zwischen den ersten Gate-Bereichen und den zweiten Gate-Bereichen in der Kanalschicht in dem Schritt zum Ausbilden des Bereiches mit hoher Störstellenkonzentration ausgebildet wird.
48. Das Verfahren der Herstellung der Siliziumkarbidhalbleitervorrichtung nach einem der Ansprüche 28 bis 47, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration über dem Kanal in der Halbleiterschicht in dem Schritt zum Ausbilden des Bereiches mit hoher Störstellenkonzen­ tration ausgebildet wird.
49. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 29 bis 46, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration, der durch Ausbilden eines Bereiches zwischen den ersten Gate-Bereichen und den zweiten Gate-Bereichen in der Kanalschicht ausgebildet wird, ein höheres Niveau an Störstellenkon­ zentration aufweist als ein Bereich zwischen den zweiten Gate-Bereichen und dem dritten Gate-Bereich in der Kanalschicht in dem Schritt zum Ausbilden des Bereiches mit hoher Störstellenkonzentration.
50. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 29 bis 48, dadurch gekennzeichnet, dass der Bereich mit hoher Störstellenkonzentration an einem Bereich ausge­ bildet ist, der zwischen den zweiten Gate-Bereichen in die Kanalschicht eingeschoben ist, in dem Schritt zum Ausbilden des Bereiches mit hoher Störstellenkonzentra­ tion.
51. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 29 bis 50, dadurch gekennzeichnet, dass die zweiten Gate- Bereiche über den ersten Gate-Bereichen auf beiden Seiten des Kanals in der Kanalschicht in dem Schritt zum Ausbilden der zweiten Gate-Bereiche ausgebildet wird.
52. Das Verfahren der Herstellung der Silizium­ karbidhalbleitervorrichtung nach einem der Ansprüche 29 bis 50, dadurch gekennzeichnet, dass die zweiten Gate- Bereiche dergestalt ausgebildet werden, dass die zweiten Gate-Bereiche den Kanal bedecken, der durch die ersten Gate-Bereiche in dem Schritt zum Ausbilden der zweiten Gate-Bereiche ausgebildet ist.
DE10220359A 2001-05-08 2002-05-07 Siliziumkarbidhalbleitervorrichtung und Herstellungsverfahren Ceased DE10220359A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001137822 2001-05-08
JP2001151594A JP4830213B2 (ja) 2001-05-08 2001-05-21 炭化珪素半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
DE10220359A1 true DE10220359A1 (de) 2002-11-14

Family

ID=26614766

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10220359A Ceased DE10220359A1 (de) 2001-05-08 2002-05-07 Siliziumkarbidhalbleitervorrichtung und Herstellungsverfahren

Country Status (3)

Country Link
US (1) US6576929B2 (de)
JP (1) JP4830213B2 (de)
DE (1) DE10220359A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004036655A1 (ja) * 2002-10-18 2004-04-29 National Institute Of Advanced Industrial Science And Technology 炭化ケイ素半導体装置及びその製造方法
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP4265234B2 (ja) * 2003-02-13 2009-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7452763B1 (en) * 2003-03-04 2008-11-18 Qspeed Semiconductor Inc. Method for a junction field effect transistor with reduced gate capacitance
US7012007B1 (en) * 2003-09-09 2006-03-14 Advanced Micro Device, Inc. Strained silicon MOSFET having improved thermal conductivity and method for its fabrication
JP4696444B2 (ja) * 2003-11-14 2011-06-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US7180105B2 (en) * 2004-02-09 2007-02-20 International Rectifier Corporation Normally off JFET
JP4586547B2 (ja) * 2005-01-24 2010-11-24 住友電気工業株式会社 接合型電界効果トランジスタ
JP4903439B2 (ja) * 2005-05-31 2012-03-28 株式会社東芝 電界効果トランジスタ
JP4488984B2 (ja) * 2005-08-25 2010-06-23 株式会社東芝 ショットキーバリアダイオード
EP1930952A1 (de) * 2006-12-05 2008-06-11 Siemens Aktiengesellschaft Vertikale Halbleiterstruktur und Herstellungsverfahren
US7982239B2 (en) * 2007-06-13 2011-07-19 Northrop Grumman Corporation Power switching transistors
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
KR100933383B1 (ko) 2007-10-26 2009-12-22 한국전기연구원 접합장벽쇼트키 게이트 구조를 갖는 고전압 탄화규소쇼트키 접합형 전계효과 트랜지스터 및 그 제조방법
KR100911883B1 (ko) 2007-11-09 2009-08-11 한국전기연구원 탄화규소 수직접합형 전계효과 트랜지스터 장치
US7989882B2 (en) 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
JP5504660B2 (ja) * 2009-03-24 2014-05-28 富士通株式会社 化合物半導体装置及びその製造方法
US9343588B2 (en) * 2011-02-22 2016-05-17 Infineon Technologies Austria Ag Normally-off semiconductor switches and normally-off JFETs
JP5906914B2 (ja) * 2012-04-19 2016-04-20 株式会社豊田中央研究所 トランジスタの駆動回路
US8946787B2 (en) * 2012-10-06 2015-02-03 Infineon Technologies Austria Ag Reduced charge transistor
JP2014146738A (ja) * 2013-01-30 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP6148070B2 (ja) 2013-05-27 2017-06-14 ルネサスエレクトロニクス株式会社 縦チャネル型ジャンクションＳｉＣパワーＦＥＴおよびその製造方法
JP6241958B2 (ja) * 2013-08-08 2017-12-13 富士電機株式会社 高耐圧半導体装置およびその製造方法
US9548399B2 (en) * 2013-11-18 2017-01-17 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
US9425327B2 (en) * 2013-11-18 2016-08-23 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
TWI559534B (zh) * 2014-11-03 2016-11-21 瀚薪科技股份有限公司 Silicon carbide field effect transistor
KR101896332B1 (ko) * 2016-12-13 2018-09-07 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
US11368150B2 (en) * 2019-01-17 2022-06-21 Texas Instruments Incorporated Reliabtility monitor for field effect transistor devices
JP6973422B2 (ja) * 2019-01-21 2021-11-24 株式会社デンソー 半導体装置の製造方法
DE102022211039A1 (de) * 2022-10-19 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Feldeffekttransistor und Verfahren zur Herstellung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0167810A1 (de) 1984-06-08 1986-01-15 Eaton Corporation Leistungs-JFET der mehrfachen seitlichen Einschränkungsart
JP2519369B2 (ja) * 1992-03-05 1996-07-31 株式会社東芝 半導体装置
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
JP3206727B2 (ja) * 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JPH11251592A (ja) * 1998-01-05 1999-09-17 Denso Corp 炭化珪素半導体装置
JP4186337B2 (ja) * 1998-09-30 2008-11-26 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4132011B2 (ja) * 1998-10-09 2008-08-13 関西電力株式会社 電界効果半導体装置
JP3666280B2 (ja) * 1999-01-20 2005-06-29 富士電機ホールディングス株式会社 炭化けい素縦形ｆｅｔおよびその製造方法
JP4192353B2 (ja) * 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4595144B2 (ja) * 1999-09-21 2010-12-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3551909B2 (ja) * 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
US6323506B1 (en) * 1999-12-21 2001-11-27 Philips Electronics North America Corporation Self-aligned silicon carbide LMOSFET

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
US11437470B2 (en) 2018-05-18 2022-09-06 Infineon Technologies Ag Silicon carbide semiconductor component
DE102018112109B4 (de) * 2018-05-18 2025-04-30 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement

Also Published As

Publication number Publication date
US6576929B2 (en) 2003-06-10
JP4830213B2 (ja) 2011-12-07
JP2003031591A (ja) 2003-01-31
US20020167011A1 (en) 2002-11-14

Similar Documents

Publication Publication Date Title
DE10220359A1 (de) Siliziumkarbidhalbleitervorrichtung und Herstellungsverfahren
DE69534919T2 (de) Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
DE60125784T2 (de) Graben-mosfet-struktur mit geringer gate-ladung
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE4011276C2 (de) Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung
DE10052149B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE4219319B4 (de) MOS-FET und Herstellungsverfahren dafür
DE69309565T2 (de) Feldeffekttransistor mit Graben mit niedrig dotiertem epitaktischen Gebiet an dessen Oberflächenbereich
DE10000754B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102012204420B4 (de) Halbleitervorrichtung
DE60035144T2 (de) MOS-Gate-Leistungsbauelement hoher Dichte und dessen Herstellungsverfahren
DE69729963T2 (de) Halbleiterbauelement mit isoliertem gatter und verfahren zu deren herstellung
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE112006001516T5 (de) Feldeffekttransistor mit Ladungsgleichgewicht
DE102008018865A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE1913052A1 (de) Halbleitervorrichtung
DE19931324A1 (de) Siliciumcarbid-Mos-Halbleiter-Bauelement und Verfahren zu seiner Herstellung
DE102005041793B4 (de) Top Drain MOSgated Einrichtung und Herstellungsprozess dafür
DE10133543A1 (de) Bidirektionales Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19954352A1 (de) Halbleiterbauelement sowie Verfahren zur Herstellung desselben
DE10203164A1 (de) Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final