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Die vorliegende Erfindung betrifft die Herstellung gedünnter Halbleiterbauelemente unter Verwendung eines Handling-Wafers.
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DE 10 2009 036 033 A1 ist eine für Durchkontaktierungen vorgesehene Anordnung eines Abdeck-Wafers auf einem Basis-Wafer beschrieben. In dem Abdeck-Wafer wird vor oder nach dem Verbinden mit dem Basis-Wafer eine durchgehende Öffnung über einem Anschluss-Pad hergestellt, der mit einer Lotkugel versehen wird. Der Anschluss-Pad kann als elektrischer Anschluss eines elektronischen Bauelementes oder einer integrierten Schaltung des Basis-Wafers vorgesehen sein. Der Abdeck-Wafer kann ein Siliziumsubstrat sein und eine Struktur aufweisen, die für ein oder mehrere elektronische Bauelemente oder für eine integrierte Schaltung vorgesehen ist. Der Abdeck-Wafer kann oberseitig strukturiert sein, so dass insbesondere die dem Basis-Wafer zugewandte Seite mit Aussparungen oder dergleichen versehen sein kann. Auch die dem Abdeck-Wafer zugewandte und von dem Abdeck-Wafer abgedeckte Oberseite des Basis-Wafers kann mit einer Oberflächenstruktur versehen sein. Hiermit ist es insbesondere möglich, in den verbundenen Wafern einen Hohlraum auszubilden, in dem ein bewegliches Teil eines mikroelektromechanischen Bauelementes angeordnet sein kann.
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US 2005/0212132 A1 ist ein Chipgehäuse mit einer starren Abdeckung beschrieben. Die Abdeckung wird über einer mit aktiven Komponenten versehenen Oberseite des Chips aufgebracht und kann Öffnungen über Anschlusskontaktflächen aufweisen.
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DE 198 56 573 C1 ist ein Herstellungsverfahren zur vertikalen Integration beschrieben, bei dem oberseitig strukturierte Wafer miteinander verbunden werden und einer der Wafer anschließend von der Rückseite her gedünnt wird, bis Aussparungen freigelegt sind. Der obere Wafer kann dabei auf eine Restdicke von ≤ 50 μm gedünnt werden. Das Verbinden der Wafer geschieht mit einem Verfahren zum gleichzeitigen mechanischen und elektrischen Verbinden, und zwar mit einem elektrisch leitfähigen Kleber.
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US 2009/0321863 A1 ist ein Verfahren zur Herstellung eines Bauelementes zur Bilderfassung beschrieben, bei dem ein Imager-Wafer auf einem Substrat angeordnet wird, das mit einer geätzten Aussparung versehen ist.
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Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung dünner Halbleiterbauelemente anzugeben, das mit der Herstellung von Durchkontaktierungen kompatibel ist.
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Diese Aufgabe wird dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
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Bei dem Verfahren wird ein Halbleitersubstrat an einer Oberseite mit einer Struktur versehen, die eine Anschlusskontaktflache aufweist, und ein zur Handhabung des Halbleitersubstrates vorgesehenes weiteres Substrat wird an einer Oberseite ebenfalls bis in eine maximale Tiefe strukturiert, ohne das weitere Substrat hierbei zu durchdringen, wobei die Oberseite des weiteren Substrates im Bereich der Anschlusskontaktfläche eben ausgebildet wird. Die Strukturierung des weiteren Substrates erfolgt in zumindest teilweiser Entsprechung zu der Struktur des Halbleitersubstrates. Die strukturierten Oberseiten des Halbleitersubstrates und des weiteren Substrates werden einander zugewandt und dauerhaft miteinander verbunden. Dann wird das Halbleitersubstrat von der von der Oberseite abgewandten Rückseite her gedünnt, nach dem Dünnen des Halbleitersubstrates wird ein Kontaktloch von der Rückseite zu der Anschlusskontaktfläche hergestellt, und eine Durchkontaktierung wird in dem Kontaktloch hergestellt, wobei die Durchkontaktierung mit der Anschlusskontaktfläche verbunden wird und das Kontaktloch nicht füllt, und das weitere Substrat wird zumindest soweit entfernt, dass die Struktur des Halbleitersubstrates in dem für die weitere Verwendung vorgesehenen Umfang freigelegt ist. Ein restlicher Anteil des weiteren Substrates bleibt auf der von der Durchkontaktierung abgewandten Seite der Anschlusskontaktfläche stehen und stabilisiert die Anschlusskontaktfläche mechanisch.
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Bei einer Ausgestaltung des Verfahrens weist die Struktur an der Oberseite des Halbleitersubstrates eine Komponente eines Bauelementes und eine darüber gebildete Aussparung auf. Die Oberseite des weiteren Substrates wird mit einer dieser Aussparung entsprechend angeordneten weiteren Aussparung versehen. Bei einer weiteren Ausgestaltung wird die Komponente für einen Sensor vorgesehen, und mit der Aussparung und der weiteren Aussparung wird ein Hohlraum gebildet, in dem der Sensor angeordnet ist.
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Bei einer weiteren Ausgestaltung des Verfahrens wird die Struktur an der Oberseite des Halbleitersubstrates als CMOS-Schaltung ausgebildet.
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Bei einer weiteren Ausgestaltung des Verfahrens wird die Struktur des Halbleitersubstrates als Sägestraße vorgesehen, und die Oberseite des weiteren Substrates wird mit einem entsprechend der Sägestraße verlaufenden Graben versehen.
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Bei einer weiteren Ausgestaltung des Verfahrens wird nach dem Dünnen des Halbleitersubstrates und vor dem teilweisen Entfernen des weiteren Substrates von der Rückseite her ein bis zu der Sägestraße reichender weiterer Graben in dem Halbleitersubstrat hergestellt. Der weitere Graben dient zur Vereinzelung der Chips aus dem Wafer.
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Bei einer weiteren Ausgestaltung des Verfahrens wird die Oberseite des weiteren Substrates bis in eine maximale Tiefe im Bereich von 30 μm bis 50 μm strukturiert.
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Es folgt eine genauere Beschreibung von Beispielen des Herstellungsverfahrens anhand der beigefügten Figuren.
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Die 1 zeigt einen Ausschnitt aus einem Handling-Wafer mit strukturierter Oberseite im Querschnitt.
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Die 2 zeigt einen Ausschnitt aus einem Halbleitersubstrat mit oberseitiger Struktur im Querschnitt.
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Die 3 zeigt einen Ausschnitt aus einer Anordnung des Handling-Wafers auf dem Halbleitersubstrat im Querschnitt.
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Die 4 zeigt eine Anordnung gemäß 3 nach dem Ätzen von Trenngräben und Durchkontaktierungen.
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Die 5 zeigt eine Anordnung gemäß 4 nach dem Vereinzeln der Bauelemente.
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Die 6 zeigt einen Ausschnitt aus einem Halbleitersubstrat mit Komponenten von Bauelementen in einer Draufsicht.
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Die 7 zeigt eine Draufsicht gemäß der 6 nach weiteren Verfahrensschritten, die unter Verwendung des Handlingwafers erfolgten.
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Die 1 zeigt einen Ausschnitt aus einem Querschnitt eines Substrates 4, das zur Handhabung eines in der 2 im Querschnitt dargestellten Halbleitersubstrates 1 verwendet wird. Das Substrat 4 gemäß 1 wird im Folgenden zur Unterscheidung von dem Halbleitersubstrat 1 als weiteres Substrat 4 bezeichnet. Das weitere Substrat 4 kann insbesondere ein weiteres Halbleitersubstrat, ein so genannter Handling-Wafer, sein. Das Halbleitersubstrat 1 gemäß 2 dient zur Herstellung einer Vielzahl von Chips und ist an einer Oberseite 2 mit einer Struktur 3 versehen, die zum Beispiel eine CMOS-Schaltung sein kann. In den Figuren ist jeweils ein Ausschnitt gezeigt, der etwas mehr als einen Chip umfasst.
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Das weitere Substrat 4 wird an einer Oberseite 5, die in der 1 nach unten gerichtet ist, mit einer entsprechenden Struktur versehen, die bis in eine Tiefe 20 von typisch 30 μm bis 50 μm reicht und das weitere Substrat 4 nicht bis zu dessen Rückseite durchdringt, sondern vorzugsweise nur entsprechend der Darstellung der 1 einen im Vergleich zu der Dicke des weiteren Substrates 4 dünnen oberseitigen Schichtanteil einnimmt. Die Strukturierung des weiteren Substrates 4 erfolgt beispielsweise durch DRIE (deep reactive ion etching) unter Verwendung einer Ätzmaske. Die Struktur 3 des Halbleitersubstrates 1 kann hierbei vollständig spiegelsymmetrisch kopiert werden. Statt dessen kann es genügen, wenn nur einzelne Strukturelemente in das weitere Substrat 4 übernommen werden und die Struktur des weiteren Substrates 4 nur teilweise der Struktur 3 des Halbleitersubstrates 1 entspricht.
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Die oberseitige Struktur 3 des Halbleitersubstrates 1 kann beliebige aktive oder passive Komponenten einer elektronischen Schaltung aufweisen, die innerhalb des Halbleitermaterials oder auch in einer oder mehreren darauf aufgebrachten Schichten aus Halbleitermaterial oder Dielektrikum angeordnet sein können. Insbesondere kann eine nach außen freie Komponente 7 eines Bauelementes, zum Beispiel ein Sensor mit einer darüber in einer Schicht der Struktur 3 vorhandenen Aussparung 8, oder eine nach außen freie oder in einer Schicht der Struktur 3 vergrabene Anschlusskontaktfläche 14 vorhanden sein. Die Komponente 7 kann zum Beispiel eine Schicht einer Fotodiode sein.
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In dem Ausschnitt des Halbleitersubstrates 1, der in der 2 wiedergegeben ist, sind eine Komponente 7 eines Bauelementes und zwei Anschlusskontaktflächen 14, 14' als Beispiele für einen der Chips eingezeichnet. Die Anschlusskontaktflächen 14, 14' können insbesondere in einer Metallisierungsebene einer Verdrahtung ausgebildet sein. Die Details der Ausgestaltung der Struktur 3 sind für das Verfahren nicht wesentlich und werden daher nicht eingehender beschrieben.
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Eine bevorzugte Ausgestaltung des Verfahrens sieht vor, die Oberseite 2 des Halbleitersubstrates 1 mit einer beispielsweise doppelgitterförmigen Sägestraße 11 zu versehen. Die Sägestraße 11 markiert den Bereich, in dem das Halbleitersubstrat 1 in späteren Verfahrensschritten zertrennt und in die Chips vereinzelt wird. Die Sägestraße 11 kann insbesondere gemäß der Darstellung der 2 mit einem in einer Schicht der Struktur 3 gebildeten Graben versehen werden.
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In dem Ausführungsbeispiel des weiteren Substrates 4 gemäß der 1 sind den Aussparungen 8 in der Struktur 3 des Halbleitersubstrates 1 entsprechende weitere Aussparungen 9 sowie ein Graben 12 entsprechend dem Verlauf der Sägestraße 11 gebildet worden. Es ist erkennbar, dass in diesem Ausführungsbeispiel nicht zu jeder Anschlusskontaktfläche 14, 14' der Struktur 3 des Halbleitersubstrates 1 eine entsprechende Aussparung in der Oberseite 5 des weiteren Substrates 4 hergestellt worden ist. Über der links eingezeichneten Anschlusskontaktfläche 14 befindet sich eine Aussparung in dem weiteren Substrat 4, während über der rechts eingezeichneten Anschlusskontaktfläche 14' die ebene Oberfläche 5 des weiteren Substrates 4 unstrukturiert beibehalten worden ist.
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Die strukturierten Oberseiten 2, 5 des Halbleitersubstrates 1 und des weiteren Substrates 4 werden einander zugewandt und dauerhaft miteinander verbunden. Das geschieht mittels eines der an sich bekannten Verbindungsverfahren, so genannter Bond-Prozesse, wobei gegebenenfalls eine eigens gebildete Verbindungsschicht aus Oxid verwendet werden kann. Einander entsprechende Aussparungen, die in den strukturierten Oberseiten 2, 5 vorhanden sind, können sich zumindest teilweise ergänzen und auf diese Weise größere Hohlräume zwischen den Substraten 1, 4 bilden.
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Die aus der Verbindung der Substrate 1, 4 entstehende Anordnung ist in der 3 in einem Ausschnitt im Querschnitt gezeigt. Die Aussparungen 8 und die weiteren Aussparungen 9 bilden jeweils einen Hohlraum 10 über der betreffenden Komponente 7 des Bauelementes, die in dem genannten Beispiel eine Sensorkomponente ist. Weitere Hohlräume können über den übrigen mit Aussparungen versehenen Bereichen der Struktur 3 vorhanden sein, wie beispielsweise über der links in der 3 eingezeichneten Anschlusskontaktfläche 14. Die Sägestraße 11 bildet mit dem entsprechenden Graben 12 des weiteren Substrates 4 ebenfalls einen Hohlraum.
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Nachdem diese Anordnung hergestellt worden ist, wird das Halbleitersubstrat 1 von der Rückseite 6 her gedünnt. Das Halbleitersubstrat 1 kann hierdurch eine restliche Dicke von weniger als 250 μm, typisch weniger als 200 μm, erhalten. Das Dünnen geschieht in einer an sich bekannten Weise zum Beispiel durch Rückschleifen oder Rückätzen oder auch durch eine Kombination dieser Verfahren, insbesondere durch Rückschleifen, bis die gewünschte Dicke nahezu erreicht ist, und anschließendes Ätzen bis auf die gewünschte Dicke, wobei eine hinreichend glatte rückseitige Außenfläche gebildet wird.
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Die 4 zeigt einen Querschnitt gemäß der 3 nachdem von der Rückseite 6 her in dem Halbleitersubstrat 1 ein weiterer Graben 13 im Bereich der Sägestraße hergestellt, insbesondere mittels DRIE geätzt worden ist. In dem dargestellten Ausführungsbeispiel wurden außerdem Kontaktlöcher 15 zu Anschlusskontaktflächen 14' geätzt. Die Kontaktlöcher 15 sind zur Herstellung von Durchkontaktierungen, so genannter Through-Substrate-Vias, vorgesehen. Der Graben 13 und die Kontaktlöcher 15 können unabhängig voneinander hergestellt oder auch weggelassen werden.
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Die 5 zeigt die Anordnung gemäß der 4, nachdem das weitere Substrat 4 gedünnt und fast vollständig entfernt worden ist. Die Strukturierung des weiteren Substrates 4 dient dazu, dafür zu sorgen, dass die Struktur 3 des Halbleitersubstrates 1 in dem für die weitere Verwendung der Chips vorgesehenen Umfang freigelegt wird. Der restliche Anteil 16 des weiteren Substrates 4 weist eine Dicke auf, die geringer ist als die maximale Tiefe 20 der Strukturierung, so dass die zum Beispiel als Sensor vorgesehene Komponente 7 und die oberseitig freie Anschlusskontaktfläche 14 von dem restlichen Anteil 16 des weiteren Substrates 4 nicht bedeckt werden.
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Die für die Durchkontaktierung 17 vorgesehene Anschlusskontaktfläche 14' bleibt von einem restlichen Anteil 16 des weiteren Substrates 4 bedeckt, so dass diese Anschlusskontaktfläche 14' nach oben mechanisch stabilisiert wird. Falls auch die Anschlusskontaktflächen 14' der Durchkontaktierungen 17 oberseitig direkt elektrisch angeschlossen werden sollen, können an den betreffenden Stellen entsprechende Aussparungen in dem weiteren Substrat 4 (wie bei der links eingezeichneten Anschlusskontaktfläche 14) vorgesehen werden.
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Wenn wie in dem beschriebenen Ausführungsbeispiel ein Graben 13 in dem Halbleitersubstrat 1 entlang der Sägestraße 11 hergestellt wird, werden die Chips bereits durch das Dünnen oder Entfernen des weiteren Substrates 4 vereinzelt, wie in der 5 erkennbar ist. Zur besseren Handhabung der Anordnung beim Dünnen des weiteren Substrates 4 kann auf der Rückseite 6 des Halbleitersubstrates 1 ein Band (grinding tape) oder eine Folie vorübergehend befestigt, vorzugsweise aufgeklebt, werden.
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Zur weiteren Erläuterung des Verfahrens zeigen die 6 und 7 eine Draufsicht auf den Chip eines Halbleitersubstrates 1 vor und nach dem Dünnen. in der 6 sind als Beispiel schematisch Anschlusskontaktflächen 14' für diverse Durchkontaktierungen, aktive Bereiche 18 und Komponenten 7, zum Beispiel Fotodioden, wiedergegeben. Auf dieser Struktur 3 wird das strukturierte weitere Substrat 4 befestigt. Nachdem das Halbleitersubstrat 1 von der Rückseite her gedünnt worden ist, wird das weitere Substrat 4 größtenteils entfernt. Es bleiben die in der 7 eingezeichneten restlichen Anteile 16 des weiteren Substrates 4 stehen. In dem Beispiel der 7 bleiben die Anschlusskontaktflächen 14' von dem restlichen Anteil 16 des weiteren Substrates 4 bedeckt, so dass die Anschlusskontaktflächen 14', die von der Rückseite her mit Durchkontaktierungen verbunden sein können, mechanisch stabilisiert werden.
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Das Verfahren besitzt eine Vielzahl von Vorteilen. Bei dem Verfahren kann eines der an sich bekannten Bond-Verfahren unter Verwendung einer Verbindungsschicht aus Oxid eingesetzt werden, was hohe Prozesstemperaturen erlaubt. Das Entfernen des Handling-Wafers wird wesentlich vereinfacht, da keine Abfolge von Rückschleifen und Rückätzen unter Einsatz von Ätzstoppschichten zur vollständigen Entfernung des Handling-Wafers erforderlich ist, sondern ein mit dem Halbleitersubstrat verbundener strukturierter Schichtanteil des Handling-Wafers auf dem Halbleitersubstrat belassen werden kann. Das Verfahren ist daher kompatibel mit der Verwendung empfindlicher Schichten im aktiven Bereich, insbesondere für Sensoren. Das Dünnen des Halbleitersubstrates kann auf Grund der Verwendung des weiteren Substrates ohne Bruchgefahr erfolgen. Eine Strukturierung der Substrate speziell oder zusätzlich zum Zweck der Festlegung der Sägestraße erlaubt es, den Bereich der Sägestraße zu verkleinern und ein Vereinzeln durch Grabenätzen zu ermöglichen, was Wafer-Grundmaterial einspart und die Herstellungskosten reduziert.
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Bezugszeichenliste
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- 1
- Halbleitersubstrat
- 2
- Oberseite des Halbleitersubstrates
- 3
- Struktur der Oberseite des Halbleitersubstrates
- 4
- weiteres Substrat
- 5
- Oberseite des weiteren Substrates
- 6
- Rückseite des Halbleitersubstrates
- 7
- Komponente eines Bauelementes
- 8
- Aussparung
- 9
- weitere Aussparung
- 10
- Hohlraum
- 11
- Sägestraße
- 12
- Graben in dem weiteren Substrat
- 13
- weiterer Graben in dem Halbleitersubstrat
- 14
- Anschlusskontaktfläche für oberseitigen Anschluss
- 14
- Anschlusskontaktfläche für Durchkontaktierung
- 15
- Kontaktloch
- 16
- restlicher Anteil des weiteren Substrates
- 17
- Durchkontaktierung
- 18
- aktiver Bereich
- 20
- maximale Tiefe