DE102007038169A1

DE102007038169A1 - Verfahren zum Verpacken auf Waferebene unter Verwendung von Waferdurchgangslöchern mit geringem Aspektverhältnis

Info

Publication number: DE102007038169A1
Application number: DE102007038169A
Authority: DE
Inventors: Yaping Wuxi Hua; Zongya Wuxi Li; Yang Andover Zhao
Original assignee: Memsic Inc
Current assignee: Memsic Inc
Priority date: 2006-08-16
Filing date: 2007-08-13
Publication date: 2008-03-27
Anticipated expiration: 2027-08-14
Also published as: JP4847415B2; US7495462B2; JP2008047914A; DE102007038169B4; US20060273430A1

Abstract

Eine auf Waferebene verpackte IC wird hergestellt, indem ein Deckelwafer an der Vorderseite eines IC-Basiswafers angebracht wird, bevor der IC-Basiswafer geschnitten wird, d.h. bevor die Vielzahl von Chips bzw. Dies auf dem IC-Basiswafer vereinzelt wird. Der Deckelwafer wird mechanisch an dem IC-Basiswafer angebracht und elektrisch mit ihm verbunden, und die Chips bzw. Dies werden vereinzelt. Elektrisch leitende Wege bzw. Pfade erstrecken sich durch den Deckelwafer zwischen Waferkontaktflecken auf der Vorderfläche des Deckels und elektrischen Kontaktpunkten auf dem IC-Basiswafer. Wahlweise enthält der Deckelwafer einen oder mehrere Chips bzw. Dies. Der IC-Basiswafer kann gemäß einer anderen Technologie als der Deckelwafer hergestellt werden, wodurch eine hybride Verpackung auf Waferebene gebildet wird. Wahlweise können zusätzliche Deckelwafer "auf höherer Ebene" (mit oder ohne Chips bzw. Dies) gestapelt werden, um eine "mehrstöckige" IC zu bilden. Wahlweise wird eine hermetisch abgedichtete Bauhöhe bereitgestellt.

Description

Querverweise und verwandte Anwendungen
Diese Anmeldung ist eine teilweise Fortsetzung der US-Patentanmeldungsnummer 11/088 633 , eingereicht am 24. März 2005, und beansprucht deren Vorteil, wobei diese hier in ihrer Gesamtheit per Referenz eingebunden ist.
Erklärung in Bezug auf bundesstaatlich geförderte Forschung oder Entwicklung entfällt
Hintergrund der Erfindung
Die vorliegende Erfindung offenbart ein Verfahren zur Herstellung integrierter Schaltungsverpackungen bzw. Gehäuse („IC"-Verpackungen) und insbesondere ein Verfahren zur Herstellung von Verpackungen auf Wafer- bzw. Halbleiterscheibenebene für integrierte Schaltungen. Herkömmlicherweise werden IC-Verpackungen als Wafer hergestellt, wobei jeder Wafer viele einzelne Schaltungen, d.h. Basiswafer oder Chips bzw. Dies, enthält. Der Wafer wird als ein Ganzes hergestellt und verarbeitet. Nach der Herstellung und Verarbeitung wird der Wafer geschnitten, d.h. in eine Vielzahl einzelner Chips bzw. Dies vereinzelt. Jeder Basiswafer oder jeder Chip bzw. Die wird dann in ein Kunststoff- oder Keramikgehäuse verkapselt oder wird fest und betriebsbereit an einem Keramikdeckel angebracht bzw. befestigt.
Auf die IC-Basiswaferherstellung wird üblicherweise als den „Front-end"- bzw. Eingangsprozeß der IC-Herstellung Bezug genommen. Auf das Verpacken einzelner Chips bzw. Dies wird üblicherweise als den „Back-end"-Prozeß bzw. Nachprozeß der IC-Verarbeitung Bezug genommen.
Ein IC-Basiswafer kann relativ effizient hergestellt werden, da in der Regel alle Chips bzw. Dies auf dem Wafer gleichzeitig, d.h. parallel, zum Beispiel durch photolithographische Verarbeitung, hergestellt werden. In der photolithographischen Verarbeitung wird jede Schicht des Wafers gleichzeitig, z.B. unter Verwendung einer lithographischen Maske und/oder eines Fotolacks hergestellt. Als ein Ergebnis ist die zum Herstellen des Wafers benötigte Zeit im wesentlichen unabhängig von der Anzahl der Chips bzw. Dies auf dem Wafer, aber stark abhängig von der Anzahl der Herstellungsschritte in dem photolithographischen Prozeß. Im Gegensatz dazu sind die Verpackung oder die „Back-end"-Verarbeitung, nachdem die Chips bzw. Dies vereinzelt sind, typischerweise zeitaufwendig und teuer, da jeder Chip bzw. Die einzeln, d.h. hintereinander, verpackt werden muß.
Chips bzw. Dies umfassen elektrische Drähte, Kontaktflecken und/oder Verbindungen auf einer oder mehr Flächen bzw. Oberflächen. Die Drähte, Kontaktflecken und/oder Verbindungen werden verwendet, um einen fertiggestellten IC-Chip bzw. -die z.B. mit einer gedruckten Leiterplatte, anderen Chips bzw. Dies und so weiter elektrisch zu verbinden. Während der „Back-end"-Verarbeitung, insbesondere wenn ein Chip bzw. Die unter Verwendung eines Deckelwafers hermetisch abgedichtet wird, werden diese Verbindungen mit zugehörigen Drähten, Kontaktflecken und/oder Verbindungen, die auf der Vorderfläche des Deckelwafers angeordnet sind, verbunden. Elektrische Waferdurchgangsverbindungen oder „Verbindungskontaktlöcher bzw. Verbindungsdurchkontaktierungen" werden herkömmlicherweise verwendet, um die Verbindungen auf der Vorderfläche des Waferdeckels mit zugehörigen Verbindungen auf der Rückfläche des Deckelwafers zu verbinden.
Herkömmliche Verfahren zur Bereitstellung elektrischer Waferdurchgangsverbindungen umfassen die Verwendung von Kontaktdrähten, das Ätzen von Löchern und/oder Waferdurchgangsverbindungen und/oder das Ätzen von Seitenwandverbindungen. Auf der Vorderfläche und/oder Rückfläche einer IC-Baugruppe bereitgestellte Kontaktdrähte sind üblich. Wenn sie eingeschlossen der eingekapselt sind, arbeiten Kontaktdrähte zufriedenstellend. Wenn sie jedoch freiliegend gelassen werden, können Kontaktdrähte, insbesondere in einer rauen Umgebung, den Betrieb stören und/oder den Ausfall der IC-Baugruppe verursachen. Die Drahtkontaktierung ergibt jedoch größere Größen und kann außerdem nicht von Wafer zu Wafer implementiert werden.
Herkömmliche Löcher und/oder Waferdurchgangsverbindungen bieten einen besseren Schutz vor dem Freiliegen in einer rauen Umgebung. Jedoch haben auch sie einige Nachteile. Erstens können automatisierte Maschinen, die die Waferdurchgangslöcher herstellen, wenn die IC-Baugruppe relativ dünn ist, die relativ dünne IC-Baugruppe nur mit Schwierigkeiten handhaben. Relativ dünne Waferdurchgangslöcher können auch die IC-Baugruppe während der Herstellung schwächen, was zum Verwerfen von Chargen führen kann.
Wenn die IC- oder MEMS-Baugruppe andererseits relativ dick ist, ist es bei der Geometrie der Löcher und/oder Waferdurchgangsverbindungen, d.h. dem Aspektverhältnis bzw. dem Längenverhältnis der Erhebung (Dicke) zur Lauflänge (Länge oder Breite), schwierig, das Loch mit hohem Aspektverhältnis mit Metall oder anderen elektrisch leitenden Materialien zu füllen. Sie kann als eine Funktion des Aspektverhältnisses und der Dicke zwischen den Vorderflächen und Rückflächen auch eine relativ große Anschlußfläche auf der hinteren Fläche der IC-Baugruppe erfordern, wodurch wertvolle Oberfläche verloren wird, was die Dichte an Löchern durch die Wafer beeinflussen kann.
Außerdem erfordern Waferdurchgangslöcher mit hohem Aspektverhältnis das Trockenätzen einzelner Wafer. Folglich kann das Ätzen relativ dicker IC- oder MEMS-Baugruppen zeitaufwendig ein, was zu den Herstellungskosten hinzukommt. Schließlich können Waferdurchgangslöcher, die nicht auf den Seitenwänden angeordnet sind, die hermetisch abgedichtete Kavität bzw. den Hohlraum bzw. die Vertiefung stören, was unerwünscht ist.
Optische lithographische Verfahren können eine dreidimensionale Seitenwandbemusterung bereitstellen. Vorteilhafterweise stellen gemusterte Seitenwand- (oder Vertikalwand-) Verbindungen Kontaktpunkte sowohl auf der Vorderfläche als auch der Rückfläche einer IC-Baugruppe bereit und sind relativ gesehen minimal störend. Allerdings haben Verbindungen in der vertikalen Wand typischerweise ein relativ großes Aspektverhältnis.
Die Herstellung von Seitenwandverbindungen erfordert jedoch gegenwärtig das Reflektieren von gebündeltem Licht von einer Fläche, z.B. einem Spiegel, auf eine Fläche, d.h. die Seitenwand, die orthogonal oder im wesentlichen orthogonal zu der Richtung des gebündelten Lichts angeordnet ist.
Wenn Licht von einer Fläche reflektiert wird, kann Oberflächenstreuung, wie aus der Optik wohlbekannt ist, ein Problem sein. Insbesondere erfährt das reflektierte gebündelte Licht eine verringerte oder abgeschwächte Intensität und verringerte oder verkleinerte Auflösung. Als ein Ergebnis ist die Herstellung schräger Seitenwandverbindungen, das heißt, von Seitenwandverbindungen mit relativ geringem Aspektverhältnis, unmöglich.
Daher wäre es wünschenswert, ein Verfahren zur Herstellung von Seitenwandlöchern oder Waferdurchgangsverbindungen in einer IC-Baugruppe bereitzustellen, das nicht unter den gleichen Nachteilen des Stands der Technik leidet. Insbesondere wäre es wünschenswert, ein Verfahren zur Herstellung von Seitenwandverbindungen zur Verfügung zu stellen, die relativ geringe Aspektverhältnisse haben, d.h. die schräg sind. Außerdem wäre es wünschenswert, Waferdurchgangsseitenwandlöcher bereitzustellen, die den Kavitätenbereich der IC-Baugruppe nicht beeinträchtigen oder beeinflussen.
Kurze Zusammenfassung der Erfindung
Die vorliegende Erfindung stellt ein Verfahren zur Herstellung von Verpackungen auf Waferebene für integrierte Schaltungen (ICs) zur Verfügung. Ausbildungen der Erfindung umfassen die sich ergebenden auf Waferebene verpackten ICs und im Chipmaßstab verpackte ICs. Die Erfindung stellt auch Verfahren zur Herstellung auf Waferebene verpackter hybrider ICs und ihrer Komponentenmodule bereit, und Ausbildungen der Erfindung umfassen derartige hybride ICs und ihre Komponenten.
Die Waferverpackungen umfassen einen Basiswafer, der fest an einem Deckelwafer angebracht ist und in einer betriebsfähigen Verbindung mit ihm steht. Elektrische Verbindungen auf der Vorderfläche des Basiswafers sind unter Verwendung der elektrischen Waferdurchgangsverbindungen elektrisch mit elektrischen Verbindungen auf der Vorderfläche des Deckelwafers verbunden.
Das Verfahren umfaßt die Bereitstellung von Kavitäten bzw. Hohlräumen mit Seitenwänden mit geringem Aspektverhältnis sowohl auf einer Vorderfläche als auch einer Rückfläche eines polierten Silizium- oder auch anderen Halbleitersubstrats. Verbindungskontaktlöcher zwischen benachbarten Vorderflächenkavitäten können dann bereitgestellt werden. Ein elektrisch hochleitfähiges Metall/Lot kann auf Oberflächen des Verbindungskontaktlochs aufgebracht werden, um elektrische Waferdurchgangsseitenwandverbindungen mit geringem Aspektverhältnis bereitzustellen. Schließlich kann der Deckelwafer an dem Basiswafer angebracht werden, um einen zusammengesetzten Wafer zu bilden. Insbesondere werden auf der Vorderfläche des Basiswafers angeordnete elektrische Kontaktpunkte mit den Waferdurchgangsseitenwandverbindungen mit geringem Aspektverhältnis auf der Vorderfläche des Deckelwafers elektrisch verbunden, und die elektrischen Seitenwandverbindungen mit geringem Aspektverhältnis auf dem Deckelwafer werden mit auf der hinteren Fläche des Deckelwafers angeordneten Kontaktpunkten elektrisch verbunden.
Kurze Beschreibung der einzelnen Zeichnungsansichten
Die vorangehenden und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung der Erfindung in Verbindung mit den Zeichnungen offensichtlich, wobei:
1 ein Diagramm einer Draufsicht eines kreisförmigen IC-Basiswafers ist;
2 ein Diagramm einer Rißansicht eines Deckelwafers und einer IC ist, die einem IC-Wafer entnommen sind;
3A ein Diagramm des Siliziumsubstrats mit Siliziumoxid und Siliziumnitrid als Maskierungsschichten ist;
3B ein Diagramm des Siliziumsubstrats mit Kavitäten mit Seitenwänden mit geringem Aspektverhältnis ist;
3C ein Diagramm des Siliziumsubstrats und einer Fotolackmaske für die Bereitstellung von Verbindungskontaktlöchern ist;
3D ein Diagramm der Siliziumsubstrate mit einem Verbindungskontaktloch dazwischen ist;
3E ein Diagramm einer Draufsicht des Siliziumsubstrats in 3D ist;
3F ein Diagramm der Siliziumsubstrate mit einer unteren Bumpmetallschicht ist;
3G ein Diagramm einer Fotolackmaske ist, die mit dem Auftragen einer Metall-/Lotmischung auf die Seitenwände des Verbindungskontaktlochs verbunden ist;
3H ein Diagramm einer Fotolackmaske ist, die mit dem Bereitstellen eines elektrischen Isolationsabschnitts verbunden ist;
3I ein Diagramm einer zusammengesetzten Waferanordnung mit einem Deckelwafer und einem Basiswafer ist;
3J ein Diagramm eines seitlichen Risses eines zusammengesetzten Wafers während der Vereinzelung ist;
4A ein Diagramm eines Querschnitts des vereinzelten zusammengesetzten Wafers von 3J ist;
4B ein vergrößerter Schnitt der Schichtung entlang des vertikalen Wandabschnitts des Verbindungskontaktlochs ist;
5 ein Diagramm einer isometrischen Ansicht des fertiggestellten Verbindungskontaktlochs ist;
6 ein Diagramm isometrischer Ober- und Unteransichten des fertiggestellten Deckelwafers ist;
7A ein Diagramm des Siliziumsubstrats und der Fotolackmaske zur Bereitstellung von Verbindungskontaktlöchern ist;
7B ein Diagramm der Siliziumsubstrate mit einem Verbindungskontaktloch dazwischen ist;
7C ein Diagramm einer Draufsicht des Siliziumsubstrats in 7B ist;
7D ein Diagramm der Siliziumsubstrate mit einer unteren Bumpmetallschicht ist;
7E ein Diagramm einer Fotolackmaske ist, die mit dem Auftragen einer Metall-/Lotmischung auf die Seitenwände des Verbindungskontaktlochs verbunden ist;
7F ein Diagramm einer Fotolackmaske ist, die mit der Bereitstellung eines elektrischen Isolationsabschnitts verbunden ist;
7G ein Diagramm einer zusammengesetzten Waferanordnung mit einem Deckelwafer und einem Basiswafer ist;
7H ein Diagramm eines seitlichen Risses eines zusammengesetzten Wafers während der Vereinzelung ist;
8 ein Diagramm eines alternativen Endprodukt-Deckelwafers, eines Basiswafers und zusammengesetzten Wafers gemäß einem Verfahren zur Herstellung gemäß der vorliegenden Erfindung ist; und
9 ein Flußdiagramm eines Verfahrens zur Bereitstellung von Waferdurchgangsseitenwandverbindungen mit geringem Aspektverhältnis auf einer IC-Baugruppe gemäß der vorliegenden Erfindung ist.
Detaillierte Beschreibung der Erfindung
Die vorliegende Erfindung offenbart ein Verfahren zur Herstellung von integrierten Schaltungen („IC") und ihrer Komponenten, die auf Waferebene verpackt werden, ebenso wie die IC-Baugruppe/n und/oder Verpackungen bzw. Gehäuse, die gemäß dem Verfahren hergestellt werden. Eine auf Waferebene verpackte IC wird hergestellt, indem ein Halbleiterschutzdeckelwafer fest und betriebsfähig an einem IC-Basiswafer angebracht wird, der zumindest eine IC enthält. Auf die durch Anbringen eines Deckelwafers an einem IC-Basiswafer ausgebildete Struktur wird hier als „zusammengesetzter Wafer" Bezug genommen. Zusammengesetzte Wafer können mehr als zwei Wafer in einer „mehrstöckigen” Struktur umfassen. Lediglich zu veranschaulichenden Zwecken wird hier jedoch ein einfacher „einstöckiger" zusammengesetzter Wafer beschrieben und gezeigt.
Der Deckelwafer kann aus Silizium (Si) oder anderen geeigneten Materialien, wie etwa Galliumarsenid (GaAs) oder Galliumnitrid (GaN) hergestellt werden. Ebenso kann der IC-Basiswafer unter Verwendung jedes annehmbaren Materials, wie etwa Si, GaAs oder GaN, hergestellt werden. Vorteilhafterweise kann der IC-Basiswafer gemäß einer anderen Material- oder Prozeßtechnologie als der Deckelwafer hergestellt werden, wodurch ein hybrider zusammengesetzter Wafer gebildet wird. Zum Beispiel kann ein Wafer unter Verwendung von Si, GaAs oder GaN oder jedem anderen geeigneten Material hergestellt werden, und der andere Wafer kann unter Verwendung eines anderen dieser oder anderer Materialien hergestellt werden.
Der Deckelwafer hat typischerweise etwa die gleiche Größe und Form wie der IC-Basiswafer, wenngleich der Deckelwafer einen größeren oder kleineren Durchmesser oder eine andere Form als der IC-Basiswafer haben kann. Um die Höhe der sich ergebenden Verpackung zu verringern, kann der Deckelwafer nach der Herstellung, vor der anschließenden Verarbeitung zum Beispiel durch Läppen verdünnt werden. Ein Deckelwafer mit beliebiger Dicke ist annehmbar, solange der Deckelwafer und der sich schließlich ergebende Deckel und die Verpackung baulich vernünftig sind. Die Dicke des Deckelwafers hängt teilweise von der Größe, dem Material, der Konfiguration und anderen Merkmalen des Deckelwafers und der letztendlichen Verpackung ab.
1 ist eine Draufsicht eines typischen kreisförmigen IC-Basiswafers 70. Wie in der Figur gezeigt, enthält der Basiswafer 70 eine Vielzahl von Chips bzw. Dies, wie etwa den Chip bzw. Die 72. Typischerweise enthält zumindest eine digitale oder analoge elektronische Komponente oder Schaltung (wie etwa eine Leuchtdiode (LED), ein Lichtsensor, ein Mikroprozessor, ein Speicher, ein Verstärker, ein Filter oder Sender) eine mikrobearbeitete oder mikroelektromechanische (MEMS) Struktur (wie etwa einen vorkragenden Beschleunigungsmesser), oder jede andere Art oder Kombination von IC-Elementen wird auf jedem Chip bzw. Die 72 angeordnet. Chips bzw. Dies 72 auf dem IC-Basiswafer 70 können identisch sein, oder der IC-Basiswafer 70 kann eine Mischung von Chips bzw. Dies 72 enthalten.
2 zeigt eine Rißansicht eines Deckelwafers 35 und eines typischen IC-Chips bzw. Dies 72, die aus dem IC-Basiswafer 70 von 1 herausgenommen sind. Der Chip bzw. Die 72 umfaßt zum Beispiel einen MEME-Sensor 75, der auf dem IC-Basiswafer 70 hergestellt wurde, bevor der Chip bzw. Die 72 an einem Deckelwafer 35 angebracht wurde und/oder bevor der Chip bzw. Die 72 vereinzelt wurde. Anstelle des MEMS-Sensorschips 75 kann der IC-Basiswafer 70 jedoch andere Arten von IC-Chips bzw. -dies enthalten.
Der IC-Basiswafer 70 umfaßt zumindest einen elektrischen Kontaktpunkt 74, der in nächster Nähe zu dem MEMS-Sensor 75 ist und mit diesem elektrisch verbunden ist. Gemäß herkömmlichen IC- Verpackungsverfahren können Kontaktdrähte zum Beispiel an diese Kontaktpunkte 74 geschweißt werden.
Auf der Seite des Deckelwafers 35 am nächsten zu dem Chip bzw. Die 72, d.h. der „Vorderfläche" 33 des Deckelwafers 35, enthält der Deckelwafer 35 zumindest einen elektrischen Kontaktflecken 48, der zumindest einem der elektrischen Kontaktpunkte 74 des Chips bzw. Dies entspricht. Elektrisch leitendes Material erstreckt sich von diesen Deckelwaferkontaktflecken 48 auf der Vorderfläche 33 durch den Deckelwafer 35 zu der „Rückfläche" 34 des Deckelwafers 35. Auf derartige Erweiterungen wird als „Waferdurchgangslöcher" oder „Verbindungen" Bezug genommen. Auf der Rückfläche 34 des Deckelwafers 35 sind die Verbindungen zum Beispiel mit elektrischen Kontaktpunkten eines anderen IC-Basiswafers, einer gedruckten Leiterplatte und so weiter, elektrisch verbunden.
Elektrische Verbindungen 48 und 74 jeweils zwischen dem Deckelwafer 35 und dem IC-Basiswafer können auch den mechanischen Anbringpunkt des Deckelwafers 35 an dem IC-Basiswafer 70 bereitstellen. Alternativ können die elektrischen Verbindungen und die mechanischen Befestigungen durch getrennte Elemente bereitgestellt werden. Zum Beispiel können Dichtungsringe 58 und 77 jeweils auf dem Deckelwafer 35 und dem Basiswafer 70 bereitgestellt werden.
Wie in 2 gezeigt, ist der Deckelwafer 35 derart positioniert, daß die Verbindungsdrähte, Bumps und/oder Stifte aus elektrisch leitendem Material 48 und 58 auf der Vorderfläche 33 des Deckelwafers 35 in der Lage passend zu jeweils zugehörigen oder entsprechenden Stiften und/oder Bumps aus elektrisch leitendem Material 74 und 77 auf dem Basiswafer 70 sind, und außerdem so, daß die in dem Basiswafer 70 angeordnete integrierte Schaltungsanordnung 75 mit der Kavität 50, die auf der Vorderfläche 33 des Deckelwafers 35 angeordnet ist, in der Lage passend angeordnet ist.
Typischerweise werden Bumps oder Punkte aus Lot oder anderem (nicht gezeigtem) passendem Befestigungsmaterial (wie etwa einem leitenden Polymer oder leitendem Epoxid) vorab auf den hinteren Seitenenden des elektrisch leitenden Materials plaziert. Wenn folglich der Deckelwafer 35 an dem IC-Basiswafer 70 angebracht wird, können der Deckelwafer 35 und/oder der IC-Basiswafer 79, soweit notwendig, abhängig von dem Material des Lots oder anderen passenden Befestigungsmaterialbumps oder Punkten erhitzt werden, um die Bumps oder Punkte zu erweichen oder zu schmelzen. Das vorab plazierte Lot oder andere passende Befestigungsmaterial haftet an den Kontaktpunkten 74 des IC-Basiswafers 70 und verbindet elektrisch damit. Auf diese Weise wird/werden der/die Sensorchip/s bzw. Die/s 75 elektrisch mit den Kontaktflecken 48 auf dem Deckelwafer 35 verbunden.
Die von den Lotbumps oder Punkten bereitgestellten elektrischen Verbindungen können auch verwendet werden, um den Deckelwafer 35 mechanisch mit dem IC-Basiswafer 70 zu verbinden. Alternativ kann ein getrennter Dichtungsring 58 den Deckelwafer 35 mit dem IC-Basiswafer 70 mechanisch verbinden.
Der Dichtungsring 58 kann abhängig von den verwendeten Materialien hermetisch oder nicht hermetisch sein. Der Dichtungsring 58 wird aus jedem passenden Material, wie etwa Glas, Metall oder einer Metallegierung (zum Beispiel Gold-Aluminium (AuAl), Gold-Zinn (AuSn) oder einem anderen Lot, Indium-Gold-Zinn, Kupfer auf Aluminium oder Nickel auf Aluminium) gefertigt und hat eine ausreichende Breite und Dicke, um eine gleichmäßige Dichtung bereitzustellen, die der vorderen Struktur (wie etwa der IC-Schaltungsanordnung) auf der Fläche des Basiswafers 70 entspricht. Alternativ ist der Dichtungsring 58 aus einem Epoxid, einem passenden Polymer oder einem anderen Material gefertigt.
Der Dichtungsring 58 kann z.B. durch Drucken auf die vordere Struktur 33 des Deckelwafers 35 ausgebildet werden, um jede Kavität 50 auf der vorderen Struktur 33 des Deckelwafers 35 abzugrenzen. Falls notwendig, kann der Deckelwafer 35 und/oder der IC-Basiswafer 70 abhängig von der Zusammensetzung des Dichtungsrings 58 erhitzt werden, um den Dichtungsring 58 zu erweichen, zu schmelzen oder zu betätigen, wenn der Deckelwafer 35 an dem IC-Basiswafer 70 angebracht wird.
Wenn der Deckelwafer 35 an dem IC-Basiswafer 70 angebracht ist, umgibt der Dichtungsring 58 den/die Sensorchip/s bzw. Die/s 75, zum Beispiel gegen das Eindringen von Gas oder Feuchtigkeit zwischen dem Deckel 35 und dem IC-Basiswafer 70 oder ansonsten, um den/die Sensorchip/s bzw. Die/s 75 zu schützen. Der Dichtungsring 58 kann in der Draufsicht (nicht gezeigt) kreisförmig, rechteckig, abgerundet rechteckig sein oder eine andere Form haben. Der Dichtungsring 58 kann alle oder einen Teil der Kontaktflecken einschließen, d.h. er kann jedem praktischen Weg bzw. Pfad entlang dem Wafer 35 folgen.
Wahlweise können anstelle der Lotbumps oder Punkte und des Dichtungsrings 58 oder zusätzlich dazu Erdglasuren, organische Epoxide oder andere Materialien (nicht gezeigt) verwendet werden, um den Deckelwafer 35 mechanisch an dem IC-Basiswafer 70 anzubringen.
Nachdem ein zusammengesetzter Wafer beschrieben wurde, wird nun ein Verfahren zu dessen Herstellung beschrieben. Ein Flußdiagramm eines Verfahrens zur Herstellung eines zusammengesetzen IC-Wafers mit elektrischen Waferdurchgangsseitenwandverbindungen mit geringem Aspektverhältnis in dem Deckelwafer ist in 9 gezeigt. Das Verfahren stellt eine Verpackung auf Waferebene im Chipmaßstab bereit, indem eine hermetisch abgedichtete Kavität zwischen einem Deckelwafer und einem Basiswafer aufgebaut wird und auf den Seitenwänden des Deckelwafers, wo die elektrischen Verbindungen den hermetisch abgedichteten Hohlraum nicht beeinflussen oder beeinträchtigen, elektrische Waferdurchgangsverbindungen mit geringem Aspektverhältnis aufgebaut werden.
3A bis 3J zeigen Zwischenstufen der zusammengesetzten auf Waferebene verpackten IC während der Herstellung. 6 zeigt einen fertiggestellten oberen Wafer, der das Endprodukt der in 3A bis 3J gezeigten Stufen ist.
Die Herstellung eines Deckelwafers 35 wird offenbart. In einem ersten Schritt (3A) läßt man Maskierungsschichten aus Siliziumoxid (SiO) 31 und/oder Siliziumnitrid (SiN) 32 auf der Vorderfläche 33 und auf der Rückfläche 34 eines polierten Siliziumsubstrats 30 wachsen. Das Wachstum der SiO- 31 und/oder SiN-Schichten 32 kann durch Siliziumoxidation, durch chemische Gasphasenabscheidung („CVD") oder jeden auf dem Gebiet bekannten Prozeß erfolgen (Schritt 1).
Wenn die gewünschten Schichtdicken gewachsen sind, kann ein erster Fotolack auf die freiliegende SiN-Schicht 32 auf den Vorderflächen und Rückflächen 33 und 34 des Deckelwafers 35 in einem gewünschten ersten Fotolackmuster oder einer Maske (nicht gezeigt) aufgetragen werden. Der Zweck des ersten Fotolackprozesses ist, wie in 3B gezeigt, sowohl auf den Vorderflächen als auch Rückflächen 33 und 34 des Deckelwafers 35 eine Vielzahl von Kavitäten 50 mit Seitenwänden 51 mit geringem Aspektverhältnis in dem Siliziumsubstrat 30 bereitzustellen (Schritt 2).
Zuerst werden die freiliegenden unmaskierten SiN- 32 und SiO- 31 Schichten z.B. durch ein erstes Naß- oder Trockenätzen von der Oberfläche des Siliziumsubstrats 30 entfernt. Der erste Fotolack kann dann von den Vorderflächen und Rückflächen 33 und 34 des Deckelwafers 35 entfernt werden, und ein zweites Ätzmittel, z.B. ein chemisches Naßätzmittel, kann auf die Vorderflächen und Rückflächen 33 und 34 des Deckelwafers 35 aufgebracht werden.
Das erste aufgetragene Ätzmittel sollte mit der SiN-Schicht 32 und der SiO-Schicht 31 reagieren und sie entfernen, sollte aber nicht mit dem Fotolack und dem Siliziumsubstrat 30 reagieren. Das zweite aufgetragene chemische Naßätzmittel sollte mit gewünschten Abschnitten des Siliziumsubstrats 30 reagieren und sie entfernen, aber nicht mit der SiN-Maskierungsschicht 32 oder der SiO-Schicht 31 reagieren. 3A bis 3J bilden die Verwendung eines „positiven" Fotolacks ab, wobei Flächen, die nicht von dem Fotolack bedeckt sind, entfernt werden. Fachleute auf dem Gebiet werden zu schätzen wissen, daß auch ein negativer Fotolack verwendet werden kann.
Wie in 3B gezeigt, ist das systematische und gesteuerte Auftragen des zweiten chemischen Ätzmittels so konzipiert, daß tetraedrische Kavitäten 50 mit vier trapezförmigen Seitenwänden 51 auf vier Seiten und einem ebenen oder im wesentlichen ebenen unteren Abschnitt 54 bereitgestellt werden. Jede Seitenwand 51 sollte ein geringes Aspektverhältnis (Lauflänge (Y):Erhebung (X)) in der Größenordnung von etwa Y:1 haben, wobei Y kleiner oder gleich eins (1) ist.
In einem nächsten Schritt (3C) werden elektrische Waferdurchgangsloch-Seitenwandverbindungen 36 oder Verbindungskontaktlöcher zwischen benachbarten Chips bzw. Dies bereitgestellt (Schritt 3). Insbesondere werden die SiO-Schichten 31 und SiN-Schichten 32 sowohl von den Vorderflächen 33 als auch den Rückflächen 34 des Deckelwafers 35 entfernt, und ein dritter Fotolack 40 kann dann aufgetragen werden. Insbesondere kann der dritte Fotolack 40 in und um die Kavitäten 50 in der Vorderfläche 33 des Deckelwafers 35 aufgetragen werden (3C). Außerdem umfaßt das Maskenmuster des Fotolacks 40 zweidimensionale Erweiterungen 41, die sich zu einem Punkt über den Endpunkt oder die Spitze 52 der schrägen Seitenwände 51 auf der Rückfläche 34 ebenso wie über einen Abschnitt des unteren Abschnitts 54 der Kavität 50 hinaus erstrecken.
Ein drittes chemisches Naßätzmittel oder eine Trockenätzung kann dann nur auf die Vorderfläche 33 des Deckelwafers 35 aufgetragen werden, um unmaskierte Abschnitte des Siliziumsubstrats 30 zu entfernen, um ein Verbindungskontaktloch 36 bereitzustellen (Schritt 3). Das aufgetragene dritte chemische Ätzmittel oder die Trockenätzung sollte mit gewünschten Abschnitten des Siliziums in dem Substrat 30 reagieren und diese entfernen, sollte aber nicht mit dem Fotolack 40 reagieren. Wieder sollte darauf geachtet werden, daß Scheuern oder Untergraben des Siliziumsubstrats 30 in der Nachbarschaft der Ränder der Fotolackmaske 40 minimiert werden.
Wenn einmal das gesamte gewünschte Silizium, wie in 3D gezeigt, entfernt wurde, wird zwischen benachbarten Kavitäten 50 auf der Vorderfläche 33 des Deckelwafers 35 ein Verbindungskontaktloch 36 gebildet. Das Verbindungskontaktloch 36 umfaßt gegenüberliegende Seitenwandabschnitte 51 mit geringem Aspektverhältnis in Kombination mit vertikalen oder im wesentlichen vertikalen Seitenwandabschnitten 53. Eine Draufsicht von 3D (von oberhalb der Rückfläche 34 gesehen), die die Kavitäten 50 und das Verbindungskontaktloch 36 zeigt, ist in 3E bereitgestellt. Der Fotolack 40 kann dann entfernt werden, wobei ein Siliziumsubstrat 30 bleibt. Wie bereits vordem bemerkt, war die herkömmliche Herstellung von nicht vertikalen, das heißt, schrägen Seitenwänden beschränkt.
Bezug nehmend auf 3F kann man dann auf allen freiliegenden Abschnitten der Vorderflächen und Rückflächen 33 und 34 des Deckelwafers 35 eine Schicht oder einen Film aus Siliziumdioxid (SiO₂) 32 z.B. durch direkte Oxidation wachsen lassen oder z.B. durch CVD abscheiden. Ferner kann dann z.B. durch chemische Verdampfung, Sputtern bzw. Zerstäuben, chemisches Metallisieren und ähnliches eine untere Bumpmetallisierungsschicht („UBM"-Schicht) 38 auf der Schicht oder dem Film aus SiO₂ 37 abgeschieden werden (Schritt 4). Die UBM-Schicht 38 ist derart strukturiert und angeordnet, daß sie eine starke stabile elektrische Verbindung mit den nachstehend beschriebenen Metall-/Lotabschnitten bereitstellt. Typische UBM-Materialien 38 können Aluminium, Gold, Nickel, Titan, Wolfram und/oder jede Kombination daraus umfassen. Die Dicken können von etwa 0,1 Mikrometer bis etwa 0,5 Mikrometer reichen.
Eine vierte Fotolackmaske wird dann auf die UBM-Schicht 38 auf den Vorderflächen und Rückflächen 33 und 34 und in den Verbindungskontaktlöchern 36 des Deckelwafers 35 aufgetragen (3G). Die Fotolackmaskenabschnitte 42 und 43 auf der Rückfläche 34 des Deckelwafers 35 sind derart strukturiert und angeordnet, daß sie einen UBM-Bereich 47 bereitstellen und die UBM-Schicht 38 entlang der Seitenwände 51 mit geringem Aspektverhältnis des Verbindungskontaktlochs 36 freilegen. Der Fotolackmaskenabschnitt 42 maskiert auch die Kavitäten 50 auf der Vorderfläche 33 des Deckelwafers 35.
Fotolack-Lotdammabschnitte 44, 45 und 46 auf der Vorderfläche 33 des Deckelwafers 35 werden strukturiert und angeordnet, um einen elektrischen Kontaktbereich 48, einen elektrischen Isolationsabschnitt 58 bereitzustellen und auch, um die UBM-Schicht 38 entlang dem vertikalen oder im wesentlichen vertikalen Abschnitt 53 des Verbindungskontaktlochs 36 freizulegen. Der Fotolackmaskenabschnitt 44 maskiert auch die Kavitäten 50 auf der Vorderfläche 33 des Deckelwafers 35.
Eine elektrisch hochleitfähige Metall- und Lotmischung 39 wird dann z.B. durch Elektroplattieren, Sputtern und ähnliches auf den Vorderflächen und Rückflächen 33 und 34 des Deckelwafers 35 an freiliegenden Abschnitten der UBM-Schicht 38 abgeschieden, die nicht von den Fotolackabschnitten 42–46 maskiert sind (Schritt 5). Das Metall kann Gold, Silber, Platin und ähnliche Metalle und/oder Metallegierungen mit einem geringen spezifischen elektrischen Widerstand sein. Das Lot kann Zinn oder ein anderes passendes Material sein. Eine Mischung aus etwa 80 Prozent Gold und 20 Prozent Zinn ist eine passende Mischung.
Die Metall-/Lotmischung 39 wird abgeschieden, um die freiliegende unmaskierte UBM-Schicht 38 und insbesondere die freiliegende unmaskierte UBM-Schicht 38, welche die Seitenwandabschnitte 51 mit geringem Aspektverhältnis bedeckt, und die Abschnitte der freiliegenden UBM-Schicht 38, welche die vertikalen oder im wesentlichen vertikalen Seitenwandabschnitte 53 des Verbindungskontaktlochs 36 bedecken, die in Kombination die elektrische Waferdurchgangsloch-Seitenwandverbindung 16 bilden, zu beschichten und/oder daran zu haften.
Wie in 3G gezeigt, wird die Metall-/Lotmischung 39 auch abgeschieden, um das freiliegende unmaskierte UBM-Material 38 in dem UBM-Bereich 47 zwischen den Fotolackabschnitten 42 und 43 auf der Rückfläche 34, in dem elektrischen Kontaktbereich 48 zwischen Fotolacklabschnitten 45 und 46 auf der Vorderfläche 33 und in dem Dichtungsring 58 zwischen Fotolackabschnitten 44 und 45 auf der Vorderfläche 33 abzudecken bzw. daran zu haften.
Wie in 3H gezeigt, wird nach dem Entfernen der Fotolackabschnitte 44–46 auf der Vorderfläche 33 des Deckelwafers 35 und der Fotolackabschnitte 42 und 43 auf der Rückfläche 34 des Deckelwafers 35 ein fünfter Fotolack 60 abgeschieden, um alle Metall-/Lotmischungsabschnitte 39, 47, 48 und 58 auf den Vorderflächen 33 und Rückflächen 34 des Deckelwafers 35 zu maskieren. Der elektrische Isolationsbereich 59, der sich zwischen dem elektrischen Kontaktbereich 48 und dem Dichtungsring 58 auf der Vorderfläche 33 des Deckelwafers 35 befindet, wird nicht von dem fünften Fotolack 60 bedeckt.
Ein viertes Naß- oder Trockenätzmittel wird dann aufgebracht, um die Fotolackabschnitte und das darunterliegende UBM 38, das nicht von dem fünften Fotolack 60 bedeckt ist, zu entfernen (Schritt 6). Das Ätzmittel sollte damit reagieren, um fähig zu sein, die freiliegende unmaskierte UBM-Schicht 38 zu entfernen, ohne die SiO₂-Schicht 37 (Schritt 6), das Siliziumsubstrat 30 oder den fünften Fotolack 60 zu entfernen. Insbesondere wird das darunterliegende UBM 38 in dem unmaskierten elektrischen Isolationsbereich 59 auf der Vorderfläche 33 des Deckelwafers 35 bis auf die SiO₂-Schicht 37 hinunter entfernt (Schritt 6), um einen elektrischen Isolationsbereich 59 zwischen dem Lotdamm 48 und dem Dichtungsring 58 bereitzustellen.
Nachdem die fünften Fotolack-, UBM-Schichten 38 entfernt wurden, kann der Deckelwafer 35 z.B. bei einer Temperatur von etwa 450 Grad Celsius getempert werden (Schritt 7). Tempern hilft, die Metall-/Lotabschnitte zu verstärken, und bildet insbesondere die Lotdammabschnitte 43, 45 und 46 jeweils auf den Vorderflächen und Rückflächen 33 und 34.
Der Deckelwafer 35 kann nun fest und funktionsfähig an dem Basiswafer 70 angebracht werden (Schritt 8) (3I) und die sich ergebenden Chips bzw. Dies können vereinzelt werden (Schritt 9) (3J).
Das Anbringen des Deckelwafers 35 an dem Basiswafer 70 (Schritt 8) kann mit jedem Mittel erfolgen, das Fachleuten auf dem Gebiet bekannt ist. Lediglich zu veranschaulichenden Zwecken wird hier das Verfahren durch ein Flip-Chipverfahren offenbart und erläuternd gezeigt. Die Erfindung soll jedoch nicht als darauf beschränkt ausgelegt werden.
Wie in 3I gezeigt, ist der Deckelwafer 35 derart positioniert, daß die Verbindungsdrähte, Bumps und/oder Stifte 48 und der Dichtungsring 58 auf der Vorderfläche 33 des Deckelwafers 35 in der Lage jeweils zu gegenüberliegenden zugehörigen und entsprechenden Stiften und/oder Bumps 74 und dem Dichtungsring 72 auf dem Basiswafer 70 passen. Außerdem sind der Deckelwafer 35 und der Basiswafer 70 derart positioniert, daß die in dem Basiswafer 70 angeordnete integrierte Schaltungsanordnung 75 in der Lage zu den Kavitäten 50 paßt, die auf der Vorderfläche 33 des Deckelwafers 35 angeordnet sind. Die Kavität 50 stellt eine abgedichtete Umgebung für die in dem Basiswafer 70 bereitgestellte integrierte Schaltungsanordnung 75 bereit.
Der Deckelwafer 35 kann an dem IC-Basiswafer 70 bei Vorhandensein eines inerten Gases, trockener Luft, eines anderen Gases, eines Vakuums oder einer anderen Substanz, die dann in der Kavität 50 eingeschlossen wird, angebracht werden. Wenn der Deckelwafer 35 an dem IC-Basiswafer 70 angebracht wird (Schritt 8), wird wahlweise etwas oder der gesamte gefüllte Raum zwischen dem Deckelwafer 35 und dem IC-Basiswafer 70 mit einem organischen Leim oder einem anderen Füllstoff gefüllt.
Wenn der Deckelwafer 35 und der IC-Basiswafer montiert werden (Schritt 8), werden die Lotbumps oder Punkte auf dem Dichtungsring 58 erhitzt, um das Lot, Glas, Epoxid und/oder andere Materialien zwischen dem Deckelwafer 35 und dem Dichtungsring 72 des IC-Basiswafers 70 zu erweichen, zu schmelzen oder in anderer Weise zu aktivieren, und der Deckelwafer 35 und der IC-Basiswafer 70 werden zusammengedrückt. Beim Zusammendrücken der Wafer 35 und 70 sollte darauf geachtet werden, daß ein angemessener Spalt zwischen dem Deckelwafer 35 und dem IC-Basiswafer 70 beibehalten wird, während das Lot, Glas, Epoxid und/oder anderes passendes Befestigungsmaterial härtet oder aushärtet. Wenn der Spalt zu breit ist, kann das Lot, Glas, Epoxid und/oder andere passende Befestigungsmaterial nicht hinreichend an dem IC-Basiswafer 70 haften. Wenn der Deckelwafer 35 und der IC-Basiswafer 70 andererseits zu dicht zusammengedrückt werden, könnten das Lot, Glas, Epoxid und/oder andere passende Befestigungsmaterial zwischen den Wafern 35 und 70 gequetscht und zum Beispiel über die Grenzen der Kontaktpunkte hinaus verteilt werden.
Wie in 3J gezeigt, kann der zusammengesetzte Wafer, nachdem der Deckelwafer 35 und der IC-Basiswafer 70 fest angebracht und in betriebsfähiger und elektrischer Verbindung sind (Schritt 8), vereinzelt werden, z.B. mit einer Chip- bzw. Diesäge in einzelne Chips bzw. Dies 72 geschnitten werden (Schritt 9). 3J zeigt einen Sägeschnitt zwischen benachbarten Chips bzw. Dies, der den Chip bzw. Die A und den Chip bzw. Die B bereitstellt. Vorteilhafterweise ist die integrierte Schaltungsanordnung 75 in dem Basiswafer 70 ohne die Verwendung einer Drahtkontaktierung oder Chip- bzw. Diekontaktierung über die elektrischen Waferdurchgangsloch-Seitenwandverbindungen 16 mit geringem Aspektverhältnis mit den Kontaktflecken des Deckelwafers auf der Rückfläche 35 elektrisch verbunden.
4A zeigt eine Rißansicht des Chips bzw. Dies B entlang der Schnittfläche, und 5 zeigt eine isometrische Ansicht einer elektrischen Waferdurchgangslochverbindung 36 mit geringem Aspektverhältnis. Die hergestellten Waferdurchgangslochverbindungen 36 durch die Waferlöcher umfassen einen vertikalen oder im wesentlichen vertikalen Abschnitt 53 und einen Seitenwandabschnitt 51 mit geringem Aspektverhältnis. Wie in 4B gezeigt, bestehen die Waferdurchgangslöcher 36 von der Oberfläche des Siliziumsubstrats 30 aus aufeinanderfolgenden Schichten aus Siliziumdioxid 37, UBM 38 und Metall-/Lotmaterial 39.
6 zeigt ein Beispiel eines möglichen Endprodukt-Deckelwafers 33 von der Vorderfläche 33 und der Rückfläche 34. Der Dichtungsring 58 umfaßt die Kavität 50.
Alternativ wird der Deckelwafer 35 geschnitten, ohne den IC-Basiswafer 70 zu schneiden, um das Anbringen eines oder mehrerer zusätzlicher ("höherstöckiger") Deckel (mit oder ohne Chips bzw. Dies) zu erleichtern, um eine „mehrstöckige" IC zu bilden. In diesem Fall wird der IC-Basiswafer gleichzeitig oder, nachdem die Kappe auf vorderer Ebene geschnitten wurde, geschnitten.
Wahlweise können die Waferdurchgangslöcher 16 vor dem Vereinzeln der Chips bzw. Dies mit einem (nicht gezeigten) Epoxid gefüllt werden. Die Epoxide stellen einen zusätzlichen Schutz vor einer rauen Betriebsumgebung für das freiliegende Metall/Lotmaterial 39 bereit.
Die Herstellung eines Deckelwafers 35 für eine alternativ verpackte IC wird nun offenbart. Das Flußdiagramm des Herstellungsverfahrens ist im wesentlichen das gleiche wie das in 9 gezeigte, der Endprodukt-Deckelwafer und der zusammengesetzte Endproduktwafer (8) unterscheiden sich jedoch von den in 6 gezeigten. 7A bis 7H stellen Zwischenstufen während der Herstellung der alternativen auf Waferebene verpackten IC dar.
Die ersten drei Herstellungsschritte der alternativ verpackten IC sind identisch zu Schritt 1 und Schritt 2, die vorher beschrieben und in 3A und 3B gezeigt wurden. Kurz gefaßt werden Maskierungsschichten aus SiO 31 und SiN 32 auf den Vorderflächen und Rückflächen 33 und 34 eines polierten Siliziumsubstrats 30 wachsen gelassen oder abgeschieden. Ein gemusterter Fotolack wird auf die freiliegende SiN-Schicht 32 auf den Vorderflächen und Rückflächen 33 und 34 aufgetragen. Ein erstes Naß- oder Trockenätzmittel entfernt die Abschnitte der SiO- 31 und SiN-Schichten 32, die nicht von dem Fotolackmuster bedeckt sind.
Das Auftragen eines zweiten chemischen Naßätzmittels entfernt ferner die Abschnitte des Siliziumsubstrats 30, die nicht von den SiO- 31 und SiN- 32 Maskierungsschichten bedeckt sind. Die SiO- und SiN-Schichten 31 und 32 werden von beiden Flächen 33 und 34 des Deckelwafers 35 entfernt. Die sich ergebenden Kavitäten 50 in dem Siliziumsubstrat 30 haben geringe Aspektverhältnisse in der Größenordnung von etwa 1:1 (Anstieg-Lauf) oder flacher.
In einem nächsten Schritt kann, wie in 7A gezeigt, ein Fotolack 40 auf die Vorderfläche 33 des Deckelwafers 35 aufgetragen werden, um die Kavitäten 50 zu maskieren, um eine Vielzahl von Verbindungskontaktlöchern mit kleinerer Öffnung bereitzustellen. Das Muster der Fotolackmaske 40 bedeckt im wesentlichen die ganze Vorderfläche 33 des Deckelwafers 35, wobei nur kleine Öffnungen 62a und 62b übrig bleiben, wo die Waferdurchgangslöcher 16 erwünscht sind.
Ein chemisches Naß- oder Trockenätzmittel kann dann auf die Vorderfläche 33 des Deckelwafers 35 aufgetragen werden, um jegliches unmaskierte Silizium zu entfernen. Dies stellt eine Vielzahl von Verbindungskontaktlöchern 36a und 36b mit kleiner Öffnung bereit (Schritt 3). Das aufgetragene chemische Ätzmittel sollte reagieren, um das Silizium in dem Substrat 30 zu entfernen, sollte aber nicht mit dem Fotolack 40 reagieren. Wenn das Silizium durch das Ätzmittel entfernt wurde, kann der Fotolack 40 entfernt werden.
Wie im Riß (7B) und der Draufsicht (7C) gezeigt, wurden, nachdem einmal alles Silizium entfernt wurde, zahlreiche kleine Verbindungskontaktlöcher 36a und 36b in der Kavität 50 der Rückfläche bereitgestellt. Fachleute auf dem Gebiet werden zu schätzen wissen, daß die Anzahl und das Muster der kleinen Verbindungskontaktlöcher 36a und 36b geändert werden kann, um Verpackungserfordernissen zu entsprechen.
Wie früher unter Bezug auf die erste Methodik beschrieben, wird eine Schicht aus SiO₂ 37 auf dem Siliziumsubstrat 30 wachsen gelassen oder abgeschieden, und eine UBM-Schicht 38 wird auf der Schicht aus SiO₂ 37 abgeschieden oder aufgetragen (Schritt 4). Eine Fotolackmaske 40 kann dann auf den Vorderflächen und Rückflächen 33 und 35 des Deckelwafers 35 elektroplattiert oder sprühbeschichtet werden. Ein veranschaulichendes Maskierungsmuster 79 ist in 7D gezeigt.
Eine Metall-/Lotmischung 39 wird dann sowohl auf den Vorderflächen als auch den Rückflächen 33 und 34 auf den unmaskierten Abschnitten der UBM-Schicht 38 und auf den Verbindungskontaktlöchern 36a und 36b des Deckelwafers 35 abgeschieden (Schritt 5). Wie in der Draufsicht in 7E gezeigt, verringert die Verwendung der kleinen Verbindungskontaktlöcher 36a und 36b im Vergleich zu 5 der ersten Methodik im wesentlichen die Menge an Metall-/Lotmischung 39, die auf den Seitenwänden 51 mit geringem Aspektverhältnis und auf der vertikalen oder im wesentlichen vertikalen Fläche 53 abgeschieden wird. Außerdem kann die zweite Methodik eine höhere Dichte an Verbindungen 16 bereitstellen.
Wie in 7F gezeigt, wird dann sowohl auf den Vorderflächen als auch den Rückflächen 33 und 34 des Deckelwafers 35 eine Fotolackmaske 60 auf die Metall-/Lotabschnitte 39 aufgetragen. Ein Isolationsbereich 59 wird auf der Vorderfläche 33 des Deckelwafers 35 unmaskiert gelassen, um einen elektrischen Isolator 59 zwischen der Elektrode 48 und dem Dichtungsring 58 bereitzustellen (Schritt 6).
Das UBM 38 in dem unmaskierten Isolationsbereich 59 wird dann z.B. unter Verwendung eines Trocken- oder Naßätzmittels weggeätzt (Schritt 6), wobei die SiO₂-Schicht 37 übrig bleibt. Das Ätzmittel sollte reagieren, um fähig zu sein, die UBM-Schicht 38 zu entfernen, ohne die SiO₂-Schicht 37, das Siliziumsubstrat 30, die Metall-/Lotabschnitte 39 oder das Fotolackmaterial 60 zu entfernen.
Nachdem der Fotolack 60 entfernt wurde, kann der Deckelwafer 35 z. B. bei einer Temperatur von etwa 450 Grad Celsius getempert werden (Schritt 7). Das Tempern bildet jeweils die Lotdammabschnitte 46 und 43 auf den Vorderflächen und Rückflächen 33 und 34 des Deckelwafers 35 (7G).
Der Deckelwafer 35 kann nun fest und betriebsfähig an dem Basiswafer 70 angebracht werden (Schritt 8), und die sich ergebenden Chips bzw. Dies können vereinzelt werden (Schritt 9) (7H).
Das Anbringen des Deckelwafers 35 an dem Basiswafer 70 kann wieder mit jedem beliebigen Mittel, das Fachleuten des Gebiets bekannt ist, erfolgen. Lediglich zu Veranschaulichungszwecken ist hier ein Flip-Chipherstellungsverfahren offenbart. Die Erfindung soll jedoch nicht als darauf beschränkt ausgelegt werden.
Wenn der Deckelwafer 35 und der Basiswafer 70 einmal fest angebracht sind und in betriebsfähiger Verbindung sind, kann das Ganze vereinzelt werden, z.B. mit Laser geschnitten, mit Säge und ähnlichen exakten Verfahren zur Trennung benachbarter Chips bzw. Dies in einzelne Chips bzw. Dies geschnitten werden. 7H zeigt einen Sägeschnitt zwischen benachbarten Chips bzw. Dies, der den Chip bzw. Die A und den Chip bzw. Die B bereitstellt. Der Endprodukt-Deckelwafer 35 und der zusammengesetzte Wafer sind in 8 gezeigt.
Es wird für Leute mit gewöhnlichen Kenntnissen der Technik offensichtlich, daß Modifikationen und Änderungen des vorstehend beschriebenen Systems vorgenommen werden können, ohne von den hier beschriebenen erfinderischen Konzepten abzuweichen. Folglich sollte die Erfindung, außer durch den Bereich und Geist der beigefügten Ansprüche, nicht eingeschränkt werden.

Claims

Verfahren zur Herstellung von Verpackungen auf Waferebene für integrierte Schaltungen, wobei die Verpackungen auf Waferebene einen Basiswafer umfassen, der fest an einem Deckelwafer mit einer elektrischen Waferdurchgangsverbindung angebracht bzw. befestigt ist und mit ihm in betriebsfähiger Verbindung ist, wobei das Verfahren umfaßt: Bereitstellen von Kavitäten bzw. Hohlräumen bzw. Vertiefungen mit Seitenwänden mit geringem Aspektverhältnis sowohl auf einer Vorderfläche als auch einer Rückfläche eines polierten Halbleitersubstrats; Bereitstellen eines Verbindungskontaktlochs bzw. einer Verbindungsdurchkontaktierung zwischen benachbarten Kavitäten auf der Vorderfläche unter Verwendung einer auf der Rückfläche angeordneten Kavität; Aufbringen eines elektrisch hochleitfähigen Metalls/Lots auf Flächen bzw. Oberflächen des Verbindungskontaktlochs, um elektrische Waferdurchgangsseitenwandverbindungen mit geringem Aspektverhältnis bereitzustellen; und festes Anbringen des Deckelwafers an den Basiswafer, um einen zusammengesetzten Wafer zu bilden, wobei auf einer Vorderfläche des Basiswafers angeordnete elektrische Kontaktpunkte elektrisch mit den elektrischen Waferdurchgangsseitenwandverbindungen mit geringem Aspektverhältnis auf der Vorderfläche des Deckelwafers verbunden werden, und die elektrischen Waferdurchgangsseitenwandverbindungen mit geringem Aspektverhältnis an bzw. auf dem Deckelwafer mit elektrischen Kontaktpunkten elektrisch verbunden werden, die auf der Rückfläche des Deckelwafers angeordnet sind.
Verfahren nach Anspruch 1, wobei das Bereitstellen von Kavitäten mit Seitenwänden mit geringem Aspektverhältnis das Bereitstellen von Seitenwandneigungen umfaßt, die nicht steiler als 1 vertikal: 1 horizontal sind.
Verfahren nach Anspruch 1 oder 2, wobei das Verfahren ferner Tempern des Deckelwafers umfaßt, bevor der Deckelwafer fest an dem IC-Basiswafer angebracht und elektrisch mit ihm verbunden wird.
Verfahren nach einem der vorangehenden Ansprüche, wobei das Verfahren ferner das Füllen des vorab ausgeschnittenen Verbindungsdurchgangslochs mit einem Schutzepoxid umfaßt, nachdem der Deckelwafer fest an dem IC-Basiswafer angebracht und elektrisch mit ihm verbunden wurde.
Verfahren nach einem der vorangehenden Ansprüche, wobei das Verfahren ferner das Vereinzeln des zusammengesetzten Wafers umfaßt, nachdem der Deckelwafer fest an dem Basiswafer angebracht wurde, um mehrere zusammengesetzte Waferchips bzw. Waferchipschaltkreise bzw. Waferdies bereitzustellen.
Verfahren nach einem der vorangehenden Ansprüche, wobei das elektrisch hochleitfähige Metall/Lot unter Verwendung von Elektroplattierung, chemischer Gasphasenabscheidung oder Sputtern bzw. Zerstäuben auf das Verbindungskontaktloch aufgebracht wird.
Verfahren nach einem der vorangehenden Ansprüche, wobei das aufgebrachte elektrisch hochleitfähige Metall/Lot Metalle aus der Gruppe umfaßt, die Gold, Platin oder Silber umfaßt, und das Lot Zinnlot umfaßt.
Verfahren nach Anspruch 7, wobei die elektrischen Waferdurchgangsseitenwandverbindungen einen Seitenwandabschnitt mit geringem Aspektverhältnis in Kombination mit einem vertikalen oder im wesentlichen vertikalen Seitenwandabschnitt mit geringer Höhe umfassen, um an dem Verbindungskontaktloch vor der Vereinzelung eine Y-Konfiguration bereitzustellen.
Verfahren nach Anspruch 8, wobei der Seitenwandabschnitt mit geringem Aspektverhältnis der elektrischen Waferdurchgangsseitenwandverbindungen an einem ersten Ende mit der Rückfläche des Deckelwafers und an einem zweiten Ende mit dem vertikalen oder im wesentlichen vertikalen Seitenwandabschnitt in direkter Verbindung steht.
Verfahren nach Anspruch 8, wobei der vertikale oder im wesentlichen vertikale Seitenwandabschnitt der elektrischen Waferdurchgangsloch-Seitenwandverbindungen an einem ersten Ende mit der Vorderfläche des Deckelwafers und an einem zweiten Ende mit dem Seitenwandabschnitt mit geringem Aspektverhältnis in direkter Verbindung steht.
Verfahren zum Verpacken von integrierten Schaltungschips (IC) bzw. -dies auf Waferebene, das umfaßt: Bereitstellen eines IC-Basiswafers, der eine Vielzahl von Chips bzw. Dies und zumindest einen zu jedem Chip gehörigen elektrischen Kontaktpunkt umfaßt; Bereitstellen eines ersten Halbleiterdeckelwafers; Ausbilden elektrisch leitender Seitenwandwege bzw. -pfade mit Abschnitten mit geringem Aspektverhältnis durch den ersten Halbleiterdeckelwafer an Positionen, die jeweils einem der elektrischen Kontaktpunkte auf dem IC-Basiswafer entsprechen, so daß jeder elektrisch leitende Seitenwandweg sich von einer ersten Seite des ersten Halbleiterdeckelwafers zu einer zweiten Seite des ersten Halbleiterdeckelwafers erstreckt und gegen zumindest einen Abschnitt des ersten Halbleiterdeckelwafers isoliert ist; und vor dem Vereinzeln der Chips aus dem IC-Basiswafer Anbringen bzw. Befestigen des ersten Halbleiterdeckelwafers an dem IC-Basiswafer, um einen zusammengesetzten Wafer zu bilden, so daß die Enden der leitenden Wege auf der ersten Seite des ersten Halbleiterdeckelwafers mit den jeweiligen elektrischen Kontaktpunkten auf dem IC-Basiswafer elektrisch verbunden sind.
Verfahren nach Anspruch 11, wobei die Seitenwandabschnitte mit geringem Aspektverhältnis mit Seitenwandneigungen ausgebildet sind, die nicht steiler als 1 horizontal: 1 vertikal sind.
Verfahren nach Anspruch 11 oder 12, wobei das Verfahren ferner Tempern des ersten Halbleiterdeckelwafers umfaßt, bevor der erste Halbleiterdeckelwafer fest an dem IC-Basiswafer angebracht und elektrisch mit ihm verbunden wird.
Verfahren nach einem der Ansprüche 11 bis 13, wobei das Verfahren ferner das Füllen jeglicher Öffnungen in den Seitenwandwegen mit einem Schutzepoxid, nachdem der erste Halbleiterdeckelwafer fest an den IC-Basiswafer angebracht und elektrisch mit ihm verbunden wurde; und Vorschneiden des Deckelwafers umfaßt.
Verfahren nach einem der Ansprüche 11 bis 14, wobei das Verfahren ferner das Vereinzeln des zusammengesetzten Wafers umfaßt, nachdem der erste Halbleiterdeckelwafer an dem IC-Basiswafer angebracht wurde, um mehrere zusammengesetzte Waferchips bzw. Waferdies bereitzustellen.
Verfahren nach einem der Ansprüche 11 bis 15, wobei die elektrisch leitenden Seitenwandwege unter Verwendung von elektrisch hochleitfähigem Metall/Lot, das unter Verwendung von Elektroplattierung, chemischer Gasphasenabscheidung oder Sputtern aufgebracht wird, gebildet werden.
Verfahren nach einem der Ansprüche 11 bis 16, wobei die elektrisch leitenden Seitenwandwege unter Verwendung von aufgebrachtem elektrisch hochleitfähigem Metall/Lot gebildet werden, das Metalle aus der Gruppe umfaßt, die Gold, Platin oder Silber umfaßt, wobei das Lot Zinnlot umfaßt.
Verfahren nach einem der vorangehenden Ansprüche, wobei die elektrisch leitenden Seitenwandwege einen Seitenwandabschnitt mit geringem Aspektverhältnis in Kombination mit einem vertikalen oder im wesentlichen vertikalen Seitenwandabschnitt umfassen, um vor der Vereinzelung eine Y-Konfiguration bereitzustellen.
Verfahren nach Anspruch 18, wobei der Seitenwandabschnitt mit geringem Aspektverhältnis der elektrisch leitenden Seitenwandwege an einem ersten Ende mit der Rückfläche des ersten Halbleiterdeckelwafers und an einem zweiten Ende mit dem vertikalen oder im wesentlichen vertikalen Seitenwandabschnitt in direkter Verbindung steht.
Verpackung auf Waferebene für integrierte Schaltungen, die einen Basiswafer mit zumindest einer darauf angeordneten integrierten Schaltung umfaßt, die fest an einem Deckelwafer mit einem Aussparungs- bzw. Ausnehmungsabschnitt und einer gemäß Anspruch 1 hergestellten elektrischen Waferdurchgangsseitenwandverbindung mit geringem Aspektverhältnis angebracht und mit diesem in betriebsfähiger Verbindung ist.
Verpackung auf Waferebene nach Anspruch 20, wobei die zumindest eine integrierte Schaltung aus der Gruppe ausgewählt ist, die eine Leuchtdiode, einen Lichtsensor, einen Mikroprozessor, einen Speicher, einen Verstärker, ein Filter, einen Sender, eine mikrobearbeitete Struktur, eine mikroelektromechanische (MEMS) Struktur, einen Beschleunigungsmesser umfaßt.
Verpackung auf Waferebene nach Anspruch 20 oder 21, wobei die zumindest eine integrierte Schaltung in einem hermetisch abgedichteten Hohlraum angeordnet ist.
Verpackung auf Waferebene nach einem der Ansprüche 20 bis 22, wobei der hermetisch abgedichtete Hohlraum mit einem Gas mit einem Druck gefüllt ist, der größer, gleich oder kleiner als 1 Atmosphäre sein kann.
Verpackung auf Waferebene für integrierte Schaltungen, die einen Basiswafer mit zumindest einer darauf angeordneten integrierten Schaltung umfaßt, der fest an einem Deckelwafer mit einem Kavitäts- bzw. Hohlraum- bzw. Vertiefungsabschnitt und einer gemäß Anspruch 11 hergestellten elektrischen Waferdurchgangsseitenwandverbindung mit geringem Aspektverhältnis angebracht ist und in betriebsfähiger Verbindung mit ihm ist.
Verpackung auf Waferebene nach Anspruch 24, wobei die zumindest eine integrierte Schaltung aus der Gruppe ausgewählt ist, die eine Leuchtdiode, einen Lichtsensor, einen Mikroprozessor, einen Speicher, einen Verstärker, ein Filter, einen Sender, eine mikrobearbeitete Struktur, eine mikroelektromechanische (MEMS) Struktur, einen Beschleunigungsmesser umfaßt.
Verpackung auf Waferebene nach Anspruch 24 oder 25, wobei der Kavitätsabschnitt hermetisch abgedichtet ist und die zumindest eine integrierte Schaltung in der Kavität angeordnet ist.
Verpackung auf Waferebene nach einem der Ansprüche 24 bis 26, wobei die hermetisch abgedichtete Kavität mit einem Gas mit einem Druck gefüllt ist, der größer, gleich oder kleiner als 1 Atmosphäre sein kann.