DE10201864B4

DE10201864B4 - CMOS-Halbleitervorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE10201864B4
Application number: DE10201864A
Authority: DE
Inventors: Hwa-Sung Rhee; Geum-Jong Bae; Tae-Hee Choe; Sang-Su Kim; Nae-In Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-02-09
Filing date: 2002-01-18
Publication date: 2006-02-02
Anticipated expiration: 2022-01-19
Also published as: US6524902B2; GB2373922B; NL1019802C2; US20020113294A1; US6750532B2; JP2002305256A; US20030132506A1; KR20020066137A; KR100402381B1; JP4018405B2; DE10201864A1; NL1019802A1; GB2373922A; GB0128070D0

Abstract

CMOS-Halbleitervorrichtung mit:
einem Substrat (10);
einer Gate-Isolationsschicht (12), die auf dem Substrat ausgebildet ist; zumindest einem ersten Polysilizium-Gate (20'), das über dem Substrat (10) in zumindest einem PMOS-Transistorbereich ausgebildet ist;
zumindest einem zweiten Polysilizium-Gate (10'), das über dem Substrat (10) in zumindest einem NMOS-Transistorbereich ausgebildet ist; und
einer Gesamtmenge an Ge in dem ersten Polysilizium-Gate (20'), die die gleiche ist wie in dem zweiten Polysilizium-Gate (10'), wobei eine Verteilung einer Ge-Konzentration in zumindest einem der ersten und zweiten Polysilizium-Gates (20', 10') entsprechend eines Abstandes von der Gate-Isolationsschicht (12) variiert, wobei eine Ge-Konzentration in einem Abschnitt des ersten Polysilizium-Gates (20'), der an die Gate-Isolationsschicht (12) angrenzt, höher ist als die in dem zweiten Polysilizium-Gate (10'), und
wobei die Ge-Konzentration in dem Abschnitt des ersten Polysilizium-Gates (20'), der an die Gate-Isolationsschicht (12) angrenzt, mehr als zweimal so hoch ist, wie die in dem zweiten Polysilizium-Gate (10').

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine CMOS-Halbleitervorrichtung nach dem Anspruch 1. Ferner betrifft die vorliegende Erfindung auch ein Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung nach dem Anspruch 8.

Beschreibung des Standes der Technik

Aus der DE 198 45 066 A1 ist eine integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben bekannt. Die integrierte Schaltungsanordnung umfasst zwei NMOS-Transistoren mit unterschiedlichen Einsatzspannungen und zweite PMOS-Transistoren mit unterschiedlichen Einsatzspannungen. Die Kanalgebiete der NMOS-Transistoren weisen dieselbe Dotierungsstoffkonzentration auf. Analoges gilt für die PMOS-Transistoren. Die unterschiedlichen Einsatzspannungen werden durch unterschiedliche chemische Zusammensetzungen der Gate-Elektroden der Transistoren erzielt. Vorzugsweise stimmen dabei die chemischen Zusammensetzungen der Gate-Elektroden von jeweils einem der NMOS-Transistoren und einem der PMOS-Transistoren überein. Das Material für die Gate-Elektroden enthält Ge. Vorzugsweise bilden die Transistoren Paare mit zueinander komplementären Transistoren, die dieselben Einsatzspannungen aufweisen.

Aus der FR 2 775 119 A1 ist ein Verfahren bekannt, bei dem die Diffusion von Germanium in ein Schichtgate aus Silizium-Germanium und Silizium verhindert wird, so dass die Germaniumkonzentration im unteren Abschnitt genau eingestellt werden kann.

Hintergrund der Erfindung

Eine CMOS-Halbleitervorrichtung ist eine Vorrichtung, in welcher p-Kanal-Metalloxidsilizium-(PMOS)-Transistoren zusammen mit n-Kanal-Metalloxidsilizium-(NMOS)-Transistoren ausgebildet sind, um gemeinsam miteinander betrieben zu werden. Bei der CMOS-Halbleitervorrichtung ist eine Betriebseffizienz und -geschwindigkeit verglichen mit einer Halbleitervorrichtung, die lediglich PMOS-Transistoren und/oder Bipolar-Transistoren verwendet, stark verbessert. Dementsprechend werden CMOS-Halbleitervorrichtungen allgemein als Hochleistungshalbleitervorrichtungen verwendet. Da die Elemente, die in der Vorrichtung enthalten sind, in einem hohen Grad integriert sind und zum Erhöhen bzw. Anheben der Spannungskennlinie und der Geschwindigkeit minimiert sind, wird insbesondere eine CMOS-Halbleitervorrichtung des Dual-Gate-Typs weit verbreitet angewendet, in welcher Störstellen vom p-Typ und n-Typ in den jeweiligen Polysilizium-Gates von Transistorbereichen mit den entsprechenden Störstellentyp implantiert. Die Dual-Gate-CMOS-Halbleitervorrichtung weist die Vorteile eines Verstärkens von Oberflächenschichtabschnitten von Kanälen und der Möglichkeit eines symmetrischen Betrieb mit niedriger Spannung auf.

Bei der Herstellung der Dual-Gate-CMOS-Halbleitervorrichtung wird normalerweise Bor als ein Dotierungmittel in eine Polysilizium-Gate-Schicht dotiert bzw. implantiert, die Elektroden oder Gates von PMOS-Transistoren ausbildet. Die Störstellenimplantation zum Dotieren von P-Typ-Störstellen, wie beispielsweise Bor, wird oftmals zusammen mit einem Ionen-Implantationsverfahren zum Ausbilden von Source/Drain-Bereichen ausgeführt.

Wo jedoch Bor als Dotiermittel in der Störstellenimplantation verwendet wird, kann es diffundieren und durch eine dünne Gate-Isolationsschicht in p-Kanäle entweichen, solange es unzureichend implantiert oder aktiviert ist. Da insbesondere die Gate-Isolationsschicht mit einer sehr dünnen Dicke von beispielsweise einigen Nanometern (zig Angström) ausgebildet ist, wird das Problem um so größer. Falls Bor-Ionen bei der Störstellenimplantation aus der Polysilizium-Gate-Schicht entweichen, wird die Bor-Konzentration in der Polysilizium-Gate-Schicht, die an die die Gate-Isolationsschicht angrenzt, verringert und führt zu dem Poly-Gate-Verarmungseffekt (poly-gate depletion effect = PDE).

Die Bor-Ionen, die in die Gate-Isolationsschicht und die p-Kanäle diffundiert sind, können die p-Störstellenkonzentration von Oberflächenschichtabschnitten der p-Kanäle zum Verbinden von Sources und Drains erhöhen, wodurch ein Problem entsteht, bei welchem es möglich ist, daß ein Strom bei niedriger Spannung fließt. Ebenso verringert sich die Leitfähigkeit der Gates, von denen die Bor-Ionen entwichen sind, und eine Dicke der Gate-Isolationsschicht wird wesentlich vergrößert, so daß Probleme einer unzureichenden Spannungsversorgung der p-Kanäle und eines verringerten Drain-Stroms entstehen können. Diese nachteiligen Probleme variieren eine Betriebsspannung der PMOS-Transistoren in einer instabilen Weise, wodurch die Zuverlässigkeit der Halbleitervorrichtung verschlechtert wird. Ebenso kann der PDE dazu führen, daß sich Eigenschaften bzw. Kennwerte der Gate-Isolationsschicht und der p-Kanäle verschlechtern.

Um die Probleme, wie beispielsweise den PDE, zu lösen und dadurch eine Verschlechterung der Kennwerte der PMOS-Transistoren zu verhindern, ist ein Verfahren zum Erhöhen der Solubilität bzw. Löslichkeit von Bor durch Hinzufügen von Ge in einer Polysilizium-Gate-Schicht, die die Gate-Elektroden oder Gates ausbildet, vorgeschlagen worden (IEDM, Technology Digest 1990, S. 253-256). Da die Ge enthaltende Polysilizium-Gate-Schicht eine hohe Bor-Löslichkeit aufweist, diffundieren Bor-Ionen nicht leicht zu der Außenseite der Polysilizium-Gate-Schicht bei einem Temperverfahren (annealing process) oder dergleichen.

Für Verfahren zum Hinzufügen von Ge zu der Polysilizium-Gate-Schicht gibt es ein Verfahren, daß ein Quellgas, beispielsweise GeH₄, hinzufügt, wenn die Polysiliziumschicht mittels einer chemischen Dampfphasenabscheidung (CVD) ausgebildet wird, und ein Verfahren, bei dem Ge-Ionen implantiert werden.

Bei dem Verfahren eines Hinzufügens eines Quellgases wird eine Silizium-Germanium-(SiGe)-Gate-Schicht durch Injizieren eines SiH₄-Gases und eines GeH₄-Gases als Quellgas in eine CVD-Kammer mittels eines in-situ-Verfahren ausgebildet. Bei dem Verfahren kann eine SiGe-Gate-Schicht mit einem Ge-Gehalt von 20 bis 30% und einer hohen Bor-Löslichkeit erzielt werden. Da jedoch das CVD ein thermisches Verfahren ist, kann kein Photoresistmuster zum teilweisen Abdecken eines NMOS-Transistorbereichs verwendet werden. Daher wird die SiGe-Gate-Schicht ebenso in dem NMOS-Transistorbereich ausgebildet. Zudem zeigt Ge im Allgemeinen einen entsprechend der Art von Dotierstoff unterschiedlichen PDE. Daher kann eine hohe Ge-Konzentration oder -gehalt von 20 bis 30% in der SiGe-Schicht des NMOS-Transistorbereichs eine Solubilität der n-Typ-Störstellen verringern. Falls beispielsweise eine Ge-Konzentration mehr als 10% bei der SiGe-Schicht des NMOS-Transistorbereichs beträgt, kann Ge den PDE vergrößern und die Kapazität verringern, wodurch die Charakteristik des Transistors verschlechtert wird.

Es ist festgestellt worden, dass hinsichtlich der gesamten CMOS-Halbleitervorrichtung, die Ge-Konzentration der Polysilizium-Gate-Schicht 20% betragen sollte (VLSI Technology Digest of Technology Papers 1998, Seiten 190-191). Für den Fall der Dual-Gate-CMOS-Halbleitervorrichtung, die zum Verbessern der Leistungsfähigkeit eine hochkonzentrierte Implantation erfordert, sollte die Ge-Konzentration in dem Polysilizium-Gates der NMOS- und PMOS-Transistoren unterhalb von 10% bzw. oberhalb von 30% liegen. Es ist jedoch schwierig, diese beiden Bedingungen gleichzeitig zu erfüllen.

Ebenso tritt für den Fall, bei welchen Ge in den Polysilizium-Gates mit einer Ge-Konzentration von beispielsweise mehr als 5 bis 15% enthalten ist, ein Problem auf, dass es schwierig ist, Titan- oder Kobalt-Silizidschichtabschnitte auf den Polysilizium-Gates auszubilden. Um dieses Problem zu losen, kann ein Verfahren zum Ausbilden einer Poly-SiGe-Schicht nahe einer Gate-Isolationsschicht und einer Polysiliziumschicht auf dem oberen Abschnitt der Poly-SiGe-Schicht verwendet werden. Bei diesem Verfahren ist es jedoch ebenso unmöglich, die Ge-Konzentration in den Gates der NMOS- und PMOS-Transistoren unter 10% bzw. über 30% aufrecht zu erhalten.

Demzufolge ist eine neue CMOS-Halbleitervorrichtung und ein Herstellungsverfahren dafür erforderlich, welche eine relativ höhere Ge-Konzentration in den Gates der PMOS-Transistoren zulässt, als in den Gates der NMOS-Transistoren.

Kurzfassung der Erfindung

Die der Erfindung zu Grunde liegende Aufgabe besteht darin, die bei dem Stand der Technik auftretenden, zuvor erläuterten Nachteile und Probleme zu beseitigen und eine CMOS-Halbleitervorrichtung und ein Herstellungsverfahren für diese anzugeben, welche eine relativ höherer Ge-Konzentration in den Gates der PMOS-Transistoren zulässt als in den Gates der NMOS-Transistoren.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruchs 1 bzw. bei dem erfindungsgemäßen Verfahren durch die Merkmale des Anspruches gelöst.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen sind Gegenstand der Unteransprüche.

Gemäß eines Aspekts bei der vorliegenden Erfindung wird eine verbesserte CMOS-Halbleitervorrichtung und ein Herstellungsverfahren dafür vorgesehen, welche die Bedingungen der Ge-Konzentration für Gates der PMOS- und NMOS-Transistoren erfüllt, um eine Verarmung von Gate-Störstellen in den Gates zu verhindern.

Gemäß einem anderen Aspekt bei der vorliegenden Erfindung, wird eine verbesserte CMOS-Vorrichtung und ein Herstellungsverfahren dafür vorgesehen, welche einen Metallschichtabschnitt eines Materials, wie beispielsweise Titan und Kobalt, und einen Silizidschichtabschnitt auf jeden Ge enthaltenden Polysilizium-Gate, ausbilden kann.

Gemäß einem anderen Aspekt bei der vorliegenden Erfindung wird eine verbesserte CMOS-Halbleitervorrichtung und ein Herstellungsverfahren dafür vorgesehen, welche die Störstellenkonzentration der Polysilizium-Gates erhöhen kann, um es der Vorrichtung zu ermöglichen, bei einer hohen Integration mit einer niedrigen Spannung betrieben zu werden.

Diese und andere Aspekte werden gemäß der vorliegenden Erfindung durch eine CMOS-Halbleitervorrichtung vorgesehen, die ein Substrat, eine Gate-Isolationsschicht, die auf dem Substrat ausgebildet ist, zumindest ein erstes Polysilizium-Gate, das über dem Substrat in zumindest einem PMOS-Transistorbereich ausgebildet ist, und zumindest ein zweites Polysilizium-Gate aufweist, das über dem Substrat in zumindest einem NMOS-Transistorbereich ausgebildet ist. In Übereinstimmung mit der Erfindung ist die Gesamtmenge an Ge in dem ersten Polysilizium-Gate die gleiche wie die in dem zweiten Polysilizium-Gate, eine Verteilung der Ge-Konzentration in dem ersten und/oder zweiten Polysilizium-Gate ist jedoch unterschiedlich, d.h. variiert entsprechend einem Abstand von der Gate-Isolationsschicht, und eine Ge-Konzentration in einem Abschnitt des ersten Polysilizium-Gates, der an die Gate-Isolationsschicht angrenzt, ist höher als die in dem zweiten Polysilizium-Gate, wobei eine Ge-Konzentration in dem Abschnitt des ersten Polysilizium-Gates, der an die Gate-Isolationsschicht angrenzt, mehr als zweimal so hoch, wie in dem zweiten Polysilizium-Gate.

Bei der vorliegenden Erfindung ist die Ge-Konzentration in einem Abschnitt von Polysilizium-Gates, die benachbart, bzw. angrenzend zu der Gate-Isolationsschicht sind, wichtig, da sie durch den PDE direkt beeinflußt ist. Dementsprechend wird sie als eine effektive Ge-Konzentration der Polysilizium-Gates aufgefaßt.

Vorzugsweise beträgt die Ge-Konzentration in dem Abschnitt des ersten Polysilizium-Gates, der an die Gate-Isolationsschicht angrenzt, mehr als 20%, und eine Ge-Konzentration in einem Abschnitt des zweiten Polysilizium-Gates, der an die Gate-Isolationsschicht angrenzt, beträgt weniger als 10%. Alternativ dazu kann die Ge-Konzentration in dem Abschnitt des ersten Polysilizium-Gates, der an die Gate-Isolationsschicht angrenzt, mehr als 30% betragen.

Bei der Ausführungsform verringert sich die Ge-Konzentration in dem ersten Polysilizium-Gate abrupt, wenn der Abstand von der Gate-Isolationsschicht größer als ein vorgegebener Wert ist, d.h., wenn sie an einem oberen Abschnitt davon ihren minimalen Wert aufweist. In einer Ausführungsform ist der minimale Wert der Ge-Konzentration auf weniger als ½ ihres maximalen Wertes eingestellt. Ebenso ist die Ge-Konzentration in dem zweiten Polysilizium-Gate in dem Bereich einer Abweichung von 20% entsprechend zu dem Abstand von der Gate-Isolationsschicht gleichförmig verteilt.

Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer erfindungsgemäßen CMOS-Halbleitervorrichtung vorgesehen. In Übereinstimmung mit dem Verfahren wird eine Gate-Isolationsschicht auf einem Substrat ausgebildet. Eine SiGe-Schicht mit einem Ge-Gehalt von mehr als 20% wird auf der Gate-Isolationsschicht ausgebildet. Eine Siliziumschicht wird auf der SiGe-Schicht ausgebildet. Eine Ionen-Implantationsmaske wird auf der Siliziumschicht zum Abdecken von zumindest einem PMOS-Transistorbereichs ausgebildet. Ein Ionen-Implantationsverfahren für Störstellen vom n-Typ (Elektronen) wird auf zumindest einem NMOS-Transistorbereich des Substrats mit der Ionen-Implantationsmaske durchgeführt. Ein Diffusions- und Temperverfahren zum Steuern einer Verteilung der Ge-Konzentration wird auf dem Substrat durchgeführt, in welchen Störstellen vom n-Typ implantiert worden sind. Ein Gate-Muster für PMOS- und NMOS-Transistoren wird durch Mustern der Siliziumschicht und der SiGe-Schicht ausgebildet.

Bei einer bevorzugten Ausführungsform der Erfindung enthält ein Verfahren ferner ein Ausbilden einer Polysilizium-Keimschicht vor einem Ausbilden der SiGe-Schicht. Vorzugsweise wird die Keimschicht mit einer Dicke weniger als 10 nm (100Å) ausgebildet.

Das Verfahren der vorliegenden Erfindung enthält ferner ein Durchführen eines Ionen-Implantationsverfahrens zum Ausbilden von Source/Drain-Bereichen in jedem der NMOS- und PMOS-Transistorbereiche. Das Verfahren enthält ebenso ein Durchführen eines Temperverfahrens (annealing process).

Ein Ionen-Implantationsverfahren für Störstellen vom p-Typ (Löcher) wird im Allgemeinen auf zumindest einem PMOS-Transistorbereich zusammen mit einem Ionen-Implantationsverfahren zum Ausbilden von Source/Drain-Bereichen in dem PMOS-Transistorbereich ausgeführt. Bei jedem der NMOS- und PMOS-Transistorbereiche sind Source/Drain-Bereiche mit dual-dotierten Strukturen durch Ausführen einer leichten Ionen-Implantation, Ausbilden von Spacern an den Seitenwänden der Gate-Muster und Durchführen einer starken Ionen-Implantation unter Verwendung der Spacer und des Gate-Musters als eine Maske ausgebildet.

Sobald die Ionen-Implantationsverfahren zum Ausbilden der Source/Drain-Bereiche abgeschlossen sind, ist eine darauffolgende Wärmebehandlung aufgrund der Bedenken bezüglich der Störstellenumverteilung nur noch eingeschränkt möglich. Daher wird es bevorzugt, daß das Diffusions- und Temperverfahren vor einem Durchführen des Ionen-Implantationsverfahrens zum Ausbilden der Source/Drain-Bereiche ausgeführt wird.

Kurze Beschreibung der Zeichnung
Die vorhergehenden und anderen Aufgaben und Vorteile der Erfindung werden aus der folgenden genaueren Beschreibung bevorzugter Ausführungsformen der Erfindung, wie sie in der begleitenden Zeichnung, in welcher gleiche Bezugszeichen, gleiche Teile in verschiedenen Ansichten bezeichnen, besser ersichtlich. Die Zeichnung ist nicht notwendigerweise maßstabsgetreu, sondern es wurde Wert auf die Darstellung der Grundlagen der Erfindung gelegt.
1 zeigt eine Querschnittsansicht eines Abschnitts einer CMOS-Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung, die eine Ge-Konzentration in einem Abschnitt eines NMOS-Transistors im Gegensatz zu einem Abschnitt eines PMOS-Transistors darstellt.
2 zeigt eine Querschnittsansicht, die schematisch den Abschnitt der in 1 gezeigten CMOS-Halbleitervorrichtung darstellt.
3 bis 10 zeigen Diagramme, die Verfahrensschritte eines Verfahrens zur Herstellung der CMOS-Halbleitervorrichtung in Übereinstimmung mit der vorliegenden Erfindung darstellen.
11 bis 14 zeigen Graphen, die die Ergebnisse von Experimenten zeigen, die den Effekt der vorliegenden Erfindung darstellen.
Detaillierte Beschreibung bevorzugter Ausführungsformen
1 zeigt eine Querschnittsansicht eines Abschnitts einer CMOS-Halbleitervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, die eine Ge-Konzentration in einem Abschnitt eines NMOS-Transistors im Gegensatz zu der in einem Abschnitt eines PMOS-Transistors zeigt.
Gemäß 1 zeigt bei einem NMOS-Transistorbereich eine Ge-Konzentration in einem Polysilizium-Schichtabschnitt 10, der ein Gate ausbildet, eine Verteilung, welche sich von der Gate-Isolationsschicht 12 weg allmählich verringert. Das heißt, daß die Ge-Konzentration in dem Polysilizium-Schichtabschnitt 10 um so größer wird, je näher sie an der Gate-Isolationsschicht 12 liegt. Ebenso zeigt bei einem PMOS-Transistorbereich eine Ge-Konzentration in einem Polysilizium-Schichtabschnitt 20, der ein Gate ausbildet, eine Verteilung, welche sich abrupt verändert bzw. von der Mitte der Polysiliziumschicht Abschnitt 20 divergiert. Das heißt, daß eine Hälfte der Polysiliziumschicht 20, die an die Gate-Isolationsschicht 12 angrenzt, eine höhere Ge-Konzentration als die in dem Polysiliziumabschnitt 10 aufweist, aber ihre andere Hälfte einen sehr niedrigen Ge-Gehalt aufweist.
2 zeigt schematisch die Polysilizium-Schichtabschnitte 10, 20 der in 1 gezeigten CMOS-Halbleitervorrichtung. Bei einem NMOS-Transistorbereich weist die Ge-Konzentration in einem Polysilizium-Schichtabschnitt 10', der ein Gate ausbildet, eine gleichförmige Verteilung auf, und bei einem PMOS-Transistorbereich weist eine Ge-Konzentration in einem unteren Abschnitt 21 eines Polysilizium-Schichtabschnitts 20' eine hohe und gleichförmige Verteilung auf, jedoch besitzt ihr oberer Abschnitt 22 keinen Ge-Gehalt.
Gemäß der vorliegenden Erfindung kann die CMOS-Halbleitervorrichtung so ausgebildet werden, daß eine Verteilung der Ge-Konzentration sehr nahe an die vorhergehend geschilderte ideale Form heranreicht.
3 bis 9 sind Querschnittsansichten, die das Verfahren zum Ausbilden einer CMOS-Halbleitervorrichtung zeigen. Zunächst wird auf 3 Bezug genommen. Gemäß 3 wird eine Gate-Isolationsschicht 12 auf einem Substrat 10 ausgebildet. Vor dem Ausbilden der Gate-Isolationsschicht 12 wird allgemein eine Isolationsschicht und verschiedene Wannen (wells) auf dem Substrat 10 mittels Grabenisolations-(shallow trench isolation = STI) bzw. Ionen-Implantationsverfahren ausgebildet. Die Gate-Isolationsschicht 12 kann bis zu einer Dicke von 4 bis 7 nm (40 bis 70Å) ausgebildet werden. Alternativ dazu kann die Dicke der Gate-Isolationsschicht 12 in einem PMOS-Transistorbereich unterschiedlich zu dem in einem NMOS-Transistorbereich ausgebildet werden. Beispielsweise wird bei einer Dual-Gate-CMOS-Halbleitervorrichtung die Gate-Isolationsschicht 12 in dem PMOS-Transistorbereich oftmals bis zu einer Dicke von 2 bis 4 nm (20 bis 40Å) ausgebildet, um die Leistungsfähigkeit und den Integrationsgrad der Halbleitervorrichtung zu erhöhen. Die Gate-Isolationsschicht 12 kann ebenso aus einer Silizium-Nitrid-Oxidschicht oder einer Silizium-Oxidschicht aufgebaut sein, welche gewöhnlicher Weise durch Oxidieren des Substrats bei einer hohen Temperatur ausgebildet wird.
Gemäß 4 wird über dem Substrat, auf welchem die Gate-Isolationsschicht 12 ausgebildet worden ist, eine Polysilizium-Keimschicht 21 bis zu einer Dicke von 0,1 bis 10 nm (1 bis 100Å) ausgebildet. Alternativ dazu kann die Ausbildung der Polysilizium-Keimschicht 21 weggelassen werden. Um jedoch eine SiGe-Schicht 23 mit einer hohen Ge-Konzentration, welche nachstehend beschrieben wird, effizient auszubilden, wird gewöhnlicher Weise die Keimschicht 21 auf der Gate-Isolationsschicht 12 vor einem Ausbilden der SiGe-Schicht 23 ausgebildet. Die Keimschicht 21 kann aus einem amorphen Silizium anstelle von Polysilizium ausgebildet sein. Es wird bevorzugt, daß die Keimschicht 21 eine minimale Dicke aufweist, die zum Durchführen der ihr zugedachten Funktionen erforderlich ist, beispielsweise ungefähr 0,5 nm (5Å). Die Polysilizium-Keimschicht 21 wird mittels eines allgemeinen CVD-Verfahrens ausgebildet, welche ein Quellgas (source gas), wie beispielsweise ein SiH₄-Gas, injiziert, während die Prozeßkammer auf einer Temperatur von 550 bis 600°C und einem Druck von einigen Torr oder atmosphärischen Druck gehalten wird.
Gemäß 5 wird eine polykristalline SiGe-(Poly-SiGe)-Schicht 23 mit einem Ge-Gehalt bzw. einer Ge-Konzentration von mehr als 20% auf der Polysilizium-Keimschicht 21 ausgebildet. Wie in Bezug auf die oben erwähnten herkömmlichen Verfahren beschrieben, ist ein Ge-Gehalt von 20% eine geeignete Menge, die es Ge ermöglicht, zu verhindern, daß Bor-Störstellen in die Gate-Isolationsschicht 12 und die Kanalschicht diffundieren. Falls es erforderlich ist, mehr Bor-Störstellen in dem Polysilizium-Gate zu dotieren, um die Leistungsfähigkeit der Dual-Gate-CMOS-Halbleitervorrichtung zu erhöhen, ist eine Erhöhung der Ge-Konzentration der Poly-SiGe-Schicht 23 auf mehr als 30% erforderlich.
Die Poly-SiGe-Schicht 23 wird unter einer Bedingung ausgebildet, die der bei der Ausbildung der Polysilizium-Keimschicht 21 ähnlich ist. Beispielsweise wird ein CVD-Verfahren ausgeführt, welches durch Zuführen von GeH₄-Gas bei 30 bis 100 sccm und SiH₄-Gas mit 200 sccm bei einer Temperatur von 500 bis 600°C eine Ge-Konzentration auf 20 bis 40% steuert. Die Kristallisationstemperatur von Poly-SiGe liegt allgemein bei 400 bis 500°C, jedoch kann sich die Kristallisationstemperatur erniedrigen, falls sich der Ge-Gehalt erhöht. Ebenso ist es bei einem CVD-Verfahren nicht einfach, ein Verhältnis von Ge zu Silizium genau zu steuern. Daher wird es bevorzugt, eine Verfahrensgrenze bzw. -spielraum (process margin) vorzusehen, so daß die Poly-SiGe-Schicht 23 eine ausreichend kleine Dicke aufweist, und dadurch verhindert wird, daß ein Ge-Gehalt in den gesamten Gates der NMOS-Transistoren überreichlich vorhanden ist, auch wenn die Ge-Konzentration in der Poly-SiGe-Schicht 23 einen Überschuß aufweist. Alternativ dazu kann die Poly-SiGe-Schicht 23 durch eine amorphe SiGe-Schicht ersetzt werden.
Nach einem Ausbilden der Poly-SiGe-Schicht 23 wird gemäß 6 eine zusätzliche Siliziumschicht 25, die einen Abschnitt einer gesamten Gate-Schicht ausbildet, abgeschieden. Es wird bevorzugt, daß die zusätzliche Siliziumschicht 25 aus einer Polysiliziumschicht unter der gleichen Bedingung ausgebildet wird, wie bei der Polysilizium-Keimschicht 21. Beispielsweise kann die zusätzliche Siliziumschicht 25 mittels eines allgemeinen CVD-Verfahrens ausgebildet werden, welches ein Source-Gas, wie beispielsweise SiH₄-Gas, unter Aufrechterhaltung einer Temperatur von 550 bis 650°C und eines Druckes von einigen Torr oder atmosphärischen Druck in einer Prozeßkammer zuführt. Bei einer 0,1 μm-CMOS-Halbleitervorrichtung beträgt die Gesamtdicke einer wie vorhergehend beschrieben ausgebildeten Gate-Schicht, d.h. der Keimschicht 21, der Poly-SiGe-Schicht 23 und der zusätzlichen Siliziumschicht 25, 150 bis 250 nm (1500 bis 2500Å).
Wenn bei der vorliegenden Erfindung die zusätzliche Siliziumschicht 25 auf der Poly-SiGe-Schicht 23 zum Ausbilden einer Gate-Schicht ausgebildet wird, gibt es eine Einschränkung bezüglich der Abscheidungsdicke zwischen zwei Schichten und einem Ge-Gehalt der Poly-SiGe-Schicht 23. Das heißt, daß gemäß der Erfindung bei den Gates der NMOS-Transistoren Ge bei der Poly-SiGe-Schicht 23, die einen unteren Abschnitt der Gate-Schicht ausbildet, gleichförmig zu der zusätzlichen Siliziumschicht 25, die einen oberen Abschnitt der Gate-Schicht ausbildet, diffundiert ist. Die in der gesamten Gate-Schicht diffundierte Ge-Konzentration muß unter einem erforderlichen Wert aufrecht erhalten werden. Falls dementsprechend eine Ge-Konzentration in der Poly-SiGe-Schicht 23 hoch ist und ihre Dicke groß ist, muß die Dicke der zusätzlichen Siliziumschicht 25 in Proportion zu der Dicke und dem Ge-Gehalt der Poly-SiGe-Schicht 23 dicker sein. Da jedoch die Gesamtdicke der Gate-Schicht auf 150 bis 250 nm (1500 bis 2500Å) begrenzt ist, muß die Dicke der Poly-SiGe-Schicht 23 geeignet verringert werden, falls seine Ge-Konzentration mehr als 50% beträgt.
Falls beispielsweise die Dicke der Polysilizium-Keimschicht 21 5 nm (50Å) beträgt, die Dicke und die Ge-Konzentration der Poly-SiGe-Schicht 23 50 nm (500Å) bzw. 30% beträgt, und die Ge-Konzentration in den Gates der NMOS-Transistoren auf unterhalb von 10% aufrecht erhalten werden muß, wird die Dicke der zusätzlichen Siliziumschicht 25 mit mehr als 95 nm (950Å) ausgebildet.
Falls bei einem allgemeinen PMOS-Transistorbereich eine Ge-Konzentration der Poly-SiGe-Schicht 23 20 bis 30% beträgt, können die Bor-Störstellen ausreichend daran gehindert werden, in die untere Schicht, wie beispielsweise die Gate-Isolationsschicht, abzuwandern (to deplete) auch wenn die Dicke der Poly-SiGe-Schicht 23 einige zehn nm (hundert Å) beträgt. Somit ist es für die Poly-SiGe-Schicht 23 nicht notwendig, eine große Dicke aufzuweisen.
Gemäß 7 wird ein Photoresits auf die zusätzliche Siliziumschicht 25 angewendet und ein Photoresistmuster 27 wird mittels einer Photobelichtung und – entwicklung ausgebildet. Anschließend wird ein Ionen-Implantationsverfahren ausgeführt, welches das Photoresistmuster 27 als eine Ionen-Implantationsmaske und Phosphor als eine Störstelle vom n-Typ verwendet. Folglich wird die Störstellenkonzentration in der Gate-Schicht des NMOS-Transistorbereichs vergrößert. Die Ionen-Implantation unterstützt ein Diffundieren von Ge der Poly-SiGe-Schicht 23 des NMOS-Transistorbereichs in die obere zusätzliche Siliziumschicht 25 bei einem darauffolgenden Temperverfahren. Alternativ dazu kann Arsen als n-Störstellentyp verwendet werden. Bei der Ionen-Implantation der Gate-Schicht beträgt eine Dosis 1,0 × 10¹⁵ bis 1,0 × 10¹⁶ Ionen pro cm², was größer oder gleich der Dosis bei der Ionen-Implantation der Source/Drain-Bereiche ist, und eine Implantationsenergie oder Beschleunigungsspannung liegt in dem Bereich von 10 bis 60 KeV. Bei der vorliegenden Erfindung stehen die Dosis und die Beschleunigungsspannung in einer Korrelation mit einer Verteilung der Ge-Konzentration. Dementsprechend wird eine optimale Bedingung für die Ionen-Implantation durch Experiment oder Berücksichtigung von experimentell gewonnenen Korrelationsfaktoren erzielt.
Nach einem Durchführen der Ionen-Implantation auf die Gate-Schicht des NMOS-Transistorbereichs wird das Photoresistmuster 27 entfernt und ein Diffusions- und Temperverfahren ausgeführt. Folglich wird die Ge-Verteilung in der Gate-Schicht verändert. Das heißt, unter dem Einfluß der Ionen-Implantation wird Ge diffundiert, um gleichförmig über die gesamte Gate-Schicht des NMOS-Transistorbereichs verteilt zu sein. Jedoch wird bei dem PMOS-Transistorbereich Ge hauptsächlich lediglich über die Polysilizium-Keimschicht 21 und die Poly-SiGe-Schicht 23 der Gate-Schicht diffundiert sein. Bei dem Diffusions- und Temperverfahren besteht keine Notwendigkeit, die Verteilung der Ge-Konzentration in der Gate-Schicht vollständig gleichförmig auszubilden. Wenn nach der Ionen-Implantation zum Ausbilden der Source/Drain-Bereiche ein darauffolgendes Verfahren, wie beispielsweise ein Tempern oder ein thermisches Oxidationsverfahren ausgeführt wird, wird Ge erneut diffundiert, was es der Verteilung der Ge-Konzentration in der Gate-Schicht ermöglicht, vollständig vereinheitlicht zu sein.
Das Diffusions- und Temperverfahren kann unter Verwendung eines schnellen thermischen Verarbeitungsverfahrens (rapid thermal processing = RTP) durchgeführt werden, bei welchem leicht die Wärme gesteuert und die Prozeßzeit verringert werden kann. Ebenso wird es bevorzugt, daß das Diffusions- und Temperverfahren bei einer Temperatur für 10 bis 60 Sekunden durchgeführt wird, die 900°C höher als die gewöhnliche Temper-Temperatur liegt. Die Duffusions- und Temperzeit kann gemäß verschiedenen Faktoren verändert werden. Beispielsweise wird umso mehr Diffusions- und Temperzeit eingestellt, je größer die Dicke der Gate-Schicht ist. Außerdem wird umso mehr Diffusions- und Temperzeit eingestellt, je niedriger die Temperatur und die Zeit des darauffolgenden Temperverfahrens ist. Das Diffusions- und Temperverfahren kann in einer Sauerstoffatmosphäre durchgeführt werden.
Gemäß 8 werden Gate-Muster oder Gate-Elektroden 110, 120 der NMOS- und PMOS-Transistoren durch Mustern der Gate-Schicht und der Gate-Isolationsschicht 12 ausgebildet. Ein Mustern der Gate-Schicht wird mittels eines Verfahrens eines Anwendens eines Photoresists, eines Ausbilden eines Photoresistmusters durch eine Photobelichtung und bzw. -entwicklung, und eines Ätzens der Gate-Schicht unter Verwendung des Photoresistmusters als eine Ätzmaske ausgeführt. Zusätzlich kann ein Temperverfahren zum Ausheilen von Beschädigungen der Seitenwände der Gate-Elektroden 110, 120 aufgrund des Ätzens beim Mustern der Gate-Schicht ausgeführt werden. Alternativ dazu kann nun zusammen mit dem Temperverfahren zum Ausheilen der Beschädigungen der Seitenwände der Gate-Elektroden 110, 120 das Diffusions- und Temperverfahren zur vorhergehend beschriebenen Umverteilung der Ge-Konzentration, d.h., zum gleichförmigen Verteilen der Ge-Konzentration in den Gate-Elektroden 110, 120 des NMOS-Transistorbereichs und Erhöhen der Ge-Konzetration in dem Polysilizium-Keimschichtabschnitt der Gate-Elektrode 110, 120 des PMOS-Transistorbereichs durchgeführt werden.
Gemäß dem Ergebnis des Diffusions- und Temperverfahrens zur Umverteilung von Ge, ist die Ge-Verteilung über die gesamten Gate-Elektroden 110 des NMOS-Transistorbereichs gleichförmig. Ebenso ist die Ge-Verteilung bei den Gate-Elektroden 120 des PMOS-Transistorbereichs in unteren Abschnitten 121 einschließlich der Keimschichtabschnitte mit einer relativ hohen Ge-Konzentration gleichförmig. Da jedoch bei oberen Abschnitten 122 der Gate-Elektroden 120 Ge leicht diffundiert ist, ist die Ge-Konzentration in den oberen Abschnitten 122 sehr niedrig.
Nach Ausbildung der Gate-Elektroden wird eine Störstellen-Implantation zum Ausbilden von Source/Drain-Bereichen ausgeführt. Zunächst werden bei der Ionen-Implantation Störstellenionen vom n-Typ in Abschnitte des NMOS-Transistorenbereichs, in welchen die Source- und Drain-Bereiche ausgebildet werden sollen, leicht implantiert. Wenn die Abschnitte des NMOS-Transistorbereichs implantiert werden, werden Abschnitte des PMOS-Transistorbereichs, in welchen die Source- und Drain-Bereiche ausgebildet werden sollen, mittels einer Ionen-Implantationsmaske geschützt. Nach der Implantation des NMOS-Transistorbereichs werden in die Abschnitte des PMOS-Transistorbereichs Störstellenionen vom p-Typ leicht implantiert, während die Abschnitte des NMOS-Transistorbereichs mittels einer Ionen-Implantationsmaske geschützt sind. Es ist zu beachten, daß bei der Beschreibung der Ausführungsform die Abschnitte des NMOS-Transistorbereichs vor den Abschnitten des PMOS-Transistorbereichs implantiert wird. Es können jedoch die Abschnitte des PMOS-Transistorbereichs ebenso zuerst implantiert werden.
Gemäß 9 wird nach der leichten Ionen-Implantation der NMOS- und PMOS-Transistorbereiche eine konforme Isolationsschicht über einem Substrat ausgebildet und ein anisotropes Ätzverfahren wird zum Ausbilden von Gate-Spacern 130 auf den Seitenwänden der Gate-Elektroden 110, 120 durchgeführt. In einem Zustand, bei dem die Spacer 130 ausgebildet sind, werden Störstellenionen vom n-Typ und vom p-Typ in die Abschnitte der NMOS- bzw. PMOS-Transistorbereiche stark implantiert. Zu diesem Zeitpunkt dienen die Spacer 130 und die Gate-Elektroden 110, 120 als eine Ionen-Im plantationsmaske. Folglich werden Source/Drain-Bereiche und Kanäle mit zweifach dotierten (dual doped) Strukturen ausgebildet. Alternativ dazu können die Source- und Drain-Bereiche durch Durchführen von lediglich der starken Ionen-Implantation ohne der leichten Ionen-Implantation ausgebildet werden.
Wenn die leichten und schweren Ionen-Implantationen ausgeführt werden, werden Bor-Ionen als Störstellen in die Gate-Elektroden 110, 120 und die Source/Drain-Bereiche des PMOS-Transistorbereichs implantiert. Bei der Bor-Ionen-Implantation beträgt eine Beschleunigungsspannung 5 bis 20 KeV, was um ein Vielfaches kleiner als bei der n-Typ-Ionen-Implantation ist, und eine Dosis beträgt 1,0 × 10¹⁵ bis 1,0 × 10¹⁶ Ionen/cm², was ähnlich oder leicht größer als die Dosis bei der n-Typ-Ionen-Implantation ist. Da Bor-Ionen im Allgemeinen sehr gut diffundieren, wird es bevorzugt, die Beschleunigungsspannung zu minimieren.
Ebenso werden bei den leichten und schweren Ionen-Implatationen Arsen-Ionen als Störstellen in die Gate-Elektroden und die Source/Drain-Bereiche der NMOS-Transistorbereiche implantiert. Bei der Arsen-Ionen-Implantation beträgt eine Beschleunigungsspannung 10 bis 60 KeV und eine Dosis beträgt 1,0 × 10¹⁵ bis 1,0 × 10¹⁶ Ionen/cm², was ähnlich zu der Dosis bei der Phospor-Ionen-Implantation der Gate-Schicht ist, wie voranstehend beschrieben.
Als nächstes wird ein Temperverfahren ausgeführt, um Beschädigungen der Source/Drain-Bereiche entsprechend der Ionen-Implantation zu kompensieren, und zum Diffundieren und Aktivieren der implantierten Ionen. Bei dem Temperverfahren beträgt die Temperatur weniger als 600 °C und die Verfahrenszeit ist in einem Bereich von einigen bis einigen zig Sekunden. Das Temperverfahren unterstützt ein Diffundieren von Ge in den Gate-Elektroden der NMOS-Transistoren und eine Vereinheitlichung der Ge-Konzentration. Es ist jedoch zu beachten, daß es nicht möglich ist, lediglich durch Tempern bei diesem Schritt ohne einem Durchführen eines separaten Verfahrens, wie beispielsweise des vorhergehend beschriebenen Diffusions- und Temperverfahrens, das Ge vollständig zu diffundieren oder die Ge-Konzentration vollständig zu vereinheitli chen bzw. zu vergleichmäßigen, da es in jüngster Zeit eine wachsende Tendenz dahingehend gibt, die thermische Belastung bei der Herstellung von Halbleitervorrichtungen einschließlich des Temperverfahrens in diesem Schritt zu verringern.
Gemäß 10 wird eine Titan- oder Kobalt-Metallschicht mit einer Dicke von 10 bis 30 nm (100 bis 300 Å) über oder auf dem Substrat mittels eines physikalischen Dampfabscheidungsverfahrens (PVD) oder eines Sputterverfahrens abgeschieden, und ein Temperverfahren wird zum Umwandeln der Metallschicht in eine Silizidschicht ausgeführt. Anschließend wird die Silizidschicht geätzt, um alle Schichten außer Abschnitten, die auf den Gate-Elektroden abgeschieden worden sind, und den freigelegten bzw. belichteten Abschnitt des Substrats zu entfernen. Abschnitte 140 der Silizidschicht, die auf den Gate-Elektroden 110, 120 abgeschieden worden sind, können ohne weiteres ausgebildet werden, da die Ge-Konzentration in allen oberen Abschnitten der Gate-Elektroden 110, 120 der NMOS- und PMOS-Transistorbereiche unterhalb von 10% oder 5% liegen. Der obere Abschnitt 140 der Silizidschicht kann mit einer Dicke ausgebildet sein, die dicker als die der Abschnitte 141 der Silizidschicht ist, die auf dem Substrat abgeschieden worden ist. Ebenso kann bei diesem Schritt der Effekt eines Aktivierens vom implantierten Ionen entsprechend der Temper-Temperatur erreicht werden.
11 bis 14 sind Graphen, die die Ergebnisse von Experimenten zeigen, welche den Effekt der vorliegenden Erfindung darstellen. Die Experimente wurden unter Berücksichtigung der Bedingungen in den Verfahrensschritten der Herstellung von einer tatsächlichen CMOS-Halbleitervorrichtung ausgeführt. Zunächst wurde bei den Experimenten eine Gate-Isolationsschicht Ox auf einem Substrat Sub ausgebildet. Wie unter Bezugnahme auf die bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben, werden nacheinanderfolgend eine Polysilizium-Keimschicht, eine Poly-SiGe-Schicht und eine zusätzliche Polysiliziumschicht auf der Gate-Isolationsschicht ausgebildet. Um den Grad an Diffusion von Ge im jeweiligen Verfahrensschritt zu bestimmen, wurden die Keimschicht und die Zusatzschicht, welche aus Polysilizium aufgebaut sind, bis zu einer ausreichenden Dicke, d.h., jeweils ungefähr mit 50 nm (500Å), ausgebildet. Anschließend ist eine Poly-SiGe-Schicht mit einem Ge-Gehalt von 35% mit einer Dicke von ungefähr 100 nm (1000Å) ausgebildet worden.
Gemäß 11 ist ein Diffusions- und Temperverfahren auf die Polysilizium-Keimschicht, die Poly-SiGe-Schicht und die zusätzlich Polysiliziumschicht, die eine Gate-Schicht ausbilden, in einer Sauerstoffatmosphäre ohne Störstellenimplantation ausgeführt worden. Das Diffusions- und Temperverfahren wurde bei mehr als 900°C für 10 bis 60 Sekunden mittels einer RTP-Vorrichtung durchgeführt. Die Ergebnisse des Diffusions- und Temperverfahrens werden mittels eines Auger-Elektronen-Spektroskops gemessen. Das Auger-Elektronen-Spektroskop kann die Bestandteile und der Gehaltanteil der Gate-Schicht durch Injizieren von Elektronenstrahlen auf eine freigelegte Oberfläche der Gate-Schicht und Messen einer Energie von Auger-Elektronen, die von der freigelegten Oberfläche der Gate-Schicht reflektiert werden, analysieren. Um beim Messen Materialschichten in der Gate-Schicht freizulegen und Bestandteile und ihr Gehaltsanteil darin zu messen, werden Materialien, die die Gate-Schicht ausbilden, allmählich von ihrer oberen Oberfläche zu ihrem Inneren hin entfernt. Bei dem Graph von 11 zeigt eine horizontale Achse die Sputter-Zeit an, bei welcher Elektronenstrahlen injiziert worden sind, und eine vertikale Achse zeigt eine Konzentration von Atomen, beispielsweise Sauerstoff, Ge und Silizium entsprechend zu der Sputter-Zeit, d.h., einer Tiefe von der oberen Oberfläche der Gate-Schicht. Gemäß dem Graphen wird eine Ge-Konzentration in der Poly-SiGe-Schicht auf dem gleichen Wert aufrechterhalten, wie bei dem, als sie zunächst ausgebildet worden ist. Dementsprechend ist es ersichtlich, daß Ge nicht lediglich durch ein einfaches Wärmebehandlungsverfahren, wie beispielsweise den vorhergehend beschriebenen Diffusions- und Temperverfahren, diffundiert wird.
Gemäß 12 wurde unter der gleichen Bedingung wie bei dem Experiment von 11 eine Gate-Schicht ausgebildet und anschließend ein Diffusions- und Temperverfahren ausgeführt. Vor dem Durchführen des Diffusions- und Temperverfahrens wurde jedoch mittels Ausbilden einer Ionen-Implantationsmaske zum Freilegen lediglich eines NMOS-Transistorbereichs und anschließendem Implantieren von Phosphor darin, ein Phosphor-Ionen-Implantationsverfahren ausgeführt. Bei der Ionen-Implantation betrug eine Dosis ungefähr 5,0 × 10¹⁵ Ionen/cm² und eine Beschleunigungsspannung ungefähr 20 KeV. Die Ergebnisse dieses Experiments sind in dem Graphen der 12 dargestellt. Gemäß dem Graphen war die Dicke der Oberflächenoxide erhöht und das Ge in einer Poly-SiGe-Schicht war angesichts dessen, daß die maximale Ge-Konzentration darin von zunächst 35% auf 23,4% erniedrigt worden ist, stark nach oben und unten diffundiert worden. Ebenso ist es ersichtlich, daß da die Ge-Konzentration in den Oberflächenoxiden abrupt verringert worden ist, diese als eine Ge-Diffusionsstopschicht dienen kann. Obgleich die Ge-Konzentration in der Gate-Schicht nicht vollständig über die gesamte Gate-Schicht vereinheitlicht worden ist, betrug die Ge-Konzentration in der Keimschicht mehr als 10%. Bei einem realen Verfahren zum Ausbilden einer Halbleitervorrichtung wird die Keimschicht mit einer sehr kleinen Dicke ausgebildet. Dementsprechend ist es ersichtlich, daß bei einem PMOS-Transistorbereich Ge in eine angrenzende Gate-Isolationsschicht diffundiert werden kann.
Gemäß 13 ist eine Gate-Schicht unter der gleichen Bedingung wie bei dem Experiment von 11 ausgebildet worden, und anschließend wurde nacheinander ein Diffusions- und Temperverfahren in einer Sauerstoffatmosphäre, ein Bor-Ionen-Implantationsverfahren und ein Temperverfahren zum Kompensieren von Beschädigungen aufgrund des Ionen-Implantationsverfahrens ausgeführt. Die Ergebnisse dieses Experiments sind in den Graphen der 13 dargestellt. Gemäß den Graphen wurde eine Ge-Verteilung in der Gate-Schicht um einen kleinen Betrag verbreitert und eine maximale Ge-Konzentration in einem Bereich hoher Konzentration ist um einen kleinen Betrag verglichen mit dem Graphen in 11 verringert worden, jedoch ist die Ge-Verteilung in der Gate-Schicht nicht unterschiedlich zu der, wie sie zu anfangs ausgebildet war. Bei diesem Experiment waren die Verfahren, die auf die Gate-Schicht ausgeführt worden sind, die gleichen wie die, die auf die Gate-Schicht eines PMOS-Transistorbereichs bei einem tatsächlichen Verfahren ausgeführt worden sind. Es kann daher aus den Ergebnissen geschlossen werden, daß falls eine Keimschicht der Gate-Schicht in dem PMOS-Transistorbereich ausreichend dünn ist, beispielsweise ungefähr 10 nm (100Å), die Ge-Konzentration in der Keimschicht in einem gleichen Maße verteilt sein wird, wie die einer Poly-SiGe-Schicht, wie sie zu anfangs ausgebildet worden ist, jedoch wird Ge kaum in die Zusatzschicht der Gate-Schicht diffundieren.
Gemäß 14 ist eine Gate-Schicht unter der gleichen Bedingung wie bei dem Experiment von 11 ausgebildet worden. Anschließend wurden nacheinander ein Phosphor-Ionen-Implantationsverfahren, ein Diffusions- und Temperverfahren in Sauerstoffatmosphäre, ein Arsen-Ionen-Implantationsverfahren zum Ausbilden von Source/Drain-Bereichen und ein Temperverfahren zum Kompensieren von Beschädigungen aufgrund der Ionen-Implantation ausgeführt. Die Ergebnisse dieses Experiments werden im Graphen der 14 dargestellt. Gemäß dem Graphen wurde die Ge-Verteilung verglichen mit der in 11 über die gesamte Gate-Schicht vollständig vereinheitlicht bzw. gleichmäßig ausgebildet. Die Ge-Konzentration in der Gate-Schicht betrug ungefähr 17,2%, was etwa die Hälfte von der ist, die zunächst ausgebildet worden ist und ungefähr 35% betrug. In Anbetracht der Dicke einer Polysiliziumschicht und einer Poly-SiGe-Schicht ist es ebenso ersichtlich, daß Ge über die gesamte Gate-Schicht gleichmäßig diffundiert worden ist.
Wie aus der vorhergehenden Beschreibung entnehmbar, ist es ersichtlich, daß die vorliegende Erfindung eine CMOS-Halbleitervorrichtung und ein Herstellungsverfahren dafür vorsieht, welche eine effektive Ge-Konzentration in einer Gate-Schicht eines NMOS-Transistorbereichs unterschiedlich zu der eines PMOS-Transistorbereichs ausbilden kann, wodurch eine Verarmung von Gate-Störstellen verhindert wird und die Leistungsfähigkeit der Vorrichtung stark verbessert wird.
Obgleich diese Erfindung unter Bezugnahme auf ihre bevorzugten Ausführungsformen detailliert gezeigt und beschrieben worden ist, ist es für den Fachmann ersichtlich, daß sie in Form und Detail abgeändert werden kann.

Claims

CMOS-Halbleitervorrichtung mit: einem Substrat (10); einer Gate-Isolationsschicht (12), die auf dem Substrat ausgebildet ist; zumindest einem ersten Polysilizium-Gate (20'), das über dem Substrat (10) in zumindest einem PMOS-Transistorbereich ausgebildet ist; zumindest einem zweiten Polysilizium-Gate (10'), das über dem Substrat (10) in zumindest einem NMOS-Transistorbereich ausgebildet ist; und einer Gesamtmenge an Ge in dem ersten Polysilizium-Gate (20'), die die gleiche ist wie in dem zweiten Polysilizium-Gate (10'), wobei eine Verteilung einer Ge-Konzentration in zumindest einem der ersten und zweiten Polysilizium-Gates (20', 10') entsprechend eines Abstandes von der Gate-Isolationsschicht (12) variiert, wobei eine Ge-Konzentration in einem Abschnitt des ersten Polysilizium-Gates (20'), der an die Gate-Isolationsschicht (12) angrenzt, höher ist als die in dem zweiten Polysilizium-Gate (10'), und wobei die Ge-Konzentration in dem Abschnitt des ersten Polysilizium-Gates (20'), der an die Gate-Isolationsschicht (12) angrenzt, mehr als zweimal so hoch ist, wie die in dem zweiten Polysilizium-Gate (10').
CMOS-Halbleitervorrichtung nach Anspruch 1, bei der die Ge-Konzentration in dem Abschnitt des ersten Polysilizium-Gates (20'), der an die Gate-Isolationsschicht (12) angrenzt, mehr als 20% beträgt, und wobei eine Ge-Konzentration in einem Abschnitt des zweiten Polysilizium-Gates (10'), der an die Gate-Isolationsschicht (12) angrenzt, weniger als 10% beträgt.
CMOS-Halbleitervorrichtung nach Anspruch 2, bei der sich die Ge-Konzentration in dem ersten Polysilizium-Gate (20') abrupt verringert, wenn der Abstand von der Gate-Isolationsschicht (12) größer als ein vorgegebener Wert ist.
CMOS-Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Ge-Konzentration in oberen Abschnitten der ersten und zweiten Polysilizium-Gates (20', 10') weniger als 5 % beträgt.
CMOS-Halbleitervorrichtung nach Anspruch 4, bei der zumindest eines der ersten und zweiten Polysilizium-Gates (20', 10') einen darin ausgebildeten Metall-Silizidschichtabschnitt aufweist.
CMOS-Halbleitervorrichtung nach Anspruch 3, bei der eine Verteilung der Ge-Konzentration in dem ersten Polysilizium-Gate (20') ein Verhältnis eines maximalen Wertes zu einem minimalen Wert von mehr als 2 aufweist; und bei der die Ge-Konzentration in dem zweiten Polysilizium-Gate (10') mit einer Abweichung entlang dem Abstand von der Gate-Isolationsschicht (12) in einem Bereich von 20% gleichförmig verteilt ist.
Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung nach Anspruch 1, das folgende Schritte aufweist: Ausbilden einer Gate-Isolationsschicht (12) auf einem Substrat (10); Ausbilden einer SiGe-Schicht (23) mit einem Ge-Gehalt von mehr als 20% auf der Gate-Isolationsschicht (12); Ausbilden einer Siliziumschicht (25) auf der SiGe-Schicht (23); Ausbilden einer Ionen-Implantationsmaske auf der Siliziumschicht (25), um zumindest einen PMOS-Transistorbereich abzudecken; Durchführen eines Implantationsverfahrens für Störstellenionen vom n-Typ auf zumindest einem NMOS-Transistorbereich des Substrats (10), das die Ionen-Implantationsmaske aufweist; Durchführen eines Diffusions- und Temperverfahrens auf dem Substrat (10), in welchem Störstellen vom n-Typ implantiert worden sind; und Ausbilden eines Gate-Musters für PMOS- und NMOS-Transistoren durch Mustern der Siliziumschicht (25) und der SiGe-Schicht (23).
Verfahren nach Anspruch 7, das ferner ein Ausbilden einer Polysilizium-Keimschicht (21) vor einem Ausbilden der SiGe-Schicht (23) enthält.
Verfahren nach Anspruch 8, bei dem die Keimschicht (21) mit einer Dicke von weniger als 10,0 nm (100Å) ausgebildet wird.
Verfahren nach Anspruch 7, wobei die SiGe-Schicht (23) und die Siliziumschicht (25) eine polykristalline SiGe-Schicht bzw. eine Polysiliziumschicht aufweisen.
Verfahren nach Anspruch 7, das ferner ein Durchführen eines Ionen-Implantationsverfahrens zum Ausbilden von Source/Drain-Bereichen in jeden der NMOS- und PMOS-Transistorbereichen enthält.
Verfahren nach Anspruch 11, wobei die Source-Drain-Bereiche zweifach dotierte Strukturen aufweisen.
Verfahren nach Anspruch 11, wobei die in dem PMOS-Transistorbereich bei dem Ionen-Implantationsverfahren implantierten Störstellen Bor-Ionen aufweisen.
Verfahren nach Anspruch 11, das ferner ein Durchführen eines Temperverfahrens nach dem Durchführen des Ionen-Implantationsverfahrens enthält.
Verfahren nach Anspruch 11, das ferner ein Ausbilden von zumindest einem Metall-Silizidschichtabschnitt auf zumindest einem Abschnitt des Gate-Musters (110, 120) durch Ausbilden einer Metallschicht über zumindest einem Abschnitt des Substrats (10), der das Gate-Muster aufweist, und durch anschließendem Durchführen eines Wärmebehandlungsverfahrens enthält.
Verfahren nach Anspruch 11, bei dem ein Durchführen des Diffusions- und Temperverfahrens vor einem Durchführen eines Ionen-Implantationsverfahrens zum Ausbilden von Source/Drain-Bereichen ausgeführt wird.
Verfahren nach Anspruch 11, bei dem in dem NMOS-Transistorbereich bei dem Ionen-Implantationsverfahren implantierte Störstellen Arsen-Ionen aufweisen.