DE102007004862B4

DE102007004862B4 - Verfahren zur Herstellung von Si-Ge enthaltenden Drain/Source-Gebieten in Transistoren mit geringerem Si/Ge-Verlust

Info

Publication number: DE102007004862B4
Application number: DE102007004862.0A
Authority: DE
Inventors: Andreas Gehring; Maciej Wiatr; Andy Wei; Thorsten Kammler; Roman Boschke; Casey Scott
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2007-01-31
Filing date: 2007-01-31
Publication date: 2014-01-30
Anticipated expiration: 2027-02-01
Also published as: GB0914567D0; TWI478287B; CN101675508B; CN101675508A; WO2008094653A2; JP2010517323A; US20080182371A1; US8652913B2; WO2008094653A3; DE102007004862A1; TW200839950A; KR101428766B1; GB2459601A; SG177171A1; KR20100014885A

Abstract

Verfahren mit: Bilden eines Maskenmaterials über einer Gateelektrode eines p-Kanal-Transistors; Bilden eines verformten, Silizium und Germanium aufweisenden Materials in einer Vertiefung, die benachbart zu der maskierten Gateelektrode des p-Kanal-Transistors ausgebildet ist, um das Kanalgebiet des p-Kanal-Transistors zu verformen; Bilden einer Schutzschicht auf dem verformten, Silizium und Germanium aufweisenden Material; und Bilden von Drain- und Sourceerweiterungsgebieten und Bilden von weiteren Drain- und Sourcegebieten zumindest teilweise in dem Silizium und Germanium aufweisenden Material jeweils bei Anwesenheit der Schutzschicht.

Description

Gebiet der vorliegenden Erfindung
Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere Transistoren mit einem verbesserten Leistungsvermögen durch Verwenden von Silizium/Germanium (Si/Ge) in den Drain/Source-Gebieten, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines PMOS-Transistors zu verbessern.
Beschreibung des Stands der Technik
Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen, wobei der Feldeffekttransistor eine wichtige Komponente in modernen Logikschaltungen repräsentiert. Gegenwärtig werden mehrere Prozesstechnologien zur Herstellung von Feldeffekttransistoren eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden Kanal und der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Damit wird die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – zu einem wesentlichen Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht die Vorteile unerwünschterweise aufzuheben, die durch das ständige Reduzieren der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise wird es mit abnehmender Kanallänge zunehmend schwierig, das Kanalgebiet zu steuern, was auch als Kurzkanaleffekt bezeichnet wird. Daher wurden diverse Entwurfsmaßnahmen, etwa anspruchsvolle Dotierstoffprofile, eine erhöhte kapazitive Kopplung der Gateelektrode an das Kanalgebiet, und dergleichen entwickelt, wobei einige dieser Eigenschaften die Ladungsträgerbeweglichkeit in dem Kanalgebiet negativ beeinflussen können. Angesichts dieser Situation und da die ständige Reduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln äußert komplexer Prozesstechniken erfordert, wurde auch vorgeschlagen, die Leitfähigkeit der Transistorelemente zu erhöhen, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine gegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar mit dem Fortschreiten zu einem zukünftigen Technologiestandard ist, während viele der zuvor genannten Prozessanpassungen, die mit der Größenreduzierung der Bauelemente verknüpft sind, vermieden oder zumindest hinausgeschoben werden können.
Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder Druckverspannung erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang des Kanals die Beweglichkeit von Elektronen, was sich wiederum direkt in einem entsprechenden Anstieg der Leitfähigkeit von n-Kanaltransistoren ausdrückt. Andererseits wird durch eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöht, wodurch die Möglichkeit geboten wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologie in den Herstellungsablauf integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für künftige Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue Art” an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass neue teuere Halbleitermaterialien und für diese neuen Materialien angepasste Fertigungstechnologien erforderlich sind.
Ein effizienter Mechanismus zum Verbessern der Löcherbeweglichkeit von PMOS-Transistoren kann vorgesehen werden, indem eine verformte Silizium/Germanium-Schicht in den Drain- und Sourcegebieten der p-Kanaltransistoren ausgebildet wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv ausgespart, während die NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germaniumschicht selektiv in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet. Obwohl diese Technik deutlich Vorteile im Hinblick auf einen Leistungszuwachs des PMOS-Transistors und damit des gesamten CMOS-Bauelements bietet, wenn eine geeignete Gestaltung verwendet wird, die den Leistungszuwachs des PMOS-Transistors in geeigneter Weise ausgleicht, erhält man dennoch einen Leistungszuwachs, der in anspruchsvollen Anwendungen kleiner als erwartet ist, wenn höhere Germaniumkonzentrationen verwendet werden, um damit den Verformungspegel in dem Kanalgebiet zu erhöhen und damit die Löcherbeweglichkeit zu verbessern.
Mit Bezug zu 1a bis 1c wird nunmehr ein typischer Prozessablauf detaillierter beschrieben, um die in der konventionellen Prozessstrategie beteiligten Probleme darzustellen, wenn moderat hohe Germaniumkonzentrationen verwendet werden.
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, das ein beliebiges geeignetes Trägermaterial repräsentieren kann, um darauf eine im Wesentlichen kristalline Siliziumschicht 102 zu bilden. Beispielsweise repräsentieren das Substrat 101 und die Halbleiterschicht 102 eine SOI-(Silizium-auf-Isolator-)Konfiguration, wobei die Halbleiterschicht 102 direkt auf einer entsprechenden vergrabenen isolierenden Schicht (nicht gezeigt) gebildet ist, die aus einem beliebigen geeigneten Material aufgebaut ist, etwa Siliziumdioxid, und dergleichen. Ferner umfasst in dieser Fertigungsphase das Halbleiterbauelement 100 einen ersten Transistor 110p und einen zweiten Transistor 110n, die einen p-Transistor bzw. einen n-Transistor repräsentieren. In dieser Fertigungsphase umfassen der erste und der zweite Transistor 110p, 110n jeweils eine Gateelektrode 111, die auf einer entsprechenden Gateisolationsschicht 112 gebildet ist, die die Gateelektroden 111 von entsprechenden Kanalgebieten 113 trennt, die einen Teil eines entsprechenden „aktiven Gebiets” der Halbleiterschicht 102 repräsentieren, in denen Drain- und Sourcegebiete in einer späteren Phase zu bilden sind. Somit sollte der Begriff „aktives Gebiet” im Zusammenhang mit einem Transistorelement als ein Halbleitergebiet verstanden werden, das ein spezielles Dotierstoffprofil zum Einstellen der Gesamtleitfähigkeit des Halbleitermaterials aufweist, wobei mindestens ein PN-Übergang vorgesehen wird. Des weiteren besitzen die entsprechenden Gateelektroden 111 an ihren oberen Flächen entsprechende Deckschichten 104, etwa Siliziumnitridschichten, und dergleichen.
Wie zuvor erläutert ist, kann das Leistungsverhalten von p-Transistoren deutlich verbessert werden, indem ein entsprechendes Silizium/Germanium-Material in dem aktiven Gebiet des Transistors vorgesehen wird, um damit eine entsprechende Verformung in dem jeweiligen Kanalgebiet hervorzurufen. Um das Silizium/Germanium-Material in dem entsprechenden aktiven Gebiet in geeigneter Weise zu positionieren, wird das Bauelement 100 vorbereitet, um damit entsprechende Vertiefungen in dem ersten Transistor 110p benachbart zu der Gateelektrode 111 zu bilden. Zu diesem Zweck werden entsprechende Abstandselemente 103s an Seitenwänden der Gateelektrode 111 des Transistors 110p vorgesehen, um zusammen mit der entsprechenden Deckschicht 104 einen zuverlässigen Einschluss der Gateelektrode 111 während eines nachfolgenden Ätzprozesses zu ermöglichen. Da eine entsprechende Vertiefung und das Silizium/Germanium-Material in dem n-Kanaltransistor 110n nicht erforderlich sind, wird eine entsprechende Abstandsschicht 103 gebildet, um damit die Gateelektrode 111 und die entsprechenden Bereiche der Halbleiterschicht 102 benachbart zu der Gateelektrode 111 in dem Transistor 110n abzudecken. Ferner kann eine entsprechende Lackmaske 105 vorgesehen werden, um den zweiten Transistor 110n einschließlich der Abstandsschicht 103 abzudecken.
Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Ausbildung entsprechender Isolationsstrukturen (nicht gezeigt) und dem Erzeugen eines gewünschten vertikalen Dotierstoffprofils in der Halbleiterschicht 102, wie dies für das Transistorverhalten des ersten und des zweiten Transistors 110p, 110n erforderlich ist, wird die Gateisolationsschicht durch Abscheiden und/oder Oxidation gebildet, woran sich das Abscheiden eines geeigneten Gateelektrodenmaterials anschließt. Danach werden anspruchsvolle Strukturierungsprozesse ausgeführt, die moderne Photolithographieprozesse, anspruchsvolle Ätztechniken und dergleichen enthalten, um damit die Gateelektroden 111 und die Gateisolationsschichten 112 zu erhalten. In der gleichen Prozesssequenz können auch die Deckschichten 104 strukturiert werden, die auch als eine antireflektierende Beschichtung (ARC) während der entsprechenden anspruchsvollen Lithographiesequenzen verwendet werden können. Danach wird die Abstandsschicht 103 abgeschieden, beispielsweise auf der Grundlage gut etablierter plasmaunterstützter CVD-(chemische Dampfabscheide-)Verfahren, wodurch die Abstandsschicht 103 mit einer geeigneten Schichtdicke bereitgestellt wird. Die Abstandsschicht 103 kann auf der Grundlage eines geeigneten Materials mit einer hohen Ätzselektivität für einen nachfolgenden Ätzprozess zur Herstellung entsprechender Vertiefungen oder Aussparungen in dem ersten Transistor 110p gebildet werden, wobei z. B. Siliziumnitrid effizient eingesetzt werden kann. Als nächstes wird die Lackmaske 105 unter Anwendung von Lithographieverfahren hergestellt, und anschließend wird ein anisotroper Ätzprozess 106 ausgeführt, um das Material der Abstandsschicht 103 von horizontalen Bereichen des ersten Transistors 110p zu entfernen, wodurch die Abstandshalter 103s geschaffen werden, deren Breite somit im Wesentlichen durch die anfängliche Schichtdicke der Abstandsschicht 103 und die Prozessparameter des Ätzprozess 106 bestimmt ist.
Danach wird ein weiterer Ätzprozess auf der Grundlage eines gut etablierten Ätzrezepts ausgeführt, um freiliegendes Siliziummaterial von der Halbleiterschicht 102 selektiv zu dem Material der Abstandsschicht 103 und den Abstandshaltern 103s zu entfernen. Der entsprechende Ätzprozess kann als ein im Wesentlichen anisotroper Prozess ausgeführt werden oder kann ein gewisses Maß an Isotropie zumindest in einer fortgeschrittenen Phase des Ätzprozesses in Abhängigkeit von den Bauteilerfordernissen aufweisen. Somit wird entsprechendes Siliziummaterial entfernt, wie dies durch die gestrichelten Linien angegeben ist, wobei in einer SOI-Konfiguration zumindest ein Minimum an kristallinem Siliziummaterial beibehalten wird, das dann als eine Wachstumsschablone während der weiteren Bearbeitung des Bauelements 100 dient.
1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Das Halbleiterbauelement 100 ist der Einwirkung einer Abscheideumgebung 107 ausgesetzt, in der entsprechende Prozessparameter geeignet eingestellt sind, um damit ein selektives epitaktisches Aufwachsen von Silizium/Germanium-Material 117 zu erreichen, wobei eine Abscheidung auf dielektrischen Materialien, etwa der Abstandsschicht 103 und den Abstandshaltern 103s und der Deckschicht 104 im Wesentlichen vermieden wird. Folglich wird das entsprechende Silizium/Germanium-Material im Wesentlichen innerhalb der zuvor gebildeten Vertiefungen oder Aussparungen aufgewachsen, wobei das Silizium/Germanium-Material 117 im Wesentlichen die gleiche Gitterkonstante wie das verbleibende Siliziummaterial, das als eine Wachstumsschablone dient, annimmt. Folglich wird nach dem Auffüllen der Vertiefungen das entsprechende Silizium/Germanium-Material 117 in Form eines verformten Materials bereitgestellt, da die natürliche Gitterkonstante des Silizium/Germaniums geringfügig größer ist im Vergleich zu dem Gitterabstand im Silizium. Daher wird eine entsprechende Verspannungskomponente auf das Kanalgebiet 113 ausgeübt, wodurch eine entsprechende kompressive Verformung darin erzeugt wird. Da das Maß an Gitterfehlanpassung zwischen der natürlichen Gitterkonstante des Silizium/Germanium-Materials 117 und dem Siliziummaterial im Wesentlichen die schließlich erreichte Verformung in dem Kanalgebiet 113 bestimmt, wird typischerweise eine moderat hohe Germaniumkonzentration von ungefähr 20 Atomprozent oder höher in dem Material 117 im Hinblick auf eine weitere Leistungssteigerung für den Transistor 110p erzeugt. Danach werden die entsprechenden Abstandshalter 103s und die Abstandsschicht 103 entfernt und es werden weitere Bearbeitungsprozesse ausgeführt, um die Transistoren 100n, 100p fertigzustellen.
1c zeigt schematisch das Bauelement 100 in einem weiter fortgeschrittenen Herstelldungsstadium. Dabei umfassen die Transistoren 110n, 110p entsprechende Drain- und Source-Gebiete 114, die ein geeignetes laterales und vertikales Dotierstoffprofil entsprechend den Bauteilerfordernissen aufweisen. Zu diesem Zweck wird eine entsprechende Abstandshalterstruktur 115 vorgesehen, um als eine geeignete Implantationsmaske während vorhergehender Implantationssequenzen zu dienen, um die Drain- und Sourcegebiete 114 zu bilden. Jedoch kann in dem p-Kanaltransistor 110p das Drain- und Sourcegebiet 114 ein deutlich geringeres Höhenniveau im Vergleich zu dem n-Kanaltransistor 110n aufweisen. Die entsprechende Vertiefung 117r kann daher zu einer deutlich geringeren Leistungszunahme oder sogar zu einem beeinträchtigten Leistungsverhalten im Vergleich zu einem Bauelement mit einer geringeren Germanium-Konzentration für ansonsten identischen Aufbau führen, da im Allgemeinen der Betrag an Verformung, der in dem Kanalgebiet 113 hervorgerufen wird, deutlich geringer ist, da die horizontale Verspannungskomponente, die durch das verformte Silizium/Germanium-Material 117 hervorgerufen wird, bei einem deutlich geringeren Höhenniveau ausgeübt wird, wodurch die entsprechende Verformung, die unmittelbar unter der entsprechenden Gateisolationsschicht 112 auftritt, verringert wird. Ferner kann mit dem fehlenden Silizium/Germaniummaterial auch ein merklicher Anteil an Dotierstoffen verloren gehen, wodurch die erwartete Leistungssteigerung auf Grund der geringeren Leitfähigkeit der Drain- und Source-Gebiete 114 weiter verringert wird. Es zeigt sich, dass die Größe der entsprechenden Vertiefung 117r mit dem Betrag der Konzentration an Germanium in dem Material 117 korreliert sein kann, wodurch die vorteilhafte Wirkung einer erhöhten Gitterfehlanpassung zwischen dem Silizium/Germanium-Material 117 und dem anfänglichen Siliziummaterial bei hohen Germaniumkonzentrationen kompensiert oder sogar überkompensiert werden kann.
Die DE 10 2005 030 583 A1 offenbart p-Kanaltransistoren, die in Vertiefungen abgeschiedene, verspannte Silizium/Germanium-Source-/Draingebiete aufweisen.
D. Widmann u. a.: Technologie hochintegrierter Schaltungen. 2. Aufl., Springer 1996, S. 312/313 offenbart Herstellungsverfahren für Transistoren, wobei zur Implantation der Source- und Drainerweiterungsgebiete und der tiefen Source- und Draingebiete jeweils eine Streuoxidschicht gebildet wird.
Die US 2005/0 112 817 A1 offenbart p-Kanaltransistoren, die eine Schutzschicht aufweisen, die nach dem Bilden der Source- und Drainerweiterungsgebiete abgeschieden wurde.
Die vorliegende Erfindung richtet sich an Verfahren, die einige oder alle der zuvor genannten Probleme lösen oder zumindest verringern können.
Überblick über die Erfindung
Im Allgemeinen betrifft die Erfindung eine verbesserte Technik zur Herstellung von Transistorbauelementen auf der Grundlage eines verformten Silizium/Germanium-Materials, wobei der unerwünschte Materialverlust während der Fertigungsprozesse verringert werden kann. Es wurde erkannt, dass gewisse Fertigungsprozesse und insbesondere entsprechende Reinigungsschritte für einen merklichen Materialverlust in Bereichen verantwortlich sind, in denen eine moderat hohe Germaniumkonzentration in das Siliziummaterial eingebaut wird. Beispielsweise kann für Germaniumkonzentrationen über 20 Atomprozent ein deutlich geringerer Leistungsgewinn auftreten, was durch eine beeinträchtigte Verformungsübertragung und einen entsprechenden Dotierstoffverlust hervorgerufen wird. Gemäß der hierin beschriebenen Strategie können der entsprechende Materialverlust und die damit verknüpften Vorteile im Wesentlichen vermieden oder zumindest reduziert werden, indem eine geeignete Schutzschicht vor dem Ausführen kritischer Prozessschritte gebildet wird, etwa vor Reinigungsprozessen, um damit das darunter liegende Silizium/Germanium-Material vor entsprechenden aggressiven Chemikalien zu schützen. Somit kann ein entsprechender Verlust von Dotierstoffen deutlich reduziert oder vermieden werden, während gleichzeitig das Höhenniveau des verspannungsinduzierenden Silizium/Germanium-Materials an das Höhenniveau des Kanalgebiets angepasst werden kann.
Die Erfindung betrifft speziell die Verfahren nach Anspruch 1 und 12.
Kurze Beschreibung der Zeichnungen
Diverse Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements mit einem p-Transistor und einem n-Transistor während eines konventionellen Prozessablaufs zeigen, in welchem ein verformtes Silizium/Germanium-Material in dem p-Transistor eingebaut wird, wodurch sich ein deutlicher Materialverlust ergibt;
2a und 2b schematisch Querschnittsansichten eines Halbleiterbauelements mit einem p-Kanaltransistor zeigen, der ein verformtes Silizium/Germanium-Material erhält, das selektiv von einer Schutzschicht gemäß anschaulicher Ausführungsformen bedeckt wird.
3a bis 3c schematisch Querschnittsansichten eines Halbleiterbauelements mit einem p-Transistor zeigen, der ein Silizium/Germanium-Material mit hoher Konzentration erhält, wobei eine Schutzschicht durch Oxidation in freiliegenden n-Transistoren und p-Transistoren mit einem nachfolgenden Entfernen von Oxid gemäß anschaulicher Ausführungsformen gebildet wird.
4a bis 4c schematisch Querschnittsansichten eines p-Transistors während diverser Fertigungsphasen bei der Herstellung eines Silizium/Germanium-Materials mit einer moderat geringen Überschusshöhe zeigen, um einen Materialverlust, der durch die Herstellung einer Schutzschicht hervorgerufen wird, gemäß noch weiterer anschaulicher Ausführungsformen zu kompensieren;
5a bis 5c schematisch Querschnittsansichten eines p-Transistors während diverser Fertigungsphasen bei der Herstellung eines Silizium/Germanium-Materials auf Grundlage einer effizienten Schutzschicht zeigen, die durch einen Abscheideprozess gemäß noch weiterer anschaulicher Ausführungsformen gebildet wird.
Detaillierte Beschreibung
Im Allgemeinen bietet die Erfindung effiziente Fertigungsverfahren, die eine deutliche Verringerung der nachteiligen Auswirkungen auf das Leistungsverhalten von p-Transistoren ermöglichen, wenn Silizium/Germanium-Materialien in den entsprechenden Drain- und Sourcebereichen in einer hohen Konzentration an Germanium verwendet werden. Wie zuvor erläutert ist, kann man bei Germaniumkonzentrationen von 20% und höher, was im Hinblick auf das Verbessern des entsprechenden verformungsinduzierenden Mechanismus wünschenswert ist, in konventionellen Techniken eine deutliche geringere Leistungszunahme oder sogar eine geringere Leistung beobachten. Um den entsprechenden Materialverlust während der Ausbildung von p-Transistoren zu reduzieren, wird hierin eine effiziente Schutzschicht in einem geeigneten Fertigungsstadium vorgesehen, um damit einen unerwünschten Dotierstoffverlust und eine Beeinträchtigung des entsprechenden verformungsinduzierenden Mechanismus zu verringern oder im Wesentlichen zu vermeiden. In einigen Aspekten wird die entsprechende Schutzschicht in einer selbstjustierenden Weise gebildet, um damit die relevanten Bereiche in dem p-Transistor mit der Schutzschicht zu bedecken, während andere Bauteilbereiche im Wesentlichen nicht beeinflusst werden, etwa n-Transistoren und dergleichen. Auf diese Weise können gut etablierte Prozessstrategien für die n-Transistoren verwendet werden, während gleichzeitig eine deutliche Verbesserung des p-Transistorleistungsverhaltens mit nur geringen Prozessanpassungen erreicht werden kann. Beispielsweise kann in einigen Ausführungsformen ein entsprechendes selbstjustierendes Verhalten des Prozesses zur Herstellung der Schutzschicht auf der Grundlage eines geeignet gestalteten Oberflächenmodifizierungsprozesses erreicht werden, etwa eines Oxidationsprozesses, wobei ein entsprechendes Maskierungsmaterial, wie es typischerweise während des selektiven epitaktischen Wachstumsprozesses vorgesehen wird, auch effizient als eine Oxidationsmaske verwendet werden kann. In anderen Aspekten kann die deutlich unterschiedliche Oxidationsrate von Silizium/Germanium-Material, das eine hohe Germanium-Konzentration enthält, im Vergleich zu Silizium und Polysiliziummaterialien ausgenutzt werden, um Oxidschichten mit unterschiedlicher Dicke in einem p-Transistor und einem n-Transistor zu bilden. In einigen anschaulichen Ausführungsformen kann ein minimaler zusätzlicher Verbrauch von Silizium/Germanium-Material während einer entsprechenden Oberflächenbehandlung des Silizium/Germanium-Materials durch eine moderate Zunahme der Füllhöhe während des epitaktischen Wachstumsprozesses kompensiert werden. Da der entsprechende Verbrauch des Silizium/Germanium-Materials während der Oberflächenmodifizierung, etwa während einer Oxidation, deutlich kleiner ist als in konventionellen Strategien, wie dies beispielsweise mit Bezug zu den 1a bis 1c beschrieben ist, kann dennoch eine deutliche Prozessmodifizierung und ein Durchsatzverlust im Wesentlichen vermieden werden, da die zusätzliche Prozesszeit, die für die Kompensation des Materialverbrauchs bei der Herstellung der Schutzschicht erforderlich ist, deutlich kleiner sein kann im Vergleich zu einer entsprechenden Kompensation des Materialverlust ohne eine Schutzschicht, wie dies in der konventionellen Prozesstechnik der Fall ist. In noch anderen anschaulichen Ausführungsformen kann eine effiziente Schutzschicht durch Abscheideverfahren erreicht werden, die im Wesentlichen kein Silizium/Germanium-Material nach dem Abscheiden verbrauchen, wodurch ein hohes Maß an Kompatibilität mit einer konventionellen Prozessstrategie erreicht wird, wobei negative Einflüsse auf das p-Transistorverhalten bei Verwendung hoher Germaniumkonzentrationen vermieden oder zumindest deutlich reduziert werden können.
Mit Bezug zu den 2a bis 5c werden nunmehr weitere anschauliche Ausführungsformen der Erfindung detaillierter beschrieben.
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem ersten Transistor 210p, der einen p-Transistor repräsentieren kann, und einem Transistor 210n, der einen n-Transistor oder ein anderes Transistorelement oder Bauelement repräsentieren kann, das kein Silizium/Germanium-Material erhält. Das Halbleiterbauelement 200 umfasst ein Substrat 201 in Form eines beliebigen geeigneten Trägermaterials zur Herstellung einer entsprechenden siliziumbasierten Halbleiterschicht 202, die auch andere Komponenten, etwa Germanium, und dergleichen in Abhängigkeit von dem Bauteilerfordernissen aufweisen kann. In einigen anschaulichen Ausführungsformen repräsentieren die Halbleiterschicht 202 und das Substrat 201 eine SOI-Konfiguration, wobei der Einfachheit halber eine entsprechende vergrabene isolierende Schicht, etwa eine Siliziumdioxidschicht, und dergleichen, in 2a nicht gezeigt ist. In anderen Fällen repräsentiert das Halbleiterbauelement 200 eine Vollsubstratkonfiguration, wobei die Halbleiterschicht 202 einen oberen Bereich eines im Wesentlichen kristallinen Substratmaterials repräsentiert. Es sollte beachtet werden, dass das Halbleiterbauelement 200 unterschiedliche Bauteilgebiete mit unterschiedlicher Architektur entsprechend den Bauteilerfordernissen aufweisen kann. Beispielsweise können SOI-Gebiete und Vollsubstratgebiete gemeinsam in dem Halbleiterbauelement 200 vorgesehen sein, wobei beispielsweise Transistoren mit hohem Leistungsvermögen in einer SOI-Konfiguration vorgesehen werden, während andere Bauteilbereiche, etwa statische RAM-Bereiche moderner Mikroprozessoren, und dergleichen auf der Grundlage einer Vollsubstratarchitektur gebildet werden können.
Die Transistoren 210p, 210n enthalten in dieser Fertigungsphase entsprechende Gateelektroden 211, die auf entsprechenden Gateisolationsschichten 212 ausgebildet sind, die die Gateelektroden 211 von entsprechenden Kanalgebieten 213 trennen. Wie zuvor erläutert ist, repräsentiert das Kanalgebiet 213 einen Teil eines entsprechenden aktiven Gebiets entsprechend dem jeweiligen Transistorelement, wobei das aktive Gebiet in der Halbleiterschicht 202 beispielsweise auf der Grundlage geeigneter Isolationsstrukturen (nicht gezeigt), etwa flacher Grabenisolationen, und dergleichen, definiert ist. Des weiteren bedecken entsprechende Deckschichten 204 die oberen Flächen der Gateelektroden 211, wobei die Gateelektrode 211 des p-Transistors 210 durch entsprechende Seitenwandabstandshalter 203s bedeckt ist, während der zweite Transistor 210n vollständig von einer Abstandsschicht 203 bedeckt ist.
Die Komponenten des ersten und des zweiten Transistors 210p, 210n, die bislang beschrieben sind, können auf der Grundlage von im Wesentlichen den gleichen Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. D. h., nach der Herstellung der Gateisolationsschichten 212 und der Gateelektroden 211 einschließlich der entsprechenden Deckschichten 204 wird die Abstandsschicht 203 abgeschieden und in dem ersten Transistor 210p so geätzt, dass die Abstandshalter 203s gebildet werden, die in Verbindung mit der Abstandsschicht 203 als eine Wachstumsmaske nach der Herstellung entsprechender Vertiefungen in dem ersten Transistor 210p dienen, wie dies zuvor beschrieben ist, woran sich ein selektiver epitaktischer Wachstumsprozess zur Herstellung eins Silizium/Germanium-Materials 217 anschließt. In einigen anschaulichen Ausführungsformen ist die Germaniumkonzentration des Materials 217 höher als ungefähr 20 Atomprozent, um eine moderat hohe Verformung in dem benachbarten Kanalgebiet 213 zu erzielen. Nach dem entsprechenden selektiven epitaktischen Wachstumsprozess wird das Bauelement 200 mittels eines Oberflächenmodifizierungsprozesses 221 behandelt, um eine entsprechende Schutzschicht 220 selektiv auf dem Silizium/Germanium-Material 217 zu bilden. In einer anschaulichen Ausführungsform repräsentiert der Oberflächenmodifizierungsprozess 221 einen Oxidationsprozess, der in einer oxidierenden Umgebung auf der Grundlage einer entsprechenden Gasatmosphäre ausgeführt wird. Beispielsweise kann der Prozess 221, wenn er als ein Oxidationsprozess ausgeführt wird, eine Behandlung bei erhöhten Temperaturen in einer entsprechenden Gasumgebung mit Sauerstoff umfassen, um damit ein entsprechendes Silizium/Germanium-Oxidwachstum zur Bildung der Schutzschicht 220 in Gang zu setzen. Da entsprechende Oxidationswachstumsraten für kristallines Silizium/Germanium-Material für diverse Germaniumkonzentrationen im Voraus bekannt sind oder die entsprechenden Werte auf der Grundlage entsprechender Experimente bestimmt werden können, kann eine Dicke der Schutzschicht 220, wenn diese auf der Grundlage eines Oxidationsprozesses gebildet wird, effizient durch die Prozessparameter des Prozesses 221 gesteuert werden. Beispielsweise kann für ansonsten gut definierte Prozessparameter, etwa Temperatur, Sauerstoffkonzentration, die entsprechende Behandlungszeit gesteuert werden, um eine gewünschte Schichtdicke für die Schicht 220 zu erreichen. In einigen anschaulichen Ausführungsformen wird eine Dicke von ungefähr 2 nm bis 10 nm in Abhängigkeit von den Prozesserfordernissen eingestellt. Geeignete Werte für die Dicke der Schicht 220, abhängig von deren Materialzusammensetzung, können durch entsprechende Testmessungen bestimmt werden, in denen mehrere Fertigungsprozesse, die zuvor als Ursache für einen signifikanten Materialverlust in dem Silizium/Germanium-Gebiet 217 erkannt wurden, bei Anwesenheit einer entsprechenden Testschicht ausgeführt werden, um einen entsprechenden Materialabtrag während dieser Fertigungsprozesse zu bestimmen, wodurch ein geeigneter Solldickenwert für die entsprechende Fertigungssequenz und die Materialzusammensetzung der Schicht der betreffenden Schicht 220 erhalten wird.
In anderen anschaulichen Ausführungsformen wird der Oberflächenmodifizierungsprozess 221 als ein beliebiger anderer geeigneter Oxidationsprozess ausgeführt, beispielsweise auf der Grundlage eines Sauerstoffplasmas, und dergleichen. In noch anderen Fällen wird die Oxidation 221 auf der Grundlage eines nasschemischen Prozesses ausgeführt, wobei sogar im Wesentlichen selbstbegrenzende Prozesse verwendet werden können, wodurch ebenso für ein hohes Maß an Steuerbarkeit für die entsprechende Dicke der Schicht 220 gesorgt ist. Folglich wird lediglich ein geringer Anteil des Silizium/Germaniummaterials 217 im Vergleich zu dem Materialverlust, der bei nicht geschütztem Silizium/Germanium auftritt, durch die Oberflächenmodifizierung 221 „verbraucht”. In anderen anschaulichen Ausführungsformen umfasst der Modifizierungsprozess 221 zusätzlich oder alternativ zu einem Oxidationsprozess weitere Prozesse, um der Schutzschicht 220 eine deutlich größere Widerstandsfähigkeit in Bezug auf den Materialabtrag während der nachfolgenden Fertigungsprozesse zu verleihen. Beispielsweise kann die Behandlung 221 eine entsprechende Implantation oder Plasmabehandlung zum Einbau von Kohlenstoff in den Oberflächenbereich des Silizium/Germanium-Materials beinhalten, um ein Siliziumkarbid-artiges Material zu schaffen, das eine hohe Widerstandsfähigkeit gegen eine Vielzahl nasschemischer Ätzrezepte aufweist. Des weiteren kann eine Sauerstoffplasmabehandlung ausgeführt werden, um den entsprechenden Oberflächenbereich zu verdichten, wobei lediglich ein sehr kleiner Anteil an Silizium/Germanium-Material 217 verbraucht wird.
Nach dem Bilden der Schutzschicht 220 auf dem Silizium/Germanium-Material 217 in selektiver Weise, können weitere Verarbeitungsprozesse entsprechend den Prozesserfordernissen ausgeführt werden. D. h., die maskierenden Materialien, d. h. die Abstandshalter 203s, die Deckschichten 204 und die Abstandsschicht 203 können selektiv zu Silizium und der Schutzschicht 220 entfernt werden. Z. B. sind äußerst selektive Ätzrezepte im Stand der Technik für Silizium, Siliziumdioxid und Siliziumnitrid bekannt. Auch ein geringes Maß an Materialabtrag der Schutzschicht 220 beeinflusst die weitere Verarbeitung nicht negativ, da ein entsprechender Materialverlust berücksichtigt werden kann, wenn die entsprechende Solldicke der Schutzschicht 220 in geeigneter Weise festgelegt wird. Danach können weitere Fertigungsprozesse ausgeführt werden, die beispielsweise entsprechende Reinigungsprozesse, Sequenzen mit Lackherstellung und Lackentfernung enthalten können, die einen deutlichen Einfluss auf nicht geschützte Silizium/Germaniummaterialien ausüben können, insbesondere wenn hohe Germaniumkonzentrationen vorhanden sind, wie dies zuvor erläutert ist. Es sollte beachtet werden, dass viele dieser Prozesse eine ausgeprägte Variabilität aufweisen, insbesondere bei entsprechenden Reinigungsprozessen, die in konventionellen Strategien zu einer deutlichen Variation des beobachteten Materialverlust führen können, wodurch auch entsprechende Bauteilfluktuationen auftreten, selbst wenn der Materialverlust durch eine deutliche Erhöhung der Dicke des anfänglich epitaktisch aufgewachsenen Silizium/Germanium-Materials kompensiert werden soll. Folglich können gemäß dem Vorsehen der Schutzschicht 220 entsprechende Variationen in den Fertigungsprozessen durch die Schichten 220 aufgenommen werden, ohne im Wesentlichen das darunter liegende Silizium/Germanium-Material 217 zu beeinflussen. Somit kann ein gut definierter und geringer Materialabtrag während der Behandlung 221 vor weiteren kritischen Prozessen im Vergleich zu einem signifikanten Materialverlust in dem konventionellen Prozessablauf für deutlich verbesserte Prozessstabilität und Leistungsgleichmäßigkeit des Bauelements 210p sorgen.
2b zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem die entsprechenden Transistoren 210p, 210n entsprechende Seitenwandabstandshalterstrukturen 215 und Drain- und Sourcegebiete 214 entsprechend den Bauteilerfordernissen aufweisen. Die Drain- und Sourcegebiete 214 können auf der Grundlage entsprechender Implantationssequenzen gebildet werden, wobei in dem p-Kanaltransistor 210p entsprechende Prozessparameter, etwa die Implantationsenergie und Dosis angepasst werden, um damit der Anwesenheit der Schutzschicht 220 Rechnung zu tragen. Es sollte beachtet werden, dass eine Dicke 220t der Schicht 220 nach entsprechenden aggressiven Reinigungsprozessen in anderen Fertigungsschritten im Vergleich zu anfänglichen Schichtdicken auf Grund des entsprechenden Materialabtrags reduziert sein kann, wobei eine derartige geringere Dicke berücksichtigt werden kann, wenn geeignete Prozessparameter für den Implantationsprozess ermittelt werden. Beispielsweise kann der tatsächliche Materialabtrag während der vorhergehenden Prozesse effizient auf der Grundlage einer Schichttiefenmessung bestimmt werden, die an entsprechenden Messstellen ausgeführt wird, auf denen die Schutzschicht 220 ausgebildet ist. Somit können selbst stark variierende Bedingungen während vorhergehender Prozesse kompensiert werden, wodurch die Prozess- und Bauteilgleichmäßigkeit weiter verbessert werden.
Folglich kann das in 2b gezeigte Halbleiterbauelement 200 auf der Grundlage gut etablierter Prozessstrategien hergestellt werden, wobei geringe Modifizierungen entsprechender Implantationssequenzen angewendet werden können, um damit in geeigneter Weise das Dotierstoffprofil der Drain- und Sourcegebiete 214 des Transistors 210p zu gestalten. Danach wird die Schutzschicht 220 beispielsweise auf der Grundlage eines selektiven isotropen oder anisotropen Ätzprozesses entfernt, wofür entsprechende Ätzchemien im Stand der Technik gut etabliert sind. In einigen anschaulichen Ausführungsformen wird die Schutzschicht 220 durch einen stark isotropen Ätzprozess entfernt, wodurch ein gewisses Maß an Unterätzung der Abstandshalterstruktur 215 erreicht wird. Folglich kann ein entsprechendes Metallsilizid, das in den Drain- und Sourcegebieten 214 und der Gateelektrode 211 in einer späteren Fertigungsphase hergestellt wird, näher an dem Kanalgebiet 213 angeordnet werden, ohne dass eine Entfernung der Abstandshalterstruktur 215 erforderlich ist. In anderen anschaulichen Ausführungsformen wird die Abstandshalterstruktur 215 oder zumindest ein Teil davon vor oder nach dem Entfernen der Schutzschicht 220 entfernt und nachfolgend werden entsprechende Metallsilizidgebiete gebildet.
Mit Bezug zu den 3a bis 3c werden weitere anschauliche Ausführungsformen beschrieben, in denen die Schutzschicht selektiv in dem p-Transistor nach dem Entfernen eines maskierenden Materials gebildet wird.
3a zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase, in der das Silizium/Germanium-Material 217 gebildet wird und wobei ein entsprechendes maskierendes Material, d. h. die Abstandshalter 203s, die Deckschichten 204 und die Abstandshalterschicht 203 (siehe 2a) entfernt sind.
3b zeigt schematisch das Halbleiterbauelement 200 während des Oberflächenmodifizierungsprozesses 221, der nun auf beide Transistoren 210p, 210n einwirkt. Die Behandlung 221 kann einen Oxidationsprozess enthalten, wobei, wie zuvor erläutert ist, die Oxidationsrate des Silizium/Germanium-Materials höher ist im Vergleich zu reinem Siliziummaterial, wobei eine erhöhte Konzentration an Germanium die entsprechende Oxidationsrate weiter erhöht. Folglich wird für vorgegebene Prozessparameter der Behandlung 221, die so eingestellt sind, dass eine Dicke 220a der entsprechenden Schutzschicht 220 gemäß einer Solldicke in dem Transistor 210p erreicht wird, eine entsprechende Schicht 220s auch in dem zweiten Transistor 210n gebildet, jedoch mit einer deutlich geringeren Dicke 220b. Während in einigen anschaulichen Ausführungsformen die weitere Bearbeitung auf der Grundlage beider Schichten 220s und 220 fortgesetzt wird, wird in anderen anschaulichen Ausführungsformen die Schicht 220s von dem zweiten Transistor 210n entfernt, wodurch ein hohes Maß an Prozesskompatibilität mit konventionellen Prozessverfahren bei der Bearbeitung von n-Transistoren erreicht wird. In diesem Falle wird die anfängliche Dicke 220a der Schutzschicht 220 so ausgewählt, das eine entsprechender erwarteter Materialverlust während eines nachfolgenden Prozesses zum Entfernen der Schicht 220s von dem Transistor 210n berücksichtigt wird, um damit die schließlich gewünschte Solldicke für das Erreichen einer ausreichenden Schutzwirkung während der weiteren Bearbeitung zu erhalten.
3c zeigt schematisch das Halbleiterbauelement 200 während eines entsprechenden selektiven Ätzprozesses 222, um Siliziumdioxid beispielsweise auf der Grundlage nasschemischer Ätzrezepte, plasmabasierter Ätzrezepte und dergleichen zu entfernen. Somit wird die Schicht 220s im Wesentlichen vollständig entfernt, wodurch ähnliche Prozessbedingungen für den Transistor 210n während der weiteren Bearbeitung wie in konventionellen Strategien geschaffen werden, wie dies zuvor beschrieben ist, während die Schutzschicht 220 in dem ersten Transistor 210p auf die Solldicke 220c verringert wird, die geeignet festgelegt ist, um den Transistor 210p während der weiteren Bearbeitung zu schützen, wie dies zuvor beschrieben ist. Danach werden die folgenden Fertigungsschritte in der zuvor beschriebenen Weise ausgeführt.
Folglich kann die Schutzschicht 220 in einer selektiven Weise auf freiliegenden Bereichen des ersten Transistors 210p gebildet werden, ohne dass im Wesentlichen der Transistor 210n beeinflusst wird, wobei die selbstjustierende Natur der entsprechenden Prozesssequenzen keine Lithographieschritte erfordert, wodurch die Prozesseffizienz gesteigert wird.
Mit Bezug zu den 4a bis 4c werden weitere anschauliche Ausführungsformen beschrieben, in der ein geringfügiger Materialverlust, der durch die Herstellung der Schutzschicht 220 hervorgerufen wird, durch einen entsprechend angepassten epitaktischen Wachstumsprozess kompensiert wird.
4a zeigt schematisch den Transistor 210p nach einem entsprechenden Ätzprozess zur Herstellung entsprechender Aussparungen oder Vertiefungen 209 benachbart zu dem Kanalgebiet 213 und entsprechenden Isolationsstrukturen 208.
4b zeigt schematisch den Transistor 210p, wenn dieser einem entsprechenden selektiven epitaktischen Wachstumsprozess 207 unterzogen wird, um das Silizium/Germanium-Material 217 mit der gewünschten hohen Konzentration an Germanium zu bilden. In dem Prozess 207 werden die entsprechenden Prozessparameter, etwa die Abscheidezeit, so gesteuert, dass eine gewisse Menge an überschüssigem Material 217e über dem Höhenniveau, das durch eine untere Oberfläche der Gateisolationsschicht 212 definiert ist, gebildet wird. Somit wird eine entsprechende zusätzliche Höhe 217t während des Abscheideprozesses 207 geschaffen, wobei die Höhe 217t auf einen entsprechenden Materialverbrauch eingestellt wird, der durch den Oberflächenmodifizierungsprozess 221 hervorgerufen wird, wie dies zuvor beschrieben ist. Da der entsprechende Materialverlust im Voraus bekannt ist oder auf der Grundlage entsprechender Untersuchungen bestimmt werden kann, kann die Dicke 217t des Überschussmaterials 217 effizient eingestellt werden. Da das überschüssige Material 217e mit einer geringen Dicke vorgesehen wird, ist eine entsprechende zusätzliche Aufwachszeit klein und beeinflusst im Wesentlichen den Gesamtdurchsatz nicht.
Es sollte beachtet werden, dass das überschüssige Material 217e nicht notwendigerweise mit der gleichen Materialzusammensetzung wie das Silizium/Germanium-Material 217 vorgesehen werden muss, da das überschüssige Material 217e ein Opfermaterial repräsentiert, das für die Ausbildung einer entsprechenden Schutzschicht verwendet wird, die während der weiteren Bearbeitung entfernt wird. Beispielsweise kann das überschüssige Material 217e in Form eines Silizium/Germanium-Materials mit einer deutlich geringen Konzentration an Germanium vorgesehen werden, oder das überschüssige Material 217e kann als ein im Wesentlichen reines Siliziummaterial vorgesehen werden, wenn die entsprechenden Eigenschaften des Siliziums während des Modifizierungsprozesses 221 als günstiger im Vergleich zu den Eigenschaften des Silizium/Germanium-Materials eingestuft werden. In einigen anschaulichen Ausführungsformen dient das Überschussmaterial selbst als die Schutzschicht 220, wenn ein im Wesentlichen reines Siliziummaterial in der abschließenden Phase des Prozesses 207 abgeschieden wird.
4c zeigt schematisch den Transistor 210p während des Modifizierungsprozesses 221, in welchem das überschüssige Material 217e in die Schutzschicht 220 umgewandelt wird, wobei im Wesentlichen eine plane Konfiguration erreicht wird. D. h., das Silizium/Germanium-Material 217 kann in lateraler Richtung auf das Kanalgebiet 213 bei einem Höhenniveau einwirken, das im Wesentlichen dem Höhenniveau der Gateisolationsschicht 212 entspricht, wenn die Dicke 217t so gewählt ist, dass diese im Wesentlichen dem Materialverbrauch während der Behandlung 221 entspricht. Somit kann ein noch größerer Leistungszuwachs auf Grund eines effizienteren Verspannungstransfermechanismus erreicht werden, wobei lediglich moderat zu einem höheren Aufwand im Hinblick auf die Abscheidezeit während des Prozesses 207 beigetragen wird.
Danach kann die weitere Bearbeitung fortgesetzt werden, wie dies zuvor beschrieben ist, wobei das Silizium/Germanium-Material 217 im Wesentlichen sein Höheniveau auf Grund der Schutzschicht 220 beibehält.
Mit Bezug zu den 5a bis 5c werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen eine entsprechende Schutzschicht auf der Grundlage eines Abscheideprozesses gebildet wird.
5a zeigt schematisch ein Halbleiterbauelement 300 mit einem p-Transistor 310p, dessen Leistungsverhalten auf der Grundlage eines verformten Silizium/Germaniummaterials zu verbessern ist, wie dies zuvor erläutert ist. Das Bauelement 300 umfasst ein Substrat 301 und eine entsprechende Halbleiterschicht 302, in der ein entsprechendes aktives Gebiet für einen Transistor 310p definiert ist. Ferner ist eine entsprechende Gateelektrode 311, die über einem Kanalgebiet 313 ausgebildet und davon durch eine Gateisolationsschicht 312 getrennt ist, vorgesehen. Ferner ist eine Schutzschicht 320 auf dem Transistor 310p ausgebildet und ist aus einem geeigneten Material aufgebaut, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen. Die Schutzschicht 320 kann auf der Grundlage einer geeigneten Abscheidetechnik hergestellt werden, etwa plasmaunterstütztem CVD unter Anwendung geeigneter Vorstufengase, etwa TEOS, wenn eine Siliziumdioxidschicht betrachtet wird. Die Dicke der Schutzschicht 320 wird so gewählt, dass die Schicht den nachfolgenden Bearbeitungsprozessen widersteht, ohne dass im Wesentlichen Silizium/Germaniummaterial 317 freigelegt wird, wie dies zuvor erläutert ist. Somit wird die entsprechende Dicke der Schicht 320 entsprechend den Prozesserfordernissen und den Materialzusammensetzungen der Schicht 320 ausgewählt. In anderen anschaulichen Ausführungsformen wird die Dicke der Schutzschicht 320 gemäß den Prozesserfordernissen für einen nachfolgenden Implantationsprozess ausgewählt, um entsprechende Erweiterungsgebiete in der Halbleiterschicht 302 zu bilden, wobei die Schutzschicht 320 somit als ein Versatzabstandshalter dient, während in anderen anschaulichen Ausführungsformen entsprechende Seitenwandabstandshalter zusätzlich bei Bedarf hergestellt werden.
5b zeigt schematisch das Bauelement 300 während nachfolgender Fertigungsphasen, beispielweise während einem Implantationsprozess 330 zum Einführen von Dotiermitteln in die Halbleiterschicht 302 und das Material 317 entsprechend den Prozess- und Bauteilerfordernissen. Während vorhergehender Reinigungsprozesse zum Vorbereiten des Bauelements 300 für den Implantationsprozess 330 verhindert die Schutzschicht 320 zuverlässig ein unerwünschtes Freilegen des Silizium/Germanium-Materials 317, wie dies zuvor erläutert ist. Ferner sind die Implantationsparameter des Prozesses 330 so eingestellt, dass die Ionenblockiereigenschaften der Schutzschicht 320 kompensiert werden und auch ein Abwandern von Dotiermitteln von der Halbleiterschicht 302 und dem Material 317 in die Schutzschicht 320 kompensiert wird. In anderen anschaulichen Ausführungsformen wird die Schutzschicht 320 als ein hoch dotiertes dielektrisches Material vorgesehen, um damit einen möglichen Dotierstoffgradienten während der weiteren Bearbeitung des Bauelements 300 zu reduzieren, wodurch ein unerwünschter Dotierstoffverlust während weiterer Prozessschritte vermieden wird, ohne dass erhöhte Implantationsdosiswerte während des Prozesses 330 und während weiterer Implantationsprozesse erforderlich sind. Ferner können die Dicke und die Materialzusammensetzung der Schutzschicht 320 so gewählt werden, dass, zusätzlich zum im Wesentlichen Verhindern des Freilegens des Materials 317, ein unerwünschtes laterales Aufstreuen des Ionenbeschusses während der Implantation 330 nicht wesentlich auftritt. Wie zuvor erläutert ist, kann eine geeignete Solldicke für die Schutzschicht 320 auf der Grundlage entsprechender Testverfahren bestimmt werden, wobei eine minimale Dicke effizient so bestimmt werden kann, dass den nachfolgenden Fertigungsprozessen widerstanden wird, wobei ein gewisses Maß an Variabilität in diesen Prozessen berücksichtigt ist.
5c zeigt schematisch das Halbleiterbauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium. Eine Abstandshalterstruktur 315 ist an Seitenwänden der Gateelektrode ausgebildet, und entsprechende Drain- und Sourcegebiete 314 sind durch Ionenimplantation hergestellt, wobei entsprechende Kriterien, zumindest im Hinblick auf die Implantationsenergie berücksichtigt werden, um damit das gewünschte laterale und vertikale Dotierstoffprofil zu erhalten. Somit kann das Silizium/Germanium-Material 317 die entsprechende Verspannung vertikal über das gesamte Kanalgebiet 313 hinweg auf Grund des Vorhandenseins der Schutzschicht 320 in den vorhergehenden Fertigungsprozessen bereitstellen. Die weitere Bearbeitung kann dann fortgesetzt werden, indem freiliegende Bereiche der Schutzschicht 320 entfernt werden, beispielsweise auf der Grundlage gut etablierter selektiver Ätzverfahren, und indem entsprechende Metallsilizidgebiet bei Bedarf gebildet werden.
Folglich kann die Schutzschicht 320 durch ein beliebiges geeignetes Material gebildet werden, wodurch sich ein hohes Maß an Flexibilität bei der Gestaltung des gesamten Prozessablaufs ergibt, wobei ein Materialverlust des Silizium/Germanium-Materials 317 zuverlässig unterdrückt werden kann. Das zusätzliche Material während der weiteren Bearbeitung kann effizient berücksichtigt werden, indem die Implantationsparameter angepasst werden, wobei diese Anpassungen für n-Transistoren ebenso ausgeführt werden können, wenn die Schutzschicht 320 nicht von dem n-Transistor entfernt wird.
Es gilt also: Die Erfindung stellt verbesserte Verfahren für die Anwendung von Silizium/Germanium-Material mit hohem Germanium-Anteilen bereit, ohne dass ein merklicher Materialverlust hervorgerufen wird und ohne dass deutlich längere Abscheidezeiten während des entsprechenden selektiven Wachstumsprozesses erforderlich sind, die ansonsten erforderlich werden, wenn ein entsprechender Materialverlust durch zusätzliches Silizium/Germanium-Material kompensiert werden muss. Zu diesem Zweck wird eine effiziente Schutzschicht vorgesehen, beispielsweise in einer selbstjustierenden Weise oder in Form einer abgeschiedenen Schicht, wodurch ein hohes Maß an Prozesskompatibilität in Bezug auf Transistorelemente geschaffen wird, die geringe Germaniumkonzentrationen enthalten, wobei dennoch für eine deutliche Leistungssteigerung gesorgt wird. Somit kann eine übermäßige Überfüllung mit Silizium/Germanium, die den Durchsatz des epitaktischen Wachstumsprozesses in konventionellen Lösungen reduzieren kann, und deutliche Änderungen in den Implantationseinstellungen, die mit der übermäßigen Verfüllung mit Silizium/Germanium verknüpft sind, vermieden werden. Das Vorsehen einer entsprechenden Schutzschicht kann deutlich den Materialverlust reduzieren oder kann für eine im Wesentlichen plane Konfiguration sorgen, ohne dass substanzielle Änderungen im Hinblick, auf den Gesamtprozessablauf erforderlich sind, mit der Ausnahme „milder” Anpassungen des entsprechenden Implantationsprozesses und bei Bedarf des epitaktischen Wachstumsprozesses.

Claims

Verfahren mit: Bilden eines Maskenmaterials über einer Gateelektrode eines p-Kanal-Transistors; Bilden eines verformten, Silizium und Germanium aufweisenden Materials in einer Vertiefung, die benachbart zu der maskierten Gateelektrode des p-Kanal-Transistors ausgebildet ist, um das Kanalgebiet des p-Kanal-Transistors zu verformen; Bilden einer Schutzschicht auf dem verformten, Silizium und Germanium aufweisenden Material; und Bilden von Drain- und Sourceerweiterungsgebieten und Bilden von weiteren Drain- und Sourcegebieten zumindest teilweise in dem Silizium und Germanium aufweisenden Material jeweils bei Anwesenheit der Schutzschicht.
Verfahren nach Anspruch 1, wobei die Schutzschicht vor dem Entfernen des Maskenmaterials, das auf der maskierten Gateelektrode gebildet ist, gebildet wird.
Verfahren nach Anspruch 2, wobei die Schutzschicht in einer oxidierenden Umgebung gebildet wird.
Verfahren nach Anspruch 3, wobei die oxidierende Umgebung in einer gasförmigen Umgebung errichtet wird.
Verfahren nach Anspruch 1, wobei die Schutzschicht nach dem Entfernen des Maskierungsmaterials, das auf der maskierten Gateelektrode gebildet ist, hergestellt wird.
Verfahren nach Anspruch 5, wobei Bilden der Schutzschicht umfasst: Bilden eines Oxids auf dem p-Kanal-Transistor und einem n-Kanal-Transistor und Entfernen des Oxids von dem n-Kanal-Transistor, während ein Teil des Oxids auf dem Silizium und Germanium aufweisenden Material beibehalten wird.
Verfahren nach Anspruch 3, wobei das Silizium und Germanium aufweisende Material mit einer zusätzlichen Höhe im Vergleich zu einer unteren Fläche einer Gateisolationsschicht des p-Kanal-Transistors so vorgesehen wird, dass ein Materialverlust beim Bilden der Schutzschicht in der oxidierenden Umgebung kompensiert wird,
Verfahren nach Anspruch 5, wobei Bilden der Schutzschicht Abscheiden eines dielektrischen Materials umfasst.
Verfahren nach Anspruch 8, wobei das dielektrische Material Siliziumdioxid aufweist.
Verfahren nach Anspruch 1, wobei die Schutzschicht auf der Silizium und Germaniumaufweisenden Schicht mit einer Anfangsdicke von 2 nm oder mehr gebildet wird.
Verfahren nach Anspruch 1, das ferner Entfernen der Schutzschicht zum Bilden eines Metallsilizids auf den Drain- und Sourcegebieten des p-Kanal-Transistors umfasst.
Verfahren mit: Bilden einer Schutzschicht selektiv auf einem Silizium und Germanium aufweisenden Material, das in einem aktiven Gebiet eines p-Kanal-Transistors gebildet ist, um das Kanalgebiet des p-Kanal-Transistors zu verformen; und Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet des p-Kanal-Transistors und in einem aktiven Gebiet eines n-Kanal-Transistors, während die Schutzschicht selektiv das Silizium und Germanium aufweisende Material bedeckt.
Verfahren nach Anspruch 12, wobei die Schutzschicht durch einen Oxidationsprozess gebildet wird.
Verfahren nach Anspruch 13, wobei Bilden der Schutzschicht umfasst: Oxidieren des Silizium und Germanium aufweisenden Materials während der n-Kanal-Transistor und eine Gateelektrode des p-Kanal-Transistors maskiert sind.
Verfahren nach Anspruch 13, wobei Bilden der Schutzschicht umfasst: Entfernen eines Maskenmaterials über dem n-Kanal-Transistor und einer Gateelektrode des p-Kanal-Transistors nach dem Bilden des Silizium und Germanium aufweisenden Materials, Einbringen des p-Kanal-Transistors und des n-Kanal-Transistors in eine oxidierende Umgebung und Entfernen von Oxidmaterial in dem n-Kanal-Transistor.
Verfahren nach Anspruch 13, das ferner umfasst: Bilden des Silizium und Germanium aufweisenden Materials mit einer Überschusshöhe in dem aktiven Gebiet des p-Kanal-Transistors, wobei die Überschusshöhe einen Materialverlust des Silizium und Germanium aufweisenden Materials kompensiert, wenn es der oxidierenden Umgebung ausgesetzt ist.
Verfahren nach Anspruch 1 oder 12, das ferner Ausführen eines Reinigungsprozesses bei Anwesenheit der Schutzschicht umfasst.