[go: up one dir, main page]

DE102008051965B4 - Bauelement mit mehreren Halbleiterchips - Google Patents

Bauelement mit mehreren Halbleiterchips Download PDF

Info

Publication number
DE102008051965B4
DE102008051965B4 DE102008051965.0A DE102008051965A DE102008051965B4 DE 102008051965 B4 DE102008051965 B4 DE 102008051965B4 DE 102008051965 A DE102008051965 A DE 102008051965A DE 102008051965 B4 DE102008051965 B4 DE 102008051965B4
Authority
DE
Germany
Prior art keywords
semiconductor chip
electrode
electrically conductive
conductive element
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102008051965.0A
Other languages
English (en)
Other versions
DE102008051965A1 (de
Inventor
Ralf Otremba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102008051965A1 publication Critical patent/DE102008051965A1/de
Application granted granted Critical
Publication of DE102008051965B4 publication Critical patent/DE102008051965B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H10W90/00
    • H10W70/466
    • H10W70/481
    • H10W72/60
    • H10W74/111
    • H10W90/811
    • H10W72/07636
    • H10W72/652
    • H10W72/655
    • H10W72/853
    • H10W72/871
    • H10W72/926
    • H10W72/944
    • H10W74/00
    • H10W90/754
    • H10W90/766
    • H10W90/792

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Bauelement (800), umfassend:ein Substrat (810);einen über dem Substrat (810) montierten ersten Halbleiterchip (820);einen über dem ersten Halbleiterchip (820) montierten zweiten Halbleiterchip (830), wobei der zweite Halbleiterchip (830) eine zweite Elektrode (832) auf einer zweiten, von dem ersten Halbleiterchip (820) wegweisenden, Oberfläche (842) und eine dritte Elektrode (833) auf der zweiten Oberfläche (842) aufweist;ein erstes elektrisch leitendes Element (840), das die zweite Elektrode (832) des zweiten Halbleiterchips (830) elektrisch mit dem Substrat (810) koppelt;ein Bonddraht (862), der elektrisch an die dritte Elektrode (833) des zweiten Halbleiterchips (830) gekoppelt ist; und ein Formmaterial (850), das das erste elektrisch leitende Element (840) nur teilweise bedeckt, wobei ein erster Vertiefungshohlraum zwischen dem ersten elektrisch leitenden Element (840) und der zweiten Oberfläche des zweiten Halbleiterchips (830) ausgebildet und konfiguriert ist, einen Abschnitt des Bonddrahts (862) zu umgeben.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft ein Bauelement, das mehrere Halbleiterchips enthält.
  • Leistungshalbleiterchips können beispielsweise in Halbleiterbauelemente integriert sein. Leistungshalbleiterchips eignen sich bei einer Ausführungsform für das Schalten oder Steuern von Strömen und/oder Spannungen. Leistungshalbleiterchips können beispielsweise als Leistungstransistoren, Leistungsdioden oder IGBTs (Insulated Gate Bipolar Transistors - Bipolare Transistoren mit isolierter Gate-Elektrode) konfiguriert sein.
  • Die Schriften DE 102 09 922 A1 , DE 10 2005 055 761 A1 und US 6 545 365 B2 beschreiben Bauelemente mit übereinander gestapelten Halbleiterchips. Die US 2006 / 0 091 512 A1 zeigt einen Halbleiterchip der auf einem Metallblock angeordnet und mit diesem gehäust ist. Ein Metallklip kontaktiert eine Seite des Halbleiterchips.
  • Figurenliste
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • 1 zeigt schematisch eine Seitenansicht eines nicht erfindungsgemäßen Bauelements 100.
    • 2 zeigt schematisch eine perspektivisch verkürzte Draufsicht auf das Bauelement 100.
    • 3 zeigt schematisch das Verdrahtungsschema des Bauelements 100.
    • 4 zeigt schematisch eine Seitenansicht eines nicht erfindungsgemäßen Bauelements 400.
    • 5 zeigt schematisch eine perspektivisch verkürzte Draufsicht auf das Bauelement 400.
    • 6 zeigt schematisch das Verdrahtungsschema des Bauelements 400.
    • 7A bis 7E zeigen schematisch ein nicht erfindungsgemäßes Verfahren.
    • 8 zeigt schematisch eine Seitenansicht eines Bauelements 800 gemäß einem Ausführungsbeispiel.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur (en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Beispielhafte Bauelemente mit Halbleiterchips werden unten beschrieben. Die Halbleiterchips können von extrem unterschiedlichen Arten sein und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen enthalten. Die Halbleiterchips können beispielsweise als Leistungs-MOSFETs, wie etwa Leistungstransistoren, Leistungsdioden oder IGBTs (Insulated Gate Bipolar Transistors), konfiguriert sein. Weiterhin können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Es sind Halbleiterchips vom vertikalen Typ involviert, die derart hergestellt werden, dass elektrische Ströme in einer Richtung im Wesentlichen senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Bei einem Halbleiterchip mit einer vertikalen Struktur sind die Elektroden, durch die der Strom geleitet wird, auf mindestens zwei Oberflächen des Halbleiterchips angeordnet, wobei die Oberflächen auf zwei gegenüberliegenden Seiten des Halbleiterchips angeordnet sind. Bei einer Ausführungsform können Leistungstransistoren, Leistungsdioden und IGBTs eine vertikale Struktur besitzen. Beispielhaft können sich die Source- und Drain-Elektrode eines Leistungstransistors, die Anoden- und Kathodenelektrode einer Leistungsdiode und die Emitter- und Kollektorelektrode eines IGBT auf gegenüberliegenden Oberflächen des jeweiligen Leistungshalbleiterchips befinden.
  • Die unten beschriebenen Bauelemente können integrierte Schaltungen zum Steuern anderer integrierter Schaltungen enthalten, beispielsweise die integrierten Schaltungen von Leistungstransistoren, Leistungsdioden oder IGBTs. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle. Außerdem können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Substrate wie unten dargelegt können aus einem beliebigen geeigneten Material bestehen, einschließlich Metallen, Metalllegierungen, organischen Materialien. Bei einer Ausführungsform können Substrate wie unten beschrieben als Systemträger mit mindestens einem Die-Pad und mehreren Anschlussdrähten konfiguriert sein, die so angeordnet sind, dass Elektroden der Halbleiterchips mit den Anschlussdrähten kontaktiert werden, um das Bauelement als Ganzes mit elektrischen Kontakten außerhalb des Bauelements elektrisch zu verbinden.
  • Die Halbleiterchips können Elektroden (oder Kontaktpads) besitzen, die das Herstellen eines elektrischen Kontakts mit den Halbleiterchips gestatten. Die Elektroden können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise aus einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material.
  • Ein oder mehrere elektrisch leitende Elemente können verwendet werden, um die Halbleiterchips elektrisch an andere Komponenten zu koppeln, wie etwa beispielsweise das Substrat. Die elektrisch leitenden Elemente können Bonddrähte sein, können aber auch andere elektrisch leitende Strukturen wie etwa Klipps sein. Die Klipps können beispielsweise durch Stanzen oder Prägen von Metallstreifen gebildet werden.
  • Die unten beschriebenen Bauelemente enthalten externe Kontaktelemente. Die externen Kontaktelemente sind von außerhalb des Bauelements zugänglich und gestatten das Herstellen eines elektrischen Kontakts mit dem Halbleiterchip von außerhalb des Bauelements. Weiterhin können die externen Kontaktelemente wärmeleitend sein und können als Kühlkörper zum Abführen der von den Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, wie beispielsweise einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Die externen Kontaktelemente oder deren Oberflächen können auch Montageebenen bilden, um das Bauelement auf einem anderen Element zu montieren oder ein anderes Element auf dem Bauelement zu montieren.
  • 1 zeigt schematisch eine Seitenansicht eines nicht erfindungsgemäßen Bauelements 100. Ein erster Halbleiterchip 120 ist über einem Substrat 110 montiert. Ein zweiter Halbleiterchip 130 ist über dem ersten Halbleiterchip 120 montiert. Ein elektrisch leitendes Element 140 ist an den zweiten Halbleiterchip 130 über eine erste Oberfläche 142 und an das Substrat über eine zweite Oberfläche 143 gekoppelt. Ein Formmaterial 150 ist so ausgelegt, dass es das Substrat 110, den ersten Halbleiterchip 120, den zweiten Halbleiterchip 130 und nur teilweise das elektrisch leitende Element 140 bedeckt. Eine Oberfläche 141 des elektrisch leitenden
    Elements 140 kann von dem Formmaterial 150 exponiert sein. Außerdem können auch andere Oberflächen des elektrisch leitenden Elements 140 von dem Formmaterial 150 exponiert sein.
  • Das Substrat 110 kann ein Systemträger sein. Mindestens einer des ersten Halbleiterchips 120 und des zweiten Halbleiterchips 130 kann einen Leistungshalbleiterchip umfassen. Der erste Halbleiterchip 120 kann eine erste Elektrode 121 auf einer ersten Oberfläche und eine zweite Elektrode 122 auf einer zweiten Oberfläche umfassen. Weiterhin kann der erste Halbleiterchip 120 eine dritte Elektrode 123 auf der zweiten Oberfläche umfassen. Wenn bei einer Ausführungsform der erste Halbleiterchip 120 als ein Leistungshalbleiterchip implementiert ist, bei einer Ausführungsform ein Leistungs-MOSFET, kann die erste Elektrode 121 eine Drain-Elektrode sein, die zweite Elektrode 122 kann eine Source-Elektrode sein und die dritte Elektrode 123 kann eine Gate-Elektrode sein. Die erste Elektrode 121 kann elektrisch an erste Verbindungsstrukturen auf dem Substrat 110 gekoppelt sein. Die zweite Elektrode 122 kann an zweite Verbindungsstrukturen auf dem Substrat 110 gekoppelt sein. Die dritte Elektrode 123 kann elektrisch an dritte Verbindungsstrukturen auf dem Substrat 110 gekoppelt sein. Bei einer Ausführungsform kann das elektrische Koppeln der zweiten Elektrode 122 und der dritten Elektrode 123 durch Verdrahtung erreicht werden, bei einer Ausführungsform durch einen Bonddraht 160, der die dritte Elektrode 123 mit dem Substrat 110 verbindet, und durch einen Bonddraht 161, der die zweite Elektrode 122 mit dem Substrat 110 verbindet. Als Alternative zu den Bonddrähten 160 und/oder 161 können andere verbindende Mittel wie etwa Metallklipps verwendet werden.
  • Der zweite Halbleiterchip 130 kann eine erste Elektrode 131 auf einer ersten Oberfläche und eine zweite Elektrode 132 auf einer zweiten Oberfläche enthalten. Die zweite Elektrode 132 des zweiten Halbleiterchips kann elektrisch über die erste Oberfläche 142 des elektrisch leitenden Elements 140 an das elektrisch leitende Element 140 gekoppelt sein. Bei einer Ausführungsform kann der zweite Halbleiterchip 130 eine Leistungsdiode sein, wobei die erste Elektrode 131 eine Kathode und die zweite Elektrode 132 eine Anode sein kann. Die erste Elektrode 131 des zweiten Halbleiterchips 130 kann elektrisch an die zweite Elektrode 122 des ersten Halbleiterchips 120 gekoppelt sein. Die erste Elektrode 131 des zweiten Halbleiterchips 130 kann mit Hilfe des Bonddrahts 161 oder eines anderen verbindenden Mittels, beispielsweise eines metallischen Klipps, elektrisch an das Substrat 110 gekoppelt sein.
  • Das elektrisch leitende Element 140 kann aus einer metallischen Struktur bestehen, bei einer Ausführungsform kann es eine Kupferstruktur, eine Nickelstruktur oder eine Metalllegierungsstruktur sein. Das elektrisch leitende Element 140 kann an vierte Verbindungsstrukturen auf dem Substrat 110 gekoppelt sein, bei einer Ausführungsform kann es mit Hilfe von Lötmaterial an das Substrat 110 gekoppelt sein. Das elektrisch leitende Element 140 kann als ein Metallklipp konfiguriert sein. Der Metallklipp kann durch Stanzen oder Prägen oder durch eine beliebige andere geeignete Technik aus einem Metallstreifen ausgebildet worden sein. Ein festes elektrisches Potential, bei einer Ausführungsform ein Referenz- oder Massepotential, kann an das elektrisch leitende Element 140 angelegt sein.
  • Das Formmaterial 150 kann ein beliebiges angemessenes wärmehärtendes oder thermoplastisches Material sein. Das Formmaterial 150 kann konfiguriert sein, das Substrat 110 teilweise oder ganz zu bedecken. Wenn das Substrat 110 als ein Systemträger implementiert ist, kann das Formmaterial 150 konfiguriert sein, Teile der Anschlussdrähte des Systemträgers exponiert zu lassen. Das Formmaterial 150 kann weiterhin ausgelegt sein, mindestens eine Oberfläche 141 des elektrisch leitenden Elements 140 unbedeckt zu lassen, wohingegen andere Oberflächen des elektrisch leitenden Elements 140 mit dem Formmaterial 150 bedeckt sein können. Die exponierte Oberfläche 141 des elektrisch leitenden Elements 140 kann zusammen mit einer oberen Oberfläche 151 des Formmaterials 150 eine im Wesentlichen planare Oberfläche bilden. Die exponierte Oberfläche 141 des elektrisch leitenden Elements 140 kann auch bezüglich der Oberfläche 151 des Formmaterials 150 in einer Richtung senkrecht zu der ersten Oberfläche des ersten Halbleiterchips 120 erhöht sein. Die exponierte Oberfläche 141 des elektrisch leitenden Elements 140 kann auch bezüglich der Oberfläche 151 des Formmaterials 150 in eine Richtung senkrecht zu der ersten Oberfläche des ersten Halbleiterchips 120 vertieft sein.
  • Eine Wärmesenke oder ein Kühlelement kann an der exponierten Oberfläche 141 des elektrisch leitenden Elements 140 angebracht sein. Die Wärmesenke oder das Kühlelement kann die von den Halbleiterchips 120 und/oder 130 erzeugte Wärme abführen. Weiterhin ist es möglich, die Wärmesenke oder das Kühlelement direkt auf der exponierten Oberfläche 141 des elektrisch leitenden Elements 140 anzubringen. Weiterhin kann die Wärmesenke oder das Kühlelement aus einem elektrisch leitenden Material wie etwa einem Metall hergestellt sein und kann über die exponierte Oberfläche 141 in elektrischem Kontakt mit dem elektrisch leitenden Element 140 stehen. Es ist nicht notwendig, eine elektrisch isolierende Schicht zwischen der exponierten Oberfläche 141 und der Wärmesenke oder dem Kühlelement anzuordnen, wenn ein Massepotential an das elektrisch leitende Element 140 angelegt ist.
  • 2 zeigt schematisch eine perspektivisch verkürzte Draufsicht auf das Bauelement 100. Das Substrat 110 ist als ein Systemträger implementiert, der ein Die-Pad 110 und Anschlussdrähte 111 bis 114 enthält. Der erste Halbleiterchip 120 kann ein Leistungshalbleiterchip sein, bei einer Ausführungsform ein Leistungs-MOSFET. Eine Elektrode 123 des ersten Halbleiterchips 120 kann elektrisch mit einem Bonddraht 160 an den Anschlussdraht 111 gekoppelt sein. Bei einer Ausführungsform kann der Anschlussdraht 111 ein Gate-Verbindungsanschlussdraht sein. Eine Elektrode 122 des ersten Halbleiterchips 120 kann elektrisch mit einem Bonddraht 161 an den Anschlussdraht 112 gekoppelt sein. Bei einer Ausführungsform kann der Anschlussdraht 112 ein Source-Verbindungsanschlussdraht sein. Eine nicht sichtbare Elektrode 121 des ersten Halbleiterchips 120 ist elektrisch an das Die-Pad 110 gekoppelt, das wiederum elektrisch an den Anschlussdraht 113 gekoppelt ist. Bei einer Ausführungsform kann der Anschlussdraht 113 ein Drain-Verbindungsdraht sein. Weiterhin kann der Anschlussdraht 113 Teil des Die-Pad 110 sein.
  • Das elektrisch leitende Element 140 ist als eine metallische Klippstruktur implementiert, die die zweite Elektrode 132 des zweiten Halbleiterchips 130 elektrisch an den Anschlussdraht 114 koppelt. Der Anschlussdraht 114 kann bei einer Ausführungsform ein Massepotentialverbindungsdraht sein. Aus Gründen der Übersicht ist das das Bauelement 100 bedeckende Formmaterial 150 in 2 nicht dargestellt. Das Formmaterial 150 kann so ausgelegt sein, dass Teile der Anschlussdrähte 111 bis 114 exponiert sind.
  • Die Größe, Erstreckungsfläche, Dicke und Orientierung des ersten Halbleiterchips 120 und des zweiten Halbleiterchips 130 können variieren und sind nicht in einem beschränkenden Sinne zu verstehen, wenn an Hand der in den Zeichnungen dargestellten Proportionen beurteilt wird. Bei einer Ausführungsform können die Form und Erstreckungsfläche der Elektroden der Halbleiterchips 120, 130 variieren und von der in 1 und 2 dargestellten rechteckigen Gestalt differieren.
  • 3 zeigt schematisch das Verdrahtungsschema des Bauelements 100. Das Verdrahtungsschema ist das einer Halbbrücke. Der erste Halbleiterchip 120 ist ein Leistungs-MOSFET 320, der durch eine gepunktete Linie angegeben ist. Der Leistungs-MOSFET 320 besitzt eine Drain-Elektrode 313(D), eine Source-Elektrode 312(S) und eine Gate-Elektrode 311(G). Der zweite Halbleiterchip 130 ist eine Leistungsdiode 330. Die Source-Elektrode 312 ist an die Kathode der Leistungsdiode 330 gekoppelt. Die Anode der Leistungsdiode 330 ist an das Massepotential 314 gekoppelt.
  • 4 zeigt schematisch eine Seitenansicht eines nicht erfindungsgemäßen Bauelements 400. Ein erster Halbleiterchip 420 ist über einem Substrat 410 montiert. Ein zweiter Halbleiterchip 430 ist über dem ersten Halbleiterchip 420 montiert. Ein erstes elektrisch leitendes Element 440 ist an den zweiten Halbleiterchip 430 über eine erste Oberfläche 442 und an das Substrat über eine zweite Oberfläche 443 gekoppelt. Ein zweites elektrisch leitendes Element 470 ist zwischen dem ersten Halbleiterchip 420 und dem zweiten Halbleiterchip 430 angeordnet, wobei das zweite elektrisch leitende Element 470 elektrisch an das Substrat 410 gekoppelt ist. Ein Formmaterial 450 ist so ausgelegt, dass es das Substrat 410, den ersten Halbleiterchip 420, den zweiten Halbleiterchip 430 und nur teilweise das erste elektrisch leitende Element 440 bedeckt. Eine obere Oberfläche 441 des ersten elektrisch leitenden Elements 440 kann von dem Formmaterial 450 exponiert sein. Außerdem können auch andere Oberflächen des ersten elektrisch leitenden Elements 440 von dem Formmaterial 450 exponiert sein.
  • Das Substrat 410 kann ein Systemträger sein. Mindestens einer des ersten Halbleiterchips 420 und des zweiten Halbleiterchips 430 kann ein Leistungshalbleiterchip sein. Der erste Halbleiterchip 420 kann eine erste Elektrode 421 auf einer ersten Oberfläche und eine zweite Elektrode 422 auf einer zweiten Oberfläche enthalten. Weiterhin kann der erste Halbleiterchip 420 eine dritte Elektrode 423 auf der zweiten Oberfläche enthalten. Wenn bei einer Ausführungsform der erste Halbleiterchip 420 als ein Leistungshalbleiterchip implementiert ist, bei einer Ausführungsform ein Leistungs-MOSFET, kann die erste Elektrode 421 eine Drain-Elektrode sein, die zweite Elektrode 422 kann eine Source-Elektrode sein und die dritte Elektrode 423 kann eine Gate-Elektrode sein. Die erste Elektrode 421 kann elektrisch an erste Verbindungsstrukturen auf dem Substrat 410 gekoppelt sein. Die zweite Elektrode 422 kann an zweite Verbindungsstrukturen auf dem Substrat 410 über das zweite elektrisch leitende Element 470 gekoppelt sein. Die dritte Elektrode 423 kann elektrisch an dritte Verbindungsstrukturen auf dem Substrat 410 gekoppelt sein. Bei einer Ausführungsform kann das elektrische Koppeln der dritten Elektrode 423 durch Verdrahten erreicht werden, bei einer Ausführungsform durch einen Bonddraht 460, der die dritte Elektrode 423 mit dem Substrat 410 verbindet.
  • Der zweite Halbleiterchip 430 kann eine erste Elektrode 431 auf einer ersten Oberfläche und eine zweite Elektrode 432 und eine dritte Elektrode 433 auf einer zweiten Oberfläche umfassen. Die zweite Elektrode 432 des zweiten Halbleiterchips kann elektrisch an das erste elektrisch leitende Element 440 über die erste Oberfläche 442 des ersten elektrisch leitenden Elements 440 gekoppelt sein. Bei einer Ausführungsform kann der zweite Halbleiterchip 430 ein Leistungs-MOSFET sein, wobei die erste Elektrode 431 eine Drain-Elektrode sein kann und die zweite Elektrode 432 eine Source-Elektrode sein kann. Die dritte Elektrode 433 des zweiten Halbleiterchips 430 kann eine Gate-Elektrode sein. Die erste Elektrode 431 des zweiten Halbleiterchips 430 kann elektrisch an die zweite Elektrode 422 des ersten Halbleiterchips 420 über das zweite elektrisch leitende Element 470 gekoppelt sein. Die dritte Elektrode 434 des zweiten Halbleiterchips 430 kann elektrisch an das Substrat 410 mit Hilfe eines Bonddrahts 462 gekoppelt sein.
  • Das erste elektrisch leitende Element 440 kann ein Metallklipp sein, bei einer Ausführungsform kann es aus Kupfer, Nickel oder einer Metalllegierung hergestellt sein. Das erste elektrisch leitende Element 440 kann an vierte Verbindungsstrukturen auf dem Substrat 410 gekoppelt sein, bei einer Ausführungsform kann es mit Hilfe von Lötmaterial an das Substrat 410 gekoppelt sein. An das erste elektrisch leitende Element 440 kann ein festes Potential, bei einer Ausführungsform ein Massepotential, angelegt sein.
  • Das zweite elektrisch leitende Element 470 kann ebenfalls als ein Metallklipp konfiguriert sein. Das zweite elektrisch leitende Element 470 kann an die zweiten Verbindungsstrukturen auf dem Substrat 410 gekoppelt sein, bei einer Ausführungsform kann es mit Hilfe von Lotmaterial an das Substrat 410 gekoppelt sein.
  • Das Formmaterial 450 kann ein beliebiges angemessenes wärmehärtendes oder thermoplastisches Material sein. Das Formmaterial 450 kann konfiguriert sein, das Substrat 410 teilweise oder ganz zu bedecken. Das Formmaterial 450 kann weiterhin ausgelegt sein, mindestens eine Oberfläche 441 des ersten elektrisch leitenden Elements 440 unbedeckt zu lassen, während andere Oberflächen des ersten elektrisch leitenden Elements 440 mit Formmaterial 450 bedeckt sein können. Die exponierte Oberfläche 441 des ersten elektrisch leitenden Elements 440 kann mit einer Oberfläche 451 des Formmaterials 450 eine im Wesentlichen planare Oberfläche bilden. Alternativ kann die exponierte Oberfläche 441 des ersten elektrisch leitenden Elements 440 bezüglich der Oberfläche 451 des Formmaterials 450 in eine Richtung senkrecht zu der ersten Oberfläche des ersten Halbleiterchips 420 erhöht sein. Gemäß einer weiteren Alternative kann die exponierte Oberfläche 441 des ersten elektrisch leitenden Elements 440 bezüglich der Oberfläche 451 des Formmaterials 450 in eine Richtung senkrecht zu der ersten Oberfläche des ersten Halbleiterchips 420 vertieft sein. Eine Wärmesenke oder ein Kühlelement kann direkt an der exponierten Oberfläche 441 angebracht sein.
  • 5 zeigt schematisch eine perspektivisch verkürzte Draufsicht auf das Bauelement 400. Das Substrat 410 ist als ein Systemträger implementiert, der aus einem Die-Pad 410 und Anschlussdrähten 411 bis 416 besteht. Der erste Halbleiterchip 420 kann ein Leistungshalbleiterchip sein, bei einer Ausführungsform ein Leistungs-MOSFET. Eine dritte Elektrode 423 des ersten Halbleiterchips 420 kann elektrisch mit einem Bonddraht 460 an den Anschlussdraht 411 gekoppelt sein. Bei einer Ausführungsform kann der Anschlussdraht 411 ein Gate-Verbindungsdraht sein. Eine zweite Elektrode 422 des ersten Halbleiterchips 420 kann über das zweite elektrisch leitende Element 470 elektrisch an den Anschlussdraht 416 gekoppelt sein. Bei einer Ausführungsform kann der Anschlussdraht 416 ein Source-Verbindungsdraht sein. Eine nicht sichtbare erste Elektrode des ersten Halbleiterchips 420 ist elektrisch an das Die-Pad 410 gekoppelt, das wiederum elektrisch an den Anschlussdraht 413 gekoppelt ist. Bei einer Ausführungsform kann der Anschlussdraht 413 ein Drain-Verbindungsdraht sein. Weiterhin kann der Anschlussdraht 413 ein Teil des Die-Pads 410 sein.
  • Der zweite Halbleiterchip 430 kann ein Leistungshalbleiterchip sein, bei einer Ausführungsform ein Leistungs-MOSFET. Eine dritte Elektrode 433 des zweiten Halbleiterchips 430 kann elektrisch mit einem Bonddraht 462 an den Anschlussdraht 415 gekoppelt sein. Bei einer Ausführungsform kann der Anschlussdraht 415 ein Gate-Verbindungsdraht sein. Eine nicht sichtbare erste Elektrode des zweiten Halbleiterchips 430 kann elektrisch über das zweite elektrisch leitende Element 470 an den Anschlussdraht 416 und die zweite Elektrode 432 des ersten Halbleiterchips 420 gekoppelt sein.
  • Das erste elektrisch leitende Element 440 ist als eine metallische Klippstruktur implementiert, die die zweite Elektrode 432 des zweiten Halbleiterchips 430 elektrisch an den Anschlussdraht 414 koppelt. Der Anschlussdraht 414 kann bei einer Ausführungsform ein Massepotentialverbindungsdraht sein. Aus Gründen der Übersichtlichkeit ist das das Bauelement 400 bedeckende Formmaterial 450 nicht in 5 dargestellt. Das Formmaterial 450 kann so ausgelegt sein, dass Teile der Anschlussdrähte 411 bis 416 exponiert sind.
  • Die Größe, Erstreckungsfläche, Dicke und Orientierung des ersten Halbleiterchips 420 und des zweiten Halbleiterchips 430 können variieren und sind nicht in einem beschränkenden Sinne zu verstehen, wenn an Hand der in den Zeichnungen dargestellten Proportionen beurteilt wird. Bei einer Ausführungsform können die Form und Erstreckungsfläche der Elektroden der Halbleiterchips 420, 430 variieren und von der in 4 und 5 dargestellten rechteckigen Gestalt differieren. Außerdem können die Gestalt, Größe, Dicke und Planarität des zweiten elektrisch leitenden Elements 470 variieren und sind nicht in einem beschränkenden Sinne zu verstehen, wenn an Hand der in den Zeichnungen dargestellten Proportionen beurteilt wird.
  • 6 zeigt schematisch das Verdrahtungsschema des Bauelements 400. Das in 6 dargestellte Verdrahtungsschema ist ein Verdrahtungsschema einer Halbbrückenschaltung. Der erste Halbleiterchip 420 ist ein Leistungs-MOSFET 620, der mit der ganz linken gepunkteten Linie gezeigt ist. Der Leistungs-MOSFET 620 enthält eine Drain-Elektrode 613(D2), eine Source-Elektrode 612(S2) und eine Gate-Elektrode 611(G2). Der zweite Halbleiterchip 430 ist ein Leistungs-MOSFET 630, der mit der ganz rechten gepunkteten Linie gezeigt ist. Die Source-Elektrode 612(S2) ist an die Drain-Elektrode des Leistungs-MOSFET 630 gekoppelt, der eine Gate-Elektrode 615(G1) umfasst. Die Source-Elektrode S1 des Leistungs-MOSFET 630 ist an das Massepotential 614 gekoppelt.
  • Die 7A bis 7E zeigen schematisch Prozesse eines nicht erfindungsgemäßen Verfahrens zum Herstellen eines Bauelements, das in 7E dargestellt ist.
  • Gemäß 7A ist ein erster Halbleiterchip 420 über einem Substrat 410 montiert. Der erste Halbleiterchip 420 kann die gleichen Eigenschaften und Komponenten wie die in 1, 2, 4 und 5 gezeigten ersten Halbleiterchips 420 und 120 besitzen. Eine dritte Elektrode 423 des ersten Halbleiterchips 420 kann mit einem Bonddraht 460 an das Substrat 410 drahtgebondet sein.
  • Gemäß 7B ist ein zweiter Halbleiterchip 430 über dem ersten Halbleiterchip 420 montiert. Der zweite Halbleiterchip 430 kann die gleichen Eigenschaften und Komponenten wie die in 1, 2, 4 und 5 gezeigten zweiten Halbleiterchips 430 und 130 besitzen. Eine dritte Elektrode 433 des zweiten Halbleiterchips 430 kann mit einem Bonddraht 462 an das Substrat 410 drahtgebondet sein.
  • Gemäß 7C ist ein erstes elektrisch leitendes Element 440 über dem zweiten Halbleiterchip 430 montiert. Eine erste Oberfläche 442 des ersten elektrisch leitenden Elements 440 ist elektrisch an eine zweite Elektrode 432 des zweiten Halbleiterchips 430 gekoppelt. Eine zweite Oberfläche 443 des ersten elektrisch leitenden Elements 440 ist elektrisch an das Substrat 410 gekoppelt. Die elektrischen Verbindungen zwischen dem ersten Halbleiterchip 420 und dem Substrat 410, dem zweiten Halbleiterchip 430 und dem ersten Halbleiterchip 420 sowie dem ersten elektrisch leitenden Element 440 und dem zweiten Halbleiterchip 430/dem Substrat 410 können durch Difussionslöten, Aufschmelzlöten, adhäsives Bonden mit Hilfe eines elektrisch leitenden Klebers oder anderen bekannten Bindungstechniken erzeugt werden.
  • Gemäß 7D wird ein Formmaterial 450 auf dem ersten Halbleiterchip 420, dem zweiten Halbleiterchip 430 und dem Substrat 410 derart aufgebracht, dass der erste Halbleiterchip 420 und der zweite Halbleiterchip 430 von dem Formmaterial 450 bedeckt sind. Das Substrat 410 kann auch vollständig mit dem Formmaterial 450 bedeckt sein. Alternativ kann das Formmaterial 450 so ausgelegt sein, dass das Substrat 410 nur teilweise mit dem Formmaterial 450 bedeckt ist. Bei einer Ausführungsform kann das Formmaterial 450 so ausgelegt sein, dass eine Oberfläche des Substrats 410 gegenüber der Oberfläche, über der der erste Halbleiterchip 420 montiert ist, von dem Formmaterial 450 exponiert ist. Das Formmaterial 450 ist auch so ausgelegt, dass das erste elektrisch leitende Element 440 vollständig mit dem Formmaterial 450 bedeckt ist. Bei einer Ausführungsform ist die Oberfläche 441 durch das Formmaterial 450 bedeckt.
  • Gemäß 7E werden dann Teile des Formmaterials 450 entfernt, um die Oberfläche 441 des ersten elektrisch leitenden Elements 440 von dem Formmaterial 450 zu exponieren. Bei einer Ausführungsform kann das Formmaterial 450 hauptsächlich an einer Oberfläche 451 des Formmaterials 450 entfernt werden. Der Prozess des Entfernens des Formmaterials 450 kann Schleifen, Ätzen, Schneiden, Trennen, Bohren, Laserabtragen oder andere bekannte Verfahren zum Entfernen von Formmaterial beinhalten. Das Formmaterial 450 kann weiterhin so ausgelegt sein, dass mindestens eine Oberfläche 441 des ersten elektrisch leitenden Elements 440 unbedeckt bleibt, wohingegen andere Oberflächen des ersten elektrisch leitenden Elements 440 mit Formmaterial 450 bedeckt sein können. Die exponierte Oberfläche 441 des ersten elektrisch leitenden Elements 440 kann mit einer Oberfläche 451 des Formmaterial 450 eine im Wesentlichen planare Oberfläche bilden. Alternativ kann die exponierte Oberfläche 441 des ersten elektrisch leitenden Elements 440 bezüglich der Oberfläche 451 des Formmaterials 450 in einer Richtung senkrecht zu der ersten Oberfläche des ersten Halbleiterchips 420 erhöht sein. Gemäß einer weiteren Ausführungsform kann die exponierte Oberfläche 441 des ersten elektrisch leitenden Elements 440 bezüglich der Oberfläche 451 des Formmaterials 450 in einer Richtung senkrecht zu der ersten Oberfläche des ersten Halbleiterchips 420 vertieft sein.
  • Als Alternative zu dem in den 7A bis 7E dargestellten Fabrikationsverfahren ist es auch möglich, das Substrat 410, die Halbleiterchips 420 und 430, das elektrisch leitende Element 440 und andere Komponenten derart innerhalb des Formmaterials 450 zu kapseln, dass die Oberfläche 441 während der Fabrikationsprozeduren nicht mit dem Formmaterial 450 beschichtet wird. Beispielsweise könnte ein Ausformwerkzeug verwendet werden, das die Oberfläche 441 bedeckt und verhindert, dass die Oberfläche 441 mit dem Formmaterial 450 beschichtet wird.
  • 8 zeigt schematisch eine Seitenansicht eines Bauelements 800 gemäß einer erfindungsgemäßen Ausführungsform. Ein Substrat 810, ein erster Halbleiterchip 820 und ein zweiter Halbleiterchip 830 sind ähnlich angeordnet wie in 4. Was weiterhin aus 8 zu sehen ist, sind Vertiefungshohlräume, die zwischen den elektrisch leitenden Elementen 840 und 870 und den Halbleiterchips 820 und 830 entstanden sind.
  • Ein erster Vertiefungshohlraum ist zwischen dem ersten elektrisch leitenden Element 840 und einer oberen Oberfläche des zweiten Halbleiterchips 830 entstanden. Der erste Vertiefungshohlraum ist konfiguriert, einen Abschnitt eines Bonddrahts 862 zu umgeben, der das Substrat 810 elektrisch an die Elektrode 833 des zweiten Halbleiterchips 830 koppelt. Der erste Vertiefungshohlraum kann mit dem Formmaterial 850 gefüllt sein.
  • Ein zweiter Vertiefungshohlraum ist zwischen dem zweiten elektrisch leitenden Element 870 und einer oberen Oberfläche des ersten Halbleiterchips 820 entstanden. Der zweite Vertiefungshohlraum ist konfiguriert, einen Abschnitt eines Bonddrahts 860 zu umgeben, der das Substrat 810 elektrisch an die Elektrode 823 des ersten Halbleiterchips 820 koppelt. Der zweite Vertiefungshohlraum kann mit dem Formmaterial 850 gefüllt sein.
  • Weiterhin soll das Ausmaß, in dem die Ausdrücke „enthalten“, „haben“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ansprüche auf eine Weise ähnlich dem Ausdruck „umfassen“ einschließend sein. Die Ausdrücke „gekoppelt“ und „verbunden“ sowie Ableitungen davon wurden verwendet. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft“ lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.

Claims (15)

  1. Bauelement (800), umfassend: ein Substrat (810); einen über dem Substrat (810) montierten ersten Halbleiterchip (820); einen über dem ersten Halbleiterchip (820) montierten zweiten Halbleiterchip (830), wobei der zweite Halbleiterchip (830) eine zweite Elektrode (832) auf einer zweiten, von dem ersten Halbleiterchip (820) wegweisenden, Oberfläche (842) und eine dritte Elektrode (833) auf der zweiten Oberfläche (842) aufweist; ein erstes elektrisch leitendes Element (840), das die zweite Elektrode (832) des zweiten Halbleiterchips (830) elektrisch mit dem Substrat (810) koppelt; ein Bonddraht (862), der elektrisch an die dritte Elektrode (833) des zweiten Halbleiterchips (830) gekoppelt ist; und ein Formmaterial (850), das das erste elektrisch leitende Element (840) nur teilweise bedeckt, wobei ein erster Vertiefungshohlraum zwischen dem ersten elektrisch leitenden Element (840) und der zweiten Oberfläche des zweiten Halbleiterchips (830) ausgebildet und konfiguriert ist, einen Abschnitt des Bonddrahts (862) zu umgeben.
  2. Bauelement (800) nach Anspruch 1, wobei das Substrat (810) ein Systemträger ist.
  3. Bauelement (800) nach Anspruch 1, wobei das erste elektrisch leitende Element (840) eine metallische Struktur ist.
  4. Bauelement (800) nach Anspruch 1, wobei der erste Halbleiterchip (820) eine erste Elektrode (821) auf einer ersten Oberfläche und eine zweite Elektrode (822) auf einer zweiten Oberfläche gegenüber der ersten Oberfläche besitzt.
  5. Bauelement (800) nach Anspruch 4, wobei die erste Elektrode (821) des ersten Halbleiterchips (820) elektrisch an das Substrat (810) gekoppelt ist.
  6. Bauelement (800) nach Anspruch 1, wobei der zweite Halbleiterchip (830) eine erste Elektrode (831) auf einer ersten Oberfläche besitzt.
  7. Bauelement (800) nach Anspruch 1, wobei die zweite Elektrode (822) des ersten Halbleiterchips (820) elektrisch an die erste Elektrode (831) des zweiten Halbleiterchips (830) gekoppelt ist.
  8. Bauelement (800) nach Anspruch 1, wobei mindestens einer des ersten Halbleiterchips (820) und des zweiten Halbleiterchips (830) ein Leistungshalbleiterchip ist.
  9. Bauelement (800) nach Anspruch 1, wobei ein zweites elektrisch leitendes Element (870) zwischen dem ersten Halbleiterchip (820) und dem zweiten Halbleiterchip (830) angeordnet ist.
  10. Bauelement (800) nach Anspruch 9, wobei das zweite elektrisch leitende Element (870) den ersten (820) und zweiten Halbleiterchip (830) elektrisch an das Substrat (810) koppelt.
  11. Bauelement (800) nach Anspruch 9, wobei ein zweiter Vertiefungshohlraum zwischen dem zweiten elektrisch leitenden Element (870) und dem ersten Halbleiterchip (820) ausgebildet ist.
  12. Bauelement (800) nach Anspruch 1, wobei ein festes elektrisches Potential an das erste elektrisch leitende Element (840) angelegt ist.
  13. Bauelement (800) nach Anspruch 12, wobei das feste elektrische Potential ein Massepotential ist.
  14. Bauelement (800) nach Anspruch 1, wobei eine Wärmesenke auf dem ersten elektrisch leitenden Element (840) angebracht ist.
  15. Bauelement (800) nach Anspruch 14, wobei die Wärmesenke elektrisch an das erste elektrisch leitende Element (840) gekoppelt ist.
DE102008051965.0A 2007-10-26 2008-10-16 Bauelement mit mehreren Halbleiterchips Expired - Fee Related DE102008051965B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/925,297 US7800208B2 (en) 2007-10-26 2007-10-26 Device with a plurality of semiconductor chips
US11/925,297 2007-10-26

Publications (2)

Publication Number Publication Date
DE102008051965A1 DE102008051965A1 (de) 2009-07-09
DE102008051965B4 true DE102008051965B4 (de) 2019-05-16

Family

ID=40581817

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008051965.0A Expired - Fee Related DE102008051965B4 (de) 2007-10-26 2008-10-16 Bauelement mit mehreren Halbleiterchips

Country Status (3)

Country Link
US (1) US7800208B2 (de)
CN (1) CN101419964B (de)
DE (1) DE102008051965B4 (de)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649247B2 (en) * 2006-11-09 2010-01-19 Great Wall Semiconductor Corporation Radiation hardened lateral MOSFET structure
DE102007030129A1 (de) * 2007-06-29 2009-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement
US7880309B2 (en) * 2007-07-30 2011-02-01 Qimonda Ag Arrangement of stacked integrated circuit dice having a direct electrical connection
US7915721B2 (en) * 2008-03-12 2011-03-29 Fairchild Semiconductor Corporation Semiconductor die package including IC driver and bridge
US8168490B2 (en) 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
US8178954B2 (en) * 2009-07-31 2012-05-15 Alpha & Omega Semiconductor, Inc. Structure of mixed semiconductor encapsulation structure with multiple chips and capacitors
US8486757B2 (en) 2009-11-25 2013-07-16 Infineon Technologies Ag Semiconductor device and method of packaging a semiconductor device with a clip
US8970000B2 (en) * 2010-01-18 2015-03-03 Infineon Technologies Austria Ag Signal transmission arrangement
CN102169873B (zh) * 2010-02-25 2013-12-11 万国半导体有限公司 一种应用于功率切换器电路的半导体封装结构
TWI426595B (zh) * 2010-03-01 2014-02-11 萬國半導體有限公司 一種應用於功率切換器電路的半導體封裝結構
FR2959350B1 (fr) * 2010-04-26 2012-08-31 Commissariat Energie Atomique Procede de fabrication d?un dispositif microelectronique et dispositif microelectronique ainsi fabrique
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
CN102468292B (zh) * 2010-10-29 2015-02-25 万国半导体股份有限公司 一种用于直流-直流转换器的封装体结构
US20120126313A1 (en) * 2010-11-23 2012-05-24 Microchip Technology Incorporated Ultra thin die to improve series resistance of a fet
EP2650915B1 (de) * 2010-12-10 2017-07-26 Panasonic Intellectual Property Management Co., Ltd. Leiterbahn und halbleiterbauelement
US8426952B2 (en) 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
US8680627B2 (en) 2011-01-14 2014-03-25 International Rectifier Corporation Stacked half-bridge package with a common conductive clip
US8674497B2 (en) 2011-01-14 2014-03-18 International Business Machines Corporation Stacked half-bridge package with a current carrying layer
US8963338B2 (en) * 2011-03-02 2015-02-24 International Rectifier Corporation III-nitride transistor stacked with diode in a package
US8847408B2 (en) * 2011-03-02 2014-09-30 International Rectifier Corporation III-nitride transistor stacked with FET in a package
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US9842797B2 (en) 2011-03-07 2017-12-12 Texas Instruments Incorporated Stacked die power converter
US9343440B2 (en) 2011-04-11 2016-05-17 Infineon Technologies Americas Corp. Stacked composite device including a group III-V transistor and a group IV vertical transistor
US8987833B2 (en) * 2011-04-11 2015-03-24 International Rectifier Corporation Stacked composite device including a group III-V transistor and a group IV lateral transistor
CN102760724B (zh) * 2011-04-29 2015-02-11 万国半导体股份有限公司 一种联合封装的功率半导体器件
TWI469311B (zh) * 2011-04-29 2015-01-11 萬國半導體股份有限公司 聯合封裝的功率半導體元件
WO2011137733A2 (zh) * 2011-04-29 2011-11-10 华为技术有限公司 电源模块及其封装集成方法
CN102263088A (zh) * 2011-07-15 2011-11-30 上海凯虹电子有限公司 包含多个芯片的封装结构
CN102956509A (zh) * 2011-08-31 2013-03-06 飞思卡尔半导体公司 功率器件和封装该功率器件的方法
US9048338B2 (en) 2011-11-04 2015-06-02 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof
US9147637B2 (en) 2011-12-23 2015-09-29 Infineon Technologies Ag Module including a discrete device mounted on a DCB substrate
US9362267B2 (en) 2012-03-15 2016-06-07 Infineon Technologies Americas Corp. Group III-V and group IV composite switch
US10128219B2 (en) 2012-04-25 2018-11-13 Texas Instruments Incorporated Multi-chip module including stacked power devices with metal clip
CN102664175A (zh) * 2012-05-02 2012-09-12 无锡虹光半导体技术有限公司 一种电源转换芯片的多芯片封装结构
US20140001480A1 (en) * 2012-07-02 2014-01-02 Infineon Technologies Ag Lead Frame Packages and Methods of Formation Thereof
US9249014B2 (en) * 2012-11-06 2016-02-02 Infineon Technologies Austria Ag Packaged nano-structured component and method of making a packaged nano-structured component
US9054040B2 (en) 2013-02-27 2015-06-09 Infineon Technologies Austria Ag Multi-die package with separate inter-die interconnects
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
EP2973686B1 (de) * 2013-03-14 2020-05-06 Vishay-Siliconix Verfahren zur herstellung einer stapelchipverkapselung
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9515060B2 (en) 2013-03-20 2016-12-06 Infineon Technologies Austria Ag Multi-chip semiconductor power device
US9041170B2 (en) 2013-04-02 2015-05-26 Infineon Technologies Austria Ag Multi-level semiconductor package
CN104332458B (zh) * 2014-11-05 2018-06-15 中国电子科技集团公司第四十三研究所 功率芯片互连结构及其互连方法
DE102015102041A1 (de) * 2015-02-12 2016-08-18 Danfoss Silicon Power Gmbh Leistungsmodul
DE102015104995B4 (de) 2015-03-31 2020-06-04 Infineon Technologies Austria Ag Verbindungshalbleitervorrichtung mit einem mehrstufigen Träger
DE102015106148A1 (de) * 2015-04-22 2016-10-27 Infineon Technologies Austria Ag Vorrichtung mit einem logischen Halbleiterchip mit einer Kontaktelektrode für Clip-Bonding
CN105355606B (zh) * 2015-09-28 2019-05-28 杰群电子科技(东莞)有限公司 一种新型系统级封装
US9768130B2 (en) * 2015-10-26 2017-09-19 Texas Instruments Incorporated Integrated power package
WO2017148873A1 (en) * 2016-03-01 2017-09-08 Infineon Technologies Ag Composite wafer, semiconductor device, electronic component and method of manufacturing a semiconductor device
US10373895B2 (en) 2016-12-12 2019-08-06 Infineon Technologies Austria Ag Semiconductor device having die pads with exposed surfaces
US10580762B1 (en) * 2018-10-25 2020-03-03 Infineon Technologies Ag Integrated circuit (IC) chip arrangement
CN110112122B (zh) * 2019-04-30 2024-07-19 国电南瑞科技股份有限公司 多芯片并联的半桥型igbt模块
CN112216666B (zh) * 2019-07-11 2022-06-14 珠海格力电器股份有限公司 元器件电性连接方法及芯片封装
US11469163B2 (en) * 2019-08-02 2022-10-11 Semiconductor Components Industries, Llc Low stress asymmetric dual side module
US11894347B2 (en) * 2019-08-02 2024-02-06 Semiconductor Components Industries, Llc Low stress asymmetric dual side module
DE102019133234B4 (de) * 2019-12-05 2024-01-25 Infineon Technologies Ag Halbleiterbauelement und verfahren zu seiner herstellung
DE102019133235A1 (de) * 2019-12-05 2021-06-10 Infineon Technologies Austria Ag Verfahren zur herstellung eines halbleiterbauelements unter verwendung verschiedener verbindungsverfahren für den halbleiterdie und den clip
US11600498B2 (en) * 2019-12-31 2023-03-07 Texas Instruments Incorporated Semiconductor package with flip chip solder joint capsules
JP7490974B2 (ja) * 2020-02-05 2024-05-28 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
US12125772B2 (en) * 2021-05-20 2024-10-22 Infineon Technologies Austria Ag Method of forming a semiconductor package with connection lug
US20230197585A1 (en) 2021-12-20 2023-06-22 Infineon Technologies Ag Semiconductor package interconnect and power connection by metallized structures on package body
CN115547997A (zh) * 2022-08-29 2022-12-30 合肥大网格技术合伙企业(有限合伙) 一种内埋双芯片串联封装体、封装方法及pcb板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545365B2 (en) 2000-04-26 2003-04-08 Mitsubishi Denki Kabushiki Kaisha Resin-sealed chip stack type semiconductor device
DE10209922A1 (de) 2002-03-07 2003-10-02 Infineon Technologies Ag Elektronisches Modul, Nutzen mit zu vereinzelnden elektronischen Modulen und Verfahren zu deren Herstellung
US20060091512A1 (en) * 2004-11-01 2006-05-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing process thereof
DE102005055761A1 (de) 2005-11-21 2007-05-31 Infineon Technologies Ag Leistungshalbleiterbauelement mit Halbleiterchipstapel in Brückenschaltung und Verfahren zur Herstellung desselben

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214549B1 (ko) 1996-12-30 1999-08-02 구본준 버텀리드 반도체 패키지
US6166434A (en) 1997-09-23 2000-12-26 Lsi Logic Corporation Die clip assembly for semiconductor package
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
JP2002134685A (ja) * 2000-10-26 2002-05-10 Rohm Co Ltd 集積回路装置
US6777786B2 (en) 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
EP1470587A1 (de) * 2002-02-01 2004-10-27 Infineon Technologies AG Leiterrahmen
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
CN1303685C (zh) * 2002-06-28 2007-03-07 矽品精密工业股份有限公司 球栅阵列半导体封装件
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
US7292445B2 (en) * 2003-02-25 2007-11-06 Siliconix Technology C.V.-Ir Active integrated rectifier regulator
US6943455B1 (en) 2003-02-27 2005-09-13 Power-One Limited Packaging system for power supplies
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
JP4628687B2 (ja) 2004-03-09 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US7492039B2 (en) * 2004-08-19 2009-02-17 Micron Technology, Inc. Assemblies and multi-chip modules including stacked semiconductor dice having centrally located, wire bonded bond pads
US20060145319A1 (en) 2004-12-31 2006-07-06 Ming Sun Flip chip contact (FCC) power package
EP1688997B1 (de) * 2005-02-02 2014-04-16 Infineon Technologies AG Elektronisches Bauteil mit gestapelten Halbleiterchips
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7271470B1 (en) * 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545365B2 (en) 2000-04-26 2003-04-08 Mitsubishi Denki Kabushiki Kaisha Resin-sealed chip stack type semiconductor device
DE10209922A1 (de) 2002-03-07 2003-10-02 Infineon Technologies Ag Elektronisches Modul, Nutzen mit zu vereinzelnden elektronischen Modulen und Verfahren zu deren Herstellung
US20060091512A1 (en) * 2004-11-01 2006-05-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing process thereof
DE102005055761A1 (de) 2005-11-21 2007-05-31 Infineon Technologies Ag Leistungshalbleiterbauelement mit Halbleiterchipstapel in Brückenschaltung und Verfahren zur Herstellung desselben

Also Published As

Publication number Publication date
US7800208B2 (en) 2010-09-21
CN101419964A (zh) 2009-04-29
US20090108467A1 (en) 2009-04-30
DE102008051965A1 (de) 2009-07-09
CN101419964B (zh) 2012-10-10

Similar Documents

Publication Publication Date Title
DE102008051965B4 (de) Bauelement mit mehreren Halbleiterchips
DE102008023127B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102009042320B4 (de) Halbleiter-Anordnung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zur Herstellung einer Halbleiter-Anordnung
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102009009874B4 (de) Elektronikbauelement mit einem Halbleiterchip und mehreren Zuleitungen
DE102014118836B4 (de) Halbleiter-packaging-anordnung und halbleiter-package
DE102008039389B4 (de) Bauelement und Verfahren zur Herstellung
DE102008046728B4 (de) Elektronikbauelement und Verfahren zur Herstellung
DE102019130778B4 (de) Ein Package, welches ein Chip Kontaktelement aus zwei verschiedenen elektrisch leitfähigen Materialien aufweist, sowie ein Verfahren zum Herstellen eines Package
DE102014118080B4 (de) Elektronisches Modul mit einem Wärmespreizer und Verfahren zur Herstellung davon
DE102008035911B4 (de) Verfahren zum Herstellen eines integrierten Schaltungsmoduls
DE102007007142B4 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE102011113269A1 (de) Halbleitermodul und Verfahren zu seiner Herstellung
DE102007024413A1 (de) Bonddrahtloses Leistungsmodul mit doppelseitiger Einzelbauelementkühlung und Tauchbadkühlung
DE102010037439B4 (de) Bauelement mit einem Halbleiterchip und einem Träger und Fabrikationsverfahren
DE102012112769A1 (de) Modul mit einer diskreten Vorrichtung, die auf einem DCB-Substrat montiert ist
DE102006037118B3 (de) Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben
DE102009005650A1 (de) Mehrchipmodul
DE10393232T5 (de) Halbleiterchipgehäuse mit Drain-Klemme
DE102007006447A1 (de) Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls
DE102007001455A1 (de) Elektronisches Bauelement und Verfahren für dessen Montage
DE102020127327B4 (de) Gestapeltes Transistorchip-Package mit Source-Kopplung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102009016649A1 (de) Halbleitervorrichtung und Verfahren mit einem ersten und zweiten Träger
DE102014116382A1 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee