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Die Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zur Herstellung eines Halbleiterbauelements.
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So beschreibt die Druckschrift
DE 10 2005 054 872 A1 ein vertikales Leistungshalbleiterbauelement mit zwei Metallisierungsschichten unterschiedlicher Dicke, die auf zwei Elektroden eines Leistungshalbleiterchips abgeschieden sind.
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Die Druckschrift
DE 10 2004 018 477 A1 beschreibt ein Halbleitermodul mit zwei Kühlkörpern, zwischen denen ein Halbleiterelement und eine Diode angebracht und mittels einer Folienstruktur und einer Lötschicht verschaltet sind.
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Die Druckschrift
DE 10 2007 009 521 A1 beschreibt ein Leistungsbauteil mit zwei Leitungen unterschiedlicher Dicke, die über einem Chip abgeschieden sind.
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Die Druckschriften
US 5,637,922 A und
WO 2004 086 502 A1 beschreiben Halbleiterbauelemente mit zwei übereinander liegenden Leitungen, die durch eine Isolationsschicht voneinander getrennt sind.
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Die Druckschrift
DE 10 2004 009 296 A1 beschreibt eine Anordnung eines elektrischen Bauelements und einer elektrische Verbindungsleitung eines Bauelements, welche zonenweise verstärkt ausgebildet ist.
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Die Druckschrift
US 2006/0086449 A1 beschreibt ein Halbleiter-Package mit zwei verschieden dicken Metallschichten.
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Die Druckschrift
DE 10 335 153 A1 beschreibt eine Schaltungsanordnung auf einem Substrat und Verfahren zum Herstellen der Schaltungsanordnung.
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Die Druckschrift
DE 10 2006 021 959 A1 beschreibt ein Leistungshalbleiterbauteil, welches eine Metallschicht unterschiedlicher Schichtdicken für unterschiedliche Verbindungselemente aufweist.
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In jüngster Zeit wurden Planarinterconnecttechnologien, bei denen Leitungen auf einer Stützstruktur abgeschieden werden, aus verschiedenen Gründen zunehmend attraktiv, unter anderem wegen ihres Potentials zum Bereitstellen eines kleinen Bausteindesigns und geringer Herstellungskosten.
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Eine der Erfindung zugrundeliegende Aufgabe kann somit darin gesehen werden, ein Halbleiterbauelement mit kleinem Bausteindesign und ein kostengünstiges Verfahren zu seiner Herstellung bereitzustellen.
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Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
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Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
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1 veranschaulicht eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einem ersten Ausführungsbeispiel.
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2 veranschaulicht eine schematische Querschnittsansicht des in 1 dargestellten Halbleiterbauelements bei einem ersten Prozess in einem Verfahren zu dessen Herstellung.
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3 veranschaulicht eine schematische Querschnittsansicht des in 1 dargestellten Halbleiterbauelements bei einem zweiten Prozess in einem Verfahren zu dessen Herstellung.
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4A bis 4H veranschaulichen Querschnittsansichten eines Halbleiterbauelements gemäß einem zweiten Ausführungsbeispiel, wobei sie Prozesse in einem Verfahren zu dessen Fabrikation veranschaulichen.
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5 veranschaulicht eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einem dritten Ausführungsbeispiel.
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6 veranschaulicht eine schematische Draufsicht auf ein Halbleiterbauelement gemäß einem vierten Ausführungsbeispiel.
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7 veranschaulicht eine Draufsicht auf ein Halbleiterbauelement gemäß einem fünften Ausführungsbeispiel.
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8 veranschaulicht eine Querschnittsansicht eines Halbleiterbauelements gemäß einer nicht von der Erfindung umfassten Ausführung.
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9 veranschaulicht eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer nicht von der Erfindung umfassten Ausführungs.
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In der folgenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite„, „Unterseite„, „Vorderseite„, „Rückseite„, „vorderer„, „hinterer„ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
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Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
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Halbleiterbauelemente mit einem oder mehreren an einem TSLP-(Thin Small Leadless Package-)Träger angebrachten Halbleiterchips werden hierin beschrieben. Der Träger kann allgemein von einer beliebigen Art sein oder aus einem beliebigen Material bestehen. Der Träger kann beispielsweise ein (metallischer) Systemträger oder ein Teil eines Systemträgers wie etwa ein Diepad sein. Andere Arten von Trägern wie etwa Laminatsubstrate oder aus Keramikmaterial hergestellte Träger sind ebenfalls möglich. Ein TSLP-Träger wird in drahtfreien Bausteinen verwendet, bei denen zum Beispiel eine Opferträgerstützstruktur während des Herstellungsprozesses entfernt wird, wodurch Diepads und/oder Interconnectpads als ein Träger innerhalb der Bedeutung dieses Ausdrucks bleiben, wie in dieser Anwendung verwendet. Weiterhin könnte ein unstrukturierter Träger (beispielsweise eine Metallschicht) verwendet und in einem späteren Stadium des Herstellungsprozesses strukturiert werden, z. B. nach dem Aufbringen der Leitungen oder nach dem Überformen des Bauelements.
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Die unten beschriebenen Halbleiterchips können von unterschiedlichen Arten sein und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen enthalten. Die Halbleiterchips können beispielsweise als Leistungstransistoren, Leistungsdioden, Steuerschaltungen oder Mikroprozessoren konfiguriert sein. Insbesondere können Halbleiterchips mit einer vertikalen Struktur involviert sein, das heißt, die Halbleiterchips können derart hergestellt sein, dass elektrischer Strom in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließt. Ein Halbleiterchip mit einer vertikalen Struktur kann Kontaktelemente insbesondere an seinen beiden Hauptoberflächen aufweisen, d. h. auf seiner Oberseite und Unterseite. Insbesondere können Leistungstransistoren und Leistungsdioden eine vertikale Struktur aufweisen. Beispielsweise können sich der Sourcekontaktanschluss und der Gatekontaktanschluss eines Leistungstransistors und der Anodenkontaktanschluss einer Leistungsdiode auf einer Hauptoberfläche befinden, während der Drainkontaktanschluss des Leistungstransistors und der Kathodenkontaktanschluss der Leistungsdiode auf der anderen Hauptoberfläche angeordnet sind. Eine Leistungsdiode kann insbesondere als eine Schottky-Diode verkörpert sein. Weiterhin können die unten beschriebenen Halbleiterbauelemente zwei oder mehr integrierte Schaltungen enthalten, z. B. eine integrierte Schaltung einer Leistungskomponente und eine integrierte Schaltung, die konfiguriert ist, die integrierte Schaltung der Leistungskomponente zu steuern.
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Die unten beschriebenen Halbleiterbauelemente enthalten leitende Verbindungselemente, die aus über einer Stützstruktur abgeschiedenen Leitungen hergestellt sind. Solche über einer Stützstruktur abgeschiedenen Leitungen können alle oder nur einen Teil der in dem Halbleiterbauelement verwendeten leitenden Verbindungselemente darstellen. Sie können sich beispielsweise zwischen einem Chipkontakt des Halbleiterchips und dem Träger oder einem Chipkontakt eines zweiten Halbleiterchips erstrecken. Weiterhin können die Verbindungselemente wärmeleitend sein und als Wärmesenke zum Ableiten der von dem Halbleiterchip erzeugten Wärme dienen. Es ist anzumerken, dass die leitenden Verbindungselemente wie etwa Leitungen in einer Vielzahl unterschiedlicher Gestalten und Größen ausgelegt sein können, beispielsweise als ein folienartiges, streifenartiges, bandartiges, gerades oder gekrümmtes leitendes Element. Es kann weiterhin aus einem oder mehr als einem leitenden Material bestehen, wobei beispielsweise ein erstes Metall einen Basisteil der Leitung bildet und ein zweites Metall auf dem ersten Metallbasisteil der Leitung angeordnet ist.
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Die Halbleiterbauelemente enthalten ein Vergussmaterial, das mindestens Teile der Komponenten des Halbleiterbauelements bedeckt. Das Vergussmaterial kann aus einem beliebigen angemessenen thermoplastischen oder wärmehärtenden Material bestehen. Zum Bedecken der Komponenten mit dem Vergussmaterial können verschiedene Techniken eingesetzt werden, beispielsweise Formpressen oder Spritzgießen.
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1 veranschaulicht ein Halbleiterbauelement 100 im Querschnitt als erstes Ausführungsbeispiel. Das Halbleiterbauelement 100 enthält einen Träger 10, der eine obere Oberfläche 11 aufweist. Ein Halbleiterchip 12 ist auf der oberen Oberfläche 11 des Trägers 10 montiert. Der Halbleiterchip 12 weist eine obere Oberfläche 13 auf, die von dem Träger 10 abgewandt ist.
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Der Halbleiterchip 12 weist einen ersten Chipkontakt 14 und einen zweiten Chipkontakt 15 auf, die an der oberen Oberfläche 13 des Halbleiterchips 12 bereitgestellt werden. Falls der Halbleiterchip 12 ein vertikaler Leistungstransistor ist, kann der erste Chipkontakt 14 ein Gatekontakt sein und der zweite Chipkontakt 15 kann ein Sourcekontakt des Leistungstransistors sein.
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Der erste Chipkontakt 14 ist elektrisch an eine erste Leitung 16 und der zweite Chipkontakt 15 elektrisch an eine zweite Leitung 17 gekoppelt. Die Dicke der zweiten Leitung 17, die in einer Richtung senkrecht zum Träger 10 gemessen ist, ist erheblich größer als die Dicke der ersten Leitung 16. Beispielsweise kann die Dicke der ersten Leitung 16 kleiner als 10 μm oder sogar kleiner als 5 μm sein, wohingegen die Dicke der zweiten Leitung 17 größer als 50 μm oder sogar größer als 100 μm oder 150 μm sein kann.
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Die erste Leitung 16 ist von einer isolierenden Schicht 18 bedeckt. Die isolierende Schicht 18 kann auch einen Spalt 19 zwischen der ersten Leitung 16 und der zweiten Leitung 17 füllen, um einen etwaigen möglichen Kurzschluss zwischen diesen beiden Leitungen zu verhindern.
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Die erste und zweite Leitung 16 und 17 sind jeweils über dem Halbleiterchip 12 und über dem Träger 10 abgeschieden. Nicht dargestellte isolierende Schichten zwischen der ersten und zweiten Leitung 16, 17 und dem Halbleiterchip 12 oder zwischen der ersten und zweiten Leitung 16, 17 und dem Träger 10 können vorgesehen sein. Insbesondere können die erste und zweite Leitung 16, 17 durch eine nicht gezeigte isolierende Schicht von der oberen Oberfläche 11 und den seitlichen Flächen des Halbleiterchips 12 getrennt sein, z. B. eine harte Passivierungsschicht, die etwa aus Siliziumoxid oder Siliziumnitrid hergestellt ist, oder irgendeine andere isolierende Schicht wie etwa eine Polymerschicht, wie durch das Bezugszeichen 20 in 4C angedeutet. Wenn der Träger 10 aus einem leitenden Material wie etwa zum Beispiel einem Metall hergestellt ist, sind die erste und zweite Leitung 16, 17 durch eine isolierende Zwischenschicht von dem Träger 10 getrennt (beispielsweise eine in 4C dargestellte Polymerschicht 20). Der Träger 10 kann ein aus einem Systemträger hergestelltes Metallchippad enthalten, wie in TSLP (Thin Small Leadless Package) verwendet, der unten ausführlicher beschrieben wird. Mit anderen Worten kann der Träger 10 aus einem einzelnen Teil hergestellt sein, wie in 1 dargestellt, oder kann aus einer Vielzahl von Teilen bestehen. Beispielsweise kann der Träger 10, wie nachfolgend ausführlicher beschrieben wird, aus einem Chippad und einer Reihe von leitenden Pfosten bestehen, die von dem Chippad getrennt und konfiguriert sind, die Leitungen 16, 17 in einem Gebiet außerhalb des Umrisses des Halbleiterchips 12 zu stützen.
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2 und 3 veranschaulichen einen Fabrikationsprozess des Halbleiterbauelements 100. Gemäß 2 ist der Halbleiterchip 12 zum Beispiel durch Löten oder durch irgendein anderes Bondverfahren wie etwa Klebebonden unter Verwendung eines elektrisch leitenden Klebers auf dem Träger 10 montiert. Wenn der Halbleiterchip 12 ein vertikales Halbleiterbauelement ist, wird ein elektrischer Kontakt zwischen dem Träger 10 (der z. B. aus einem Metall wie etwa Kupfer, Eisen, Nickel oder Aluminium oder einer Metalllegierung oder einem anderen elektrisch leitenden Material hergestellt sein kann) auf diese Weise bereitgestellt. Dann werden die erste Leitung 16 und ein Basisteil 17a der zweiten Leitung 17 auf dem Halbleiterchip 12 und dem Träger 10 abgeschieden. Wie bereits erwähnt kann jede Art von Isolation verwendet werden, um einen elektrischen Kontakt zwischen dem Halbleiterchip 12 und den Leitungen 16, 17a bzw. zwischen dem Träger 10 und den Leitungen 16, 17a zu verhindern.
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Die erste Leitung 16 und der Basisteil 17a der zweiten Leitung 17 werden in dem gleichen Fabrikationsprozess abgeschieden. Gemäß einer ersten Ausführungsform können die erste Leitung 16 und der Basisteil 17a der zweiten Leitung 17 durch einen im wesentlichen additiven Prozess wie etwa zum Beispiel Drucken oder Dispergieren abgeschieden werden. Das Drucken kann als ein Schablonendruckprozess, ein Siebdruckprozess oder ein Tintenstrahldruckprozess durchgeführt werden. Bei dem Schablonendruckprozess oder dem Siebdruckprozess werden die gewünschte Position und Gestalt der Leitung 16 und des Basisteils 17a der Leitung 17 abgebildet, um Öffnungen der Schablone (oder des Siebes) zu bilden, durch die eine leitende Tinte aufgebracht wird. Beim Tintenstrahldrucken wird eine Tintenstrahldüse verwendet, um leitende Tinte auszugeben, um die erste Leitung 16 und den Basisteil 17a der zweiten Leitung 17 zu bilden. Die leitende Tinte kann Metallteilchen enthalten. Die so hergestellten elektrisch leitenden Strukturen 16, 17a weisen typischerweise eine Dicke von bis zu einigen wenigen μm auf.
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Ein weiteres Verfahren zum Herstellen der leitenden Strukturen 16, 17a ist ein Dispersionsprozess, bei dem leitende Tinte durch ein Kapillarwerkzeug auf dem Halbleiterchip 12 und den Träger 10 aufgebracht wird. Dispersionsprozesse gestatten auch das Herstellen von Leitungen mit einer Dicke von bis zu einigen wenigen μm.
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Druck- oder Dispersionsprozesse wie oben erwähnt gestatten das Herstellen von feinen Strukturen herunter bis zu einer seitlichen Breite von 10 μm oder sogar noch weniger. Die Feinheit der gedruckten oder dispergierten Strukturen kann durch Eigenschaften der Tinte (z. B. Viskosität), Charakteristiken des Druck/Dispersionsprozesses (z. B. die Tröpfchengröße bei einem Tintenstrahlprozess) und andere physikalische Parameter wie etwa die Temperatur der zu bedruckenden Oberfläche gesteuert werden.
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Nach dem Drucken oder Dispergieren werden die Metallteilchen in der Tinte durch Sintern in einen kristallinen Zustand überführt. Das Sintern der Tinte kann in einem Ofen bei einer Temperatur von etwa 200°C oder durch einen Laserbehandlungsprozess durchgeführt werden. Während des Sinterns wachsen die Metallteilchen in der Tinte zusammen und es wird eine elektrisch leitende Verbindung hergestellt. Metallteilchen können beispielsweise aus Gold oder Silber bestehen.
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Vor dem Druck- oder Dispersionsprozess können die Oberflächen, auf denen die Abscheidung erfolgt, durch einen nasschemischen Prozess oder ein Plasmareinigungsverfahren behandelt werden. Um die Haftung der ersten Leitung 16 und des Basisteils 17a der zweiten Leitung 17 zu verbessern, kann weiterhin eine nicht dargestellte Grundierung auf der Oberfläche aufgebracht werden, die dem Druck- oder Abscheidungsprozess unterzogen werden soll. Beispielsweise kann eine dünne Goldschicht von einigen wenigen Nanometern zum Beispiel durch einen Sputterprozess oder einen Prozess der chemischen Abscheidung aus der Dampfphase auf diesen Oberflächen abgeschieden werden. Goldschichten weisen bekanntermaßen eine gute Haftung auf Polymeren auf und sorgen andererseits für eine gute Haftung an Silber- oder Goldteilchen, wie sie in der leitenden Tinte vorliegen können, Eine derartige Grundierung kann in einem späteren Stadium des Fabrikationsprozesses beispielsweise durch Anwenden eines Ätzverfahrens entfernt werden, wobei die Leitungen 16, 17 als Maske verwendet werden.
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Bei einer Ausführungsform kann eine sehr dünne Schicht aus organischem Material auf den Oberflächen aufgebracht werden, die als die Plattform für den Druck- und/oder Dispersionsprozess verwendet werden. Eine derartige organische Schicht kann auch als eine haftende Grundierung wirken. Sie kann eine Dicke von einer oder einigen wenigen Monoschichten aufweisen und beeinflusst somit nicht die elektrische Leitfähigkeit zwischen den ersten und zweiten Chipkontakten 14, 15 bzw. der ersten und zweiten Leitung 16, 17a. Das organische Material kann beispielsweise aus Silan oder aus Titanat hergestellt sein.
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Weiterhin kann die Haftung der ersten Leitungen 16 und des Basisteils 17a der zweiten Leitung 17 auf den Oberflächen, auf denen sie aufgebracht sind, durch eine Metalloxidschicht verbessert werden. Eine derartige Metalloxidschicht kann vor dem Druck- und/oder Dispersionsprozess aufgebracht werden, z. B. durch eine pyrolytische Abscheidung einer keramikartigen Schicht, die eine Dicke von einigen wenigen Nanometern bis zu einigen wenigen Mikrometern aufweisen kann. Eine derartige Metalloxidschicht, z. B. Siliziumoxidschicht, kann durch organometallische Verbindungen wie etwa Organosilan hergestellt werden. Ein Maskenprozess kann verwendet werden, damit die ersten und zweiten Chipkontakte 14, 15 von der Metalloxidschicht unbedeckt bleiben.
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Gemäß einer zweiten Ausführungsform können die erste Leitung 16 und der Basisteil 17a der zweiten Leitung 17 alternativ durch einen Prozess hergestellt werden, der eine strukturierte Keimschicht verwendet. Ähnlich zu dem oben erwähnten Druck- oder Dispersionsprozess kann dieser Prozess auch als ein im Wesentlichen additiver Prozess durchgeführt werden, bei dem so gut wie kein Abfallmaterial erzeugt wird. Die Keimschicht kann als eine Flüssigkeit durch Drucken (z. B. Siebdrucken, Schablonendrucken oder Tintenstrahldrucken) oder Dispergieren aufgebracht werden. Die erste Leitung 16 und der Basisteil 17a der zweiten Leitung 17 werden dann durch einen stromlosen Plattierungsprozess hergestellt. Wiederum können Strukturen mit einer Höhe von einem oder einigen wenigen Mikrometern auf diese Weise hergestellt werden.
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Bei diesen Prozessen wird die strukturierte Keimschicht aus einer Flüssigkeit (z. B. Tinte) hergestellt, die zum Beispiel kolloidales Palladium oder Palladiumionen enthält, die auf einer Oberfläche wie etwa einer Polymerschicht abgeschieden wird, auf der die erste Leitung 16 und der Basisteil 17a der zweiten Leitung 17 abgeschieden werden sollen. Vor dem Aufbringen der strukturierten Keimschicht kann die Polymerschicht chemisch (z. B. durch Aufbringen einer alkalischen Lösung wie etwa einer Zinkatlösung zum Aktivieren der ersten und zweiten Chipkontakte 14, 15) oder physikalisch (z. B. durch Anwenden eines Argonplasmas und/oder Sauerstoff/Wasserstoffplasmas mit teilweise chemischer Aktivierung) behandelt werden. Die ersten und zweiten Chipkontakte 14, 15, die zum Beispiel aus Kupfer hergestellt sind, können durch Citronensäure aktiviert werden. Wenn die ersten und zweiten Chipkontakte 14, 15 aus Aluminium hergestellt sind, können sie unter Verwendung eines Zinkataktivierungsprozesses mit Zink beschichtet werden. In diesem Fall ist es nicht erforderlich, auf den ersten und zweiten Chipkontakten 14, 15 eine Palladiumkeimschicht aufzubringen. Eine großflächige Aufbringung der Zinkatlösung kann weiterhin zu der Erzeugung aktiver Funktionsgruppen an den Oberflächen (z. B. der Polymerschicht) führen, die der Zinkatlösung ausgesetzt sind, wodurch man eine verbesserte Benetzbarkeit dieser Oberflächen durch die Palladiumlösung erhalten kann. Wenn Silber- oder Goldchipkontakte 14, 15 verwendet werden, ist ihre Aktivierung nicht erforderlich. Das Aufbringen einer Keimschicht auf aktivierten ersten und zweiten Chipkontakten 14, 15 ist nicht streng erforderlich, da solche Metallschichten selbst als Keimschichten dienen können. Weiterhin kann die Palladiumkeimschicht einer Temperaturbehandlung unterzogen werden, wobei ein Temperprozess bei etwa 60°C bis 120°C verwendet wird, um sie an der Oberfläche zu fixieren, auf der sie aufgebracht wird (z. B. die Polymerschicht und möglicherweise die Chipkontakte 14, 15), und um die Haftung der aufgebrachten Metallisierung zu verbessern, um die erste Leitung 16 und den Basisteil 17a der zweiten Leitung 17 herzustellen.
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Als einen alternativen Ansatz zum Verwenden eines Druckprozesses zum Aufbringen der Keimschicht kann eine Keimschicht auch durch Einsatz eines Verfahrens gerichteter Laserstrahlbestahlung hergestellt werden (Laserschreiben), um die bestrahlte Oberfläche selektiv zu aktivieren.
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Dann wird eine Metallschicht (in der Regel Kupfer oder Nickel) mit einer Dicke von z. B. von etwa 0,5 bis 3 μm auf der fixierten Palladiumkeimschicht abgeschieden. Diese Metallschicht kann durch stromloses Plattieren aufgebracht werden, z. B. durch Eintauchen des Bauelements in ein stromloses Metallbad. Es ist anzumerken, dass die größte Dicke der aufgebrachten Metallschicht durch die seitliche Auflösung oder das Teilungsmaß der Leitungen begrenzt werden kann, da Kurzschlüsse verhindert werden sollten, die ansonsten auftreten könnten, wenn die Dicke der Metallschicht zu stark vergrößert wird.
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Danach kann ein Temperprozess bei etwa 300°C bis 400°C angewendet werden, um den spezifischen Widerstand der z. B. aus Kupfer oder Nickel hergestellten abgeschiedenen Metallschicht herabzusetzen.
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Im Gegensatz zu maskenfreien Prozessen wie oben beschrieben, können die leitenden Strukturen 16, 17a gemäß einer dritten Ausführungsform durch einen halbadditiven Prozess unter Verwendung von lithographischen Strukturierungstechniken hergestellt werden. Bei solchen Prozessen wird ein Photolack so aufgebracht, dass er den ganzen Halbleiterchip 12 und den Träger 10 bedeckt. Der Photolack kann durch Verwendung von Belichtungs- und Entwicklungsprozessen strukturiert werden. Freigelegte Bereiche in dem strukturierten Photolack entsprechen aufzubringenden Leitungen.
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Dann wird eine Keimschicht, wie oben beschrieben, (in der Regel in flüssiger Form) auf dem Halbleiterbauelement aufgebracht, um innerhalb der entfernten Bereiche des strukturierten Photolacks eine Keimschicht zu etablieren. Auf die gleiche Weise wie oben erläutert wird die Keimschicht dann verwendet, um die erste Leitung 16 und den Basisteil 17a der zweiten Leitung 17 unter Verwendung eines stromlosen Plattierungsprozesses aufzuwachsen. Mit anderen Worten wird die Oberfläche (z. B. einer Polymerschicht), die an den Bereichen freigelegt ist, wo der Photolack entfernt worden ist, aktiviert, wie oben erläutert mit einem Keimmaterial beschichtet und wie oben erläutert durch stromlose Metallplattierung metallisiert. Vor oder nach dem stromlosen Plattieren wird der Photolack entfernt. Dieser Prozess wird als ein halbadditiver Prozess bezeichnet, weil der zum Aufbringen der Keimschicht verwendete Photolack in einem subtraktiven Prozess entfernt wird, wohingegen die stromlose Plattierung ein rein additiver Prozess ist.
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Wieder unter Bezugnahme auf 3 wird in einem folgenden Prozess die isolierende Schicht 18 über der ersten Leitung 16 aufgebracht. Der Basisteil 17a der zweiten Leitung 17 bleibt unbedeckt.
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Die isolierende Schicht 18 kann durch verschiedene Techniken aufgebracht werden. Gemäß einem ersten Ansatz kann die isolierende Schicht 18 in einer strukturierten Form abgeschieden werden, beispielsweise durch ein Druck- oder Dispersionsverfahren. Ähnlich dem Aufbringen der ersten Leitung 16 und des Basisteils 17a der zweiten Leitung 17 kann der Druckprozess beispielsweise durch einen Siebdruckprozess, einen Schablonendruckprozess oder einen Tintenstrahldruckprozess bewerkstelligt werden. Das Drucken auf vertikalen Oberflächen wie etwa zum Beispiel den seitlichen Flächen des Halbleiterchips 12 kann durch entsprechendes Neigen des Bauelements oder des Druckkopfs erfolgen. Das aufzubringende Material (Polymertinte) liegt in flüssiger Form vor. Somit wird nach dem Drucken das aufgebrachte Material beispielsweise durch Anwenden eines Temperprozesses gehärtet. Wegen weiterer Einzelheiten hinsichtlich des Drukkens der isolierenden Schicht 18 wird auf die Beschreibung der Druckprozesse in Verbindung mit dem Aufbringen der Metallisierung verwiesen.
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Alternativ kann das aufzubringende isolierende Material so abgeschieden werden, dass es die Oberflächen des Halbleiterbauelements ganz bedeckt. Dies kann durch Dispersions-, Laminier-, Aufschleuder- oder Sprühbeschichtungsprozesse erfolgen. Danach wird die aufgebrachte isolierende Schicht strukturiert. Für das Strukturieren kann eine lithographische Technik oder Laserabtragung verwendet werden. Nach dem Strukturieren kann die strukturierte isolierende Schicht 18 gehärtet werden.
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Das in den oben erwähnten Prozessen aufgebrachte isolierende Material ist ein flüssiges Polymermaterial wie etwa Polyimid oder Epoxidharz sein. Das Polymermaterial kann ungefüllt oder gefüllt sein, das heißt, ein Füllstoff kann zur Feinjustierung der Viskosität des flüssigen Polymermaterials zugesetzt sein.
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Wenn die erste Leitung 16 durch die isolierende Schicht 18 bedeckt ist, wird der Basisteil 17a der zweiten Leitung 17 verstärkt. Die Verstärkung kann durch einen galvanischen Prozess erfolgen. Dazu kann der Basisteil 17a der zweiten Leitung 17 elektrisch mit dem Träger 10 verbunden werden. Das Halbleiterbauelement wird dann in ein Metallbad (z. B. Kupfer) eingetaucht und ein Strom wird zwischen einer Elektrode in dem Metallbad und dem Träger 10 angelegt. Auf diese Weise wird Kupfer (oder ein anderes geeignetes Metall) galvanisch auf allen unbedeckten Leitungen abgeschieden, die mit dem Träger 10 verbunden sind (hier ist beispielsweise nur der Basisteil 17a der zweiten Leitung 17 dargestellt).
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Der Verstärkungsprozess kann fortgesetzt werden, bis die gewünschte Dicke der zweiten Leitung 17 erreicht ist. Für Leistungshalbleiterbauelemente kann die Dicke der zweiten Leitung 17 100 μm oder sogar 150 μm oder 200 μm übersteigen. Auf diese Weise können Hochstromanforderungen erfüllt werden und eine hohe Wärmeleitfähigkeit wird erhalten. Andererseits reicht eine Dicke der ersten Leitung 16 von unter 10 μm üblicherweise für Niederstromlogiksignale wie etwa das Gatesteuersignal aus, das für den Halbleiterchip 12 vorgesehen ist.
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Die isolierende Schicht 18 kann nach der Fertigstellung der zweiten Leitung 17 entfernt werden. Alternativ kann, wie weiter unten ausführlicher erläutert wird, die isolierende Schicht 18 beibehalten und als Stützstruktur für eine andere Leitung genutzt werden, die auf der isolierenden Schicht 18 abgeschieden werden kann. Mit anderen Worten kann die isolierende Schicht 18, die in dem Fabrikationsprozess zum Herstellen der Leitungen 16, 17 mit unterschiedlicher Dicke verwendet worden ist, weiter ausgenutzt werden, um eine Mehrfachschichtzwischenverbindungsstruktur bereitzustellen, bei der Leitungen einander auf verschiedenen Ebenen kreuzen können.
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Das Halbleiterbauelement 100 wird in einem nicht gezeigten Vergussmaterial gekapselt werden. Das Vergussmaterial kann die untere Oberfläche des Trägers 10 unbedeckt lassen. Zum Bedecken der Komponenten des Halbleiterbauelements 100 mit einem Vergussmaterial können verschiedene Techniken eingesetzt werden, beispielsweise Formpressen oder Spritzgießen.
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Die 4A bis 4H veranschaulichen Prozesse bei einem Verfahren zum Herstellen des Halbleiterbauelements 200, das in 4H dargestellt ist. Gemäß 4A wird ein Träger 10 auf einer zum Beispiel aus Kupfer hergestellten Opferplatte 201 angeordnet. Die Opferplatte 201 kann ein Systemträger sein. Auf diesem Systemträger werden Kontaktpads 202, 203, 204 unter Verwendung zum Beispiel photolithographischer Prozesse plaziert. Wenn zum Herstellen der Kontaktpads 202, 203, 204 photolithographische Prozesse verwendet werden, wird eine Photolackschicht strukturiert, um die Opferplatte 201 in den Bereichen freizulegen, wo die Kontaktpads 202, 203, 204 hergestellt werden sollen. Alternativ kann das Polymermaterial 205 auf strukturierte Weise auf der Opferplatte 201 aufgebracht werden. Dies kann unter Verwendung eines Druckprozesses (z. B. Siebdruck, Schablonendruck oder Tintenstrahldruck) oder eines Dispersionsprozesses erfolgen. Das Polymermaterial 205 exponiert die Opferplatte 201 an den Bereichen, wo die Kontaktpads 202, 203, 204 hergestellt werden sollen. Gefüllte oder ungefüllte Polymermaterialien wie etwa Polyimid oder Epoxidharz können verwendet werden.
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In beiden Fällen können die Kontaktpads 202, 203, 204 über einen galvanischen Prozess auf der Opferplatte 201 hergestellt werden. Die Kontaktpads 202, 203, 204 können z. B. aus Nickel hergestellt sein und darauf eine dünne Gold- oder Silberschicht aufweisen. Es ist anzumerken, dass nach dem Entfernen der Opferplatte 201 (siehe 4H) das Polymermaterial 205 zwischen den Kontaktpads 202, 203, 204 verbleiben kann oder entfernt werden und durch ein anderes isolierendes Material substituiert werden kann.
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Im Vergleich zu anderen Systemträgertechniken, bei denen Zuleitungen oder Kontaktpads durch Stanzen oder Ätzen strukturiert werden, gestattet das oben beschriebene Strukturierungsverfahren eine erheblich höhere Pakkungsdichte, d. h. eine höhere Anzahl von Kontaktpads 202, 203, 204 für einen Baustein mit gegebenen Abmessungen. Als ein Unterschied zu herkömmlichen Systemträgertechniken können die Kontaktpads 202, 203, 204 inselförmig sein, wohingegen jedes Kontaktpad oder jede Zuleitung bei herkömmlicher Systemträgertechnik an der Rahmenstruktur des Systemträgers aufgehängt werden muss.
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Alternativ zu dem in 4A dargestellten Träger 10 kann weiterhin ein nicht dargestellter Träger verwendet werden, der vorstrukturiert sein kann, aber keine durch den Träger vorstehenden Öffnungen aufweist. In diesem Fall würde das Strukturieren des Trägers am Ende des Fabrikationsprozesses nach der Kapselung des Halbleiterbauelements 200 von der Unterseite des Trägers aus erfolgen, Eine derartige Endstrukturierung kann zum Beispiel durch einen subtraktiven Prozess unter Verwendung photolithographischer und Ätzprozesse erfolgen.
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Wieder zurückkehrend zu dem strukturierten Träger 10 wie in 4A dargestellt, sind Halbleiterchips 12-1, 12-2 jeweils an Kontaktpads 203, 204 angebracht. Dieser Prozess wird in der Technik auch als Dieanbringung (die attach) bezeichnet. Als Beispiel kann der Halbleiterchip 12-1 eine integrierte Leistungsschaltung (IC) und der Halbleiterchip 12-2 ein Logik-IC sein. Diese Komponenten können jeweils an den Kontaktpads 203, 204 auf elektrisch leitende oder isolierende Weise angebracht sein, beispielsweise durch Löten oder adhäsives Bonden.
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4C zeigt die Erzeugung einer strukturierten isolierenden Schicht 20. Die strukturierte isolierende Schicht 20 kann so aufgebracht werden, dass sie eine Zone zwischen dem Leistungshalbleiterchip 12-1 und dem Logikhalbleiterchip 12-2 sowie eine Zone zwischen dem Leistungshalbleiterchip 12-1 und dem Kontaktpad 202 bedeckt. Das Aufbringen der isolierenden Schicht 20 kann gemäß der Beschreibung bezüglich des Aufbringens der isolierenden Schicht 18 in 3 erfolgen. Somit kann die isolierende Schicht 20 entweder so abgeschieden werden, dass sie die ganze Struktur bedeckt, und kann dann durch photolithographische Prozesse strukturiert werden, oder kann in einem additiven Prozess durch Verwendung von Dispersions- oder Drucktechniken aufgebracht werden. Zur Vermeidung einer Wiederholung wird auf die oben erwähnte Beschreibung Bezug genommen. Wieder können vertikale Strukturen wie etwa Seitenflächen der Halbleiterchips 12-1, 12-2 gedruckt werden, indem entweder der Träger 10 oder der Druckkopf der Druckeinrichtung gekippt werden.
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Dann werden die Leitungen 16 und 17a auf den Halbleiterchips 12-1, 12-2 und über den Kontaktpads 202, 203 und 204 abgeschieden. Wie aus 4D hervorgeht, sind die Leitungen 16 und 17a gegenüber den Chippads 203, 204 durch die isolierende Schicht 20 isoliert, wohingegen bewirkt ist, dass die Leitung 17a mit dem Kontaktpad 202 in elektrischem Kontakt steht. Somit bildet das Kontaktpad 202 einen Leitungspfosten.
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Der Abscheidungsprozess zum Herstellen der Leitungen 16 und 17a wurde weiter oben unter Bezugnahme auf die erste Leitung 16 und den Basisteil 17a der zweiten Leitung 17, in 1 und 3 dargestellt, beschrieben. Zur Vermeidung einer Wiederholung wird auf diese Beschreibung verwiesen.
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Als Anmerkung ist in den 1 bis 3 eine isolierende Schicht wie etwa eine polymere isolierende Schicht 20, die als eine Stützstruktur für die erste und zweite Leitung 16, 17a verwendet wird, nicht dargestellt. Eine derartige isolierende Schicht liegt jedoch auch gemäß der ersten Ausführungsform der Erfindung in dem Halbleiterbauelement 100 vor. Unter Bezugnahme auf das Halbleiterbauelement 200 der zweiten Ausführungsform jedoch ist, falls der Träger 10 durch (leitende) Kontaktpads 202, 203, 204 dargestellt ist, die isolierende Schicht 20 erforderlich, um eine Isolation zwischen den Chippads 203, 204 zu garantieren, zumindest wenn die Chippads 203, 204 elektrisch mit Chipkontakten der Halbleiterchips 12-1 bzw. 12-2 verbunden sind.
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In einem späteren Prozess wird die isolierende Schicht 18 abgeschieden, um die obere Oberfläche der ersten Leitung 16 zu bedecken. Die erste Leitung 16 kann das Gate des Leistungshalbleiterchips 12-1 an einen Chipkontakt des Logikhalbleiterchips 12-2 anschließen. Da nur geringe Ströme durch diese Leitung 16 fließen, erweist sich eine kleine Dicke davon entsprechend den weiter oben dargelegten Werten als ausreichend. Das Aufbringen der isolierenden Schicht 18 wurde bezüglich der ersten Ausführungsform ausführlich beschrieben, auf die oben Bezug genommen wird, um eine Wiederholung zu vermeiden.
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In einem nachfolgenden Prozess wird die zweite Leitung 17a verstärkt, z. B. indem galvanische Verfahren verwendet werden, wie in Verbindung mit der ersten Ausführungsform erklärt (1 bis 3). Die isolierende Schicht 18 wirkt als eine Barriere, um zu verhindern, dass Metall (z. B. Kupfer) auf der ersten Leitung 16 aufwächst. Somit besteht die fertiggestellte zweite Leitung 17 aus einem ersten Basisteil 17a, der vor dem Aufbringen der isolierenden Schicht 18 abgeschieden wird und im Wesentlichen die gleiche Dicke wie die erste Leitung 16 aufweisen kann, und einem zweiten Teil 17b, der nach dem Aufbringen der isolierenden Schicht 18 abgeschieden wird und die zweite Leitung 17 verstärkt, um eine Dicke zu erhalten, die wesentlich größer ist als die Dicke der ersten Leitung 16. Wie bereits erläutert können die Verfahren zum Abscheiden des ersten Teils 17a und des zweiten Teils 17b der zweiten Leitung 17 verschieden sein, zum Beispiel stromloses Plattieren bzw. galvanisches Plattieren.
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Wie in 4G dargestellt, wird das Halbleiterbauelement 200 mit einem Vergussmaterial 206 ausgestattet. Das Vergussmaterial 206, auf das bereits zuvor Bezug genommen wurde, wird auf der Oberseite des Halbleiterbauelements 200 aufgebracht, wobei die Unterseite der Opferplatte 201 unbedeckt bleibt. Die Dicke des Vergussmaterials über den höchsten Zonen der zweiten Leitung (Stromleitung) 17 sollte so klein wie möglich sein, um eine hohe Wärmeleitfähigkeit zu gestatten, ohne jedoch die Zuverlässigkeit der elektrischen Isolierung zu beeinträchtigen.
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Dann wird die Opferplatte 201 zum Beispiel durch eine selektive chemische Nassätzprozedur entfernt. Auf diese Weise wird der Träger 10 des Halbleiterbauelements 200 durch die metallischen Kontaktpads 202, 203, 204 gebildet, die durch Polymermaterial 205 beabstandet und elektrisch voneinander isoliert sind.
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Nach dem Entfernen der Opferplatte 201 können die unteren Flächen der Kontaktpads 202, 203, 204 über eine stromlose Abscheidung von Nickel und Gold beschichtet werden.
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Es ist anzumerken, dass die Unterseite des Bausteins des Halbleiterbauelements 200 die Kontaktpadstellen und die die Grundfläche des Bausteins dartellenden Kontaktpadgrößen veranschaulicht. Die Pads 202, 203 und 204 können entweder als Chippads oder als Pfosten für Leitungen verwendet werden. Die Größen und Stellen dieser Pads können auf sehr flexible Weise ausgelegt werden. Anstatt das Kontaktpad 201 als ein Chippad zum Montieren des zweiten Halbleiterchips 12-2 zu verwenden, kann beispielsweise der zweite Halbleiterchip 12-2 entfallen und das Chippad 201 kann verwendet werden, um als Pfosten für die erste Leitung 16 zu dienen (ähnlich wie der Kontakt 202 als ein Pfosten für die zweite Leitung 17 dient).
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5 veranschaulicht ein Halbleiterbauelement 300 mit einem einzelnen Halbleiterchip 12-1 gemäß einer dritten Ausführungsform. Ähnliche Komponenten wie in 4H dargestellt sind mit den gleichen Bezugszahlen bezeichnet. Wieder ist ein Baustein vom TSLP-Typ dargestellt. Das Halbleiterbauelement 300 ist gemäß der Beschreibung in Verbindung mit 4A bis 4H bezüglich des Halbleiterbauelements 200 ausgelegt. Es wurde jedoch eine dritte Leitung 30 über der isolierenden Schicht 18 abgeschieden. Die Abscheidung der dritten Leitung 30 kann auf die gleiche Weise wie die Abscheidung der ersten Leitung 16 erfolgen. Die isolierende Schicht 18 liefert eine Stütze für die dritte Leitung 30 und dient dazu, die erste und dritte Leitung 16 und 30 voneinander zu isolieren. Die dritte Leitung 30 kann etwa die gleiche Dicke wie die erste Leitung 16 aufweisen, d. h. sie trägt zu der Logikverdrahtung des Halbleiterbauelements 300 bei. Alternativ kann die dritte Leitung 30 als eine Hochstromleitung ähnlich der zweiten Leitung 17 implementiert werden und etwa die gleiche Dicke wie die zweite Leitung 17 aufweisen. Die erste Leitung 16 und die dritte Leitung 30 kreuzen einander in verschiedenen Ebenen, ohne elektrisch miteinander verbunden zu sein.
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6 veranschaulicht eine Draufsicht auf ein Halbleiterbauelement 400, das gemäß einem oder mehreren oben erklärten Prinzipien ausgelegt ist. Das Halbleiterbauelement 400 verwendet einen zuleitungsfreien Baustein, d. h. einen Baustein ohne Pins, wie etwa einen P-TDSON-Baustein (Plastic Thin Dual Small Outline Non-leaded) oder einen P-VQFN-Baustein (Plastic Very Thin Quad Flat Non-leaded). In der Draufsicht von 6 ist nur der Umriss 401 des Vergussmaterials dargestellt. Ein Chippad 403 (entsprechend dem Kontaktpad 203 in 4 und 5) befindet sich an der Unterseite des Halbleiterbauelements 400. Vertiefungen 410 an der Peripherie des Chippads 403 sind mit Vergussmaterial gefüllt (nicht dargestellt), um das nicht dargestellte Vergussmaterial und das Chippad 403 fest zusammenzuhalten.
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Ein Halbleiterchip 12-1 ist auf dem Chippad 403 montiert. Hier ist der Halbleiterchip 12-1 beispielsweise ein vertikaler Leistungstransistor.
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Ein nicht dargestellter Sourcekontakt des Halbleiterchips 12-1 ist an eine ebenenartige erste Leitung 17 gekoppelt, die aus Kupfer hergestellt sein kann. Wie aus 6 hervorgeht, kann die zweite Leitung 17 eine seitliche Abmessung haben, die etwa der seitlichen Abmessung des Halbleiterchips 12 entspricht. Die zweite Leitung 17 verläuft zu einem Kontaktpad 402, das dem Kontaktpad 202 in 4 und 5 entspricht. Das Kontaktpad 402 dient als ein Sourcepad und weist drei Sourceanschlüsse 402-1, 402-2 und 402-3 auf, an die externe Zuleitungen am Boden des Bausteins angeschlossen sein können.
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Ein Gatekontakt 14 des Halbleiterchips 12 ist mit einer ersten Leitung 16 verbunden. Die erste Leitung 16 verläuft zu einem Kontaktpad 404, das dem in 4 und 5 dargestellten Kontaktpad 204 entspricht. Das Kontaktpad 404 stellt den Gateanschluss des Halbleiterbauelements 400 dar.
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Sowohl die erste Leitung 16 als auch die zweite Leitung 17 sind auf einer isolierenden Schicht 420 abgeschieden, die der in 4 und 5 dargestellten isolierenden Schicht 20 entspricht. Somit werden die erste und zweite Leitung 16, 17 durch eine planare Verdrahtungstechnik wie oben beschrieben über der isolierenden Schicht 420 abgeschieden, wodurch für wesentlich andere Strombelastungskapazitäten für den Gate- und Sourcestrom gesorgt wird.
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Ein Halbleiterbauelement 500 gemäß einer vierten Ausführungsform ist in der Draufsicht von 7 dargestellt. Das Halbleiterbauelement 500 enthält zwei Leistungshalbleiterchips 512-1, 512-2 und einen Logikhalbleiterchip 512-3, in einem Mehrchipbaustein mit dem Umriss 501 gekapselt. Das Halbleiterbauelement 500 enthält ein erstes Chippad 503-1, auf dem der erste Leistungshalbleiterchip 512-1 montiert ist, ein zweites Chippad 503-2, auf dem der zweite Leistungshalbleiterchip 512-2 montiert ist, ein Sourcekontaktpad 502, das die drei Sourceanschlüsse 502-1, 502-2, 502-3 des Halbleiterbauelements 500 bereitstellt, und vier Kontaktpads 504-1, 504-2, 504-3, 504-4, die über Leitungen 516-1, 516-2, 516-3, 516-4 mit Chippads auf dem Logikhalbleiterchip 512-3 verbunden sind. Der Logikhalbleiterchip 512-13 ist auf der Oberseite des ersten Leistungshalbleiterchips 512-1 montiert. Weiterhin ist ein Gatekontakt 514-1 des ersten Leistungshalbleiterchips 512-1 über eine Leitung 516-5 mit einem Chipkontakt des Logikhalbleiterchips 512-3 verbunden, und ein Gatekontakt 514-2 des zweiten Leistungshalbleiterchips 512-2 ist über eine Leitung 516-6 mit einem weiteren Chipkontakt des Logikhalbleiterchips 512-3 verbunden. Beide Leistungshalbleiterchips 512-1 und 512-2 sind vertikale Leistungstransistoren. Ein unterer Drainkontakt des ersten Halbleiterchips 512-1 ist mit dem ersten Chippad 503-1 verbunden. Ein oberer Sourcekontakt 515-1 des ersten Leistungshalbleiterchips 512-1 ist über Leitung 517-1 mit dem zweiten Chippad 503-2 verbunden. Das zweite Chippad 503-2 ist elektrisch mit einem unteren Drainkontakt des zweiten Halbleiterchips 512-2 verbunden, und ein Sourcekontakt 515-2 davon ist elektrisch über eine Leitung 517-2 mit dem Sourcekontaktpad 502 verbunden. Ein Fachmann versteht, dass die zwei Leistungshalbleiterchips 512-1 und 512-2 in einer Halbbrückenkonfiguration geschaltet sind, bei der der Drainkontakt des Transistors 512-2 auf der hohen Seite an den Sourcekontakt des Transistors 512-1 auf der niedrigen Seite gekoppelt ist. Die Logikhalbleiterschaltung 512-3 ist konfiguriert, die Leistungshalbleiterchips 512-1 und 512-2 zu steuern.
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Die Verdrahtung des Halbleiterbauelements 500 wird entsprechend der Beschreibung in Verbindung mit 1 bis 6 hergestellt und ausgelegt. Insbesondere sind die Leitungen 516-1, 516-2, 516-3, 516-4, 516-5, 516-6 als Niederstromleitungen mit einer wie weiter oben angegebenen Dicke von z. B. weniger als 10 μm konfiguriert. Die Leitungen 517-1 und 517-2 sind Hochstromleitungen mit einer Dicke wie weiter oben angegeben von z. B. mehr als 100 μm. Diese Leitungen werden hergestellt, indem ein oder mehrere der Verfahren zur planaren Abscheidung wie oben erläutert ausgenutzt werden, wobei z. B. eine isolierende Folie 520 als ein Stützglied während der Abscheidung verwendet wird. Die isolierende Folie 520 entspricht der in 4, 5 gezeigten isolierenden Schicht 20 und der in 6 gezeigten isolierenden Schicht 420.
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Es ist anzumerken, dass das Halbleiterbauelement 500 zu einer Vielzahl von Konfigurationen modifiziert werden kann, Beispielsweise kann sich der Logikhalbleiterchip 512-3 neben den Leistungshalbleiterchips 512-1, 512-2 befinden, statt darauf. Weiterhin können zusätzliche Komponenten wie etwa passive Komponenten oder zusätzliche Halbleiterchips hinzugefügt werden.
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Zudem können Halbleiterbauelemente gemäß den beschriebenen Ausführungsformen eine Mehrfachschichtverdrahtung enthalten, in der Leitungen mit geringer Dicke, Leitungen mit kleiner und großer Dicke sowie Leitungen mit großer Dicke einander kreuzen, ohne elektrisch miteinander verbunden zu sein. 8 veranschaulicht eine Querschnittsansicht eines Halbleiterbauelements 600. Das Halbleiterbauelement 600 entspricht größtenteils dem in 5 dargestellten Halbleiterbauelement 300. Insbesondere enthält das Halbleiterbauelement 600 auch eine Mehrfachschichtverdrahtung mit zwei Leitungen 16, 17, die durch eine isolierende Schicht 18 getrennt sind und einander in verschiedenen Ebenen kreuzen. Anders als bei dem Halbleiterbauelement 300 beinhaltet die Mehrfachschichtverdrahtung eine dünne erste Leitung 16 und eine dicke zweite Leitung 17. Es ist anzumerken, dass die isolierende Schicht 18 ähnlich wie beim Halbleiterbauelement 300 eine Stütze für eine nicht gezeigte andere dünne Leitung liefern kann, wie in 5 durch die Bezugszahl 30 bezeichnet. Der Halbleiterchip 12 kann von einem beliebigen Typ sein, er kann z. B. ein Logikhalbleiterchip, ein Leistungshalbleiterchip usw. sein.
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9 zeigt eine Schnittansicht eines Halbleiterbauelements 700. Das Halbleiterbauelement 700 stellt ein Mehrfachchiphalbleiterbauelement dar, bei dem zwei Halbleiterchips 12-1, 12-2 in einer gestapelten Konfiguration angeordnet sind. Beispielsweise ist eine Leistungs-auf-Logik-Konfiguration dargestellt, bei der der Leistungshalbleiterchip 12-2 auf dem Logikhalbleiterchip 12-1 montiert ist. Bei dieser Konfiguration ist der Logikhalbleiterchip 12-1 auf dem Kontaktpad 203 als ein unterer Chip angeordnet. Die obere Oberfläche des ersten Halbleiterchips 12-1 ist mit einer Metallisierung 230 versehen, die aus Kupfer hergestellt sein kann und eine Dicke von einem oder mehreren Mikrometern aufweisen kann. Der Leistungshalbleiterchip 12-2 ist z. B. durch Löten auf der Metallisierung 230 angebracht, wobei die Metallisierung 230 als der Drainkontakt des Leistungshalbleiterchip 12-2 verwendet wird. Dieser Leistungshalbleiterchip 12-2, auch als der obere Chip bezeichnet, ist mit einer Metallisierung 240 versehen, die sich an der oberen Oberfläche davon erstreckt. Diese Metallisierung 240 dient als Sourcekontakt des Leistungshalbleiterchips 12-2.
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Nachfolgend wird die interne Verdrahtung des Halbleiterbauelements 700 ausführlicher erläutert. Wieder wird auf die oben beschriebenen Ausführungsformen bezüglich des Designs und der Herstellung von Leitungen der Verdrahtung Bezug genommen. Hier wird eine Verdrahtung mit im Wesentlichen zwei Ebenen von Leitungen verwendet. Die untere Leitungsebene enthält Leitungen 16-1 und 16-2, die zwischen einer unteren isolierenden Schicht 20 und einer oberen isolierenden Schicht 18 angeordnet sind. Die Leitung 16-1 verläuft von einem Chipkontakt des Logikhalbleiterchips 12-1 zu einem Gatechipkontakt des Leistungshalbleiterchips 12-2. Die Leitung 16-2 verläuft von einem Kontaktpad 204, das einen externen Anschluss des Halbleiterbauelements 700 darstellt, zu einem Chipkontakt auf dem Logikhalbleiterchip 12-1. Beide Leitungen 16-1 und 16-2 sind hinsichtlich der obigen Beschreibung von geringer Dicke.
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Die obere isolierende Schicht 18 dient als eine Stütze für zwei Leitungen 17-1, 17-2, die in der oberen Leitungsverdrahtungsebene des Halbleiterbauelements 700 angeordnet sind. Insbesondere kann eine Leitung 17-1 die Sourcemetallisierung 240 des Leistungshalbleiterchips 12-2 mit einem Kontaktpad 202-1 am Boden des Halbleiterbauelements 700 verbinden. Die Leitung 17-2 ist so ausgeführt, dass sie ein Kontaktpad 202-2 am Boden des Halbleiterbauelements 700 mit der Metallisierung 230 verbindet, die den Drainkontakt des Leistungshalbleiterchips 12-2 bildet. Beide Leitungen 17-1, 17-2 sind so konfiguriert, dass sie eine gräßere Dicke als die ersten Leitungen 16-1, 16-2 gemäß der Beschreibung der ersten und zweiten Leitung 16, 17 in den oben erwähnten Ausführungsformen aufweisen. Es können mehr als zwei Ebenen von Leitungen vorgesehen werden, beispielsweise kann eine zweite Ebene vorgesehen werden, die nicht gezeigte dünne Leitungen zum Weiterleiten von logischen Signalen enthält.
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Es ist anzumerken, dass die in dem Halbleiterchip 12-2 erzeugte Wärme durch den ersten Halbleiterchip 12-1 und das untere Kontaktpad 203 zu einer nicht dargestellten Anwendungsplatine übertragen wird und auch über die eine große Fläche und eine große Dicke aufweisende Leitung 17-1 zu einer nicht dargestellten Wärmesenke übertragen werden kann, der in der Nähe der Oberseite des Halbleiterbauelements 700 platziert ist, sowie zum Kontaktpad 202-1, das mit der zweiten Leitung 17-1 verbunden ist. Ähnlich den in 4, 5 und 8 dargestellten Bauelementen kann das Halbleiterbauelement 700 in einem nicht gezeigten Vergussmaterial gekapselt sein.
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Weiterhin kann der Metallträger 10 wie in 4, 5, 8 und 9 dargestellt, in einem Prozess hergestellt werden, bei dem die Halbleiterchips 12, 12-1, 12-2 auf eine kontinuierliche Metallschicht aufgebracht werden und das Strukturieren des Trägers 10 später im Herstellungsprozess durchgeführt wird (z. B. vor oder nach der Herstellung der Leitungen 16, 17 oder sogar nach dem Aufbringen des Vergussmaterials 206). In diesen Fällen wird keine Opferplatte 201 benötigt, und das Polymermaterial 205 zwischen den Trägerpads kann nach dem Strukturieren des Trägers 10 aufgebracht werden.