DE102008032395A1

DE102008032395A1 - Halbleiterbauelement

Info

Publication number: DE102008032395A1
Application number: DE102008032395A
Authority: DE
Inventors: Thorsten Meyer; Recai Sezi; Markus Brunnbauer
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2007-07-13
Filing date: 2008-07-09
Publication date: 2009-02-26
Anticipated expiration: 2028-07-10
Also published as: US9093322B2; US20090014871A1; DE102008032395B4

Abstract

Es wird ein Halbleiterbauelement offenbart. Eine Ausführungsform beinhaltet ein Halbleitersubstrat und mindestens zwei isolierende Elemente, die sich über dem Halbleitersubstrat oder über einer das Halbleitersubstrat einbettenden Formmasse befinden. Die mindestens zwei isolierenden Elemente weisen eine dem Halbleitersubstrat oder der Formmasse zugewandte erste Fläche und eine von dem Halbleitersubstrat oder der Formmasse abgewandte zweite Fläche auf. Ein leitendes Element für jedes der mindestens zwei isolierenden Elemente erstreckt sich von der ersten Fläche des isolierenden Elements zu der zweiten Fläche des isolierenden Elements.

Description

Hintergrund
Die Erfindung betrifft ein Halbleiterbauelement.
Jüngst wurde das Konzept, Halbleitersubstrate direkt auf eine Montageplattform wie etwa zum Beispiel eine Leiterplatte (PCB) zu löten, wegen seines Potentials zum Reduzieren der Kosten und der Größe des Bauelements populär. Eine Hauptherausforderung in der zugehörigen Technik ist die Notwendigkeit der Spannungskompensation zwischen dem Halbleitersubstrat und der Montageplattform. In der Regel weisen das Halbleitersubstrat und die Montageplattform verschiedene Wärmeausdehnungseigenschaften auf, was die Entwicklung von Spannung an den Verbindungen (in der Regel Lothöcker) zwischen diesen beiden Teilen verursacht. Folglich kann es insbesondere im Fall von größeren Halbleitersubstraten zu einer Verformung kommen, und dies kann die Ursache von Rissen bei Lothöckern oder anderen fatalen Defekten sein.
Es sind eine Reihe von Gegenmaßnahmen bekannt. In einigen Fällen kann eine Montageplattform mit einer Wärmeausdehnung, die besser an die Wärmeausdehnung des Halbleitersubstrats angepasst ist, verwendet werden. Weiterhin kann ein Unterfüllungsmaterial zwischen dem Halbleitersubstrat und der Montageplattform bereitgestellt werden und als spannungsabsorbierende Zwischenschicht wirken. Eine weitere Möglichkeit besteht darin, dem Auftreten von Scherkräften durch die Verwendung von Lothöckern mit verbesserter Elastizität und Rissfestigkeit entgegenzuwirken.
Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
Kurze Beschreibung der Zeichnungen
Die beiliegenden Zeichnungen sind aufgenommen, um ein weiteres Verständnis von Ausführungsformen zu vermitteln, und sind in diese Beschreibung aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen ergeben sich ohne weiteres, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das leitende Zwischenverbindungspfosten enthält.
2 veranschaulicht eine Draufsicht auf eine Oberfläche, die mit leitenden Zwischenverbindungspfosten des in 1 dargestellten Halbleitersubstrats ausgestattet ist.
3 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das in eine Formmasse eingebettet ist und leitende Zwischenverbindungspfosten enthält.
4 veranschaulicht eine Draufsicht auf eine Oberfläche des Halbleitersubstrats und eine Oberfläche der Formmasse, in die das Halbleitersubstrat eingebettet ist, wie in 3 dargestellt, wobei beide Oberflächen mit leitenden Zwischenverbindungspfosten ausgestattet sind.
5 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das mit leitenden Zwischenverbin dungspfosten mit daran angebrachten Lothöckern ausgestattet ist.
6 veranschaulicht ein Flussdiagramm, das grundlegende Herstellungsprozesse zum Herstellen einer Struktur wie in den 1 bis 5 zeigt.
7 und 8 veranschaulichen Herstellungsprozesse zum Herstellen der in 5 dargestellten Struktur.
9 veranschaulicht ein Halbleitersubstrat, das in eine Formmasse eingebettet ist und mit leitenden Zwischenverbindungspfosten mit daran angebrachten Lothöckern ausgestattet ist.
10 veranschaulicht Herstellungsprozesse, die zum Erzeugen der in 9 dargestellten Struktur verwendet werden.
11 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das mit einer hohlen Stützstruktur mit darauf aufgebrachten Lothöckern ausgestattet ist.
12 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das mit einer weiteren hohlen Stützstruktur mit darauf aufgebrachten Lothöckern ausgestattet ist.
13 veranschaulicht Herstellungsprozesse zum Produzieren einer hohlen Stützstruktur wie in den 11 und 12 dargestellt.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung benutzt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer", „hinterer" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Reihe unterschiedlicher Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist in keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwa anderes angegeben ist.
Nachfolgend kann ein Halbleiter oder ein Halbleitersubstrat ein Chip sein, der eine integrierte Schaltung wie etwa eine Logikschaltung, eine Leistungsschaltung, eine analoge Schaltung, ein elektrooptisches Bauelement, ein MEMS-System (Micro-Electro-Mechanical System – mikroelektromechanisches System) usw. enthalten kann. Das Halbleitersubstrat kann auch ein Wafer sein, bevor der Wafer in einzelne Chips zerlegt wird. In vielen Fällen wird das Halbleitersubstrat aus Silizium hergestellt sein. Es sind jedoch gleichermaßen auch beliebige andere Halbleitermaterialien wie etwa beispielsweise Verbundhalbleiter (zum Beispiel Galliumarsenid oder Indiumphosphid) möglich.
Ein Halbleiterbauelement, das das Halbleitersubstrat enthält, das mit leitenden elastischen Zwischenverbindungspfosten oder einer hohlen elastischen Zwischenver bindungsstruktur ausgestattet ist, ist zum Anbringen an einer Montageplattform ausgelegt. Die Montageplattform kann eine Anwendungsplatine oder PCB sein, auf der das Halbleiterbauelement direkt montiert werden kann. Die Montageplattform kann gleichermaßen jedoch eine alternative Art von Substrat sein wie ein SBU-Laminatsubstrat (Sequential Build-Up – sequentieller Lagenaufbau), ein Keramiksubstrat oder ein geformtes Substrat wie etwa ein aus Kunststoff hergestelltes MID (Moulded Interconnect Device – geformtes Zwischenverbindungsbauelement). Zudem ist es möglich, dass die Halbleiterplattform an einem anderen Halbleitersubstrat montiert wird, das als Montageplattform verwendet wird, wodurch gestapelte Halbleiterbauelemente gebildet werden.
1 veranschaulicht ein Halbleiterbauelement mit einem Halbleiterdie oder Chip 1. Chipfelder 2 sind an einer aktiven Oberfläche 3 des Chips 1 ausgebildet. Die Chipfelder 2 stellen die elektrischen Anschlüsse des Chips 1 dar und sind an aktive funktionale Elemente (zum Beispiel Transistoren, elektrooptische oder elektromechanische Elemente usw., in 11 nicht dargestellt) durch eine chipinterne Verdrahtung (ebenfalls nicht dargestellt) angeschlossen.
Die Chipfelder 2 sind elektrisch an elastische, unabhängige und beabstandete leitende Pfosten 4 angeschlossen, die im wesentlichen in einer senkrechten Richtung von der aktiven Oberfläche 3 des Chips 1 wegstehen.
Jeder leitende Pfosten 4 besteht aus mindestens zwei Elementen, nämlich einem isolierenden Element 5 und einem leitenden Element 6. Das leitende Element 6 erstreckt sich von einer unteren Fläche 7 des isolierenden Elements 5, welche der aktiven Oberfläche 3 des Chips 1 zugewandt ist, zu einer oberen Fläche 8 an dem gegenüber liegenden Ende des isolierenden Elements 5. Auf dieser oberen Fläche 8 des isolierenden Elements 5 kann sich eine leitende Frontplatte 9 befinden. Wie nachfolgend ausführlicher beschrieben wird, kann die leitende Frontplatte 9 als eine Stütze für ein Zwischenverbindungselement wie etwa ein Lotdepot (zum Beispiel Lothöcker oder Kugel) verwendet werden, das an dem leitenden Pfosten 4 angebracht werden soll, das heisst, als ein „Kugelfeld" (ball pad) oder „Landefeld" (landing pad) für ein derartiges Zwischenverbindungselement dienen kann. In der Regel wird nur ein derartiges Zwischenverbindungselement (d. h. beispielsweise eine Lotkugel oder ein Lothöcker) an jedem leitenden Pfosten 4 angebracht. Es sind auch andere, von den Lotdepots verschiedene Arten von Zwischenverbindungselementen möglich. Die leitende Frontplatte 9 kann aus dem gleichen Material wie das leitende Element 6 hergestellt sein oder könnte aus einem anderen leitenden Material hergestellt sein.
Die Abmessungen der leitenden Pfosten 4 können über einen großen Bereich variieren. Die leitenden Pfosten 4 erstrecken sich in der Regel mindestens 30 μm bis etwa 100 μm oder mehr ab der aktiven Oberfläche 3 des Chips 1. Typische Höhen können 50 μm bis 80 μm betragen, doch sind kleinere oder größere Höhen gleichermaßen möglich.
Die seitlichen Abmessungen der leitenden Pfosten 4 können im Bereich von etwa 100 bis 600 μm liegen. Die seitlichen Abmessungen können in der Regel in einem gewissen Ausmaß durch den Durchmesser des an der leitenden Frontplatte 9 des leitenden Pfostens 4 angebrachten Lotdepots gesteuert werden. Wenn beispielsweise ein Lothöcker (oder eine Kugel) mit einem Durchmesser von etwa 300 μm verwendet wird, kann die seitliche Abmessung des leitenden Pfostens 4 ebenfalls etwa 300 μm betragen. Leitende Pfosten 4 mit größeren größten seitlichen Abmessungen von etwa 500 μm oder 400 μm sind ebenfalls realisierbar. Wenn insbesondere Lothöcker mit einem kleineren Durchmesser verwendet werden, kann wei ter auch die seitliche Abmessung von leitenden Pfosten 4 kleiner sein, z. B. weniger als 300 μm oder sogar noch weniger als 250 oder 200 μm. Die seitliche Abmessung des sich durch ein Durchgangsloch in dem isolierenden Element 5 erstreckenden leitenden Elements 6 kann etwa 100 μm betragen, um eine ausreichende Volumenleitfähigkeit durch den leitenden Pfosten 4 bereitzustellen. Die seitliche Abmessung der Frontplatte 9 kann ein wenig kleiner (zum Beispiel etwa 280 μm) als die seitliche Abmessung des leitenden Pfostens 4 oder kann die gleiche sein, d. h., kann ebenfalls etwa zum Beispiel 300 μm betragen.
In 1 erstreckt sich das leitende Element 6 durch ein Durchgangsloch des isolierenden Elements 5 in einem zentralen Gebiet davon. Es ist jedoch auch möglich, dass das isolierende Element 5 eine stabile Ausführung aufweist, wobei sich das leitende Element 6 entlang einer äußeren Oberfläche des isolierenden Elements 5 erstreckt.
Weiterhin ist anzumerken, dass sich das leitende Element 6 in 1 räumlich über einem Chipfeld 2 befindet. Wie weiter unten ausführlicher beschrieben wird, wird bei den meisten praktischen Implementierungen jedoch eine aus einem leitenden Material wie etwa Metall hergestellte Umverteilungsschicht (RDL – Redistribution Layer) über der aktiven Oberfläche 3 des Chips 1 angeordnet sein, um die Chipfelder 2 und die leitenden Elemente 6 zu verbinden. Eine leitende RDL gestattet die freie Wahl der Positionen der leitenden Pfosten 4 über der aktiven Oberfläche 3 des Chips 1. Dies gestattet es, jedem gewünschten (zum Beispiel standardisierten) Zwischenverbindungslayout zu entsprechen, das von dem Bausteindesigner erfüllt werden muss. Als ein Beispiel veranschaulicht 2 ein Zwischenverbindungslayout, bei dem die leitenden Pfosten 4 in einem regulären Feld (array) über die aktive Oberfläche 3 des Chips 1 verteilt sind.
Bausteindesigns, wie schematisch in 1 und 2 dargestellt, werden als „Fan-In"-Designs bezeichnet, weil die ganze Bausteinzwischenverbindung (d. h. die nicht dargestellte RDL und die leitenden Pfosten 4) sich innerhalb des Grundrisses des Chips 1 befinden. 3 und 4 veranschaulichen schematisch einen „Fan-Out"-Baustein, der für eine vergrößerte Bausteinzwischenverbindungsfläche sorgt. Im spezielleren kann ein Fan-Out-Baustein durch einen in einer Formmasse 10 eingebetteten Chip 1 hergestellt werden. Die Formmasse 10 bedeckt den Chip 1 mindestens in einer seitlichen Abmessung und stellt zusätzliche Fläche bereit, die für die Bausteinzwischenverbindung zur Verfügung steht. Die Formmasse 10 besitzt eine Oberfläche 11, die im wesentlichen bündig mit der aktiven Oberfläche 3 des Chips 1 liegt. Diese Oberfläche 11 der Formmasse 10 kann als eine Stütze für zusätzliche leitende Pfosten 4 verwendet werden, die sich außerhalb und/oder teilweise außerhalb des Grundrisses des Chips 1 befinden.
Hinsichtlich 3 ist anzumerken, dass eine beliebige RDL- oder Zwischenverbindungsverdrahtung zwischen Chipfeldern 2 und leitenden Pfosten 4 (insbesondere jene jenseits der Chipgrenze liegende) in 3 nicht dargestellt ist. Wie bereits in Verbindung mit 1 erwähnt, wird eine derartige RDL- oder Bausteinzwischenverbindungsverdrahtung weiter unten ausführlicher erläutert, siehe 5 und 9.
Ein Vergleich von 4 mit 2 offenbart, dass Fan-Out-Bausteine eine signifikant erhöhte Anzahl von leitenden Bausteinpfosten 4 mit dem gleichen Abstand (pitch) bereitstellen können. In der Praxis ist der Abstand oftmals standardisiert und darf deshalb mit der Chipminiaturisierung nicht schrumpfen. Deshalb sind Fan-Out-Bausteine ein kosteneffizienter Ansatz, um Chipminiaturisierung und Bausteinkompatibilität miteinander in Einklang zu bringen.
Bei Fan-Out-Bausteinen wie in 3 und 4 dargestellt können die leitenden Pfosten 4 auch ausschließlich auf der Formmassenoberfläche 11 liegen. Weiterhin ist für einen Fachmann offensichtlich, dass Bausteine wie in 1 bis 4 dargestellt als Ball-Grid-Array-Bausteine (BGA) für den Fall verwendet werden können, dass Lothöcker oder Lotkugeln auf den leitenden Pfosten 4 aufgebracht werden. Wenngleich in allen 1 bis 4 (und auch in den folgenden Figuren) die leitenden Pfosten 4 so dargestellt sind, dass sie einen kreisförmigen Querschnitt aufweisen, d. h., in einer Zylindersäulengestalt ausgebildet sind, sind weiterhin andere Designs wie etwa Säulen mit rechteckigen Querschnitten realisierbar.
5 veranschaulicht eine Ausführungsform eines Halbleiterbauelements, das im wesentlichen in Übereinstimmung mit der in 1 dargestellten Ausführungsform aufgebaut ist. Gleiche Bezugszeichen bezeichnen in den Zeichnungen gleiche Teile. 5 veranschaulicht auf die Frontplatten 9 aufgebrachte Lotkugeln 20, die bei dieser Anordnung als Kugelfelder verwendet werden. Weiterhin wird eine leitende RDL 21 verwendet, um die leitenden Pfosten 4 in Relation zu den Chipfeldern 2 zu verlagern. Die RDL 21 ist durch eine harte Passivierungsschicht 23 von der aktiven Oberfläche 3 des Chips 1 isoliert. Eine optionale dielektrische Abdeckungsschicht 22 kann über der leitenden RDL 21 angeordnet sein, um eine Freilegung der RDL 21 zu vermeiden. Wiederum kann, wie im linken oberen Teil von 5 dargestellt, das isolierende Element 5 eine hohle Säulenstruktur sein.
Die Lotkugeln 20 können aus eutektischem Lot (Sn-Pb) sein, das ein Elastizitätsmodul von etwa 20 GPa im Vergleich zu etwa 44 GPa von bleifreiem Lot auf der Basis von Sn-Ag-Verbindungen aufweist. Je niedriger das Elastizitätsmodul, um so höher ist die Elastizität der Lotkugel. Somit stellen eutektische Lotkugeln eine bessere Kugelrissfestigkeit als bleifreie Lothöcker bereit.
Weiterhin hängt die Elastizität der Bausteinzwischenverbindung von den für die leitenden Pfosten 4 gewählten Materialien und Abmessungen ab. Sowohl das isolierende Element 5 als auch das leitende Element 6 können aus sehr elastischen polymeren Materialien hergestellt sein. Weiterhin ist die Elastizität des Pfostens 4 um so größer, je höher die leitenden Pfosten 4 sind. Wenn zum Beispiel der Chip 1 aus Silizium hergestellt ist und die Montageplattform, auf der der Chip 1 montiert werden soll, ein PCB ist (z. B. aus Epoxidharz hergestellt), dann müssen die leitenden Pfosten 4 und die aufgebrachten Lotkugeln 20 eine Spannung absorbieren, die durch die Fehlanpassung des Wärmeausdehnungskoeffizienten (CTE – Coefficient of Thermal Expansion) des PCB-Substrats (etwa 15 ppm/°C) und den CTE von Silizium (etwa 3 ppm/°C) verursacht wird.
Ein Flussdiagramm, das grundlegende Herstellungsprozesse zum Herstellen einer Struktur wie in den 1 bis 5 dargestellt zeigt, ist in 6 dargestellt. Zuerst wird eine isolierende Schicht über dem Halbleitersubstrat 1 aufgebracht. Dann wird die isolierende Schicht strukturiert, um die isolierenden Elemente 5 zu erzeugen. Ein leitendes Element 6 wird auf jedes isolierende Element 5 aufgebracht, so dass sich das leitende Element 6 von der unteren Fläche 7 zu der oberen Fläche 8 des isolierenden Elements erstreckt.
7 und 8 veranschaulichen ausführlicher Herstellungsprozesse A) bis F) zum Herstellen der in 5 dargestellten Ausführungsform. Der Ausgangspunkt ist ein Wafer 100, von dem in den 7 und 8 nur ein einem einzelnen Chip 1 entsprechender Abschnitt dargestellt ist. Der Wafer 100 kann gemäß standardmäßiger WLP(Wafer Level Packaging)-Technologie verarbeitet werden. Somit werden alle vor dem Zerlegen des Wafers 100 durchgeführten Prozesse auf der Waferebene ausgeführt.
Gemäß Prozess A) werden Felder 2 auf dem Wafer 100 hergestellt. Als nächstes wird eine harte Passivierungsschicht 23 auf der aktiven Oberfläche 3 des Wafers 100 abgeschieden. Die isolierende harte Passivierungsschicht 23 kann zum Beispiel aus Siliziumoxid oder Siliziumnitrid hergestellt sein.
Im Prozess B) wird die leitende RDL 21 auf die aktive Oberfläche 3 aufgebracht. Die RDL 21 kann direkt auf die harte Passivierungsschicht 23 aufgebracht werden. In diesem Fall wird jede dielektrische Schicht zwischen der harten Passivierungsschicht 23 und der RDL 21 vermieden. Somit wird durch Verwendung der harten Passivierungsschicht 23 als Isolator der RDL eine kosteneffiziente Ausführung der Bausteinverdrahtung erhalten. Es ist jedoch auch möglich, eine polymere dielektrische Dünnfilmschicht (nicht dargestellt) entweder direkt auf der aktiven Oberfläche 3 des Wafers 100 (um die harte Passivierungsschicht 23 zu ersetzen) oder auf der harten Passivierungsschicht 23 herzustellen und dann die RDL 21 auf diese dielektrische polymere Schicht aufzubringen. Eine derartige dielektrische polymere Schicht kann, wenn sie vorliegt, eine Dicke von etwa 6 μm und in der Regel weniger als 10 μm aufweisen.
In beiden Fällen kann die Ausbildung der RDL 21 durch einen Sputter- und Plattierungsprozess bewerkstelligt werden. Sputter- und Plattierungsprozesse sind in der Dünnfilmtechnologie wohlbekannt. Kurz gesagt wird eine Keimschicht (beispielsweise TiW) auf der harten Passivierungsschicht 23 (oder falls sie vorliegt, der dielektrischen polymeren Schicht) aufgebracht. Als nächstes wird eine Photolackschicht auf der Keimschicht abgeschieden und durch Photolithographie strukturiert, um Gräben in der Photolackschicht zu bilden. Danach kann Elektroplattieren beispielsweise unter Verwendung von Kupfer verwendet werden, um diese Gräben zu füllen, damit die die RDL 21 darstellenden Leitungen hergestellt werden. Eine derartige RDL 21 kann eine Dicke von etwa 6 μm und in der Regel von weniger als 10 μm aufweisen.
Im Prozess C) werden die isolierenden Elemente 5 der leitenden Pfosten 4 hergestellt. Dazu wird ein dielektrisches Lackmaterial auf dem Wafer 100 abgeschieden. Die Abscheidung des dielektrischen Lackmaterials kann durch Aufschleudern eines flüssigen Lackmaterials oder durch Laminieren eines vorgehärteten trockenen Filmlackmaterials auf dem Wafer 100 bewerkstelligt werden. Die Dicke der Lackschicht entspricht der Höhe der isolierenden Elemente 5. Eine Filmdicke von mehr als 200 μm kann mit einem einzelnen Aufschleuderprozess erhalten werden. Beispielsweise kann der Photolack SU8 als Lackmaterial verwendet werden.
Dann wird die Lackschicht strukturiert, um die isolierenden Elemente 5 mit der Gestalt eines Hohlzylinders herzustellen. Involvierte Prozesse könnten Lichtexposition unter Verwendung einer Nah-UV-Lichtquelle (zum Beispiel 350–400 nm), Post-Exposure-Bake (PEB), Entwicklung und Ätzen der nicht freigelegten Lackbereiche sein.
Die Mitte des hohlen isolierenden Elementes 5 wird auf der RDL 21 plaziert. Die isolierenden Elemente 5 können von unterschiedlichem Durchmesser und unterschiedlicher Höhe sein, und sogar der Durchmesser der hohlen Öffnungen kann variabel sein. Somit können die isolierenden Elemente 5 untereinander verschiedene elastische und elektrische Eigenschaften aufweisen.
Danach kann, wie im Prozess D) dargestellt, die dielektrische Abdeckschicht 22 aufgebracht werden und die mittleren Öffnungen der isolierenden Elemente 5 werden mit einem leitenden Material gefüllt.
Verschiedene Techniken könne verwendet werden, um die mittleren Öffnungen der isolierenden Elemente 5 zu füllen. Die mittleren Öffnungen können über einen Flüssigkeitsfüllprozess gefüllt werden. Der Wafer 100 wird in eine Vakuumkammer gegeben und in ein Bad aus einem flüssigen leitenden Material, zum Beispiel Lot, eingetaucht. Infolge des Vakuums wird das flüssige leitende Material in die Öffnungen der isolierenden Elemente 5 gezogen. Dann wird der Wafer 100 aus dem Lotbad genommen. Lot innerhalb der Öffnungen bleibt an der RDL 21 am Boden der Öffnungen haften und verfestigt sich dann innerhalb der Öffnung. Da flüssiges Lot nicht an polymeren Materialien wie etwa der Oberseite und den Seitenwänden der isolierenden Elemente 5 und der polymeren Abdeckschicht 22 haftet, werden nur die Öffnungen der isolierenden Elemente 5 mit Lot gefüllt.
Alternativ kann ein Druckprozess verwendet werden, um die Öffnungen der isolierenden Elemente 5 mit einem leitenden Material zu füllen. Bei einem Druckprozess wird ein Sieb oder eine Schablone verwendet, um ein leitendes Polymer in die Öffnungen der isolierenden Elemente 5 zu drücken. In der Regel sind solche druckbaren leitenden Polymere mit Metallpartikeln und Zusätzen gefüllt, um die Leitfähigkeit des Materials zu verbessern. Im spezielleren können solche leitenden polymeren Zwischenverbindungsmaterialien z. B. von einem (lötbaren) Polymerdickfilmtyp unter Verwendung einer Polymerdickfilmzubereitung aus Lotlegierung, Kupferpulver, Epoxidharz und Flussmittel-/Härtemittelchemie sein oder kann aus einem leitenden Farbtyp unter Verwendung eines Phenoxyharzsystems sein, das stark mit Silberflocken gefüllt ist. Einige dieser leitenden polymeren Materialien können direkt gelötet werden. Deshalb ist es möglich, auch die leitende Frontplatte 9 aus einem solchen leitenden polymeren Material herzustellen, beispielsweise durch einen nachfolgenden Druckprozess unter Verwendung eines Siebes mit Löchern mit einem grö ßeren Durchmesser als das zum Füllen der Öffnungen der isolierenden Elemente 5 verwendete Sieb. Das leitende polymere Material kann thixotrope Eigenschaften aufweisen und kann nach Aufbringen getrocknet und gehärtet werden.
Als eine weitere Option kann leitendes polymeres Material wie oben beschrieben in die Öffnungen der isolierenden Elemente 5 durch Dispensieren eingebracht werden. Das Dispensieren erfolgt durch Einbringen eines definierten Volumens von leitendem polymerem Material in die Öffnung jedes isolierenden Elements 5 über ein Kapillarwerkzeug. Wenngleich das Dispensieren inhärent ein sequentieller (d. h. langsamer) Prozess ist, kann zum Beschleunigen des Prozesses eine Dispensiervorrichtung in Form eines Duschkopfes mit mehreren Kapillaren verwendet werden.
Noch ein weiterer Prozess, der zum Füllen der Öffnungen der isolierenden Elemente 5 mit einem leitenden polymeren Material verwendet werden kann, ist das Tintenstrahlen (Ink-Jetting). Wie bereits erwähnt sind leitende polymere Tinten mit einer Vielzahl verschiedener physikalischer Eigenschaften erhältlich.
Die Öffnungen in den isolierenden Elementen 5 können auch mit einem Sputter- und Plattierungsprozess gefüllt werden, wie oben in Verbindung mit der Ausbildung der RDL 21 beschrieben wurde. Ein derartiger Prozess gestattet, den leitenden Pfosten 4 mit einem aus Metall hergestellten leitenden Element 6 zu versehen. Da eine erhebliche Plattierungshöhe erzielt werden muss, kann ein Sputter- und Plattierungsprozess teurer sein als andere oben erwähnte Prozesse.
Gemäß noch einer weiteren Ausführungsform kann das Füllen der Öffnungen der isolierenden Elemente 5 gleichzeitig mit dem Aufbringen von Lotkugeln bewerkstelligt werden. Insbesondere kann ein derartiger Prozess das Abscheiden einer (z. B. aus Palladium hergestellten) Keimschicht auf den inneren Seitenwänden und den oberen Flächen 8 der isolierenden Elemente 5 beinhalten. Dann wird Kupfer stromlos auf den Keimschichten aufgewachsen. Wenn Lotkugeln 20 auf solche isolierende Elemente 5 aufgebracht werden, die mit einer Kupferschicht an ihren oberen Flächen 8 und ihren inneren Seitenwänden beschichtet sind, fließt das Lötmaterial in die kupferbeschichteten Öffnungen und sorgt für das Füllen der Öffnungen, um eine ausreichend hohe Volumenleitfähigkeit der leitenden Pfosten 4 sicherzustellen. Es sei angemerkt, dass diese Technik gleichermaßen dann angewendet werden kann, wenn das leitende Element 6 so gewählt ist, dass es sich am Umfang des isolierenden Elements 5 befindet, d. h., wenn sich das isolierende Element 5 am mittleren Gebiet des leitenden Pfostens 4 befindet und sich das leitende Element 6 im peripheren Gebiet des leitenden Pfostens 4 befindet.
Bei Prozess E) werden die leitenden Frontplatten 9 gegebenenfalls an den leitenden Pfosten 4 angebracht. Wie oben beschrieben sorgen mehrere Techniken für das Anbringen der leitenden Frontplatten 9 im Verlauf des Prozesses des Füllens der Öffnungen der isolierenden Elemente 5.
In Prozess F) werden Lotkugeln (oder Lothöcker) 20 an den leitenden Pfosten 4 angebracht. Standardmäßige Kugelplazierungstechniken können verwendet werden. Nach Prozess F) kann der Wafer 100 in einzelne Chips 1 zerlegt werden. Es ist auch möglich, dass die Chipvereinzelung (sogenannte Zerlegung (dicing)) in einem frühesten Stadium in dem Prozessfluss der Prozesse A) bis F) durchgeführt wird.
Wegen der Elastizität der leitenden Pfosten 4 und des erhöhten Abstands der Zwischenverbindungselemente (z. B. der leitenden Frontplatten 9 oder der Lotkugeln 20 oder irgendeines beliebigen anderen Zwischenverbindungsmate rials wie zum Beispiel eines leitenden Klebers usw.) können hohe Temperaturzykluszuverlässigkeiten erhalten werden. Weiterhin wird weder ein zwischen den Lotkugeln 20 aufgebrachtes Unterfüllmaterial noch irgendwelches zusätzliches, üblicherweise neben den Frontplatten 9 angeordnetes Lotstopmaterial benötigt. Das da Photolackmaterial mit einem hohen Seitenverhältnis und fast vertikalen Seitenwänden strukturiert werden kann, könnten prinzipiell sehr kleine Abstände bis hinunter zu weniger als 10 μm erhalten werden. Wie oben erwähnt kann die in 5 und Prozess F) von 8 dargestellte Struktur als ein Flip-Chip-Baustein sowie als ein WLB-Baustein (Wafer Level Ball Grid Array) verwendet werden. Sie kann zum direkten Montieren auf einer Anwendungsplatine wie etwa einem PCB oder zum Montieren des Chips 1 auf einem Zwischenträger (Interposer) verwendet werden, der Teil des Chipbausteins bildet und mit zusätzlichen Bausteinzwischenverbindungsmitteln zum Anschließen an eine Anwendungsplatine ausgestattet ist.
9 veranschaulicht einen Baustein vom Fan-Out-Typ mit einem Chip 1, einer RDL 21, leitenden Pfosten 4 und Lothöckern 20. Im Gegensatz zu dem in 5 dargestellten Baustein ist der Chip 1 in eine Formmasse 30 eingebettet. Die Formmasse 30 bedeckt den Chip 1 seitlich und an der hinteren Oberfläche des Chips 1, der aktiven Oberfläche 3 gegenüber. Wie in Verbindung mit 3 und 4 beschrieben wurde, liefert die Formmasse 30 eine zusätzliche obere Oberfläche 31, die im wesentlichen bündig mit der aktiven Oberfläche 3 liegt, um zusätzliche leitende Pfosten 4 (in 9 nicht dargestellt) bereitzustellen. Weiterhin unterscheidet sich der in 9 dargestellte Baustein von dem in 5 dargestellten Baustein durch eine Dünnfilmpolymerschicht 32, die sich über die aktive Oberfläche 3 des Chips 1 und die benachbarte obere Oberfläche 31 der Formmasse 30 erstrecken kann. Die RDL 21 ist auf dieser Polymerschicht 32 angeordnet. Es ist anzumerken, dass eine derartige Polymerschicht 32 auch in dem in 5 dargestellten Baustein bereitgestellt werden kann und optional die harte Passivierungsschicht 23 ersetzen kann. Bei dem in 9 dargestellten Baustein kann die Polymerschicht 32 jeden möglichen Prozess am Übergang zwischen der Oberfläche 31 der Formmasse 30 und der aktiven Oberfläche 3 des Chips 1 absorbieren. Weiterhin ist anzumerken, dass die seitliche Seitenwand des Chips 1, die ihre Schnittkante darstellt, üblicherweise nicht mit einer harten Passivierungsschicht 23 beschichtet ist und deshalb ein Risiko des Kurzschließens einer über die Chipgrenze zur Formmassenoberfläche 31 verlaufenden RDL 21 verursachen kann. Deshalb kann die Dünnfilmpolymerschicht 32 die Isoliersicherheit an der Chip-Formmasse-Grenze, insbesondere für Bausteine vom Fan-Out-Typ wie in 9 dargestellt, verbessern. Dennoch ist es auch für den in 9 dargestellten Fan-Out-Baustein möglich, die Polymerschicht 32 zu vermeiden, wenn entsprechende Maßnahmen ergriffen werden, um die Isolation der oberen Schnittkante des Chips 1 von der RDL 21 zu garantieren.
10 zeigt einen Prozessfluss zum Herstellen von Formmassebausteinen vom Fan-Out-Typ, wie in den 3, 4 und 9 dargestellt.
Ein Metallträger 201 besitzt ein darauf laminiertes doppelseitiges Klebeband 202, vgl. Prozess A). In Prozess B) werden Chips 1 in einem beabstandeten Verhältnis auf dem Metallträger 201 plaziert und durch das Klebeband 202 fest fixiert. Dann wird in Prozess C) der Metallträger 201 mit angebrachten Chips 1 in eine Formpresse eingesetzt, und die Chips 1 werden mit Formmasse 203 gekapselt, um einem geformten rekonfigurierten Wafer 204 zu bilden.
Nach dem Härten nach der Ausformung wird das Klebeband 202 zusammen mit dem geformten rekonfigurierten Wafer 204 in Prozess D) von dem Metallträger 201 gelöst.
In Prozess E) wird das Klebeband 202 abgezogen, um den ausgeformten rekonfigurierten Wafer 204 zu erhalten. Dann wird, in 10 nicht dargestellt, der ausgeformte rekonfigurierte Wafer 204 an Trennlinien 205 in einzelne Bauteile zerlegt. Es sollte angemerkt werden, dass die Kunststofformmasse 203 einen Wärmeausdehnungskoeffizienten CTE nahe dem CTE von Silizium (etwa 3 ppm/°C) aufweisen sollte. Der CTE der Formmasse 203 kann durch den Füllmittelgehalt gesteuert werden. Eine gute Wärmeausdehnungsanpassung wird mit einer Formmasse 203 mit einem Füllmittelgehalt über 85% erzielt.
11 veranschaulicht eine weitere Ausführungsform eines Bausteins mit einer Chipzwischenverbindungsstruktur mit verbesserter Elastizität. Anstatt einen einzelnen leitenden Pfosten 4 für jedes Bausteinzwischenverbindungselement zu verwenden, wird ein „fliegendes Dielektrikum" verwendet, um die Zwischenverbindungselemente (zum Beispiel Lotkugeln 20) zu vermeiden, die direkt in Kontakt mit dem Chip 1 plaziert werden sollen. Im spezielleren wird beginnend mit einem Wafer 100, der gemäß Prozess B) von 7 verarbeitet wird, eine hohle Struktur 40 mit Seitenwänden 41 und einer oberen Platte 42 über der aktiven Oberfläche 3 des Wafers 100 hergestellt (11 kann auch so ausgelegt werden, dass sie einen Abschnitt des Wafers 100 darstellt, der von der Größe her dem Chip 1 entspricht, der bei dem späteren Chipbaustein verwendet wird). Die Seitenwänden 41 und die obere Platte 42 definieren einen Hohlraum 43 über der aktiven Oberfläche 3 des Chips 1, der wiederum mit einer harten Passivierungsschicht 23 beschichtet sein kann.
Eine RDL 21 ist mit den Chipfeldern 2 verbunden und erstreckt sich entlang geneigter oder rampenförmiger Seitenwände 41 zur Oberseite der oberen Platte 42 der hohlen Struktur 40. Dort sind Bausteinzwischenverbindungselemente wie etwa Lotkugeln 20 an der RDL 21 angebracht und stellen somit externe Anschlüsse des in 11 dargestellten Bausteins bereit. Die RDL 21 kann gesputtert und plattiert, gedruckt, tintenstrahlgedruckt oder dispensiert oder stromlos plattiert werden. Das Dispensieren gestattet das Anbringen von stark geneigten oder fast vertikalen Teilen der RDL 21, d. h. insbesondere an den Seitenwandabschnitten der hohlen Struktur 40. Weiterhin ist anzumerken, dass die für die äußere Oberfläche der Seitenwände 41 verwendete Rampengestalt einen etwaigen Plattierungsprozess stark vereinfacht, weil das Plattieren bei vertikalen Erhöhungen schwierig ist.
12 veranschaulicht eine weitere Ausführungsform eines Bausteins unter Verwendung einer hohlen Struktur 40 zum Stützen von Bausteinzwischenverbindungselementen (zum Beispiel Lotkugeln oder Lothöckern 20) an einer erhöhten Position über der aktiven Oberfläche 3 des Chips 1. Der größte Teil der Beschreibung in Verbindung mit 11 gilt auch für die in 12 dargestellte Ausführungsform. Die hohle Struktur 40 von 12 unterscheidet sich jedoch von der hohlen Struktur 40 von 11 darin, dass die RDL 21 in 12 durch Durchkontakte (Vias) oder Durchgangslöcher, die in den Seitenwänden 41 der hohlen Struktur 40 bereitgestellt werden, verläuft, anstatt entlang der äußeren Oberfläche der Seitenwände 41, wie in 11 dargestellt. Weiterhin befinden sich die Chipfelder 2 in 12 seitlich unter der hohlen Struktur 40 anstatt umlaufend dazu, wie in 11 dargestellt. Diese Möglichkeiten lassen sich jedoch vertauschen, und es ist ohne weiteres möglich, dass sich in 11 (12) die Chipfelder 2 innerhalb (außerhalb) des Grundrisses des Hohlraums 43 befinden, wohingegen sich die Chipfelder 2 in 12 (11) außerhalb (innerhalb) des Grundrisses des Hohlraums 43 befinden können.
Wie in 11 und 12 dargestellt, können alle Zwischenverbindungselemente (z. B. Lotkugeln oder Lothöcker 20) des Chipbausteins auf der oberen Plat te 42 einer auf dem Chip 1 bereitgestellten einzelnen hohlen Struktur 40 liegen. Es ist jedoch auch möglich, dass mehrere hohle Strukturen 40 über der aktiven Oberfläche 3 des Chips 1 angeordnet sind und das jede derartige hohle Struktur 40 mehrere Zwischenverbindungselemente 20 stützt. In dem ersten Fall können die seitlichen Abmessungen der hohlen Struktur 40 den seitlichen Chipabmessungen im wesentlichen entsprechen, d. h., die hohle Struktur 40 kann einen überwiegenden Teil oder im wesentlichen die ganze Fläche der aktiven Oberfläche 3 des Chips bedecken, wohingegen im zweiten Fall die seitlichen Abmessungen jeder hohlen Struktur 40 signifikant kleiner sind (und z. B. 1/2, 1/3, 1/4 usw. sein können) der seitlichen Abmessungen des Chips 1.
Wenngleich 11 und 12 nur Fan-In-Bausteine beispielhaft zeigen, sind weiterhin analog zu 3, 4 und 9 Bausteine vom Fan-Out-Typ unter Verwendung einer die Zwischenverbindungselemente 20 tragenden hohlen Struktur 40 gleichermaßen möglich und können die gleichen Merkmale und Vorzüge wie oben erläutert aufweisen. Insbesondere kann die Grundfläche der hohlen Struktur 40 signifikant vergrößert sein, so dass die Seitenwände 41 der hohlen Struktur 40 teilweise oder vollständig über der Formmassenoberfläche 31 hergestellt sind.
Die Höhe der oberen Platte 42 über der aktiven Oberfläche 3 des Chips 1 kann die gleichen Werte wie zuvor angesichts der Höhe des leitenden Pfostens 5 angegeben aufweisen. Weiterhin ist anzumerken, dass der durch die hohle Struktur 40 erreichte Abstand der Zwischenverbindungselemente 20 eine entsprechende Elastizität zwischen dem Zwischenverbindungselement 20 und dem Chip 1 auf die gleiche Weise wie zuvor in Verbindung mit dem in 1 bis 9 dargestellten Ausführungsformen beschrieben bereitstellt.
Weiterhin ist, da der Hohlraum 43 einen Luftspalt zwischen Chip 1 und der RDL 21 bildet, ist ein Übersprechen oder Interferenz zwischen internen Funktionselementen des Chips 1 wie Transistoren und der Zwischenverbindungsverdrahtung des Bausteins (z. B. RDL 21 und optionale passive Elemente wie Kondensatoren, Widerstände oder Induktoren, die in der oberen Platte 42 der hohlen Struktur 40 implementiert sind) sehr klein im Vergleich zu Anordnungen, bei denen die Zwischenverbindungselemente 20 durch eine polymere Abstandshalterschicht über die Chipoberfläche angehoben sind (die Dielektrizitätskonstante von Luft ist 1 und somit erheblich geringer als die Dielektrizitätskonstante von polymeren Abstandshaltermaterialien, die im besten Fall im Bereich von etwa 2,5 bis 3,5 liegt).
13 veranschaulicht beispielhaft Prozesse A) bis E) zum Herstellen einer polymeren hohlen Struktur 40. Die Prozesse können auf dem Wafer 100 durchgeführt werden, d. h. vor der Chipvereinzelung. Natürlich ist es auch möglich, diese Prozesse auf getrennten Chips 1 durchzuführen.
Als Ausgangspunkt wird eine z. B. aus SU8 hergestellte dicke Polymerschicht 50 über dem Wafer 100 abgeschieden. Eine erste Photomaske 60 wird verwendet, um solche Abschnitte der Polymerschicht 50 zu belichten, die die Seitenwände 41 der hohlen Strukturen 40 bilden sollen, vgl. Prozess A).
Als nächstes wird eine zweite Photomaske 61 verwendet, um Abschnitte 53 der Polymerschicht 50 zu belichten, die Teil der oberen Platte 42 der hohlen Struktur 40 bilden sollen, vgl. Prozess B). Ein kleiner Maskenabschnitt 62 wird verwendet, um eine Belichtung der Polymerschicht 50 an einer Stelle zu vermeiden, wo eine Öffnung 51 in dem oberen Plattenabschnitt 53 ausgebildet werden soll.
Das Projizieren der Bilder der Photomasken 60, 61 auf die Polymerschicht 50 bewirkt, dass die Polymerschicht 50 (Photolack) eine lichtempfindliche chemische Reaktion erfährt, die bewirkt, dass die belichteten Gebiete für einen später durchgeführten Ätzprozess weniger empfindlich sind. Bei Prozess C) sind die Gebiete dargestellt, die gegenüber Ätzen beständig sind. Es ist anzumerken, dass die Tiefe solcher Gebiete z. B. durch die Intensität, Belichtungsdauer oder die Wellenlänge des für die Belichtung verwendeten Lichts gesteuert werden kann. Beispielsweise kann im Prozess A) verwendetes Belichtungslicht eine kürzere Wellenlänge und/oder eine höhere Intensität als im Prozess B) verwendetes Belichtungslicht aufweisen. Seitenwände 41 mit geneigten äußeren Wandoberflächen, wie in 11 dargestellt, können unter Verwendung eines Grauskalengradienten in der ersten Photomaske 60 hergestellt werden.
Im Prozess D) wird die Photolackpolymerschicht 50 dann „entwickelt", indem sie einer Ätzung (zum Beispiel chemische Ätzung oder Plasmaätzung) ausgesetzt wird, die den nicht belichteten Photolack beseitigt. Dieser Prozess kann durch Anwendung von Ultraschallenergie unterstützt werden. Auf diese Weise wird der Hohlraum 43 erzeugt. Das Beseitigen des Photolackpolymermaterials innerhalb der hohlen Struktur 40 wird durch die Öffnung 51 bewerkstelligt. In den meisten Fällen wird eine Mehrzahl von Öffnungen 51 in dem oberen Plattenabschnitt 53 bereitgestellt.
Die Öffnung 51 kann dann unter Verwendung einer anderen Polymerschicht 52 geschlossen werden, welche auf der Struktur wie in 13, Prozess D) dargestellt, abgeschiedenen wird. Der obere Plattenabschnitt 53 und die Polymerschicht 52 stellen eine obere Platte 52 dar, wie in den 11 und 12 gezeigt. Somit entspricht die obere Oberfläche der Polymerschicht 52 der oberen Oberfläche der oberen Platte 42 und bildet die Basis für die Abscheidung der RDL 21.
Es ist anzumerken, dass der in 13 dargestellte Herstellungsprozess durchgeführt werden kann, indem entweder ein Chip 1 oder ein Wafer 100 oder ein rekonfigurierter oder „künstlicher" Wafer 204 wie in 10 dargestellt verwendet werden kann. Mit anderen Worten kann, wie bereits zuvor angegeben, die hohle Struktur 40 wie in den 11 und 12 dargestellt gleichermaßen für einen Baustein vom Fan-Out-Typ verwendet werden. In diesem Fall wird jedoch, da die Chipfelder 2 über dem Chip 1 liegen, d. h. innerhalb des Grundrisses der Chipgrenze, eine RDL 21, die über die Chip-Formmasse-Grenze hinweg verläuft, dazu verwendet, um die Bausteinverdrahtung zu den Seitenwänden 41 der hohlen Struktur 40 zu leiten.
Unter Bezugnahme auf die in den 11 bis 13 dargestellte Ausführungsform führt der Luftspalt 43 dazu, dass jeder Kontakt zwischen dem die Zwischenverbindungselemente 20 (d. h. die obere Platte 42) stützenden Dielektrikum und der aktiven Oberfläche 3 des Chips 1 vermieden wird. Dies vergrößert die Zuverlässigkeit des Bausteins und führt zu höherer Kundenakzeptanz, weil das äußere Erscheinungsbild des Bausteins dem äußeren Erscheinungsbild eines herkömmlichen WLB sehr ähnlich ist.
Wenngleich spezifische Ausführungsformen hierin dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl von alternativen und/oder äquivalenten Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen kann, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Es ist deshalb beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims

Halbleiterbauelement, umfassend: ein Halbleitersubstrat; mindestens zwei isolierende Elemente, die sich über dem Halbleitersubstrat oder über einer das Halbleitersubstrat einbettenden Formmasse befinden, wobei die mindestens zwei isolierenden Elemente eine dem Halbleitersubstrat oder der Formmasse zugewandte erste Fläche und eine von dem Halbleitersubstrat oder der Formmasse weggewandte zweite Fläche aufweisen; und ein leitendes Element für jedes der mindestens zwei isolierenden Elemente, wobei sich die leitenden Elemente von der ersten Fläche des isolierenden Elements zu der zweiten Fläche des isolierenden Elements erstrecken.
Halbleiterbauelement nach Anspruch 1, umfassend: nur ein leitendes Element für jedes isolierende Element.
Halbleiterbauelement nach Anspruch 1, wobei das leitende Element elektrisch mit dem Halbleitersubstrat verbunden ist.
Halbleiterbauelement nach Anspruch 1, wobei das isolierende Element eine mit dem leitenden Element gefüllte hohle Struktur ist.
Halbleiterbauelement nach Anspruch 1, wobei das isolierende Element eine Höhe von mindestens 30 μm, insbesondere 50 μm, aufweist.
Halbleiterbauelement nach Anspruch 1, wobei das isolierende Element eine größte seitliche Abmessung kleiner als 500 μm, insbesondere 400 μm, ganz besonders 300 μm, aufweist.
Halbleiterbauelement nach Anspruch 1, wobei das isolierende Element aus einem Photolack hergestellt ist.
Halbleiterbauelement nach Anspruch 1, wobei die zweite Fläche des isolierenden Elements mit einer leitenden Bodenschicht beschichtet ist.
Halbleiterbauelement nach Anspruch 1, ferner umfassend: ein über der zweiten Fläche des isolierenden Elements angeordnetes Lotdepot.
Halbleiterbauelement nach Anspruch 1, wobei das leitende Element ein Metall ist.
Halbleiterbauelement nach Anspruch 10, wobei das leitende Element ein Lot ist.
Halbleiterbauelement nach Anspruch 1, wobei das leitende Element ein leitendes Polymer ist.
Halbleiterbauelement nach Anspruch 12, wobei das leitende Element ein lötbares leitendes Polymer ist.
Halbleiterbauelement nach Anspruch 1, wobei das leitende Element ein leitendes Tintenmaterial ist.
Halbleiterbauelement nach Anspruch 1, ferner umfassend: eine auf das Halbleitersubstrat aufgebrachte harte Passivierungsschicht; und eine direkt auf der harten Passivierungsschicht angeordnete Metallumverdrahtungsschicht.
Verfahren, umfassend: Bereitstellen eines Halbleitersubstrats; Aufbringen einer isolierenden Schicht über dem Halbleitersubstrat; Strukturieren der isolierenden Schicht, um mindestens zwei isolierende Elemente zu erzeugen, die jeweils eine untere Fläche und eine obere Fläche aufweisen; und Aufbringen eines leitenden Elements auf jedem isolierenden Element, so dass sich das leitende Element von der unteren Fläche zu der oberen Fläche des isolierenden Elements erstreckt.
Verfahren nach Anspruch 16, ferner umfassend: Erzeugen eines sich durch das isolierende Element erstreckenden Durchgangslochs; und Füllen des Durchgangslochs mit dem leitenden Element.
Verfahren nach Anspruch 17, umfassend: Aufbringen des leitenden Elements auf dem isolierenden Element durch einen Vakuumflüssigkeitsfüllprozess.
Verfahren nach Anspruch 16, umfassend: Aufbringen des leitenden Elements auf dem isolierenden Element durch einen Druckprozess.
Verfahren nach Anspruch 16, umfassend: Aufbringen des leitenden Elements auf dem isolierenden Element durch einen Dispensierprozess.
Verfahren nach Anspruch 16, umfassend: Aufbringen des leitenden Elements auf dem isolierenden Element durch einen Plattierungsprozess.
Verfahren nach Anspruch 16, weiterhin umfassend: Abscheiden einer harten Passivierungsschicht auf dem Halbleitersubstrat; Aufbringen einer Metallschicht direkt auf der harten Passivierungsschicht; und Strukturieren der Metallschicht, um eine leitende Umverdrahtungsschicht über dem Halbleitersubstrat zu erzeugen.
Verfahren nach Anspruch 16, umfassend: Ausbilden von Lotdepots über den leitenden Elementen.
Halbleiterbauelement, umfassend: ein Halbleitersubstrat; eine Hohlraumstruktur, die Seitenwände und eine obere Wand umfasst, über dem Halbleitersubstrat angeordnet; und Leitungen, die sich von dem Halbleitersubstrat zu der oberen Wand der Hohlraumstruktur erstrecken.
Halbleiterbauelement nach Anspruch 24, wobei die Hohlraumstruktur aus einem Photolackmaterial hergestellt ist.
Halbleiterbauelement nach Anspruch 24, ferner umfassend: über Leitungen an der oberen Wand der Hohlraumstruktur angebrachte Lotdepots.
Halbleiterbauelement nach Anspruch 24, wobei sich eine Leitung entlang einer äußeren Oberfläche einer Seitenwand der Hohlraumstruktur erstreckt.
Halbleiterbauelement nach Anspruch 24, wobei sich eine Leitung durch ein Durchgangsloch in einer Seitenwand der Hohlraumstruktur erstreckt.
Verfahren, umfassend: Bereitstellen eines Halbleitersubstrats, Aufbringen einer isolierenden Schicht über dem Halbleitersubstrat; Strukturieren der isolierenden Schicht, um eine Seitenwände und eine obere Wand umfassende Hohlraumstruktur zu erzeugen; und Erzeugen einer Leitung, die elektrisch mit dem Halbleitersubstrat verbunden ist und sich an der oberen Wand der Hohlraumstruktur erstreckt.
Verfahren nach Anspruch 29, ferner umfassend: Erzeugen einer Seitenwand der hohlen Struktur mit einer geneigten Oberfläche.
Verfahren nach Anspruch 29, ferner umfassend: Erzeugen eines Durchgangslochs, das sich durch eine Seitenwand der hohlen Struktur erstreckt.
Verfahren nach Anspruch 29, umfassend: Ausbilden von Lotdepots über der Leitung an der oberen Wand der Hohlraumstruktur.
Verfahren nach Anspruch 29, ferner umfassend: Abscheiden einer harten Passivierungsschicht auf dem Halbleitersubstrat; Aufbringen einer Metallschicht direkt auf der harten Passivierungsschicht und Strukturieren der Metallschicht, um eine leitende Umverdrahtungsschicht über dem Halbleitersubstrat herzustellen.