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GEBIET DER ERFINDUNG
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Die
vorliegende Erfindung bezieht sich auf eine Struktur und ein Verfahren
für eine
Halbleiterpackung, genauer auf eine dünne Halbleiterpackung.
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BESCHREIBUNG DES STANDES DER
TECHNIK
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Auf
dem Gebiet der Halbleiterbausteine wird die Bausteindichte ständig erhöht; daher
ist es erforderlich, die Bausteinabmessungen ständig zu verringern. Die Chip-Packungstechnik ist
sehr stark von der Entwicklung von integrierten Schaltungen beeinflusst,
daher ist die Größe der Elektronik
sehr anspruchsvoll geworden, ebenso wie die Packungstechnik. Aus
den oben genannten Gründen
geht die Tendenz der Packungstechnik heute hin zu Ball-Grid-Array
(BGA), Flip-Chip (FC-BGA), Chip-Scale-Package (CSP) und Wafer-Level-Package
(WLP); wobei die durch WLP gebildete Struktur extrem kleine Abmessungen
und gute elektrische Eigenschaften besitzt. Durch Verwendung der WLP-Technik
können
Herstellungskosten und Herstellungszeit reduziert werden und die
resultierende Struktur der WLP kann gleich dem Chip sein; daher kann
diese Technik die Anforderungen der Miniaturisierung der elektronischen
Bausteine erfüllen.
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Trotz
der oben genannten Vorteile der WLP-Technik bestehen noch einige
Schwierigkeiten, die die Annahme der WLP-Technik beeinträchtigen. Zum
Beispiel umfassen einige Techniken die Verwendung von Chips, die
direkt auf der oberen Oberfläche
des Substrats gebildet werden, und die Flächen des Halbleiterchips werden
mittels des Umverteilungsverfahrens umverteilt, das eine Umverteilungsschicht
(RDL) in eine Vielzahl von Metallfeldern in einem Bereichs-Anordnungs-Typ
umfasst. Die Aufbauschicht erhöht
ebenfalls die Größe der Packung. Daher
wird die Dicke der Packung erhöht,
was mit der Anforderung der Reduzierung der Größe eines Chip im Widerspruch
steht. Der Chip wird in den Aufbauschichten gefaltet; daher sind
die Wärmeableitung
und die Erdungsabschirmung der Struktur eine weitere Frage, die
gelöst
werden muss.
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KURZDARSTELLUNG DER ERFINDUNG
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Wie
zuvor erwähnt,
bietet die vorliegende Erfindung eine Packungsstruktur mit verminderter
Größe, besserer
Wärmeableitung
und Erdungsabschirmung, um die zuvor erwähnten Schwierigkeiten zu überwinden.
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Ein
Gesichtspunkt der vorliegenden Erfindung ist ein Bereitstellen eines
Substrats mit Leitungsschaltungen und Durchgangslöchern, die
mit Metall gefüllt
sind, um die auf der gegenüberliegenden
Seite des Substrats angeordneten Anschlussfelder zu verbinden.
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Ein
weiterer Gesichtspunkt der vorliegenden Erfindung ist ein Bereitstellen
einer dünneren
Struktur, und einer der Vorteile der vorliegenden Erfindung ist,
dass ein Kleber mit höherer
thermischer Leitfähigkeit
eingesetzt wird.
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Ein
weiterer Vorteil der vorliegenden Erfindung ist, dass eine Metallschicht
zur Erzielung einer besseren thermischen Ableitung vorgesehen ist,
insbesondere für
Hochleistungsbausteine, die vorliegende Erfindung liefert eine hervorragende
Erdungsabschirmung für
Radiofrequenz- oder Hochfrequenzbausteine. In einem Ausführungsbeispiel
umfasst die vorliegende Erfindung eine Metallschicht, die als Antenne
eingesetzt wird. Die vorliegende Erfindung bietet das Schema einer
Packung-auf-Packung, um einen Baustein zu integrieren und die Stapelgröße mit einem
einfachen Verfahren zu schrumpfen.
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Die
vorliegende Erfindung liefert eine Packungsstruktur, umfassend ein
Substrat mit einem ersten Kontaktfeld und mindestens einem darin
gebildeten Durchgangsloch. Eine Metallschicht ist auf der unteren
Oberfläche
des Substrats gebildet, wobei das mindestens eine Durchgangsloch
mit der Metallschicht von den ersten Kontaktfeldern zur Wärmeableitung
und Erdungsabschirmung verbunden ist. Ein Chip mit einem Verbindungsfeld
ist auf den ersten Kontaktfeldern durch einen Kleber mit hoher thermischer
Leitfähigkeit
angeordnet. Eine dielektrische Schicht ist auf dem Chip gebildet
und ein zweites Kontaktfeld ist auf der oberen Oberfläche des
Substrats gebildet. Eine Umverteilungsschicht (RDL) ist über dem
Chip gebildet und koppelt das Verbindungsfeld mit dem zweiten Kontaktfeld
für eine
elektrische Verbindung. Eine Lötkugel
ist auf dem zweiten Kontaktfeld auf der oberen Oberfläche des
Substrats gebildet.
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Die
vorliegende Erfindung liefert ein Verfahren zum Herstellung einer
Packungsstruktur, umfassend: Bereitstellen eines Substrats mit einem
ersten Kontaktfeld, einem zweiten Kontaktfeld und mindestens einem
Durchgangsloch; Aufbringen eines Klebers auf die Rückseite
eines Chips mit einem Verbindungsfeld; Anbringen des Chips auf dem
ersten Kontaktfeld; Bilden einer Aufbauschicht zum Koppeln des zweiten
Kontaktfeldes mit dem Verbindungsfeld; Bilden einer oberen Schutzschicht
auf dem Chip und dem Substrat durch Beschichten oder Aufdrucken; Platzieren
einer Lötkugel
auf dem zweiten Kontaktfeld, und Anschmelzen der Lötkugel,
wodurch die Lötkugel
auf dem zweiten Kontaktfeld gebildet wird.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 stellt
eine Packungsstruktur dar, die in einem Ausführungsbeispiel der vorliegenden
Erfindung offenbart ist.
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2 stellt
eine Packungsstruktur dar, die in einem anderen Ausführungsbeispiel
der vorliegenden Erfindung offenbart ist.
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3 stellt
eine gestapelte Packungsstruktur dar, die in einem weiteren Ausführungsbeispiel der
vorliegenden Erfindung offenbart ist.
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4 stellt
eine in 1 offenbarte Packungsstruktur
dar, die auf einem PCB-Mother-Board angeordnet ist.
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5 stellt
eine in 3 offenbarte Packungsstruktur
dar, die auf einem PCB-Mother-Board angeordnet ist.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSBEISPIELE
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Die
Erfindung wird nun in größerer Ausführlichkeit
anhand von bevorzugten Ausführungsbeispielen
der Erfindung und beigefügten
Darstellungen beschrieben. Dennoch sollte beachtet werden, dass die
bevorzugten Ausführungsbeispiele
der Erfindung nur der Erläuterung
dienen. Neben den hier genannten bevorzugten Ausführungsbeispielen
kann die vorliegende Erfindung in weitem Umfang anderer Ausführungsbeispiele
neben den hier ausdrücklich beschriebenen
ausgeführt
werden, und der Umfang der vorliegenden Erfindung ist ausdrücklich nicht
begrenzt, außer
wie in den beigefügten
Ansprüchen spezifiziert.
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1 stellt
eine Packungsstruktur dar, die in einem Ausführungsbeispiel der vorliegenden
Erfindung offenbart ist. Ein Substrat 100, vorzugsweise aus
FR4/FR5/BT oder Metall/Legierung hergestellt, ist mit darin gebildeten
Durchgangslöchern 102 versehen;
wobei die Durchgangslöcher 102 mit
leitendem Material, wie zum Beispiel Metall, vorzugsweise Kupfermaterial,
gefüllt
sind. Eine leitende Schicht, zum Beispiel eine Metallschicht 104,
ist auf einer Oberfläche
des Substrats 100 gebildet, und eine leitende (Metall)
Schicht 106 ist auf einer anderen Oberfläche des Substrats 100 gebildet.
Die Durchgangslöcher 102 sind
eingesetzt, um die beiden Metallschichten 104 und 106 zu
verbinden und um den Zweck besserer thermischer Ableitung, insbesondere
für Hochleistungsbausteine,
zu erreichen. Darüber hinaus
bietet das Schema eine hervorragende Erdungsabschirmung für Hochleistungsbausteine.
Zusätzlich
kann die Metallschicht die Funktion als Antenne übernehmen. In einem anderen
Ausführungsbeispiel
der vorliegenden Erfindung ist ein Material zur Erreichung einer
Wärmeableitung
auf die Metallschicht 104 aufgebracht. Lötmetallfelder 108 sind
neben der Metallschicht 106 mit einem Abstand zwischen
ihnen gebildet. Vorzugsweise beträgt die Dicke der Packungsstruktur
ungefähr
300 μm von
der Schicht 104 zum Anschluss der Lötkugel mit einer Dicke von
0,33 mm.
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Ein
Chip 110 mit einem darauf gebildeten Kontaktfeld 112 ist
auf der Metallschicht 106 mit einem Kleber 114 angeordnet.
In einem Fall ist der Kleber 114 mit guter thermischer
Leitfähigkeit
zur Ableitung der vom Chip 110 erzeugten Wärme versehen. Vorzugsweise
liegt die Dicke des Chips 110 im Bereich von 20–75 μm.
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Eine
lichtempfindliche dielektrische Schicht 116 ist über dem
Chip 110 und der oberen Oberfläche des Substrats 100 gebildet.
Eine Vielzahl von Öffnungen
ist innerhalb der dielektrischen Schicht 116 durch das
Lithographie-Verfahren oder den Belichtungs- und Entwicklungsvorgang
gebildet. Die Vielzahl von Öffnungen
ist auf die Kontaktfelder (oder E/A-Felder) 112 und den Teil der
Lötmetallfelder 108 auf
der oberen Oberfläche
des Substrats 100 jeweils ausgerichtet. Die RDL (Umverteilungsschicht) 118,
auch als leitende Bahn 118 bezeichnet, ist durch Entfernen
ausgewählter
Teile der über
die dielektrische Schicht 116 gebildeten Metallschicht
auf der dielektrischen Schicht 116 gebildet, wobei die
RDL 118 über
die E/A-Felder 112 und die Lötmetallfelder 108 mit
dem Chip 110 elektrisch verbunden bleibt.
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Eine
Schutzschicht 120 ist eingesetzt, um die RDL 118 abzudecken,
wobei das Material der Schutzschicht 120 Polyimide (PI),
eine Kunstharzverbindung, auf Silikon basierendes Gummi einschließt. Lötkugeln 122 sind
auf dem Lötmetallfeldern 108 gebildet,
um jeweils Elektrizität
zu leiten; wobei die Höhe
der Lötkugeln 122 ungefähr 0,2 mm
bis 0,35 mm je nach deren Durchmesser beträgt.
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2 stellt
ein anderes Ausführungsbeispiel der
vorliegenden Erfindung dar. Die in 2 dargestellte
Struktur ist ungefähr
die gleiche, wie das Ausführungsbeispiel
in 1, außer
dass die untere Metallschicht 104 von 2 in
zwei Hauptabschnitte geteilt ist, die Lötmetallfelder 124 und
eine Metallschicht 128 mit Bezug auf 2 einschließen. Durchgangslöcher 130 sind
innerhalb des Substrats 100 gebildet und ein leitendes
Material (zum Beispiel ein Metall oder eine Legierung) ist in die
Durchgangslöcher 130 gefüllt, um
die elektrische Verbindung zwischen den Lötmetallfeldern 108 und 124 zu
halten. Darüber
hinaus sind jeweils Lötkugeln 132 auf
den Lötmetallfeldern 124 gegenüber den
Lötkugeln 122 gebildet.
Das System kann eine gestapelte Struktur liefern.
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3 stellt
ein Ausführungsbeispiel
der vorliegenden Erfindung mit einem gestapelten System dar. Mit
Bezug auf die in 3 dargestellte Struktur ist
die Struktur 100 durch die beiden oben in 1 und 2 dargestellten
Strukturen mit leichter Anpassung gestapelt. Wie festzustellen ist,
teilt die Struktur die dazwischen gebildeten Lötkugeln. Und die Struktur 300,
dieselbe wie die in 2 dargestellt, ist über die
Struktur 100 gestapelt. Beide Enden der Lötkugeln 302 sind
vom abgeplatteten Typ, um eine elektrische Verbindung dazwischen
zu halten. Auf der Struktur 300 gebildete Lötkugeln 304 können mit
weiteren Komponenten koppeln, zum Beispiel ein Speicherbaustein;
daher ist eine Struktur gebildet, die als Packung-auf-Pachkung-Struktur (PoP)
bezeichnet wird.
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4 stellt
eine in 1 offenbarte Packungsstruktur
dar, die auf einem PCB-Mother-Board angeordnet ist. Die in 4 dargestellte
Packungsstruktur ist auf einem PCB-Board 402 mit mehreren darauf
gebildeten Metallfeldern 404 angeordnet. Die Lötkugeln 406 (Typ
abgeplattete Form) sind auf die Metallfelder 404 angeordnet,
um eine elektrische Verbindung zwischen dem Chip 408 und
dem PCB-Board 402 zu halten, und der Abstand zwischen dem
oberen Teil des PCB-Boards 402 und der Oberfläche der
Metallschicht 410 gegenüber
dem Chip 408 beträgt
ungefähr
300 μm.
Daher ist eine Flip-Chip-Konfiguration
zwischen dem Substrat 400 und dem PCB-Board 402 gebildet.
Das leitende Material des Substrats 400 bildet eine elektromagnetische
(EM) Abschirmung für
den Chip 408.
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5 stellt
eine in 3 offenbarte Packungsstruktur
dar, die auf einem PCB-Mother-Board angeordnet ist. Die in 5 dargestellte
Packungsstruktur ist auf einem PCB Board 502 mit mehreren darauf
gebildeten Metallfeldern 504 angeordnet. Die Lötkugeln 506 (Typ
abgeplattete Form) sind auf der Struktur 300 angeordnet
(wie in 3 dargestellt) und sind auf
der Metallfeldern 504 befestigt, daher ist die PoP-Struktur
auf dem PCB 502 mit umgedrehter Konfiguration angeordnet.
In einem anderen Ausführungsbeispiel
der vorliegenden Erfindung ist ein Material zur Erreichung einer
Wärmeableitung
auf die Metallschicht 508 gestrichen.
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Die
vorliegende Erfindung liefert auch ein Verfahren zum Herstellen
einer Packungsstruktur der vorliegenden Erfindung. Das Verfahren
stellt ein Substrat (in Panel-Form) mit vorgebildeter leitender
Bahn und Kontaktfeldern und Durchgangslöchern bereit, die mit leitendem
Material gefüllt
sind, um eine elektrische Verbindung zwischen einem Chip und einer Metallschicht
zu halten, die auf der gegenüberliegenden
Oberfläche
des Substrats im folgenden Schritt angeordnet wird, wobei das Material
des Substrats vorzugsweise FR4/FR5/BT oder Metall/Legierung ist. In
einem anderen Ausführungsbeispiel
der vorliegenden Erfindung sind weitere Durchgangslöcher mit
leitendem Material, zum Beispiel mit eingefülltem Metall, und einem darauf
gebildeten leitenden Feld, zum Beispiel einem Metallkugelfeld, im
Substrat vorgebildet, um eine elektrische Verbindung zwischen den leitenden
Metallfeldern zu halten.
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Im
Anschluss wird ein Klebematerial (mit hoher thermischer Leitfähigkeit)
auf ein Substrat aufgetragen, und dann wird eine Aufnahme- und Platzierungsmaschine
verwendet, um den Chip auf einer Seite des Substrats mit einem Kleber
zu befestigen; wobei die Dicke des Chips ungefähr 20 bis 75 μm beträgt.
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Wenn
der Chip einmal auf dem Substrat (Panel-Unterlage) umverteilt ist,
dann wird ein Reinigungsverfahren durchgeführt, um die Oberfläche des Chips
im Trocken- und/oder
Nassreinigungsverfahren zu reinigen. Der nächste Schritt besteht darin,
die dielektrischen Materialien auf die Oberfläche des Panels zu streichen.
Nachfolgend wird ein Lithographie-Verfahren durchgeführt, um
Durchgangslöcher (Kontaktmetallfelder)
und Verbindungsfelder zu öffnen.
Ein Plasma-Reinigungsschritt wird dann ausgeführt, um die Oberfläche der
Durchgangslöcher
und Verbindungsfelder zu reinigen. Der nächste Schritt besteht in einem
Zerstäuben
von Ti/Cu als Keimmetallschichten, und dann wird ein Fotolack (PR) über die
dielektrischen Schichten und die Keimmetallschichten gestrichen,
um die Muster der umverteilten Metallschichten (RDL) zu bilden.
Dann wird das Elektroplattieren ausgeführt, um Cu/AU oder Cu/Ni/Au
als RDL-Metall zu bilden, gefolgt von einem Ablösen des PR und einem Metall-Nassätzen, um
die RDL-Metallbahn
zu bilden.
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Im
Anschluss besteht der nächste
Schritt darin, die obere dielektrische Schicht aufzutragen oder aufzudrucken
und die Kontaktmetallfelder zu öffnen. Die
Vorgänge
zum Bilden von Multi-RDL-Schichten und dielektrischen Schichten
können
wiederholt werden, wie zum Beispiel Keimschicht, PR, Elektroplattieren
oder Ablösen/Ätzen.
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Danach
werden die Lötkugeln
auf den Lötmetallkontaktfeldern
platziert, gefolgt vom Anschmelzen der Lötkugeln für deren Befestigung jeweils
auf den Lötmetallkontaktfeldern.
Dann ist der nächste Schritt
das Panel zu vereinzeln, um die Packungsstruktur zu vervollständigen.
Es wird anerkannt, dass der Ausdruck Metall sich auf jegliches leitendes
Material, Metall, Legierung oder leitendes Verbundmaterial beziehen
kann. In einem weiteren Ausführungsbeispiel
der vorliegenden Erfindung umfasst das Verfahren darüber hinaus
ein Stapeln einer weiteren Packungsstruktur auf die Packungsstruktur,
um eine PoP-Struktur zu bilden.
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Im
Anschluss werden der Chip und das Substrat (Packungs-Form) durch
eine Oberflächen-Montagetechnologie
(SMT) kombiniert, gefolgt vom Anordnen der Lötkugeln des Substrats für ein Verbinden von
Feldern eines PCB, dabei wird eine Flip-Chip-Konfiguration zwischen dem Substrat
und dem PCB gebildet; wobei das leitende Material des Substrats
eine EM-Abschirmung für
den Chip herstellt.
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Obwohl
bevorzugte Ausführungsbeispiele der
vorliegenden Erfindung beschrieben werden, wird von den Fachleuten
auf dem Fachgebiet verstanden, dass die vorliegende Erfindung nicht
auf die beschriebenen bevorzugten Ausführungsbeispiele begrenzt werden
sollte. Vielmehr können
zahlreiche Änderungen
und Anpassungen innerhalb des Zwecks und dem Umfang der vorliegenden
Erfindung durchgeführt
werden, wie in den folgenden Ansprüchen definiert.