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Gebiet der vorliegenden Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung integrierte Schaltungen
und betrifft insbesondere Transistoren mit komplexen Dotierstoffprofilen,
die eine verformungsinduzierende Legierung aufweisen, etwa eine
Silizium/Germanium-Legierung, um eine Verformung in dem Kanalgebiet
hervorzurufen.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltungen enthalten eine große Anzahl
an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem
spezifizierten Schaltungsaufbau, wobei Transistoren, etwa Feldeffekttransistoren,
eine wichtige Komponente repräsentieren,
die als schaltendes Element, Strom und/oder Spannungsverstärker verwendet
werden. Die Transistoren werden in und über im Wesentlichen kristallinen
Halbleitergebieten mit zusätzlichen
Dotierstoffmaterialien bereitgestellt, die an speziellen Substratpositionen
erzeugt werden, um als „aktive” Gebiete zu
dienen, d. h., um zumindest zeitweilig als leitende Bereiche zum
Erzeugen eines gesteuerten Stromflusses zu dienen. Im Allgemeinen
werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt,
wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die MOS-Technologie eine der vielversprechendsten Vorgehensweisen
auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der
Herstellung komplexer integrierter Schaltungen unter Anwendung der
MOS-Technologie
werden Millionen Transistoren, beispielsweise n-Kanaltransistoren
und/oder p-Kanaltransistoren,
auf einem Substrat hergestellt, dass eine kristalline Halbleiterschicht
aufweist. Ein Transistor enthält,
unabhängig davon,
ob ein n-Kanaltransistor oder ein p-Kanaltransistor oder eine andere Transistorarchitektur
betrachtet wird, sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Gebiete, etwa von Drain- und Sourcegebieten, mit
einem leicht dotierten und nicht-dotierten Gebiet, etwa einem Kanalgebiet
gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet
ist. Im Falle eines Feldeffekttransistors wird die Leitfähigkeit
des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals,
durch eine Gateelektrode gesteuert, die benachbart zu dem Kanal gebiet
angeordnet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des leitenden Kanalgebiets beim Aufbau eines leitenden Kanals auf
Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode
hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit beeinflusst die Leitfähigkeit des Kanalgebiets wesentlich
das Leistungsverhalten der MOS-Transistoren.
Daher wird die Verringerung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands – zu einem wichtigen Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
ständig
voranschreitende Verringerung der Transistorabmessungen zieht jedoch
eine Reihe damit verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das stetige Verringern
der Abmessungen der Transistoren erreicht werden. Beispielsweise
sind sehr anspruchsvolle Dotierstoffprofile in vertikaler Richtung
und lateraler Richtung in den Drain- und Sourcegebieten erforderlich,
um einen geringen Schichtwiderstand und Kontaktwiderstand in Verbindung
mit einer gewünschten
Kanalsteuerbarkeit zu erreichen, um damit sogenannten Kurzkanaleffekten
zu begegnen, etwa einer am Drain hervorgerufenen Barrierenverringerung
und dergleichen. Ferner repräsentiert
die vertikale Lage der pn-Übergänge in Bezug
auf die Gateisolationsschicht ebenfalls ein kritisches Entwurfskriterium
im Hinblick auf die Steuerung der Leckströme, da die Verringerung der Kanallänge ebenfalls
eine Verringerung der Tiefe der Drain- und Sourcegebiete in Bezug
auf die Grenzfläche
erfordert, die durch die Gateisolationsschicht und das Kanalgebiet
gebildet ist, wodurch aufwendige Implantationstechniken erforderlich
sind.
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Da
ferner die ständige
Verringerung der Größe der kritischen
Abmessungen, d. h. der Gatelänge der
Transistoren, das Anpassen und möglicherweise das
Neuentwickeln sehr komplexer Prozesstechniken im Hinblick auf die
zuvor genannten Prozessschritte erforderlich macht, wurde vorgeschlagen, das
Leistungsverhalten der Transistorelemente auch durch Erhöhen der
Ladungsträgerbeweglichkeit
bei beispielsweise einem Kanalgebiet bei einer vorgegebenen Kanallänge zu verbessern,
wodurch die Möglichkeit
geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar
ist, mit dem Voranschreiten zu einem Technologiestandard mit kleineren
Bauteilabmessungen, wobei viele der zuvor genannten Prozessanpassungen
mit der Bauteilgrößenreduzierung
verknüpft
sind, vermieden werden. Im Prinzip sind mindestens zwei Mechanismen
gemeinsam oder separat anwendbar, um die Beweglichkeit der Ladungsträger in dem
Kanalgebiet zu erhöhen.
Als erstes kann in Feldeffekttransistoren die Dotierstoffkonzentration
in dem Kanalgebiet verringert werden, wodurch Streuereignisse für den Ladungsträger verringert
werden und damit die Leitfähigkeit
erhöht wird.
Das Verringern der Dotierstoffkonzentration in dem Kanalgebiet beeinflusst
jedoch wesentlich die Schwellwertspannung des Transistorbauelements, wodurch
aktuell eine Verringerung der Dotierstoffkonzentration eine wenig
attraktive Lösung
ist, solang nicht andere Mechanismen entwickelt werden, um eine
gewünschte
Schwellwertspannung einzustellen. Die Gitterstruktur von entsprechenden
Halbleitergebieten, etwa dem Kanalgebiet, kann gestaucht/gedehnt
werden, beispielsweise indem eine Zugverformung oder eine kompressive
Verformung darin erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen
bzw. Löcher
führt.
Beispielsweise erhöht
das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet eines
Feldeffekttransistors im Hinblick auf die Stromflussrichtung die
Beweglichkeit von Elektronen, das sich wiederum direkt in einer
entsprechenden Zunahme der Leitfähigkeit
ausdrückt. Andererseits
erhöht
eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit
von Löchern,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das
Einführen
einer Verspannungs- oder Verformungstechnologie in den Herstellungsvorgang
für integrierte
Schaltungen ist ein sehr vielversprechender Ansatz für weitere
Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” an Halbleiter
betrachtet werden kann, der die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien und Fertigungstechniken erforderlich
sind.
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Es
wurde folglich vorgeschlagen, eine Silizium/Germanium-Legierung
in die Drain- und Sourcegebiete von p-Kanaltransistoren einzubauen,
um damit eine kompressive Verspannung zu erzeugen, die zu einer
entsprechenden Verformung führt.
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Mit
Bezug zu den 1a und 1b werden
nunmehr typische konventionelle Lösungen zur Verbesserung des
Leistungsverhaltens von p-Kanaltransistoren in Bezug auf die Verringerung
der Kurzkanaleffekte, die Erhöhung
der Ladungsträgerbeweglichkeit
in dem Kanalgebiet und im Hinblick auf die Verringerung des gesamten
Reihenwiderstands für
den Drain/Source-Pfad beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines p-Kanaltransistors 100 mit
einem Substrat 101, etwa einem Siliziumvolisubstrat, oder
einem SOI-(Silizium-auf-Isolator-)Substrat, d. h. es ist eine vergrabene
isolierende Schicht (nicht gezeigt) auf dem Substrat 101 ausgebildet.
Des weiteren ist eine Halbleiterschicht 102, etwa eine
Siliziumschicht, über
dem Substrat 101 gebildet und enthält Isolationsstrukturen 103,
etwa flache Grabenisolationen und dergleichen. Die Isolationsstrukturen 103 definieren
ein „aktives” Gebiet,
in und über
welchem ein oder mehrere Transistorelemente gebildet werden, etwa
der Transistor 100. Es sollte beachtet werden, dass ein
aktives Gebiet als ein Halbleitergebiet zu verstehen ist, das geeignete
Dotierstoffprofile erhält oder
die darin gebildet sind, um die Gesamtleitfähigkeit entsprechend den Bauteilerfordernissen
einzustellen, beispielsweise um Transistoreigenschaften zu erreichen,
und dergleichen. In der in gezeigten Fertigungsphase ist eine Gateelektrodenstruktur 104 über der
Halbleiterschicht 102 ausgebildet, wobei eine Gateisolationsschicht 104a der
Gateelektrodenstruktur 104 ein Gateelektrodenmaterial,
etwa Polysilizium und dergleichen, von einem Kanalgebiet 105 in der
Halbleiterschicht 102 trennt. Wie gezeigt, ist an Seitenwänden der
Gateelektrodenstruktur 104b ein nicht-Elektrodenmaterial in Form von Abstandshalterelementen,
etwa aus Siliziumdioxid und dergleichen, ausgebildet. Die Gateelektrodenstruktur 104 ist von
Abstandshalterelementen 107 und einer Deckschicht 108 eingeschlossen,
die beispielsweise aus Siliziumnitrid aufgebaut sind. Ferner sind
Vertiefungen oder Aussparungen 106 in der Halbleiterschicht 102 zeitlich
benachbart und beabstandet zu der Gateelektrodenstruktur 104 gebildet,
wobei ein lateraler Abstand im Wesentlichen durch die Breite des
Abstandshalters 104b und des Abstandshalters 107 bestimmt
ist.
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Ein
typischer konventioneller Prozessablauf zur Herstellung des Transistors 100,
wie er in 1a gezeigt ist, umfasst die
folgenden Prozesse. Nach der Herstellung der Isolationsstrukturen 103 wird
ein geeignetes vertikales Dotierstoffprofil in der Halbleiterschicht 102 durch
entsprechend gestaltete Implantionsprozesse erzeugt. Daraufhin werden
Materialschichten für
die Gateelektrodenstruktur 104, d. h. ein Gatedielektrikumsmaterials
und ein Elektrodenmaterial durch geeignete Techniken hergestellt,
etwa durch thermische oder nasschemische Oxidation und/oder durch
Abscheiden für
das Gatedielektrikum, während
häufig
eine chemische Dampfabscheidung mit geringem Druck (LPCVD) zum Abscheiden von
Polysilizium als Gateelektrodenmaterial eingesetzt wird. Weitere
Materialschichten, etwa Material für die Deckschicht 108,
die als ein Teil einer antireflektierenden Beschichtung (ALC) dienen
kann, werden ebenfalls gemäß gut etablierter
Prozessrezepte abge schiedne. Der resultierende Schichtstapel wird dann
durch moderne Lithographie- und Ätztechniken strukturiert,
woran sich das Herstellen des Abstandshalters 104b anschließt, beispielsweise
durch thermische Oxidation, Abscheidung und dergleichen. Als nächstes wird
ein Abstandshaltermaterial beispielsweise in Verbindung mit einem
Beschichtungsmaterial, falls dieses erforderlich ist, aufgebracht,
das dann durch gut etablierte anisotrope Ätztechniken strukturiert wird,
um die Abstandshalterelemente 107 zu erhalten, deren Breite
im Wesentlichen den lateralen Abstand der Aussparungen 106 festlegt.
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Wie
zuvor erläutert
ist, kann eine uniaxiale kompressive Verformung in dem Kanalgebiet 105 in Stromflussrichtung
wesentlich die Beweglichkeit der Löcher erhöhen, wodurch das Gesamtverhalten
des Transistors 100 verbessert wird, wenn dieser einen p-Kanaltransistor
repräsentiert.
Um die gewünschte kompressive
Verformung zu erreichen, werden die Aussparungen 106 durch
gut etablierte Ätztechniken unter
Anwendung der Abstandshalter 107 und der Deckschicht 108 als
eine Ätzmaske
hergestellt, wobei in dem gezeigten Beispiel die Isolationsstrukturen 103 als Ätzmaske
dienen. In anderen Fällen
wird eine zusätzliche
Hartmaskenschicht vorgesehen, wenn die laterale Erstreckung der
Aussparungen 106 so zu beschränken ist, dass diese sich nicht
vollständig
zu den Isolationsstrukturen 103 erstrecken. Während des
entsprechenden Ätzprozesses
wird auch eine gewisse Menge eines Schablonenmaterials der Schicht 102 beibehalten,
wenn eine SOI-Konfiguration betrachtet wird, in der eine vergrabene
isolierende Schicht sich zwischen dem Substrat 101 und
der Halbleiterschicht 102 angeordnet ist. Die Aussparungen 106 werden
mit einem geeigneten Halbleitermaterial, etwa einer Silizium/Germanium-Legierung
wieder aufgefüllt,
die eine natürliche
Gitterkonstante besitzt, die größer ist
als die Gitterkonstante des Siliziums, so dass das entsprechende
epitaktisch aufgewachsene Material in einem verformten Zustand gebildet
wird, wodurch auch eine Verspannung auf das Kanalgebiet 105 ausgeübt wird,
und eine entsprechende kompressive Verformung darin erzeugt wird. Selektive
epitaktische Aufwachstechniken zum Abscheiden von Silizium/Germanium-Legierungsmaterialien
sind im Stand der Technik gut bekannt und können auf der Grundlage geeignet
ausgewählter Prozessparameter,
etwa der Temperatur, dem Druck, der Durchflussrate der Vorstufengase
und Trägergase
so ausgeführt
werden, dass eine merkliche Abscheidung von Material im Wesentlichen
auf die kristallinen Siliziumoberflächen beschränkt ist, während eine Ablagerung auf dielektrischen
Materialien unterdrückt
wird. Während
des Abscheidens des Silizium/Germanium-Materials kann auch eine
gewünschte
Dotierstoffsorte in die Abscheideatmosphäre eingebracht werden, etwa
Bor, um damit eine gewünschte
Basisdotierung für Drain-
und Sourcegebiete in Abhängigkeit
von der erforderlichen Komplexität
des vertikalen und lateralen Dotierstoffprofils in Drain- und Sourcegebiete
zu erreichen. Im Allgemeinen kann ein geringerer Reihenwiderstand
der Drain- und Sourcegebiete erreicht werden, indem hohe Dotierstoffkonzentrationen
vorgesehen werden, während
andererseits für
sehr kleine Halbleiterbauelemente das entsprechende elektrische
Feld, das entlang dem Kanalgebiet 105 erzeugt wird, zu
einer erhöhten
Ladungsträgereinprägung in
die Gateisolationsschicht 104a bei hohen Dotierstoffkonzentrationen
führt,
wodurch eine geringere Dotierstoffkonzentration und ein flaches
Profil der Drain- und Sourcegebiete in der Nähe der Gateelektrodenstruktur 104 erforderlich
ist.
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1b zeigt
schematisch den Transistor 100 in einer weiter fortgeschrittenen
Fertigungsphase, in der eine Silizium/Germanium-Legierung 109 in den
Aussparungen 106 gebildet ist, wie dies auch zuvor erläutert ist,
und wobei die Abstandshalter 107 und die Deckschicht 108 entfernt
sind, um damit die Gateelektrodenstruktur 104 freizulegen.
Es sollte beachtet werden, dass die Abstandshalter 104b ebenfalls
entfernt werden und durch geeignet gestaltete Versatzabstandshalter
bei Bedarf ersetzt werden. Wie zuvor erläutert ist, wird beim Verringern
der Transistorabmessungen, d. h. der Gatelänge des Transistors 100,
die als die horizontale Abmessung der Gateelektrodenstruktur 104 in 1b zu
verstehen ist, die Steuerbarkeit des Kanalgebiets 105 zunehmend erschwert
auf Grund der Kurzkanaleffekten, denen in einigen konventionellen
Vorgehensweisen teilweise dadurch begegnet wird, dass gegendotierte
Gebiete 110, die auch als Halo-Gebiete bezeichnet werden, vorgesehen
werden, in denen die Dotierstoffkonzentration des Kanalgebiets 105 und
des verbleibenden Halbleitergebiets, das auch als Körpergebiet 102a bezeichnet
wird, deutlich erhöht
wird, wodurch der Dotierstoffgradient an entsprechenden flach dotierte Drain-
und Sourcegebiete zu bildenden pn-Übergängen eingestellt wird. Typischerweise
werden die gegendotierten Gebiete oder Halo-Gebiete 110 durch Ionenimplantation
unter Anwendung eines Neigungswinkels erzeugt, um damit einen gewissen
Grad an Überlappung
mit der Gateelektrodenstruktur 104 zu erreichen. Beim weiteren
Verringern der Transistorabmessungen muss jedoch auch die Dotierstoffkonzentration
und damit die Implantationsdosis erhöht werden, wodurch ebenfalls
die durch Dotierstoffe hervorgerufene Ladungsträgerstreuung, die Dotierstoffdiffusion
und auf Grund der beteiligten Implantationsprozesse mit hoher Dosis
die Spannungsrelaxation in der Nähe
des Kanalgebiets 105 erhöht werden. Des weiteren wird
die Dotierstoffkonzentration in den Drain- und Sourcegebieten im
Allgemeinen erhöht,
um einen geringeren Reihenwiderstand der Drain- und Sourcegebiete
zu erhöhen,
um da mit nicht das Leistungsverhalten zu begrenzen, so dass auch Dosis
und Energie für
den Implantationsprozess zum Erzeugen der Halo-Gebiete 110 erhöht werden
müssen.
Dies führ
wiederum zu einer größeren Verspannungsrelaxation
in der Silizium/Germanium-Legierung
auf Grund der größeren Gitterschäden und
der verstärkten
Dotierstoffdiffusion. Während
der komplexen Implantationsprozesse sind längere Prozessszeiten erforderlich,
um die gewünschte
hohe Dosis während
des Erzeugens der Halo-Gebiete 110 bereitzustellen. Obwohl
das Silizium/Germanium-Material 109 mit einer hohen inneren
Dotierstoffkonzentration vorgesehen werden kann, sind dennoch aufwendige
und lange Implantationsprozesse erforderlich, um die pn-Übergänge in der
Nähe der
Gateelektrodenstruktur 104 auf der Grundlage der Halo-Gebiete 110 einzustellen.
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Auf
Grund der ausgeprägten
Verformung der Relaxation, die durch die vorhergehenden Implantationsprozesse
hervorgerufen wird, wurde auch vorgeschlagen, die Silizium/Germanium-Legierung
in einer späteren
Fertigungsphase vorzusehen, d. h. nach dem Einbau der Dotierstoffsorten
für die
Erweiterungsgebiet und Halo-Gebiete, um damit durch Implantation
hervorgerufene Schäden
zu vermeiden. Entsprechend dieser Strategie muss die Silizium/Germanium-Legierung
stark dotiert werden, um die entsprechend hohe Dotierstoffkonzentration
für die
tiefen Drain- und Sourcebereiche zu erreichen. Folglich kann die
intrinsische Verformungskomponente im Wesentlichen beibehalten werden,
und somit kann eine erhöhte
innere Verformung durch die Silizium/Germanium-Legierung erzeugt
werden. Andererseits ist jedoch ein lateraler Abstand der stark dotierten
Silizium/Germanium-Legierung
in Bezug auf das Kanalgebiet erforderlich, da ein relativ hoher Dotierstoffgradient
zu einer ausgeprägten
Dotierstoffdiffusion führen
kann, was wiederum zu einer geringeren Leitfähigkeit in dem Kanalgebiet
führt,
wenn zunehmend Dotierstoffatome darin eingebaut werden. Das Problem
wird sich weiter verstärken,
wenn ein gewisser Grad an Dotierstoffdiffusion wünschenswert ist, um die Tiefe
der stark dotierten Drain- und Sourcebereiche zu vergrößern, um
etwa eine Verbindung zu einer vergrabenen isolierenden Schicht herzustellen,
um damit die parasitäre
Kapazität
des pn-Übergangs
in SOI-Bauelementen zu verringern. Da sowohl hohe innere Verformungspegel
des Silizium/Germanium-Materials auch der laterale Abstand des Kanalgebiets
im Wesentlichen die gesamte Verformungskomponente, die in dem Kanalgebiet
hervorgerufen wird, bestimmen, kann der durch das Reduzieren der
durch die Implantation hervorgerufenen Relaxation dadurch kompensiert
oder sogar überkompensiert
werden, dass ein größerer Abstand in-situ
dotierten Silizium/Germanium-Materials erforderlich ist, dass diese
Lösung
wenig wünschenswert ist
ins besondere für
aufwendige Anwendungen, in denen die tiefen Drain- und Sourcegebiete
sich bis hinab zu der vergrabenen isolierenden Schicht insbesondere
in teilweise verarmten SOI-Transistoren erstrecken sollen. Andererseits
repräsentiert
die Verringerung des Abstandes von stark in-situ dotierten Silizium/Germanium-Materialien
eine wenig attraktive Lösung,
da die ausgeprägte
Dotierstoffdiffusion insgesamt zu einem Drain- und Source-Dotierstoffprofil führen kann,
das schließlich
zu erhöhten
Leckströmen
führt,
die letztlich in einem Gesamtaufbau des Transistors enden können.
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Angesichts
der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung
Verfahren und Transistorbauelemente, in denen eine erhöhte Verformungseffizienz
auf der Grundalge von verformungsinduzierenden Halbleiterlegierungen
erreicht wird, wobei eines oder mehrere der oben erkannten Probleme
vermieden oder zumindest verringert werden.
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Überblick über die Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung und Verfahren und
Transistorbauelemente, in denen komplexe vertikale und laterale
Dotierstoffprofile in den Drain- und Sourcegebieten auf der Grundlage
eines selektiven epitaktischen Aufwachsprozesses zum Einbauen einer
verformungsinduzierenden Halbleiterlegierung erreicht werden, wobei die
Legierung in einer speziell gewählten
in-situ-Dotierstoffkonzentration bereitgestellt wird, die zu dem gewünschten
Dotierstoffprofil führt.
Dazu wird die inhärente
Dotierstoffkonzentration als ein abgestuftes Dotierstoffprofil bereitgestellt,
wobei die Drain- und Source-Dotierstoffsorte
mit einer unterschiedlichen Konzentration an unterschiedlichen Höhenniveaus innerhalb
des epitaktisch aufgewachsenen Materials vorgesehen wird, wobei
ein Grad der Dotierstoffdiffusion somit durch die vertikale Verteilung
der Dotierstoffsorte in Verbindung mit geeignet ausgewählten Prozessparametern
für einen
oder mehrere Ausheizprozesse bestimmt werden kann, die wiederum
im Allgemeinen bei einer deutlich geringeren Temperatur im Vergleich
zu konventionellen Strategien durchgeführt werden können. Gemäß anderer
hierin offenbarter Defekte wird das in-situ dotierte Halbleiterlegierungsmaterial
vorteilhafter Weise mit einem oder mehreren Implantationsschritten
kombiniert, die vor dem epitaktischen Aufwachsprozess ausgeführt werden,
um damit durch Implantation hervorgerufene Schäden zu vermeiden, wobei dennoch
eine höhere Flexibilität bei der
Gestaltung des gesamten Dotierstoffprofils erreicht wird. In einigen
anschaulichen hierin offenbarten Ausführungsformen wird der Implantationsprozess
durch die entsprechende Ausspa rungen hindurch ausgeführt, wodurch
für eine
bessere Prozesseffizienz insbesondere in modernsten Halbleiterbauelementen
gesorgt ist, in denen die Gatehöhe
ggf. nicht für
eine ausreichende Ionenblockierwirkung sorgt, um damit Implantationssorte nahe
an der vergrabenen isolierenden Schicht eines SOI-Bauelements anzuordnen.
Somit kann durch Einbau zumindest eines Teils der Drain/Source-Dotierstoffsorte
durch die Aussparungen eine deutlich geringere Implantationsenergie
angewendet werden, wodurch die Wahrscheinlichkeit vermieden oder
zumindest deutlich reduziert wird, das Drain/Source-Implantationsstoffe
in das Kanalgebiet durch die Gateelektrodenstruktur implantiert
werden.
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Somit
wird eine effiziente Fertigungssequenz für das Bereitstellen aufwendiger
Drain- und Sourcegebiete erreicht, da die Anzahl komplexer Herstellungsschritte
der Abstandshalter und die Anzahl von Lithographieschritten zur
Herstellung von Drain- und Source-Gebieten im Vergleich zu konventionellen Techniken
verringert werden kann.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das Bilden von
Aussparungen in einem aktiven Gebiet eines Transistors lateral beabstandet zu
einer Gateelektrodenstruktur, die ein Gatedielektrikumsmaterial,
ein Elektrodenmaterial, das auf dem Gatedielektrikumsmaterial ausgebildet
ist, und einen Versatzseitenwandabstandshalter aufweist. Das Verfahren
umfasst ferner das Bilden einer verformungsinduzierenden Halbleiterlegierung
in den Aussparungen, wobei die verformungsinduzierende Halbleiterlegierung
eine Dotierstoffsorte mit einer variierenden Dotierstoffkonzentration
entlang einer Höhenrichtung der
Aussparungen aufweist. Des weiteren umfasst das Verfahren das Ausführen einer
Wärmebehandlung,
um Drain- und Sourceerweiterungsgebiete auf der Grundlage der variierenden
Dotierstoffkonzentration der Dotierstoffsorte zu bilden, wobei die
Drain- und Source-Erweiterungsgebiete
mit einem Kanalgebiet des Transistors verbunden sind.
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Ein
weiteres anschauliches hierin offenbartes Verfahren betrifft das
Herstellen von Drain- und Sourcegebieten
eines Transistors. Das Verfahren umfasst das Implantieren eines
ersten Teils einer Drain- und Sourcedotierstoffsorte durch Aussparung in
einem aktiven Gebiet des Transistors. Des weiteren umfasst das Verfahren
das Bilden einer verformungsinduzierenden Halbleiterlegierung in
den Aussparungen, wobei die verformungsinduzierende Halbleiterlegierung
einen zweiten Teil der Drain- und Sourcedotierstoffsorte aufweist,
die eine stufenartige Konzentration im Hinblick auf eine Höhenrichtung
in den Aussparungen ist. Schließlich
umfasst das Verfahren das Ausführen
mindestens einer Wärmebehandlung,
um ein endgültiges
Dotierstoffprofil der Drain- und Source-Gebiete auf der Grundlage
des ersten und des zweiten Teils der Drain- und Source-Dotierstoffsorte
zu bilden.
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Ein
anschauliches hierin offenbartes Transistorbauelement umfasst eine
Gateelektrodenstruktur, die über
einem Kanalgebiet angeordnet ist, und umfasst Drain- und Sourcegebiete,
die in einem aktiven Halbeleitergebiet lateral benachbart zu dem
Kanalgebiet angeordnet sind. Des weiteren umfasst das Transistorbauelement
eine verformungsinduzierende Halbleiterlegierung, die in den Drain-
und Sourcegebieten gebildet ist, wobei die verformungsinduzierende
Halbleiterlegierung eine abgestufte Dotierstoffkonzentration entlang
einer Höhenrichtung
der Drain- und Sourcegebiete aufweist.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a und 1b schematisch
Querschnittsansichten eines Transistors während diverser Fertigungsphasen
bei der Herstellung von Drain- und Sourcegebieten auf der Grundlage
eines epitaktisch aufgewachsenen Halbleiterlegierungsmaterials mit einer
integrierten Dotierung bzw. in-situ-Dotierung und durch nachfolgend
implantierte Halo-Gebiete gemäß konventioneller
Strategien zeigen; und
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2a bis 2h schematisch
Querschnittsansichten eines Transistorbauelements während diverser
Fertigungsphasen zeigen, wobei ein komplexes Drain- und Source-Dotierstoffprofil
auf der Grundlage der abgestuften in-situ-Dotierung einer verformungsinduzierenden
Halbleiterlegierung gemäß anschaulicher
Ausführungsformen
erreicht wird.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie in den Zeichnungen dargestellt sind, sollte beachtet werden,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren
Schutzbereich durch die angefügten
Patentansprüche
definiert ist.
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Im
Allgemeinen betrifft die vorliegende Offenbarung die Problematik
einer erhöhten
Komplexität
von Fertigungstechniken, in denen komplexe Drain- und Source-Dotierstoffprofile
auf der Grundlage selektiver epitaktischer Aufwachstechniken in
Verbindung mit Implantationsprozessen erreicht werden. Es kann eine
deutliche Verringerung der gesamten Prozesskomplexität gemäß den hierin
offenbarten Prinzipien erreicht werden, indem eine graduelle eingestufte
in-situ-Dotierstoffkonzentration in einer verformungsinduzierenden
Halbleiterlegierung vorgesehen wird, die nahe an dem Kanalgebiet
des Transistors angeordnet ist. In Verbindung mit geeignet gestalteten
Ausheizprozessen, die bei geringerer Temperatur durchgeführt werden
können,
kann das gut abgestufte Dotierstoffprofil in der verformungsinduzierenden
Halbleiterlegierung zu den gewünschten lateralen
und vertikalen Profil der Source- und Drain-Gebiete führen, wobei
in einigen anschaulichen offenbarten Ausführungsformen zusätzlich die Tiefe
der Drain- und Sourcegebiete separat auf der Grundlage eines Implantationsprozesses
oder eines anderen Prozesses zum Einbau der Drain- und Source-Dotierstoffsorte
vor dem eigentlichen Aufwachsen der verformungsinduzierenden Halbleiterlegierung eingestellt
werden kann. Zu diesem Zweck wird in einigen anschaulichen Ausführungsform
die Drain- und Source-Dotierstoffsorte für die tiefen Drain- und Sourcebereiche
durch die entsprechenden Aussparungen eingebaut, so dass die Dotierstoffsorte
an einer gewünschten
Tiefe innerhalb des aktiven Gebiets, beispielsweise an der Grenzfläche zu einer
vergrabenen isolierenden Schicht, angeordnet werden kann, ohne dass
unerwünscht
hohe Implantationsenergien erforderlich sind. Folglich kann die
Integrität des
Kanalgebiets und empfindlicher Gatedielektrikumsmaterialien während des
entsprechenden Implantationsprozesses beibehalten werden, selbst wenn
eine geringere Gatehöhe
auf Grund einer Verringerung der Abschirmkapazität oder auf Grund einer weniger
kritischen Oberflächentopographie,
die durch die Gateelektrodenstrukturen hervorgerufen werden, erforderlich
ist. In noch anderen anschaulichen Ausführungsformen werden andere
Sorten eingebaut, etwa Sorten für
Gegendotierung, um Halo-Gebiete zu erzeugen, oder es werden andere
Arten von Materialsorten eingebaut, zum Einstellen der gesamten
elektronischen Eigenschaften des Transistors verwendet werden, beispielsweise
in den Sorten für
das Erzeugen von Energieniveaus in flachen Bereichen der Drain-
und Sourcegebiete vorgesehen werden, was durch Implantationsverfahren
erreicht werden kann, die durch die Aussparungen vor dem Abscheiden
der verformungsinduzierenden Halbleiterlegierung erreicht werden
kann. Folglich kann das gesamte Dotierstoffprofil auf der Grundlage
einer einzelnen Struktur des Gateelektrodenmaterials erzeugt werden,
ohne dass aufwendige Abstandshalterkonfigurationen erforderlich
sind, wodurch zu einer geringeren Komplexität des gesamten Fertigungsablaufs beigetragen
wird. In einigen anschaulichen Ausführungsformen werden die tiefen
Drain- und Sourcegebiete sowie die Halo-Gebiete und ggf. weitere
Implantationssorten auf der Grundlage der gleichen Lithographiemaske
eingebaut, so dass die Anzahl der Maskenschritte im Vergleich zu
konventionellen Strategien verringert werden kann, wodurch ebenfalls
zu einem weniger aufwendigen und damit kosteneffizienteren Fertigungsablauf
beigetragen wird. Da aufwendige Abstandshaltertechniken für das Definieren eines
Dotierstoffprofils der Drain- und Sourcegebiete nicht erforderlich
sind, können
zusätzliche
Abstandshalterelemente, die zur Herstellung von Metallsilizidgebieten
verwendet werden, speziell im Hinblick auf die Verbesserung des
Silizidierungsprozesses eingestellt werden, ohne dass Promisse im
Hinblick auf das Bereitstellen einer Implantationsmaske zum Bilden
der tiefen Drain- und Sourcegebiete notwendig sind, wie dies in
vielen konventionellen Vorgehensweisen der Fall ist. Es sollte beachtet
werden, dass die hierin offenbarten Prinzipien sehr vorteilhaft
sind im Zusammenhang mit komplexen Halbleiterbauelementen, in denen
Transistorelemente mit kritischen Abmessungen von 50 nm und weniger
vorgesehen werden, da hier typischerweise leistungssteigernde Mechanismen
erforderlich sind, etwa der Einbau von verformungsinduzierenden
Halbleiterlegierungen, werden gleichzeitig aufwendige Drain- und
Sourceprofile im Hinblick auf die Kanalsteuerbarkeit und dergleichen
erforderlich sind, wie dies zuvor erläutert ist. In einigen anschaulichen
hierin offenbarten Ausführungsformen
werden der ersehnte Fertigungsablauf und die resultierenden Drain-
und Sourceprofile in Verbindung mit aufwendigen Gatekonfigurationen
mit dielektrischen Materialien mit großem ε eingesetzt, die als dielektrische
Materialien mit einer Dielektrizitätskonstante von 10,0 oder höher verstanden
werden, wobei diese in Verbindung mit metallenthaltenden Elektrodenmaterialien
verwendet werden. Auch in diesem Falle können deutliche Vorteile erreicht werden,
indem beispielsweise Ausheiztechniken mit geringerer Temperatur
eingesetzt werden, was zu einer Verringerung der Wahrscheinlichkeit
führt,
Defekte in empfindlichen dielektrischen Materialien mit großem ε hervorzurufen,
wobei zusätzlich
ein Abstandshalterelement, das zum Definieren eines Abstands von
denen das aktive Gebiet zu ätzende
Aussparungen definiert, für
eine verbesserte Integrität
der empfindlichen Materialien mit großem ε sorgen kann, ohne dass zusätzliche
Abstandshalterelemente erforderlich sind.
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Mit
Bezug zu den 2a bis 2h werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, wobei auch bei Bedarf auf die 1a und 1b verwiesen
wird.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200,
das in Form von Transistoren, etwa einem p-Kanaltransistor, bereitgestellt
wird, der eine Halbleiterlegierung in Drain- und Sourcebereichen
mit einer selektiven epitaktischen Aufwachstechnik erhält, um damit
ein abgestuftes in-situ-Dotierstoffprofil zu erzeugen. Das Bauelement 200 umfasst
ein Substrat 201, über
welchem eine Halbleiterschicht 202, etwa eine siliziumbasierte
Schicht ausgebildet ist, die als eine Materialschicht zu verstehen
ist, in der ein großer
Anteil an Silizium aufgebaut ist, möglicherweise in Verbindung mit
anderen Materialien, etwa Germanium, Kohlenstoff, Fluor und dergleichen.
In der gezeigten Ausführungsform
ist ferner eine vergrabene isolierende Schicht 201a zwischen
dem Substrat 201 und der Halbleiterschicht 202 vorgesehen,
wodurch eine SOI-Architektur gebildet wird, die vorteilhaft ist
im Hinblick auf eine geringere Kapazität der pn-Übergänge, wie dies zuvor erläutert ist.
In anderen anschaulichen Ausführungsformen
(in 2a nicht gezeigt) wird die vergrabene isolierende
Schicht 201 weggelassen, wie dies beispielsweise in Bezug
zu dem Transistor 100 der 1a und 1b beschrieben
ist. Des weiteren umfasst das Bauelement 200 eine Gateelektrodenstruktur 204,
die ein Gateelektrodenmaterial 204c in Form eines beliebigen
geeigneten leitenden Materials, etwa in Form von Silizium, metallenthaltenden
Materialien und dergleichen, aufweist. Beispielsweise ist in modernsten
Halbleiterbauelementen eine erhöhte
Leitfähigkeit
erforderlich, was durch Vorsehen eines metallenthaltenden Materials
erreicht wird, was möglicherweise
in Verbindung mit anderen Materialien, etwa mit Polysilizium, in
einer frühen
Fertigungsphase bereitgestellt wird. Beispielsweise wird ein entsprechendes
metallenthaltendes Elektrodenmaterial, etwa Titannitrid, möglicherweise
in Verbindung mit zusätzlichen
Sorten in dem Material 204c so vorgesehen, dass dieses
auf einer Gateisolationsschicht 204a gebildet ist, das
in Form eines beliebigen geeigneten dielektrischen Materials, etwa
in Form Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid und dergleichen
vorgesehen sein kann, wobei eine Dicke und eine Länge der
Gateelektrodenstruktur 204 anzupassen ist, wie dies zuvor
erläutert
ist. In einigen Fällen
ist in der Gateisolationsschicht 204a ein dielektrisches
Material mit großem ε enthalten,
wodurch eine bessere Steuerbarkeit eines Kanalgebiets 205 bei
geringeren Leckströmen
im Vergleich zu konventionellen dielektrischen Materialien erreicht
wird. Beispielsweise enthält
die Gateisolationsschicht 204 Materialien, etwa Hafniumoxid, Hafniumsiliziumoxid,
und derglei chen, wobei zusätzlich
ein metallenthaltendes Material der Schicht 204a gebildet
werden kann, wodurch das Erzeugen einer Verarmungszone im Wesentlichen
vermieden wird, wie sie häufig
in Gateelektroden beobachtet wird, die auf der Grundlage eines Polysiliziummaterials
hergestellt werden. Es sollte beachtet werden, dass in anschaulichen
Ausführungsformen
die Gatelänge,
d. h. die Länge
des Gateelektrodenmaterials 204c, wie sie durch 204l bezeichnet
ist, ungefähr
50 nm und weniger beträgt,
da typischerweise für
derartige Anwendungen aufwendige Drain- und Sourceprofile in Verbindung
mit zusätzlichen
leistungssteigernden Mechanismen erforderlich sind, wie sie bereits
zuvor erläutert
sind. In der gezeigten Ausführungsform
umfasst die Gateelektrodenstruktur 204 ein Versatzsabstandshalterelement 20d4b,
das aus einem beliebigen geeigneten Material aufgebaut ist, etwa
aus Siliziumnitrid und dergleichen, wobei eine Breite des Abstandshalters 204b im
Wesentlichen einen lateralen Abstand von Aussparungen festlegt,
die lateral benachbart zu der Gateelektrodenstruktur 204 in
der Halbleiterschicht 202, d. h. in einem entsprechenden aktiven
Gebiet 202a des Bauelements 200, zu bilden sind.
Somit bewahrt das Abstandshalterelement 204b in Verbindung
mit einem Deckmaterial 204d die Integrität des Elektrodenmaterials 204c und
der Gateisolationsschicht 204a. Beispielsweise besitzen dielektrische
Materialien mit großem ε eine ausgeprägte Empfindlichkeit
während
einer Vielzahl nasschemischer Ätzprozesse,
beispielsweise zwei Prozessen mit einer Flusssäure und dergleichen, wie sie zum
Trennen von Kontaminationsstoffen und dergleichen erforderlich sind.
Somit schließt
das Abstandshalterelement 204b die Gateisolationsschicht 204a ein
und bietet zusätzlich
eine hohen Ätzwiderstand während der
nachfolgenden Bearbeitung zur Herstellung entsprechender Aussparungen
in dem aktiven Gebiet 202a. Des weiteren kann die Deckschicht 204b,
die aus Siliziumnitrid und dergleichen aufgebaut sein kann, als
eine Ätzmaske
und eine Wachstumsmaske während
der nachfolgenden Bearbeitung dienen.
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Im
Hinblick auf die Fertigungstechniken und Eigenschaften des Bauelements 200 sei
auf die entsprechende Beschreibung verwiesen, die mit Bezug zu dem
Bauelement 100 angegeben ist, wobei zu beachten ist, dass
das Deckmaterial 204d und der Versatzabstandshalter 204b in
geeigneter Weise im Hinblick auf die Materialzusammensetzung und
die Dicke so aufgebaut sind, dass sie den weiteren Prozesserfordernissen
genügen.
Beispielsweise wird, wie zuvor mit Bezug zu der Deckschicht 108 (siehe 1a)
erläutert
ist, das Deckmaterial 204d zusammen zumindest mit einem
Teil des Gateelektrodenmaterials 204c strukturiert, wobei
die Strukturierungssequenz von der Zusammensetzung des Elektrodenmaterials 204d abhängen kann.
Beispielsweise können
geeignete Metallsorten, etwa in Verbin dung mit einem Siliziummaterial
abgeschieden werden, für
eine komplexe Gateelektrodenstrukturen betrachtet werden. In ähnlicher
Weise kann die Gateisolationsschicht 204a auf der Grundlage
einer beliebigen geeigneten Fertigungstechnik bereitgestellt werden,
daraufhin wird ein Abstandshaltermaterial etwa durch thermisch aktivierte
CVD-Techniken aufgebracht, um damit ein sehr dickes Material eine
gut gesteuerte Dicke zu erreichen. Daraufhin wird die Abstandshalterschicht
auf der Grundlage gut etablierter anisotroper Ätztechniken strukturiert, wodurch
der Abstandshalter 204b mit der erforderlichen Ätzwiderstandsfähigkeit
und Breite erhalten wird wie dies für die weitere Bearbeitung geeignet
ist. Beispielsweise besitzt der Abstandshalter 204b eine
Breite von ungefähr
1 nm bis mehrere Nanometer, wobei dies von dem gewünschten
Abstand einer Aussparung abhängt,
die in dem Gebiet 202a zu bilden ist.
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2b zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
einer Ätzumgebung 200 ausgesetzt
ist, was auf der Grundlage einer plasmaunterstützten Umgebung unter Anwendung einer Ätzchemie,
etwa auf der Grundlage von Fluor, Chlor und dergleichen eingerichtet
wird, um damit Material des Gebiets 202a selektiv zu der
Gateelektrodenstruktur 204 und auch zu der Isolationsstruktur 203 abzutragen,
wobei jedoch ein entsprechender Ätzwiderstand
weniger ausgeprägt
ist im Vergleich zu der Deckschicht 204d und dem Abstandshalter 204b.
Während
des Ätzprozesses 210 werden
Aussparungen 206 mit einem lateralen Abstand zu dem Material 204c gebildet,
der im Wesentlichen durch den Abstand 204b und durch die Ätzparameter
des Prozesses 210 umgeben ist.
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2c zeigt
schematisch das Bauelement 200 mit einer Ionenimplantationssequenz 212 gemäß einer
anschaulichen Ausführungsform,
um eine oder mehrere Dotierstoffsorten in das Gebiet 202a auf
der Grundlage der Aussparungen 206 einzubringen. In einer
anschaulichen Ausführungsform
umfasst der Implantationsprozess 212 einen Implantationsschritt zum
Einführen
eines Teils einer Drain- und Sourcedotierstoffsorte, die als 214d angegeben
ist, und tiefen Drain- und Sourcegebieten entspricht, während das schließlich gewünschte Profil
auf der Grundlage einer oder mehreren weiteren Wärmebehandlungen eingestellt
wird die ein gewisses Maß an
Dotierstoffdiffusion bei Bedarf hervorrufen. Wie gezeigt, kann die
eigentliche Eindringtiefe zum Einbau der tiefen Drain- und Source-Sorten 214d deutlich
verringert werden auf Grund der Anwesenheit der Aussparungen 206,
so dass eine moderat geringe Implantationsenergie verwendet werden
kann, wobei dennoch die Sorte 214d so abgeschieden wird,
dass diese sich zu einer Solltiefe erstreckt, beispielsweise mindestens bis
zu der vergrabenen isolierenden Schicht 201a. Auf Grund
der moderat geringen Implantationsenergie kann die Ionenblockierwirkung
der Gateelektrodenstruktur 204 in zuverlässiger Weise
die Integrität
des Kanalgebiets 205 bewahren, so dass im Allgemeinen geringere
Gatehöhen
verwendet werden können,
was vorteilhaft ist im Hinblick auf eine Verringerung der Abstandskapazität der Gateeletrode 204 und
auch im Hinblick auf eine weniger ausgeprägte Oberflächentopographie. Des weiteren
umfasst die Implantationssequenz 212 einen oder mehrere
zusätzliche
Implantationsschritte zum Einbau der Dotierstoffsorte zum Einbau
der Dotierstoffsorte, etwa einer gegendotierenden Sorte, um ein
gegendotiertes Gebiet oder Halo-Gebiet 210 zu bilden, das auf
der Grundlage eines geeigneten Neigungswinkels erreicht werden kann,
wobei eine symmetrische oder asymmetrische Konfiguration der Halo-Gebiete 210 abhängig von
den gesamten Bauteilerfordernissen angewendet werden kann Wie gezeigt,
ist auch in diesem Falle eine moderat geringe Eindringtiefe erforderlich
und somit können
entsprechend geringere Implantationsenergien eingesetzt werden.
In einigen anschaulichen Ausführungsformen
umfasst die Implantationssequenz 212 auch eine Amorphisierungsimplantation,
die als ein geneigter Implantationsprozess ausgeführt werden
kann, wenn entsprechende Kanalwirkungen während des Einbaus der gegendotierenden
Sorte für
das Halo-Gebiet 210 als ungeeignet erachtet werden. Somit
kann in diesem Falle ein gewisser Bereich amorphisiert werden, wodurch
die Gleichmäßigkeit
des Eindringens der Dotierstoffe zum Definieren der Halo-Gebiete 210 verbessert
wird. Es sollte beachtet werden, dass eine ausgeprägte Amorphisierung
des Materials an der Unterseite der Aussparungen 206 vermieden
werden kann, indem ein geeigneter Neigungswinkel angewendet wird.
Des weiteren kann die Implantationssequenz 212 einen oder
mehrere zusätzliche
Implantationsschritte enthalten, in denen andere geeignete Sorten,
etwa Fluor, Kohlenstoff und dergleichen eingeführt werden, um damit ein flaches
Implantationsgebiet 213 in Abhängigkeit der gesamten elektronischen
Eigenschaften des Bauelements 200 zu bilden. Somit können die
tiefen Drain- und Sourcesorten 214d, das Halo-Gebiet 210 und
weitere flache Implantationssorten eingeführt werden und möglicherweise
entsprechende Amorphisierungsprozesse ausgeführt werden, ohne dass eine Änderung
der Implantationsmaske oder das zusätzliche Abstandshalterelemente
erforderlich sind, wodurch insgesamt zu einem besseren Fertigungsablauf
und damit zu einer kosteneffizienten Prozesstechnik beigetragen
wird.
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2d zeigt
schematisch das Halbleiterbauelement 200 gemäß einigen
anschaulichen Ausführungsformen,
in denen eine Wärmebehandlung 215 angewendet
wird, wenn durch Implantation hervorgerufene Schäden, wie sie durch 214s gezeigt
sind, als ungeeignet während
eines nachfolgenden selektiven epitaktischen Aufwachsprozesses erachtet
werden. In anderen Fällen
wird eine vorhergehende Amorphisierung kristallisiert, wodurch auch
Dotierstoffsorten zu einem gewissen Grade aktiviert werden. Es sollte beachtet
werden, dass die Wärmebehandlung 215 auf
Grundlage weniger geeigneter Prozessparameter unter Anwendung gut
etablierter Techniken ausgeführt
werden kann, etwa durch Laser-Ausheizung, Blitzlicht-Ausheizung
und dergleichen. Bei Bedarf können
beispielsweise geeignete Prozessparameter gewählt werden, für die eine
Rekristallisierung auftritt, ohne dass eine ausgeprägte Dotierstoffdiffusion stattfindet.
In anderen Fällen
wird die Wärmebehandlung 215 in
dieser Fertigungsphase weggelassen, wenn entsprechende implantationsabhängige Schäden als
nicht relevant erachtet werden. Nach der Implantationssequenz 212 oder
nach der Wärmebehandlung 215 wird
das Bauelement 215 für
einen nachfolgenden selektiven epitaktischen Aufwachsprozess vorbereitet.
Zu diesem Zweck werden geeignete nasschemische Reinigungsprozesse
ausgeführt,
wo der Abstandshalter 20d4 die Integrität der Gateisolationsschicht 204a bewahrt,
wenn diese aus einem empfindlichen dielektrischen Material mit großem ε aufgebaut
ist.
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2e zeigt
schematisch das Halbleiterbauelement 200 während eines
selektiven epitaktischen Aufwachsprozesses 216a, während welchem
ein verformungsinduzierendes Halbleitermaterial 209a in den
Aussparungen 206 aufgewachsen wird. Während des Prozesses 216 wird
eine geeignete Dotierstoffsorte, etwa eine n-Dotierstoffsorte oder
eine p-Dotierstoffsorte
in die Abscheideumgebung eingebracht, um das Material 209a als
ein in-situ dotiertes Material
zu erzeugen. Zu diesem Zweck können
gut etablierte Abscheiderezepte eingesetzt werden, wie dies auch
zuvor beschrieben ist. Beispielsweise repräsentiert das Material 209a eine
Silizium/Germanium-Legierung, wenn das Bauelement 200 eine
kompressive Verformungskomponente erfordert. In an deren Fällen wird
eine Silizium/Germanium/Zinn-Legierung abgeschieden, während in
noch anderen Fällen
eine Silizium/Zinn-Mischung hergestellt wird, um eine gewünschte kompressive
Verformungskomponente zu erhalten. In anderen anschaulichen Ausführungsformen
wird das Material 209a einer Silizium/Kohlenstoff-Legierung
bereitgestellt, wenn der Transistor 200 eine Zugverformungskomponente
erfordert. Somit wird ein hohes Maß an Flexibilität erreicht,
indem eine geeignete Materialzusammensetzung ausgewählt wird,
die gesamte Verformungskomponente deutlich beeinflusst, und auch
indem eine geeignete Dotierstoffkonzentration gewählt wird. Beispielsweise
ist die Konzentration der Schicht 209a moderat hoch einge stellt,
so dass in Verbindung mit der zuvor eingebrachten tiefen Drain-
und Sourcesorte 214d gewünschtes Gesamtdotierstoffkonzentrationsprofil
erreicht wird. In einer nachfolgenden Phase oder in einem separaten
Schritt, der als 216b bezeichnet ist, kann eine weitere
Materialschicht 209b abgeschieden werden, wobei zuminderst
eine Dotierstoffkonzentration im Vergleich zur Konzentration 209a unterschiedlich
ist. Beispielsweise wird eine geringere Dotierstoffkonzentration
vorgesehen, so dass die Schicht 209b als eine „Pufferschicht” dient.
In anderen Fällen
wird das Material 209a mit einer geringen Dotierstoffkonzentration
im Vergleich zu der Schicht 209b vorgesehen, wobei dies
von dem gewünschten
endgültigen
Drain- und Sourceprofil abhängt.
Somit variiert die Dotierstoffkonzentration entlang einer Höhenrichtung 206h auf Grund
unterschiedlicher Prozessparameter der Abscheidephasen oder Schritte 216a, 216b.
Es sollte beachtet werden, dass eine entsprechende Änderung
der Dotierstoffkonzentration innerhalb eines Nanometer oder weniger
entlang der Richtung 206h abhängig von den jeweiligen Prozessparametern
auftreten kann. In diesem Falle wird mehr oder weniger schrittartige
Variation der Dotierstoffkonzentration erreicht, während in
anderen Fällen
ein weniger ausgeprägter Übergang
auftreten kann, wobei dennoch eine entsprechende Änderung
der Konzentration zuverlässig
innerhalb der Schichten 209a, 209b entlang der
Richtung 206h erkannt werden kann. Es sollte beachtet werden,
dass eine entsprechende Änderung
eine Dotierstoffkonzentration im Weiteren als eine abgestufte Dotierstoffkonzentration
betrachtet wird.
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2f zeigt
schematisch das Halbleiterbauelement 200 während eines
weiteren selektiven Aufwachsprozesses oder einer Phase, in der eine
abschließende
Schicht oder Erweiterungsschicht 209c mit einer geeigneten
in-situ-Konzentration vorgesehen wird, um damit Drain- und Sourceerweiterungsgebiete
in Verbindung mit einer oder mehreren Wärmebehandlungen zu schaffen,
in einer späteren
Fertigungsphase auszuführen
sind. Es sollte beachtet werden, dass zusätzlich zu der in-situ-Dotierung auch
die Materialzusammensetzung der Schichten 209b, 209a modifiziert
werden kann, wenn dies geeignet ist. Auf der Grundlage der zwei
oder mehr Abscheideprozesse 216a, 216b, 216c kann
somit eine beliebige geeignete Anzahl an epitaktisch aufgewachsenen
Schichten eines verformungsinduzierenden Halbleitermaterials hergestellt
werden, wobei zumindest einige dieser Schichten eine unterschiedliche
in-situ-Dotierung besitzen, um die Erfordernisse für die Herstellung
des komplexen Drain- und Sourcedotierstoffprofils in Verbindung
mit nachfolgenden Wärmebehandlungen
zu erfüllen.
Es sollte somit beachtet werden, dass auch zwei Schichten aus einem verformungsinduzierenden
Halbleitermaterial mehr als drei Schichten vorge sehen werden können, während in
anderen Fällen
eine mehr oder weniger kontinuierliche Änderung der in-situ-Dotierstoffkonzentration
angewendet wird. Im Gegensatz zu konventionellen Vorgehensweisen
wird somit eine im Wesentlichen nicht konstante in-situ-Dotierstoffkonzentration entlang
der Höhenrichtung 206h verwendet,
um damit geeignete Anfangsbedingungen für eine nachfolgende Wärmebehandlung
zu schaffen, während
welcher das endgültige
Dotierstoffprofil festgelegt wird.
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2g zeigt
schematisch das Halbleiterbauelement 200, wenn es einer
Wärmebehandlung 217 unterzogen
wird, beispielsweise in Form eines Laser-Ausheizprozesses, eines
Blitzlicht-Ausheizprozesses und dergleichen, wobei geeignete Prozessparameter
angewendet werden, um damit einen gewünschten Grad an Dotierstoffdiffusion
zu erreichen, so dass Drain- und Sourcegebiete 214 auf
der Grundlage der Drain- und Sourcedotierstoffsorten 214d und
der diversen Dotierstoffsorten, die in den Schichten 209a, 209b, 209c eingebaut
sind, erzeugt werden. Es sollte beachtet werden, dass das Diffusionsverhalten
auch von den zuvor implantierten Sorten abhängt, die entsprechende Halo-Gebiete
und gegendotierte Gebiete bilden, so dass während des Prozesses 217 ein
entsprechendes endgültiges
Dotierstoffprofil für
die Drain- und Sourcegebiete 214 erhalten wird. Beispielsweise
werden entsprechende Erweiterungsgebiete 214e auf der Grundlage
der Schicht 209c geschaffen, die eine geeignete Dotierstoffkonzentration
aufweist, so dass ein unerwünschtes
Eindringen in das Kanalgebiet 205 vermieden wird. Des weiteren
wird eine geeignete laterale Form durch entsprechendes Einstellen
der in-situ-Dotierpegel in der Schicht 209b erreicht, die
als eine Pufferschicht dient, während
die Schicht 209a in Verbindung mit der Sorte 214d einen
tiefen Drain/Source-Bereich erzeugt. Es sollte beachtet werden,
dass eine oder mehrere zusätzliche
Wärmebehandlungen während der
beliebigen geeigneten Fertigungsphase nach dem Bereitstellen der
verformungsinduzierenden Halbleiterlegierung 209a, 209b, 209c abhängig von
den gesamten Prozess- und Bauteilerfordernissen ausgeführt werden
können.
Im Allgemeinen wird die Wärme 217 bei
geringeren Prozesstemperaturen durchgeführt, da eine ausgeprägte Rekristallisierung durch
Implantation hervorgerufene Schäden
nicht erforderlich ist. Somit können
die Materialien 209a, 209b, 209c in einem
im Wesentlichen nicht geschädigten
Zustand bereitgestellt werden, wodurch eine hohe Effizienz bei der
Verformungsübertragung
in das Kanalgebiet 205 erreich wird, wobei auch ein gewünschter
geringerer Abstand, der durch das Abstandshalterelement 204 definiert
ist, zu einer hohen verformungsinduzierenden Wirkung beiträgt. Folglich werden
die Drain- und Sourcegebiete 214 auf der Grundlage einer
Fertigungssequenz bereitgestellt, in der komplexe Abstands halterstrukturen
eine Vielzahl von Maskierungsschritten nicht erforderlich sind,
wie sie typischerweise in konventionellen Strategien notwendig sind.
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Es
sollte beachtet werden, dass vor oder nach dem Ausheizprozess 217 der
Versatzabstandshalter 204b in Verbindung mit der Maskenschicht 204d entfernt
werden kann, beispielsweise auf der Grundlage gut etablierter nasschemischer Ätzrezepte
und dergleichen. Daraufhin wird die weitere Bearbeitung fortgesetzt,
indem etwa Abstandshalterelemente hergestellt wird und indem bei
Bedarf ein Silizidierungsprozess ausgeführt wird. Während der vorhergehenden Prozesssequenz
somit der Abstandshalter 204b zuverlässig die Unversehrtheit der
Gateisolationsschicht 204a und des Gateelektrodenmaterials 204c bewahren
kann in einer Fertigungsphase entfernt werden, in der die Einwirkung
kritischer nasschemischer Ätzrezepte,
etwa einer wässrigen Flusssäure, nicht
mehr auftritt.
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2h zeigt
schematisch das Halbleiterbauelement 200 mit einer Abstandshalterstruktur 218, die
eine geeignete Breite aufweist, um damit einen Abstand 219d von
Metallsilizidgebieten 219 zu dem Kanalgebiet 205 einzustellen.
Die Abstandshalterstruktur 218 ist aus einem beliebigen
geeigneten Material aufgebaut, etwa Siliziumnitrid, möglicherweise
in Verbindung mit Siliziumdioxid als ein Ätzstoppmaterial, und dergleichen.
Ein Metallsilizidgebiet 204s in dem Elektrodenmaterial 204c gebildet, wenn
diese Siliziummaterial aufweist. In anderen Fällen wird das Material 204s in
einer späteren
Fertigungsphase entfernt, beispielsweise durch das Ersetzen eines
Teils des Elektrodenmaterials 204c durch ein gut leitendes
Metall. Es sollte beachtet werden, dass die Abstandshalterstruktur 218 auf
der Grundlage einer Sollbreite vorgesehen werden kann, die so gewählt ist,
dass der Abstand 219 derart erreicht wird, dass ein besseres
Transistorleistungsverhalten erzeugt wird, beispielsweise indem
ein unerwünschtes „Übertragen” an Dotierstoffen
in Richtung des Kanalgebiets 205 vermieden wird, was während des
Silizidierungsprozesses stattfinden kann. Somit können die
Eigenschaften der Abstandshalterstruktur 218 im Hinblick
auf Prozessparameter des Silizidierungsprozesses und entsprechende
darin verwendete Materialien, Nickel, Platin, Kobalt und dergleichen angepasst
werden, wobei ebenfalls zu einem gesamten Transistorleistungsverhalten
beigetragen wird. Bei Bedarf kann die Abstandshalterstruktur 218 nach der
Herstellung der Metallsilizidgebiete 219 abgetragen werden,
beispielsweise im Hinblick auf das Verbessern der Verspannungsübertragung
von einem dielektrischen Material, das über der fertig gestellten Transistorstruktur
aufgebracht wird, wodurch das Asbscheiden einer größeren Menge
an stark verspannten dielektrischem Material in unmittelbarer Nähe des Kanalgebiets 215 verbessert
wird.
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Folglich
umfasst der Transistor 200 das verformungsinduzierende
Material 209a, 209b, 209c mit besserer
Kristallqualität,
wodurch eine hohe Verformungskomponente 205c, 205t etwa
eine kompressive Komponente oder Zugverformungskomponente in Abhängigkeit
von der Materialzusammensetzung der verformungsinduzierenden Legierung
erzeugt. Des weiteren führt
eine abgestufte in-situ-Dotierstoffkonzentration in den Materialien 209a,
..., 209c zu einem gewünschten
lateralen und vertikalen Profil der Drain- und Sourcegebiete 214,
wodurch die Materialien 209c, 209b, 209a in
unmittelbarer Nähe
zu dem Kanalgebiet 205 angeordnet werden können, was ebenfalls
zu einer verbesserten Verformungsübertragungseffizienz beiträgt.
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Es
gilt also: Die vorliegende Offenbarung stellt Hableiterbauelemente
und Techniken zu deren Herstellung bereit, wobei ein abgestuftes
Dotierstoffprofil in dem epitaktisch aufgewachsenen verformungsinduzierenden
Halbleitermaterial erzeugt wird, das daher in unmittelbarer Nähe an dem
Kanalgebiet ohne Beeinträchtigung
des resultierenden Dotierstoffprofils angeordnet werden kann. Ferner
können weitere
Implantationssorten vor dem epitaktischen Aufwachs des verformungsinduzierenden
Halbleiterlegierungsmaterials eingebaut werden, wobei die Anwesenheit
der entsprechenden Aussparungen für bessere Implantationsbedingungen
sorgt. Die Drain- und Souredotierstoffprofile können ohne dass Erfordernis
komplexer Abstandshalterstrukturen erreicht werden, das zu einer
deutlich geringeren Komplexität der
Herstellung modernster Transistorelemente sorgt.
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Weitere
Modifizierungen und Variationen der vorliegenden Offenbarung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der hierin offenbarten
Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten
und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu
betrachten.