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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung moderne integrierte Schaltungen, etwa CPU's mit Transistorelementen mit geringen Abmessungen, und betrifft insbesondere das geeignete Anpassen von Gatedielektrikumsmaterialien.
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Beschreibung des Stands der Technik
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Die Herstellung moderner integrierter Schaltungen, etwa CPU's, Speicherbauelemente, ASIC's (anwendungsspezifischer integrierter Schaltungen) und dergleichen erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmen. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht-dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets ein wesentlicher Einflussfaktor für das Leistungsverhalten von MOS-Transistoren. Da somit die Geschwindigkeit des Aufbaus des Kanals, was von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmen, ist die Verringerung der Kanallänge – und damit die Verringerung des Kanalwiderstands und eine Vergrößerung des Gatewiderstands – ein wichtiges Gestaltungskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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In der
US 2005/0 170 575 A1 wird ein Verfahren zur Herstellung eines Dual-Gate-Oxids beschrieben, in dem über einem PMOS-Transistor und einem NMOS-Transistor ein Gate-Oxid mit unterschiedlicher Dicke abgeschieden wird. Auch in der
US 2006/0 121 740 A1 wird ein Halbleiterbauteil mit einem Gatedielektrikum variierender Dicke beschrieben.
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In der
US 2006/0 099 753 A1 wird ein Verfahren zur Ausbildung von Halbleiterbauteilen mit drei verschiedenen Betriebsspannungen und drei verschiedenen Gatedielektrikumsschichten verschiedener Dicke beschrieben. Gemäß der Lehre dieses Dokuments wird eine anfängliche Siliziumoxydschicht in einem zweischrittigen Verfahren ausgedünnt, um ein Dielektrikum in einer HV-Region einer ersten Dicke, einer LV-Region einer zweiten Dicke und einer MV-Region einer dritten Dicke bereitzustellen
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Gegenwärtig wird der größte Teil integrierter Schaltungen auf der Grundlage von Silizium hergestellt auf Grund der im Wesentlichen unbegrenzten Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und der dazugehörigen Materialien und Prozess und der Erfahrung, die während der letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizzyklen zur Aktivierung von Dotierstoffen und zum Ausheilen von Kristallschäden erforderlich sind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
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Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder anderen metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Leistungsverhaltens von Feldeffekttransistoren wird die Länge des Kanalgebiets ständig verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da die Transistorleistung durch die Spannung gesteuert wird, die der Gateelektrode zum Invertieren der Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsdichte zum Erreichen des gewünschten Durchlassstromes für eine gegebene Versorgungsspannung zugeführt wird, muss ein gewisses Maß an kapazitiver Kopplung, die durch den Kondensator gebildet wird, der durch die Gateelektrode, das Kanalgebiet und das zwischen angeordnete Siliziumdioxid gebildet ist, beibehalten werden. Es zeigt sich, dass die Verringerung der Kanallänge eine Erhöhung der kapazitiven Kopplung benötigt, um ein sogenanntes Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu erhöhten Leckströmen führen und zu einer Abhängigkeit der Schwellwertspannung von der Kanallänge. Größenreduzierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit einer reduzierten Schwellwertspannung zeigen einen exponentiellen Anstieg des Leckstromes, wobei auch eine erhöhte kapazitive Kopplung der Gateelektrode zu dem Kanalgebiet erforderlich ist. Somit muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu schaffen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid, das lediglich eine Dicke von ungefähr 1,2 nm aufweist. Obwohl im Allgemeinen Hochgeschwindigkeitstransistorelemente mit einem äußerst kurzen Kanal vorzugsweise für Hochgeschwindigkeitsanwendungen eingesetzt werden, während Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen verwendet werden, etwa Speichertransistorelemente, kann der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Gateisolationsschicht hervorgerufen wird, für eine Oxiddicke im Bereich von 1 bis 2 nm Werte erreichen, die über leistungsorientierte Schaltungen eine Beschränkung darstellen. D. h. die Produktzuverlässigkeit und die Lebensdauer hängen eng mit Kurzkanaleffekten zusammen, d. h. mit der Stoßionisierung und dem Einfang energiereicher Ladungsträger (HCI) in Verbindung mit Leckströmen im Gatedielektrikum.
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Ein weiterer lang bekannter Effekt spielt zunehmend eine wichtige Rolle für CMOS-Bauelemente, wenn die Schwellwertspannungen und die Versorgungsspannungen ständig verringert werden. Es wurde in den sechziger Jahren beobachtet, dass das Anlegen einer negativen Spannung möglicherweise in Verbindung mit thermischen Verspannungen an der Gateelektrode von MOS-Transistoren zu einer Verschiebung der Schwellwertspannung führen, d. h. eine Verschiebung der spezifischen Gatespannung, bei der sich ein leitender Kanal benachbart zu der Gateisolationsschicht ausbildet. Dieser Effekt wird auch als „negative Vorspannungstemperaturinstabilität (NBTI)” bezeichnet und ist vorwiegend in PMOS-Transistoren vorhanden und wurde als nicht besonders relevant für Halbleiterbauelemente in den folgenden Jahren erachtet auf Grund des geringen Einflusses auf das gesamte Bauteilleistungsverhalten von Bauelementen, insbesondere da NMOS-Bauelemente zunehmend entwickelt wurden. Diese Situation änderte sich mit der Einführung komplexer CMOS-Bauelemente, die Hochleistungslogikschaltungen enthalten, in denen Millionen an Signalknoten mit PMOS- und NMOS-Transistoren typischerweise vorgesehen sind. Wie zuvor erläutert ist, wurden in diesen Bauelementen die Schwellwertspannung und die Versorgungsspannung verringert, während andererseits das elektrische Feld im Gatedielektrikum zunimmt. Unter derartigen Bedingungen kann eine Änderung der Schwellwertspannung einen noch höheren Einfluss ausüben, da sich die Variabilität beim Transistorbetrieb auf Grund des relativ hohen Einflusses einer Verschiebung der Schwellwertspannung zunehmend auswirkt. Ferner können die Betriebszustände, die sich aus dem Anlegen einer negativen Spannung an die Gateelektrode eines PMOS-Transistors ergeben, von dem betrachteten Signalweg und den gesamten Betriebsbedingungen abhängen, wodurch die Schwellwertverschiebung in höchstem Maße nicht vorhersagbar ist und somit entsprechend festgelegte Entwurfskriterien erforderlich sind, um damit das gewünschte Leistungsverhalten der Transistoren über die gesamte spezifizierte Lebensdauer des Bauelements sicherzustellen. Beispielsweise kann eine Verschiebung der Schwellwertspannung über die kumulierte Betriebszeit schließlich zu einer Verletzung der Zeitspezifizierung des Bauelements führen, wodurch eine weitere Verwendung des Bauelements nicht möglich ist trotz der Tatsache, dass kein anderer wesentlicher Fehler aufgetreten ist.
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Im Allgemeinen ist der NBTI-Effekt mit der Qualität des Gatedielektrikums verknüpft, das beispielsweise Silizium, Sauerstoff und Stickstoff aufweist, und auch die Qualität der Grenzfläche zwischen dem Silizium in dem Kanalgebiet und dem Gatedielektrikum ist von Bedeutung. D. h., bei einer negativen Gatespannung, höheren Temperaturen und anderen anspruchsvollen Umgebungsbedingungen wird eine Ladungsträgerfalle in der Nähe der Grenzfläche erzeugt, wodurch Löcher eingefangen werden. Auf Grund der lokalisierten positiven Grenzflächenzustände und der eingefangenen Ladungen wird eine Verschiebung in der Schwellwertspannung beobachtet, die im Laufe der Zeit abhängig von den gesamten Belastungsbedingungen, denen der Transistor ausgesetzt ist, zunimmt. In NMOS-Transistoren ist diese Wirkung deutlich weniger ausgeprägt, da die Grenzflächenzustände und die fixierten Ladungen von entgegengesetzter Polarität sind, woraus sich ein geringerer die Leistung beeinträchtigender Nettoeffekt ergibt.
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Aus diesem Grunde ist es wichtig in anspruchsvollen Anwendungen, die Eigenschaften des Gatedielektrikumsmaterials in Bezug auf die Materialzusammensetzung und die Dicke geeignet auszuwählen, um die Wirkungen des Einprägens energiereicher Ladungsträger und von NBTI auf einem akzeptablen Niveau insbesondere für p-Kanaltransistoren zu halten. Auf Grund der geringeren Entwurfsflexibilität und der ausgeprägten Zunahme des Bauteilleistungsverhaltens für Halbleiterbauelemente, die sehr geringe Werte für die Dicke des Gatedielektrikums und auch für die gesamten Bauteilabmessungen benötigen, betrifft die vorliegende Erfindung Verfahren und Bauelemente zum Vermeiden oder zumindest zum Reduzieren der Auswirkungen eines oder mehrerer der oben erkannten Probleme.
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Überblick über die vorliegende Erfindung
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Im Allgemeinen betrifft der hierin beschriebene Gegenstand Verfahren zur Herstellung von einem Gatedielektrikumsmaterial, in denen eine durch Belastung hervorgerufene Verschiebung von Schwellwertspannungen im Laufe der Zeit insbesondere in p-Kanaltransistoren in Verbindung mit größeren Wirkungen des Einprägens energiereicher Ladungsträger reduziert werden, indem selektiv ein Gatedielektrikumsmaterial für p-Kanaltransistoren vorgesehen wird, das eine größere Dicke im Vergleich zu n-Kanaltransistoren aufweist, wodurch eine erhöhte Flexibilität bei dem Einstellen der gesamten Produktleistungsfähigkeit komplexer integrierter Schaltungen geschaffen wird, etwa beim Mikroprozessoren. Andererseits kann die Produktzuverlässigkeit im Hinblick auf beeinträchtigende Mechanismen, etwa NBTI, Einprägung energiereicher Ladungsträger und dergleichen für modernste p-Kanaltransistoren verbessert werden, ohne dass das Leistungsverhalten von n-Kanaltransistoren unnötig beeinträchtigt wird, oder es kann das Leistungsverhalten der n-Kanaltransistoren auf Grund der größeren Flexibilität bei dem individuellen Anpassen der Dicke des Gatedielektrikumsmaterials für die n-Kanaltransistoren verbessert werden. Obwohl das Leistungsverhalten der p-Kanaltransistoren geringfügig durch die größere Dicke des Gatedielektrikumsmaterials beeinflusst werden kann, ist die Beeinträchtigung des Produktleistungsverhaltens, was durch NBTI und die Einprägung energiereicher Ladungsträger in, p-Kanaltransistoren verknüpft ist, deutlich weniger ausgeprägt, wodurch eine anspruchsvollere Festlegung von Produktspezifikationen für das gesamte Halbleiterprodukt möglich ist, d. h. die entsprechenden Toleranzbereiche können kleiner gewählt werden, wodurch tatsächlich die Anzahl der Produkte vergrößert wird, die die höheren Qualitätserfordernisse erfüllen. Erfindungsgemäß wird die Sequenz des Vorsehens der Gatedielektrikumsmaterialien mit unterschiedlicher Dicke mit dem Prozess kombiniert, in dem die Wannen- bzw. Potentialtopfdotierung in den jeweiligen aktiven Gebieten festgelegt werden, wodurch die Gesamtprozesskomplexität durch Vermeiden eines zusätzlichen Lithographieschrittes weiter verringert wird.
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Ein hierin beschriebenes anschauliches Verfahren zur Herstellung eines Gatedielektrikumsmaterials umfasst Bilden eines dielektrischen Basismaterials auf einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet, wobei das erste aktive Gebiet eine erste Potentialtopfdotierung besitzt; selektives Bilden einer zweiten Potentialtopfdotierung in einem zweiten aktiven Gebiet unter Anwendung einer Maske, die das zweite aktive Gebiet freilegt und das erste aktive Gebiet abdeckt vor einem selektiven Entfernen des dielektrischen Basismaterials unter Anwendung der Maske; Entfernen der Maske; und Bilden eines weiteren dielektrischen Materials über dem zweiten aktiven Gebiet und dem auf dem ersten aktiven Gebiet verbleibenden dielektrischen Basismaterial.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn dies mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1e schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, in denen ein Gatedielektrikumsmaterial individuell beispielsweise im Hinblick auf die Dicke, die Materialzusammensetzung und dergleichen eingestellt wird während einer Sequenz zum Bilden entsprechender Wannen- bzw. Potentialtopfdotierungen gemäß noch weiterer anschaulicher Ausführungsformen.
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Detaillierte Beschreibung
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Mit Bezug zu den begleitenden Zeichnungen werden nunmehr anschauliche Ausführungsformen detaillierter beschrieben.
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Mit Bezug zu den 1a bis 1e werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Eigenschaften eines Gatedielektrikumsmaterials, beispielsweise dessen Dicke individuell für p-Kanaltransistoren und n-Kanaltransistoren ohne weitere Lithographieschritte angepasst werden.
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1a zeigt schematisch ein Halbleiterbauelement 200 mit einem Substrat 201, über welchem eine Halbleiterschicht 203 ausgebildet ist. Des weiteren ist in der gezeigten Ausführungsform eine Isolationsstruktur 202 vorgesehen, um ein aktives Gebiet 203p für einen p-Kanaltransistor und ein aktives Gebiet 203n für einen n-Kanaltransistor zu definieren. Es sollte beachtet werden, dass in anderen Fällen die Isolationsstruktur 202 in dieser Fertigungsphase noch nicht hergestellt ist. Es sollte jedoch beachtet werden, dass in der gezeigten Fertigungsphase eine Dotierstoffsorte 207a in dem aktiven Gebiet 203p vorgesehen sein kann, um damit eine geeignete Potentialtopfdotierung zu definieren, die die grundlegende Leitfähigkeitsart des betrachteten Transistors vorgibt. In der gezeigten Ausführungsform repräsentiert die Dotierstoffsorte 207a eine n-Dotierstoffsorte, so dass das aktive Gebiet 203p das aktive Gebiet eines p-Kanaltransistors repräsentiert.
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Die Dotierstoffsorte 207a wird auf der Grundlage eines Implantationsprozesses 208 eingefügt, der auf der Basis einer Implantationsmaske 209 ausgeführt wird, die das aktive Gebiet 203n abdeckt, um damit das Eindringen der Dotierstoffsorte 207a in das aktive. Gebiet 203n zu vermeiden. Die Implantationsmaske 209 wird auf der Grundlage gut etablierter Maskierungstechniken hergestellt. Auch der Implantationsprozess 208 wird auf der Grundlage gut etablierter Prozesstechniken durchgeführt.
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1b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem Entfernen der Maske 209 und einem entsprechenden Reinigungsprozess zum Vorbereiten der aktiven Gebiete 203p, 203n für einen Prozess 206a zum Herstellen eines dielektrischen Basismaterials 251. Beispielsweise repräsentiert der Prozess 206a einen Oxidationsprozess unter Anwendung erhöhter Temperaturen in Verbindung mit einer oxidierenden Umgebung, einer nasschemischen Oxidationsumgebung und dergleichen. In anderen Fällen wird zusätzlich oder alternativ zu einem Oxidationsprozess eine andere Oberflächenbehandlung eingesetzt, um die gewünschte Materialzusammensetzung der Schicht 251 zu erhalten. In weiteren Fällen wird zusätzlich oder alternativ zu einem Oxidationsprozess oder einer anderen Oberflächenbehandlung ein Abscheideprozess ausgeführt, um die Schicht 251 mit der Materialzusammensetzung und einer Dicke zu schaffen, wie dies für die weitere Bearbeitung des Bauelements 200 erforderlich ist. In diesem Falle kann die Materialschicht 251 oder zumindest ein Teil davon auch über der Isolationsstruktur 202 gebildet werden. Die Dicke 251t repräsentiert eine Basisdicke, die in einer späteren gewissen Fertigungsphase über dem aktiven Gebiet 203p vergrößert wird, um damit die endgültig gewünschte Dicke zu erreichen, während gleichzeitig eine geringere Dicke über dem aktiven Gebiet 203n geschaffen wird.
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1c zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Implantationsprozesses 210, der auf Grund einer Maske 211 ausgeführt wird, die das aktive Gebiet 203p abdeckt, während das aktive Gebiet 203 freiliegt. Während des Implantationsprozesses 210 wird eine geeignete Dotierstoffsorte 207b eingeführt, um eine gewünschte grundlegende Potentialtopfdotierung für das aktive Gebiet 203n zu definieren, während in diesem Falle eine p-Dotierstoffsorte eingeführt wird, um einen n-Kanaltransistor in und über dem aktiven Gebiet 203n herzustellen.
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1d zeigt schematisch das Halbleiterbauelement 200 während eines Ätzprozesses 205, der auf der Grundlage einer Ätzumgebung eingerichtet wird, die zum selektiven Entfernen des Materials der Schicht 251 gestaltet ist. Der Ätzprozess 205 wird auf der Grundlage der Maske 211 ausgeführt, wodurch ein zusätzlicher Lithographieprozess vermieden wird, um damit unterschiedliche Gatedielektrika über den aktiven Gebieten 203p, 203n zu schaffen. Nach dem Ätzprozess 205, der unter Anwendung gut etablierter Ätztechniken ausgeführt werden kann, wie dies zuvor auch beschrieben ist, wird die Maske 211 entfernt und es wird ein geeigneter Reinigungsprozess ausgeführt, um das Bauelement 200 für einen weiteren Prozess zur Herstellung eines Gatedielektrikumsmaterials vorzubereiten.
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1e zeigt schematisch das Bauelement 200 während eines Prozesses 206, der zum Vorsehen eines Gatedielektrikumsmaterials 252 gestaltet ist. Wie zuvor erläutert ist, kann der Prozess 206 eine Nitrierung und dergleichen repräsentieren, möglicherweise in Verbindung mit einem Abscheideprozess. In anderen Fällen enthält der Prozess 206 einen oder mehrere Abscheideschritte ohne weitere Oberflächenbehandlungsprozesse. Somit kann das Gatedielektrikumsmaterial 252 mit einer gewünschten Dicke und einer Materialzusammensetzung gemäß den gesamten Bauteilerfordernissen für Transistoren aufgebracht werden, die in und über den aktiven Gebieten 203p, 203n zu bilden sind. Auf der Grundlage der Bauteilkonfiguration, wie sie in 1e gezeigt ist, kann die weitere Bearbeitung zur Herstellung der Transistoren fortgesetzt werden. Folglich kann eine unterschiedliche Dicke und/oder Materialzusammensetzung eines Gatedielektrikumsmaterials für n-Kanaltransistoren und p-Kanaltransistoren geschaffen werden,. ohne dass weitere Lithographieschritte erforderlich sind, indem der Prozess zum Bilden der grundlegenden Dotierung mit dem Prozess zur Herstellung von Gatedielektrikumsmaterialien mit unterschiedlicher Dicke oder anderen Eigenschaften kombiniert wird.
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Es gilt also: Die vorliegende Erfindung stellt Verfahren zur Herstellung von einem Gatedielektrikumsmaterial bereit, in denen p-Kanaltransistoren und n-Kanaltransistoren ein Gatedielektrikumsmaterial mit unterschiedlicher Dicke erhalten, um damit individuell das gesamte Bauteilleistungsverhalten und die Zuverlässigkeit einzustellen. In einigen anschaulichen Ausführungsformen erhalten p-Kanaltransistoren ein dielektrisches Material mit größerer Dicke im Vergleich zu n-Kanaltransistoren, um damit die Auswirkungen von Beeinträchtigungsmechanismen, etwa der negativen Vorspannung in entsprechender Schwellwertsinstabilität und dem Einprägen energiereicher Ladungsträger zu verringern, ohne dass das Leistungsverhalten von n-Kanaltransistoren negativ beeinflusst wird oder dieses sogar verbessert wird, da eine geringere Dicke im Vergleich zu konventionellen Strategien vorgesehen werden kann. Dies wird erreicht, indem ein Lithographieschritt zum selektiven Vorsehen der Bedingungen für Gatedielektrikumsmaterialien mit unterschiedlicher Dicke ausgeführt wird, nämlich durch Entfernen eines Teils eines zuvor hergestellten Basismaterials und nachfolgendes Hinzufügen eines weiteren Gatedielektrikumsmaterials. Erfindungsgemäß wird eine individuelle Einstellung der Dicke von Gatedielektrikumsmaterialien für p-Kanaltransistoren und n-Kanaltransistoren auf der Grundlage eines Maskierungsschemas erreicht, wie es auch zum Bilden der grundlegenden Potentialtopfdotierung in den jeweiligen aktiven Gebieten angewendet wird. Somit kann ein sehr effizienter Gesamtfertigungsablauf erreicht werden, wobei dennoch eine erhöhte Zuverlässigkeit für p-Kanaltransistoren geschaffen wird, ohne dass im Wesentlichen das Leistungsverhalten von n-Kanaltransistoren beeinträchtigt wird oder das Leistungsverhalten sogar verbessert wird.