DE102007053502A1

DE102007053502A1 - Steuersignalabstimmung

Info

Publication number: DE102007053502A1
Application number: DE102007053502A
Authority: DE
Inventors: Thomas Hein; Rex Kho; Aaron Santa Clara Nygren
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-11-15
Filing date: 2007-11-09
Publication date: 2008-05-21
Also published as: US7411862B2; US20080112235A1; CN101183557A

Abstract

Ein Steuersignalabstimmungssystem in einer integrierten Schaltung umfasst eine Signalübertragungseinheit, wobei die Signalübertragungseinheit Steuersignale und Abtasttaktsignale ausgibt, wobei die Steuersignale und die Abtasttaktsignale eine vorgegebene Zeitbeziehung zueinander aufweisen, eine Signalemfpangseinheit, wobei die Signalempfangseinheit Steuersignale in Bezug auf die Abtasttaktsignale zwischenspeichert, und eine mit einer Leseeinheit und der Signalübertragungseinheit verbundene Bewertungseinheit, wobei die Bewertungseinheit Übereinstimmungen zwischen den von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen feststellt, wobei die Bewertungseinheit die Zeitphase zwischen den Steuersignalen und den Abtasttaktsignalen schrittweise anpasst, bis von der Bewertungseinheit Übereinstimmungen zwischen den von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen festgestellt werden.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Steuersignalabstimmungssystem in einer integrierten Schaltung, sowie ein Speichermodul und ein Computersystem. Die Erfindung betrifft weiterhin ein Verfahren zur Steuersignalabstimmung.
Beschreibung des Stands der Technik
Die Anforderungen, die an hoch integrierte Schaltungen gestellt werden, steigen stetig. Im Fall von Speichervorrichtungen betreffen diese Anforderungen hauptsächlich die Geschwindigkeit, sowie die Speicherkapazität. In Hochgeschwindigkeit-Speichervorrichtungen hat die Computerindustrie den sogenannten DRAM (dynamic random access memory – dynamischer Speicher mit wahlfreiem Zugriff) als wirtschaftliches Mittel für hohe Geschwindigkeiten und hohe Datenspeicherkapazitäten etabliert.
Obwohl die in einem DRAM-Speicher gespeicherte Information regelmäßig aufgefrischt werden muss, haben seine Geschwindigkeit und Informationsdichte zusammen mit relativ niedrigen Kosten dem DRAM-Speicher zu einer zentralen Rolle auf dem Gebiet der Informationstechnologie verholfen. Beinahe jedes moderne Computersystem, z.B. von Minicomputern über Notebooks und Desktop-PCs bis hin zu Hochleistungsservern, nutzt den Vorteil dieser wirtschaftlichen und schnellen Technologie zur Datenspeicherung.
Während die Speicherkapazität moderner Speichervorrichtungen stetig wächst, muss die Speichervorrichtung einen Weg für einen schnellen und effektiven Zugriff auf die in der Vorrichtung gespeicherte Information zur Verfügung stellen. Zur Syn chronisation mit anderen Komponenten eines Rechnersystems oder eines Speichermoduls werden Daten in Bezug auf ein sogenanntes Taktsignal aus einer herkömmlichen Speichervorrichtung ausgelesen oder in sie eingeschrieben. Dieses Taktsignal kann regelmäßig zwischen einem niedrigen Pegel und einem hohen Pegel schwanken, wodurch eine Zeiteinheit des Systems festgelegt wird.
Um den Datendurchsatz zu steigern, setzen herkömmliche Speichervorrichtungen das sogenannte DDR-Konzept (double data rate – doppelte Datenrate) zum Datenaustausch ein. Bei diesem Konzept werden pro Zyklus zwei Datenworte ausgetauscht: ein erstes Wort wird nach einem Übergang des Taktsignals von dem niedrigen Pegel auf den hohen Pegel übertragen, und ein zweites Datenwort wird nach dem anschließenden Übergang des Taktsignals von dem hohen Pegel auf den niedrigen Pegel übertragen. Bei diesem Konzept wird der Datendurchsatz um einen Faktor 2 gegenüber den sogenannten SDR-Speichervorrichtungen (single data rate – einzelne Datenrate) gesteigert. Diese SDR-Speichervorrichtungen tauschen lediglich ein Datenwort pro Taktzyklus aus, beispielsweise nach einem Übergang entweder von dem hohen auf den niedrigen Pegel, oder von dem niedrigen Pegel auf den hohen Pegel.
Da die Datenaustauschgeschwindigkeiten in modernen elektronischen Speichermodulen sehr hoch sind, wuchs in den letzten Jahren nicht nur die Übertragungsbusbreite an; auch die Taktfrequenz des Taktsignals hat bereits den Gigahertz-Bereich erreicht. Da sich in DDR-Speichervorrichtungen die Daten zweimal innerhalb der Taktsignaldauer ändern, kann ein präziser zeitlicher Ablauf von Bedeutung sein, um eine Datenverwürfelung und/oder einen Datenverlust zu verhindern. Moderne Speichermodule setzen daher ausgeklügelte Signalverfolgungsmechanismen unter ihren Komponenten ein, um einen korrekten zeitlichen Ablauf sowie eine Synchronisierung zu gewährleisten, d.h. korrekte Ankunftszeiten der Signale in Bezug aufeinander an den jeweiligen Position, beispielsweise an An schlussflächen (z.B. externe Anschlüsse) zur Zwischenverbindung der Komponenten des Speichermoduls.
Da diese zeitlichen Anforderungen ein komplexes Routing der mannigfaltigen Signalverfolgungsmechanismen zur Folge haben können, kann das Routing selbst eine anspruchsvolle Aufgabe darstellen und außerdem die Dichte der Komponenten begrenzen, die auf einer Leiterplatte untergebracht werden können. Herkömmliche Hochleistungsspeichermodule können daher Speichersteuerungen einsetzen, welche beispielsweise nach der Initialisierung einen optimierten zeitlichen Ablauf zwischen einer Datensignalleitung und einem Taktsignal bestimmen, um eine korrekte Ankunftszeit des Datensignals an der Speichervorrichtung in Bezug auf das Taktsignal zu ermöglichen. Während einer Abstimmungsphase kann eine solcher Speichersteuerung gewisse Daten in eine Speichervorrichtung, beispielsweise in einen DRAM, einschreiben oder aus ihr auslesen, und das Datensignal bezüglich des Taktsignals innerhalb des Zeitbereichs verschieben, so dass das Datensignal an der Speichervorrichtung mit einer wohl definierten Synchronisierung zum Taktsignal anliegt. Die Speichersteuerung kann diese Zeitverschiebung variieren, bis ein eingeschriebener Wert einem ausgelesenen Wert entspricht, wodurch angezeigt wird, dass der zeitliche Ablauf korrekt ist. Auf diese Weise wird ein zuverlässiger, schneller und effizienter Informationsaustausch ermöglicht. Da für diese Abstimmungssequenz ein bidirektionaler Datenaustausch erforderlich sein kann, stehen bestimmte Komponenten oder Register für solche Abstimmungsverfahren nicht zur Verfügung, da zur Bereitstellung der Bidirektionalität ein unvorteilhafter Schaltungsaufwand erforderlich sein kann. Ein zusätzlicher Schaltungsaufwand kann nicht nur die Komplexität und die Kosten der Vorrichtung erhöhen, sondern auch die Signalübertragungsparameter und damit die Zuverlässigkeit verschlechtern.
ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Steuersignalabstimmungssystem in einer integrierten Schaltung, ein verbessertes Speichermodul und ein verbessertes Verfahren zur Steuersignalabstimmung zur Verfügung stellen.
Diese Aufgabe wird durch das Steuersignalabstimmungssystem gemäß Anspruch 1, einem Speichermodul gemäß Anspruch 7 und einem Verfahren gemäß Anspruch 16 gelöst. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
Gemäß einer ersten Ausführungsform der Erfindung umfasst ein Steuersignalabstimmungssystem in einer integrierten Schaltung eine Signalübertragungseinheit, wobei die Signalübertragungseinheit Steuersignale und Abtasttaktsignale ausgibt, wobei die Steuersignale und die Abtasttaktsignale eine vorgegebene Zeitbeziehung zueinander aufweisen. Das Steuersignalabstimmungssystem umfasst weiterhin eine Signalempfangseinheit, wobei die Signalempfangseinheit Steuersignale in Bezug auf die Abtasttaktsignale zwischenspeichert. Das Steuersignalabstimmungssystem umfasst weiterhin einen Steuersignalübertragungsbus, der mit der Signalübertragungseinheit und der Signalempfangseinheit verbunden ist, wobei der Steuersignalübertragungsbus Steuersignale von der Signalübertragungseinheit an die Signalempfangseinheit überträgt. Das Steuersignalabstimmungssystem umfasst weiterhin eine Abtasttaktsignalübertragungsleitung, die mit der Signalübertragungseinheit und der Signalempfangseinheit verbunden ist, wobei die Abtasttaktsignalübertragungsleitung Abtasttaktsignale von der Signalübertragungseinheit an die Signalempfangseinheit überträgt. Das Steuersignalabstimmungssystem umfasst weiterhin eine Leseeinheit, die mit der Signalempfangseinheit verbunden ist, wobei die Leseeinheit die in der Steuersignalempfangseinheit zwischengespeicherten Steuersignale ausliest. Das Steuersignalabstimmungssystem umfasst weiterhin eine Bewertungseinheit, die mit der Leseeinheit und der Signalübertragungseinheit verbunden ist, wobei die Bewertungseinheit eine Übereinstim mung der von der Signalübertragungseinheit ausgegebenen Steuersignale und der von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignale bestimmt, wobei die Bewertungseinheit die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen schrittweise anpasst, bis eine Übereinstimmung zwischen den von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen von der Bewertungseinheit festgestellt wird.
Gemäß einer zweiten Ausführungsform der Erfindung umfasst ein Speichermodul ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, einer Speichersteuerung, wobei die Speichersteuerung Steuersignale, Datensignale und Abtasttaktsignale überträgt, einem bidirektionalen Datensignalübertragungsbus, der mit dem Speicherzellenfeld und der Speichersteuerung verbunden ist, wobei der bidirektionale Datensignalübertragungsbus Datensignale zwischen dem Speicherzellenfeld und der Speichersteuerung überträgt, einem Steuersignalübertragungsbus, der mit der Speichersteuerung und dem Steuersignal-Zwischenspeicher verbunden ist, wobei der Steuersignalübertragungsbus Steuersignale von der Speichersteuerung zum Steuersignal-Zwischenspeicher überträgt, einer Abtasttaktsignalübertragungsleitung, die mit der Speichersteuerung und dem Steuersignal-Zwischenspeicher verbunden ist, wobei die Abtasttaktsignalübertragungsleitung Abtasttaktsignale von der Speichersteuerung zum Steuersignal-Zwischenspeicher überträgt, einer Steuereinheit zum Einstellen eines Abstimmungsmodus, und einem Multiplexer, der mit dem Steuersignal-Zwischenspeicher und der Steuereinheit und dem bidirektionalen Datensignalübertragungsbus verbunden ist, wobei der Multiplexer die im Steuersignal-Zwischenspeicher zwischengespeicherten Steuersignale an die Speichersteuerung im Abstimmungsmodus ausliest. Im Abstimmungsmodus bestimmt die Speichersteuerung Übereinstimmungen zwischen den von der Speichersteuerung ausgegebenen Steuersignalen und den vom Multiplexer aus dem Steuersignal-Zwischenspeicher ausgelesenen Steuersignalen, wobei die Speichersteuerung die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen schrittweise anpasst, bis von der Speichersteuerung Übereinstimmungen zwischen den von der Speichersteuerung ausgegebenen Steuersignalen und den von dem Multiplexer aus dem Steuersignal-Zwischenspeicher ausgelesenen Steuersignalen festgestellt wird.
Gemäß einer dritten Ausführungsform der Erfindung umfasst ein Computersystem eine Signalübertragungseinheit, wobei die Signalübertragungseinheit Steuersignale und Abtasttaktsignale ausgibt, die Steuersignale und die Abtasttaktsignale, eine Signalempfangseinheit, wobei die Signalempfangseinheit Steuersignale in Bezug auf die Abtasttaktsignale zwischenspeichert, einen mit der Signalübertragungseinheit und der Signalempfangseinheit verbundenen Steuersignalübertragungsbus, wobei der Steuersignalübertragungsbus Steuersignale von der Signalübertragungseinheit zur Signalempfangseinheit überträgt, eine Abtasttaktsignalübertragungsleitung, die mit der Signalübertragungseinheit und der Signalempfangseinheit verbunden ist, wobei die Abtasttaktsignalübertragungsleitung Abtasttaktsignale von der Signalübertragungseinheit an die Signalempfangseinheit überträgt, eine mit der Signalempfangseinheit verbundene Leseeinheit, wobei die Leseeinheit die in der Steuersignalempfangseinheit zwischengespeicherten Steuersignale ausliest, und eine mit der Leseeinheit und der Signalübertragungseinheit verbundene Bewertungseinheit. Die Bewertungseinheit stellt Übereinstimmungen zwischen dem von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen fest und kalibriert die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen, bis von der Bewertungseinheit Übereinstimmungen zwischen den von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen festgestellt werden.
Gemäß einer vierten Ausführungsform der Erfindung umfasst ein Computersystem eine Vielzahl von Speichereinheiten, wobei die Speichereinheiten Datensignale über eine bidirektionale Datensignalübertragungsbus an die Mehrzahl von Speichereinheiten übertragen, eine Signalübertragungseinheit, wobei die Signalübertragungseinheit Steuersignale und Abtasttaktsignale ausgibt, die Steuersignale und die Abtasttaktsignale, eine Signalempfangseinheit, wobei die Signalempfangseinheit Steuersignale in Bezug auf die Abtasttaktsignale zwischenspeichert, einen Signalübertragungsbus, der mit der Signalübertragungseinheit und der Signalempfangseinheit verbunden ist, wobei der Steuersignalübertragungsbus Steuersignale von der Signalübertragungseinheit zur Signalempfangseinheit überträgt, eine Abtasttaktsignalübertragungsleitung, die mit der Signalübertragungseinheit und der Signalempfangseinheit verbunden ist, wobei die Abtasttaktsignalübertragungsleitung Abtasttaktsignale von der Signalübertragungseinheit an die Signalempfangseinheit überträgt, eine Leseeinheit, die mit der Signalempfangseinheit und dem bidirektionalen Datensignalübertragungsbus verbunden ist, wobei die Leseeinheit die in der Signalempfangseinheit zwischengespeicherten Steuersignale ausliest und die Steuersignale an den bidirektionalen Datensignalübertragungsbus ausgibt, und eine Bewertungseinheit, die mit der Leseeinheit über den bidirektionalen Datensignalübertragungsbus und der Signalübertragungseinheit verbunden ist. Die Bewertungseinheit stellt Übereinstimmungen zwischen den von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen fest, und kalibriert die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen, bis von der Bewertungseinheit Übereinstimmungen zwischen den von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen festgestellt werden.
Gemäß einer fünften Ausführungsform der Erfindung ist ein Verfahren zur Steuersignalabstimmung für Zwischenspeicher- Steuersignale in einer integrierten Schaltung in Bezug auf die Abtasttaktsignale vorgesehen, wobei das Steuersignalabstimmungsverfahren eine Abstimmungsschleife bestehend aus dem Abgeben eines Steuersignals und eines Abtasttaktsignals aufweist, sowie ein Zwischenspeichern des Steuersignals in Bezug auf das Abtasttaktsignal, das erneute Übertragen des zwischengespeicherten Steuersignals und das Feststellen einer Übereinstimmung zwischen dem abgegebenen Steuersignal und dem zwischengespeicherten Steuersignal. Wenn eine Steuersignalübereinstimmung erkannt wird, wird die Abstimmungsschleife beendet. Bei Erkennung einer Steuersignalabweichung wird die Zeitbeziehung zwischen dem Steuersignal und dem Abtasttaktsignal verschoben und die Abstimmungsschleife wiederholt.
KURZBESCHREIBUNG DER FIGUREN
Die oben beschriebenen Merkmale der vorliegenden Erfindung werden im Folgenden anhand der beigefügten Zeichnungen näher erläutert. Es wird jedoch darauf hingewiesen, dass die beigefügten Zeichnungen lediglich typische Ausführungsformen der vorliegenden Erfindung darstellen und daher den Umfang der Erfindung nicht beschränken sollen. Die vorliegende Erfindung kann weitere, ebenso wirksame Ausführungsformen zulassen.
1 zeigt eine schematische Darstellung eines Steuersignalabstimmungssystems in einer integrierten Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
2 zeigt eine schematische Darstellung eines Speichermoduls gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
3 zeigt ein Diagramm des zeitlichen Ablaufs gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
4 zeigt eine schematische Darstellung eines Speichermoduls gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
5 zeigt eine schematische Darstellung eines Layouts der externen Anschlüsse gemäß einer fünften Ausführungsform der vorliegenden Erfindung; und
6A und 6B zeigen aufeinanderfolgende Diagramme von Signalabstimmungsverfahren gemäß einer sechsten und siebten Ausführungsform der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
1 zeigt eine schematische Darstellung eines Steuersignalabstimmungssystems in einer integrierten Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die integrierte Schaltung ist beispielsweise ein Speicher mit einem Speicherzellenfeld 10. Das Speicherzellenfeld 10 speichert den Informationsgehalt des Speichers. Eine Steuereinheit 15 steuert das Speicherzellenfeld 10 und kann Mittel zur Steuerung einer Leseeinheit 11 aufweisen, wie z.B. ein Register. Die Leseeinheit 11 koppelt entweder das Speicherzellenfeld 10 oder eine Steuersignalempfangseinheit 12 an eine Bewertungseinheit 13. Die Bewertungseinheit 13 kann ein Signal mit einem Signalwert über einen ersten Signalübertragungsbus 101 von der Leseeinheit 11 empfangen. Weiterhin kann die Bewertungseinheit 13 einer Signalübertragungseinheit 14 über einen zweiten Signalübertragungsbus 102 ein Steuersignal mit einem Sollwert zur Verfügung stellen. Die Signalübertragungseinheit 14 überträgt das Steuersignal mit dem Soll-Wert über einen dritten Signalübertragungsbus 103 an die Steuersignalempfangseinheit 12. Die Signalübertragungseinheit 14 stellt der Steuersignalempfangseinheit 12 und der Steuereinheit 15 außerdem ein Abtasttaktsignal über eine Abtasttaktsignalübertragungsleitung 100 zur Verfügung.
Das Speicherzellenfeld 10 umfasst eine Mehrzahl von Speichereinheiten wie z.B. Speicherzellen, in denen zwei oder mehrere logische Zustände gespeichert sind. Beispiele für solche Speicherzellen umfassen DRAM-Speicherzellen, Flash-RAM-Speicherzelle oder Widerstandsspeicherzellen. Die Speicherzellen können in Spalten und Reihen angeordnet sein, die mit Bitleitungen und Wortleitungen verbunden sind. Das Speicherzellenfeld 10 kann weiterhin Reihendecoder und Spaltendecoder aufweisen, um eine Adresse auf die entsprechenden Zellen zu übertragen. Die Steuersignalempfangseinheit 12 kann ein Steuersignal speichern, welches die Adresse einer angeforderten Speicherposition innerhalb des Speicherzellenfeldes 10 bestimmen kann. Darüber hinaus kann das in der Steuersignalempfangseinheit 12 gespeicherte Steuersignal der Steuereinheit 15 zur Verfügung gestellt werden und ein Register einstellen. Dieses Register kann den Zustand der Leseeinheit 11 über eine Steuerleitung 104 bestimmen. Zum Beispiel kann das Register einen Zustand „0" annehmen, in welchem die Signalleseeinheit 11 den ersten Signalübertragungsbus 101 an das Speicherzellenfeld 10 koppelt, während das Register einen Zustand „1" annehmen kann, in dem die Leseeinheit 11 den ersten Signalübertragungsbus 101 mit der Steuersignalempfangseinheit 12 koppeln kann. Auf diese Weise kann der Wert der Steuersignalempfangseinheit 12 durch die Bewertungseinheit 13 über den ersten Signalübertragungsbus 101 ausgelesen werden.
Die Signalübertragungseinheit 14 kann die Signale auf dem dritten Signalübertragungsbus 103 und der Abtasttaktsignalübertragungsleitung 100 zur Verfügung stellen. Auf dem dritten Signalübertragungsbus 103 wird ein Steuersignal in die Steuersignalempfangseinheit 12 eingeschrieben, wobei das Steuersignal von der Bewertungseinheit 13 empfangen wird. Das Taktsignal auf der Abtasttaktsignalübertragungsleitung 100 bestimmt, wann die Steuersignalempfangseinheit 12 oder wann die Steuereinheit 15 den Signalzustand auf einer Eingangsleitung, z.B. einer Leitung des dritten Signalübertragungsbusses 103 bewertet. Da eine Synchronisierung der Signale auf dem dritten Signalübertragungsbus 103 und der Abtasttaktsignalübertragungsleitung 100 von Bedeutung sein kann, um eine Datenverwürfelung oder einen Datenverlust zu verhindern, stellt die Signalübertragungseinheit 14 eine genaue Synchronisierung und Koordination der Signale auf dem dritten Signalübertragungsbus 103 und der Abtasttaktsignalübertragungsleitung 100 zur Verfügung. Die Signalübertragungseinheit 14 kann eine Verzögerungseinheit aufweisen, um eine Zeit- und/oder Phasendifferenz zwischen den Signalen auf dem dritten Signalübertragungsbus 103 und der Abtasttaktsignalübertragungsleitung 100 einzustellen.
Gemäß dieser Ausführungsform der vorliegenden Erfindung kann die Bewertungseinheit 13 die Signalübertragungseinheit 14 über den zweiten Signalübertragungsbus 102 instruieren, so dass sie ein Steuersignal mit einem Sollwert über den dritten Signalübertragungsbus 103 in die Steuersignalempfangseinheit 12 einschreibt. Weiterhin kann die Bewertungseinheit 13 die Signalübertragungseinheit 14 so instruieren, dass ein Steuersignal mit einem Sollwert in die Steuereinheit 15 eingeschrieben wird, wodurch wiederum die Leseeinheit 11 über die Steuerleitung 104 so gesteuert wird, dass die Leseeinheit 11 die Steuersignalempfangseinheit 12 mit dem ersten Signalübertragungsbus 101 koppelt. Auf diese Weise kann die Bewertungseinheit 13 in der Lage sein, ein Steuersignal auszulesen, das in die Steuersignalempfangseinheit 12 geschrieben wurde.
Wenn das Einschreiben des Sollwerts des Steuersignals durch die Signalübertragungseinheit 14 fehlschlägt, kann die Bewertungseinheit 13 dies durch Vergleichen des Sollwerts des Steuersignals, welches der Signalübertragungseinheit 14 zur Verfügung gestellt wurde, mit einem Auslesewert des Steuersignals, das über den ersten Signalübertragungsbus 101 von der Steuersignalempfangseinheit 12 empfangen wird, ermitteln. Die Bewertungseinheit 13 kann die Signalübertragungseinheit 14 so anweisen, dass die Signalübertragungseinheit 14 den zeitlichen Ablauf oder die Phasendifferenz zwischen den Sig nalen auf dem dritten Signalübertragungsbus 103 und der Abtasttaktsignalübertragungsleitung 100 verändert. Die Bewertungseinheit 13 kann dies tun, bis der ausgelesene Wert des Steuersignals von der Steuersignalempfangseinheit 12 dem Sollwert des Steuersignals, das in die Signalempfangseinheit 12 eingeschrieben werden soll, entspricht.
Die Bewertungseinheit 13 kann vorteilhafte Algorithmen für die Veränderung des zeitlichen Ablaufs zwischen den beiden Signalen auf dem dritten Signalübertragungsbus 103 und der Abtasttaktsignalübertragungsleitung 100 einsetzen. Solche Algorithmen können einen Sweep-Algorithmus umfassen, welcher zeitliche Begrenzungen bestimmt, in denen das Einschreiben von Sollwerten erfolgreich ist, und welcher den zeitlichen Ablauf innerhalb der ermittelten Grenzen einstellen kann. Darüber hinaus können solche Algorithmen einen sogenannten CDR-Algorithmus (clock data recovery – Wiederherstellen der Taktdaten) aufweisen. Die Abstimmung und die Ermittlung eines adäquaten zeitlichen Ablaufs kann für jede Leistung eines Übertragungsbusses durchgeführt werden, wie z.B. für den dritten Signalübertragungsbus 103, und zwar einzeln, für eine Gruppe von Leitungen oder für alle Leitungen eines Übertragungsbusses zusammen. Daher kann es erforderlich sein, dass zwei oder mehrere Leitungen eines Übertragungsbusses identische Signalausbreitungszeiten aufweisen.
Die Einstellung des zeitlichen Ablaufs kann während einer Abstimmungsphase durchgeführt werden, beispielsweise nach Initialisierung des Speichers oder regelmäßig innerhalb vorgegebener Zeitintervalle. Die korrekte Einstellung des zeitlichen Ablaufs durch die Bewertungseinheit 13 kann einen erhöhten Datendurchsatz über den dritten Signalübertragungsbus 103 und die Abtasttaktsignalübertragungsleitung 100 ermöglichen. Sie kann außerdem Unterschiede in der Länge der Leitungen des Signalübertragungsbusses 103 und der Abtasttaktsignalübertragungsleitung 100 ausgleichen, die beispielsweise häufig als leitende Pfade auf einer Leiterplatte realisiert sind. Solche Pfade können bereits Merkmale umfassen, z.B. gewundene Bereiche, die eine wohl definierte Ausbreitungszeit der Signale gewährleisten. Das Speichermodul gemäß dieser Ausführungsform der vorliegenden Erfindung kann darüber hinaus für Genauigkeit sorgen und außerdem unvermeidbare Herstellungstoleranzen ausgleichen und somit einen wesentlich erhöhten Datendurchsatz ermöglichen. Die Abstimmungsphase kann vom Speicher automatisch nach dem Hochfahren begonnen werden, oder durch entsprechende Befehle, die von der Signalübertragungseinheit 14 an die Steuersignalempfangseinheit 12 übertragen werden.
2 zeigt eine schematische Darstellung eines Speichermoduls gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Gemäß dieser Ausführungsform umfasst das Speichermodul eine Speichersteuerung 1 und mindestens eine Speichervorrichtung 2. Die Speichervorrichtung 2 kann ein Speicherzellenfeld 20 umfassen, sowie eine Steuereinheit 21. Das Speicherzellenfeld 20 kann ein Speicherzellenfeld wie das im Zusammenhang mit 1 beschriebene Speicherzellenfeld 10 sein. Die Steuereinheit 21 kann eine Steuereinheit, wie z.B. die im Zusammenhang mit 1 beschriebene Steuereinheit 15 sein.
Ein erster Taktempfänger 23 kann ein erstes Taktsignal 210 empfangen und der Steuereinheit 21 sowie einem Befehls-Zwischenspeicher 22 und einem Adress-Zwischenspeicher 25 ein erstes internes Taktsignal 212 zur Verfügung stellen. Ein erster Eingangspuffer 24 kann Steuersignale, wie z.B. Befehlssignale, von einer Steuersignalleitung 203 empfangen und den Befehls-Zwischenspeicher 22 entsprechend einstellen. Der Befehls-Zwischenspeicher 22 kann weiterhin an die Steuereinheit 21 gekoppelt sein. Ein zweiter Eingangspuffer 26 kann Steuersignale wie z.B. Adresssignale von einer Adressleitung 202 empfangen und kann den Adress-Zwischenspeicher 25 entsprechend einstellen. Der Adress-Zwischenspeicher 25 ist mit dem Speicherzellenfeld 20 gekoppelt, um eine Zugriffsadresse innerhalb des Speicherzellenfeldes 20 einzustellen. Der Adress-Zwischenspeicher 25 ist ebenfalls mit der Steuereinheit 21 gekoppelt, um Zugriffsadressen der Steuereinheit 21 einzustellen. Der Adress-Zwischenspeicher 25 ist weiterhin mit einem Multiplexer 27 gekoppelt. Die Zwischenspeicher 22, 25 sind mit dem ersten internen Taktsignal 212 gekoppelt, um die Zeit zu ermitteln, zu der die Eingangsdaten bewertet werden.
Daten werden über einen Datenpfad 29 in das Speicherzellenfeld 20 eingeschrieben und/oder aus ihm ausgelesen. Zum Einschreiben von Daten wird der Datenpfad 29 mit einem dritten Eingangspuffer 30 gekoppelt und zum Auslesen von Daten ist der Datenpfad 29 über den Multiplexer 27 an einen Ausgangspuffer 28 gekoppelt. Über eine Datensignalleitung 201, die sowohl an den dritten Eingangspuffer 30 als auch an den Ausgangspuffer 28 gekoppelt ist, kann die Speichervorrichtung 2 Daten austauschen. Ein zweiter Taktempfänger 31 empfängt ein zweites Taktsignal 211 und stellt dem Datenpfad 29 ein zweites internes Taktsignal 213 zur Verfügung.
Die Speichersteuerung 1 stellt die beiden Taktsignale 210 und 211 zur Verfügung, steuert die Speichervorrichtung 2 über die Steuerleitung 203, stellt Zugriffsadressen über die Adressleitung 202 ein, und tauscht Daten über die Datenleitung 201 aus. Die Speichersteuerung 1 kann während einer Initialisierungsphase und/oder während interstitiellen Abstimmungsphasen eine oder mehrere Abstimmungsfolgen initiieren, wobei die interstitielle Abstimmungsphase innerhalb vorgegebener Zeitintervalle durchgeführt wird. Eine solche Abstimmungsphase kann eine oder mehrere Abstimmungsfolgen umfassen. Während einer ersten Abstimmungsfolge kann der korrekte zeitliche Ablauf der Signale auf der Adressleitung 202 im Hinblick auf das erste Taktsignal auf der ersten Abtasttaktsignalübertragungsleitung 210 so eingestellt werden, dass die Speichersteuerung 1 Datensignale in den Adress-Zwischenspeicher 25 schnell und präzise einschreiben kann.
Gemäß dieser Ausführungsform der vorliegenden Erfindung kann die Speichersteuerung 1 die Steuereinheit 1 der Speichervorrichtung 2 so instruieren, dass sie den Multiplexer 27 über die Signalleitung 204 in einen Zustand versetzt, in dem der Adress-Zwischenspeicher 25 mit dem Ausgangspuffer 28 gekoppelt wird. Auf diese Weise kann die Speichersteuerung 1 ein Adresssignal in den Adress-Zwischenspeicher 25 einschreiben und das über die Datenleitung 202 tatsächlich empfangene Adresssignal verifizieren. Sobald die Speichersteuerung 1 ermittelt, dass das Adresssignal, welches in den Adress-Zwischenspeicher 25 eingeschrieben wurde, dem Adresssignal, welches über den Multiplexer 27 und den Ausgangspuffer 28 aus dem Adress-Zwischenspeicher 25 ausgelesen wurde, nicht entspricht, kann die Speichersteuerung 1 den zeitlichen Ablauf zwischen dem Adresssignal auf der Adressleitung 202 und dem Abtasttaktsignal auf der ersten Abtasttaktsignalübertragungsleitung 210 verändern. Sie kann dies so lange tun, bis das empfangene Adresssignal dem eingeschriebenen Adresssignal aus dem Adress-Zwischenspeicher 25 entspricht. Die Speichersteuerung 1 kann Algorithmen einsetzen, wie z.B. Algorithmen, die im Zusammenhang mit 1 beschrieben wurden, um einen korrekten zeitlichen Ablauf zwischen den Signalen präzise einzustellen. Die Abstimmung und die Bestimmung eines adäquaten zeitlichen Ablaufs kann für jede Leitung individuell, für eine Gruppe von Leitungen eines Übertragungsbusses oder für alle Leitungen eines Übertragungsbusses durchgeführt werden. Daher kann es erforderlich sein, dass zwei oder mehrere Leitungen eines Übertragungsbusses identische Signalausbreitungszeiten zur Verfügung stellen.
Weitere Abstimmungsfolgen können von der Speichersteuerung 1 zur Einstellung des korrekten zeitlichen Ablaufs zwischen dem ersten Taktsignal auf der ersten Abtasttaktsignalübertragungsleitung 210 und dem zweiten Taktsignal auf der zweiten Abtasttaktsignalübertragungsleitung 211 durchgeführt werden. Eine nächste Abstimmungsfolge kann von der Speichersteuerung 1 zur Einstellung des korrekten zeitlichen Ablaufs zwischen einem Lesesignal auf der Datenleitung 201 und dem zweiten Taktsignal auf der zweiten Abtasttaktsignalübertragungsleitung 211 durchgeführt werden. Eine nächste Abstimmungsfolge kann von der Speichersteuerung 1 zur Einstellung des korrekten zeitlichen Ablaufs zwischen einem Schreibsignal auf der Datenleitung 201 und dem zweiten Taktsignal auf der zweiten Abtasttaktsignalübertragungsleitung 211 durchgeführt werden.
Nach der Initialisierung, d.h. noch bevor irgendeine Art von Abstimmungsfolge stattfindet, ist der Speichersteuerung 1 die korrekte Einstellung für den zeitlichen Ablauf nicht bekannt. Daher sollte sichergestellt werden, dass die Speichersteuerung 1 zumindest anfangs in der Lage sein kann, mit der Speichervorrichtung 2 zu kommunizieren. Da der korrekte zeitliche Ablauf zwischen einem Taktsignal und einem Steuersignal auf einer entsprechenden Leitung, beispielsweise einer Adressleitung, einer Befehlsleitung oder einer Datenleitung, nur für hohe Datendurchsatzgeschwindigkeiten von Bedeutung ist, kann die Ausgangskommunikation durch eine langsame Kommunikation durchgeführt werden, beispielsweise durch eine SDR-Kommunikation. Sobald der korrekte zeitliche Ablauf für alle Leitungen und Taktsignale festgestellt wurde, kann die Speichersteuerung 1 mit der Speichervorrichtung 2 mit Maximalgeschwindigkeit kommunizieren. Eine Alternative zu einer sicheren Ausgangskommunikation ist die automatische Aktivierung des Abstimmungsmodus beim Anschalten.
Als Ausgangsschritt kann die Speichersteuerung 1 ein entsprechendes Steuersignal in die Steuereinheit 21 einschreiben, so dass die Steuereinheit 21 den Multiplexer 27 in einen Zustand versetzt, in dem der Multiplexer 27 den Adress-Zwischenspeicher 25 mit dem Ausgangspuffer 28 koppelt. Da hierfür bereits eine in den Adress-Zwischenspeicher 25 einzuschreibende Adresse erforderlich sein kann, wie z.B. die tatsächliche Adresse des entsprechenden Modusregisters in der Steuereinheit 21, kann die Speichersteuerung 1 das Adresssignal auf der Adressleitung 202 für ein paar Taktzyklen kon stant halten, so dass gewährleistet ist, dass der korrekte Adresssignalwert in den Adress-Zwischenspeicher 25 eingeschrieben wird. Sobald der Multiplexer 27 in den Zustand versetzt wird, in dem er den Adress-Zwischenspeicher 25 mit dem Ausgangspuffer 28 koppelt, ist die Speichersteuerung 1 in der Lage, einen einzelnen Taktzyklusschreibbefehl oder einen halben Taktzyklusschreibbefehl mit einem zeitlichen Ausgangsablauf zwischen dem Signal auf der Adressleitung 202 und dem ersten Taktsignal auf der ersten Abtasttaktsignalübertragungsleitung 210 zu versuchen. Die Speichersteuerung 1 verifiziert anschließend den über den Multiplexer 27, den Ausgangspuffer 28 und die Datenleitung 201 tatsächlich empfangenen Wert. Die Speichersteuerung 1 kann nun den zeitlichen Ablauf verändern, bis der Schreibbefehl eine zuverlässige und präzise Einstellung des Adress-Zwischenspeichers 25 zur Folge hat.
Die Speichersteuerung 1 kann nun mit der Speichervorrichtung 2 mit einer erhöhten Datenrate, wie z.B. einer doppelten Datenrate (DDR), kommunizieren. Sobald eine schnelle Kommunikation zwischen der Speichersteuerung 1 und dem Adress-Zwischenspeicher 25 gewährleistet ist, kann die Speichersteuerung 1 mit der Abstimmung anderer Zeitabläufe fortfahren, welche auf einer korrekten schnellen Kommunikation mit dem Adress-Zwischenspeicher 25 beruhen können. Alternativ kann die Speichersteuerung 1 den zeitlichen Ablauf des Taktsignals auf der Abtasttaktsignalübertragungsleitung 210 bezüglich der Adressleitung 202 ebenfalls verändern.
3 zeigt ein schematisches Zeitdiagramm gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Ein Taktsignal CK bestimmt eine Taktdauer T und schwankt zwischen einem niedrigen Taktpegel und einem hohen Taktpegel. Das invertierte Taktsignal ist als CK# dargestellt. Auf Befehlsleitungen können Befehlssignale CMD mit einem wohl definierten Zeitablauf und/oder einer wohl definierten Phasendifferenz zum Taktsignal CK abgegeben werden. Die Befehle umfassen ei nen ersten Lesebefehl RD1, einen zweiten Lesebefehl RD2, und einen dritten Lesebefehl RD3. N/D bedeutet, dass kein Betrieb stattfindet oder keine Auswahl getroffen wurde.
Ein Adressübertragungsbus MA überträgt Adresssignale mit einem bestimmten Zeitablauf und/oder einer bestimmten Phasendifferenz τ zum Taktsignal CK. Angenommen dass ein Datenwort ADRxR an einem Zwischenspeicher zur Verfügung stehen soll, wenn ein CK-Übergang vom niedrigen Taktpegel zum hohen Taktpegel vorliegt, muss die Verzögerung τ die Signalverfügbarkeit zu diesem Zeitpunkt gewährleisten. In einem DDR-Modul kann eine Datenleitung, z.B. eine Leitung des Adressübertragungsbusses MA, innerhalb einer Zeitdauer T zweimal variieren. Auf diese Weise wird eine steigende Flankenadresse ADRxR auf einer steigenden Flanke des Taktsignals CK übertragen und eine steigende Flankenadresse ADRxR# wird auf einer steigenden Flanke des invertierten Taktsignals CK# übertragen, die einer fallenden Flanke des Takts CK entspricht. Ein zweites und ein drittes Wort eines Adresswerts kann mit den Adressübertragungsbusleitungen übertragen werden, wobei der Adresswert die Werte eines ADRyR, eines ADRyR# und eines ADRzR usw. annimmt. Ein Adressübertragungsbusinversionssignal ADBI kann anzeigen, dass die Signale auf dem Adressübertragungsbus MA als invertierte Signale ausgelegt werden können, wobei hierbei ein niedriger Pegel einen hohen Pegel und ein hoher Pegel einen niedrigen Pegel darstellt.
Eine Zeit tADR nach der Abgabe eines Lesebefehls wie z.B. RD1, können die ausgelesenen Daten ADRxR an einem Datenübertragungsbus DQ_Gerade oder DQ_Ungerade zur Verfügung stehen. DQ_Gerade stellt Datenleitungen des Datenübertragungsbusses mit gerader Bezeichnung dar, während DQ_Ungerade Datenleitungen des Datenübertragungsbusses DQ mit ungerader Benennung darstellt. Die Daten an der steigenden Flankenadresse ADRxR von CK können an dem DQ_Gerade-Anschluss vorgesehen werden, während die Daten an der steigenden Flankenadresse ADRxR# von CK# dem DQ_Ungerade Übertragungsbus zur Verfügung gestellt werden können.
Das in 3 gezeigte Beispiel stellt eine Signalsituation während eines Abstimmungsmodus nach erfolgreicher Einstellung der Verzögerung τ dar. Ein Multiplexer, wie z.B. der im Zusammenhang mit 2 beschriebene Multiplexer 27, kann den Inhalt eines Adress-Zwischenspeichers, beispielsweise des im Zusammenhang mit 2 beschriebenen Adress-Zwischenspeichers 25, mit dem Datenübertragungsbus DQ koppeln. So lange die Werte bei DQ_Gerade und DQ_Ungerade den während der jeweiligen Lesebefehle RD1, RD2 und RD3 eingeschriebenen Werten entsprechen, ist die Zeitverzögerung τ korrekt. Der Abstimmungsmodus kann verlassen werden und eine Adresse auf dem Adressübertragungsbus MA kann ein Auslesen eines an der jeweiligen Adresse im Speicherzellenfeld gespeicherten Wertes zur Folge haben. Diese Werte finden sich dann auf DQ_Gerade und DQ_Ungerade.
4 zeigt eine schematische Darstellung eines Speichermoduls gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Das Speichermodul kann ein Speichermodul, wie z.B. eine Graphikkarte oder ein DIMM sein. Das Speichermodul ist auf einer Leiterplatte (PCB – printed circuit board) 40 ausgeführt, die eine erste Datenleitung 401, eine zweite Datenleitung 402 und einen Adressübertragungsbus 410 aufweist. Die Datenleitungen 401 und 402 und der Adressübertragungsbus 410 können als leitende Spuren in einer oder in mehreren Schichten in der Leiterplatte 40 umgesetzt sein. Die Spuren können in Anschlüssen enden, beispielsweise in Anschlussflächen an Verbindungspunkten 43 für die jeweilige Verbindung zu den Speichervorrichtungen 42 oder einer Speichersteuerung 41. Das Speichermodul kann mindestens eine Speichersteuerung 41 und mindestens zwei Speichervorrichtungen 42 aufweisen. Das Layout der beiden Speichervorrichtungen 42 entspricht dem Layout der in 2 gezeigten Speichervorrichtung 2. Die Steuersignale, wie z.B. die Befehlssignale und die Adresssignale beider Speichervorrichtungen, werden unabhängig voneinander durch die Speichersteuerung 41 in derselben Weise wie im Hin blick auf die in 2 gezeigte Speichervorrichtung 2 beschrieben abgestimmt. In einem letzten Schritt stellt die Speichersteuerung 41 einen Durchschnittswert der Zeitbeziehungen zur Verfügung, die zwischen dem Steuersignal und dem Abtasttaktsignal in jeder Speichervorrichtung 42 auftreten.
Moderne Speichermodule nutzen ein symmetrisches und geeignetes Layout externer Anschlüsse der Verbindungspunkte 43, wie es in 5 gezeigt ist. Dadurch ist eine einfache und zuverlässige Verbindung von mehr als einer Speichervorrichtung 42 mit einer Speichersteuerung 1 möglich. Gemäß dieser Ausführungsform sind zwei Speichervorrichtungen 42 auf beiden Seiten der Leiterplatte 40 angebracht. Das Layout externer Anschlüsse der Verbindungspunkte 43 macht es in dieser Anordnung möglich, dass z.B. dieselben Werte auf den Adressübertragungsbus 410 gelegt werden, wobei jede der Speichervorrichtungen 42 einen Teil der Daten über die erste Datenleitung 401 und die zweite Datenleitung 402 zur Verfügung stellt. Ein Taktsignal 400 kann der Speichervorrichtung 42 durch die Speichersteuerung 41 zur Verfügung gestellt werden. Die Speichersteuerung 41 kann den korrekten Zeitablauf eines Datensignals auf einer der Datenleitungen 401, 402 im Hinblick auf das Taktsignal auf einer Abtasttaktsignalübertragungsleitung 400 während einer Abstimmungsfolge bestimmen. Die Speichersteuerung 41 bestimmt weiterhin einen korrekten Zeitablauf des Adresssignals auf dem Adressübertragungsbus 410 im Hinblick auf das Taktsignal auf der Abtasttaktsignalübertragungsleitung 400 während einer Abstimmungsfolge für die beiden Speichervorrichtung 42, und zwar unabhängig voneinander. Anschließend bildet die Speichersteuerung 41 einen Durchschnittswert der bestimmten Zeitphasen für die beiden Speichervorrichtung 42.
6A zeigt eine schematische Abfolge eines Signalabstimmungsverfahrens gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. Ein MRS erteilt in einem Ausgangsschritt 610 den Befehl zur Initialisierung der Adressabstimmung. In diesem Abstimmungsmodus wartet die Speichervorrichtung zunächst in einer Warteschleife 611 auf einen Befehl. Sobald ein Lesebefehl 612 ausgegeben wird, zwischenspeichert der DRAM-Speicher im Zwischenspeicherungsschritt 613 die ausgelesene Adresse und überträgt den Wert des Zwischenspeichers an den Datenübertragungsbus DQ, bis ein nächster Lesebefehl empfangen wird. Die Speichersteuerung bestimmt in einem Bewertungsschritt 614, ob die Zieladresse, die während des Lesebefehls 612 eingestellt wird, dem Wert auf dem Datenübertragungsbus DQ entspricht. Wenn die zwischengespeicherte Adresse dem ausgelesenen Ergebnis nicht entspricht, verschiebt die Steuerung in einem Schritt 616 den Zeitablauf der Adresse im Hinblick auf das Taktsignal, und der DRAM-Speicher wartet abermals in der Warteschleife 611 auf einen nächsten Lesebefehl. Wenn die zwischengespeicherte Adresse der ausgelesenen Adresse auf dem Datenübertragungsbus entspricht, so wird die Abstimmungsschleife über ein MRS in einem Abschlussschritt 615 verlassen.
6B zeigt ein schematisches Abfolgediagramm eines Signalabstimmungsverfahrens gemäß einer siebten Ausführungsform der vorliegenden Erfindung. Nach dem Hochfahren 621 wird eine Adressabstimmungsfolge 622 initiiert. Die Adressabstimmungsfolge 622 kann der im Zusammenhang mit 6A beschriebenen Adressabstimmungsfolge entsprechen. Nach dem Abstimmen des Adressübertragungsbusses auf volle Geschwindigkeit und Datenrate in Schritt 622, wird die Abstimmung des ersten Takts CK und des zweiten Takts FCK in einer Taktabstimmungssequenz 623 initiiert. Anschließend wird das Auslesen von Daten aus dem Speicherzellenfeld in einer Leseabfolgesequenz 623 abgestimmt, beispielsweise durch die Verwendung eines Algorithmus zur Wiederherstellung von Taktdaten (CDR). Nachdem das Auslesen aus dem Speicherzellenfeld abgestimmt wurde, kann das Einschreiben in das Speicherzellenfeld in einer Schreibabstimmungsfolge 625 abgestimmt werden. Nach Abschluss der Schreibabstimmungsfolge 625 kann der Abstimmungsmodus in Schritt 626 verlassen werden und die Speichervorrichtung kehrt in einen Standardbetriebsmodus zurück. Die Steuerung hat den Adressübertragungsbus, den Lesedatenübertragungsbus, den Schreibdatenübertragungsbus und das zweite Taktsignal FCK auf das erste Taktsignal CK abgestimmt, wodurch der Ablauf aller Datenaustausche und Kommunikationen bei maximaler Geschwindigkeit ermöglicht wird.
Die vorstehende Beschreibung beschreibt vorteilhafte beispielhafte Ausführungsformen der Erfindung. Die darin offenbarten Merkmale, sowie die Patentansprüche und die Zeichnungen können daher nützlich bei der Umsetzung der Erfindung in ihren verschiedenen Ausführungsformen sein, sowohl einfach, als auch in Kombination. Obwohl sich die vorstehende Beschreibung auf Ausführungsformen der vorliegenden Erfindung bezieht, können andere und weiterführende Ausführungsformen dieser Erfindung ausgegeben werden, ohne dabei über den grundlegenden Umfang der Erfindung hinauszugehen, wie der von den folgenden Patentansprüchen bestimmt wird.

1: Speichersteuerung
10: Speicherzellenfeld
100: Abtasttaktsignalübertragungsleitung
101: Signalübertragungsbus
102: zweiter Signalübertragungsbus
103: dritter Signalübertragungsbus
104: Steuerleitung
11: Leseeinheit
12: Steuersignalempfangseinheit
13: Bewertungseinheit
14: Signalübertragungseinheit
15: Steuereinheit
2: Speichervorrichtung
201: Datensignalleitung
202: Adressleitung
203: Steuerleitung
204: Signalleitung
21: Steuereinheit
210: erstes Taktsignal
211: zweites Taktsignal
212: erstes internes Taktsignal
213: zweites internes Taktsignal
22: Befehls-Zwischenspeicher
23: Taktempfänger
24: Eingangspuffer
25: Adress-Zwischenspeicher
26: zweiter Eingangspuffer
27: Multiplexer
28: Ausgangspuffer
29: Datenpfad
30: dritter Eingangspuffer
31: zweiter Taktempfänger
40: Leiterplatte
400: Taktsignal
401: erste Datenleitung
402: zweite Datenleitung
41: Speichersteuerung
410: Adressübertragungsbus
42: Speichervorrichtung
43: Verbindungspunkt
610: erster Schritt
611: Warteschleife
612: Lesebefehl
613: Zwischenspeicherungsschritt
614: Bewertungsschritt
615: dritter Abschlussschritt
616: Verschiebung des Zeitablaufs
621: Hochfahren
622: Adressabstimmung
623: Leseabstimmung
625: Schreibabstimmung
626: Verlassen des Abstimmungsmodus

Claims

Steuersignalabstimmungssystem in einer integrierten Schaltung mit – einer Signalübertragungseinheit zum Ausgeben von Steuersignalen und Abtasttaktsignalen, wobei die Steuersignale und die Abtasttaktsignale sich zueinander in einer vorgegebenen Zeitbeziehung befinden; – einer Signalempfangseinheit zum Zwischenspeichern von Steuersignalen in Bezug auf die Abtasttaktsignale; – einem Steuersignalübertragungsbus, der mit der Signalübertragungseinheit und der Signalempfangseinheit verbunden ist, wobei der Steuersignalübertragungsbus dazu ausgebildet ist, Steuersignale von der Signalübertragungseinheit an die Signalempfangseinheit zu übertragen; – eine Abtasttaktsignalübertragungsleitung, die mit der Signalübertragungseinheit und der Signalempfangseinheit verbunden ist, wobei die Abtasttaktsignalübertragungsleitung dazu ausgebildet ist, Abtasttaktsignale von der Signalübertragungseinheit zur Signalempfangseinheit zu übertragen; – einer Leseeinheit, die mit der Signalempfangseinheit verbunden ist, wobei die Leseeinheit dazu ausgebildet ist, die in der Steuersignalempfangseinheit zwischengespeicherten Steuersignale auszulesen; und – einer Bewertungseinheit, die mit der Leseeinheit und der Signalübertragungseinheit verbunden ist, wobei die Bewertungseinheit dazu ausgebildet ist, Übereinstimmungen zwischen den von der Signalübertragungseinheit ausgegebenen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen festzustellen, wobei die Bewertungseinheit weiterhin dazu ausgebildet ist, die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen schrittweise anzupassen, bis von der Bewertungseinheit Übereinstimmungen zwischen den von der Signalübertragungseinheit ausgege benen Steuersignalen und den von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignalen festgestellt wird.
Steuersignalabstimmungssystem nach Anspruch 1, wobei der Steuersignalübertragungsbus ein unidirektionaler Übertragungsbus ist.
Steuersignalabstimmungssystem nach Anspruch 1 oder 2, wobei die integrierte Schaltung eine Vielzahl von Speichereinheiten aufweist, wobei die Speichereinheiten in der Lage sind, Datensignale untereinander über einen bidirektionalen Datensignalübertragungsbus auszutauschen, wobei die Leseeinheit mit der Bewertungseinheit über den bidirektionalen Datensignalübertragungsbus verbunden ist, um die von der Leseeinheit aus der Signalempfangseinheit ausgelesenen Steuersignale zu übertragen.
Steuersignalabstimmungssystem nach einem der Ansprüche 1 bis 3, wobei die Steuersignale Adresssignale sind.
Steuersignalabstimmungssystem nach einem der Ansprüche 1 bis 3, wobei die Steuersignale Befehlssignale sind.
Steuersignalabstimmungssystem nach einem der Ansprüche 1 bis 5, die weiterhin eine Steuereinheit aufweist, die dazu ausgebildet ist, einen Abstimmungsmodus einzustellen.
Speichermodul mit – einem Speicherzellenfeld mit einer Vielzahl von Speicherzellen; – einer Speichersteuerung, die dazu ausgebildet ist, Steuersignale, Datensignale und Abtasttaktsignale zu übertragen; – einem Steuersignal-Zwischenspeicher, der dazu ausgebildet ist, Steuersignale in Bezug auf die Abtasttakt signale zwischenzuspeichern; – einem bidirektionalen Datensignalübertragungsbus, der mit dem Speicherzellenfeld und der Speichersteuerung verbunden ist, wobei der bidirektionale Datensignalübertragungsbus dazu ausgebildet ist, Datensignale zwischen dem Speicherzellenfeld und der Speichersteuerung zu übertragen; – einem Steuersignalübertragungsbus, der mit der Speichersteuerung und dem Steuersignal-Zwischenspeicher verbunden ist, wobei der Steuersignalübertragungsbus dazu ausgebildet ist, Steuersignale von der Speichersteuerung zum Steuersignal-Zwischenspeicher zu übertragen; – einer Abtasttaktsignalübertragungsleitung, die mit der Speichersteuerung und dem Steuersignal-Zwischenspeicher verbunden ist, wobei die Abtasttaktsignalübertragungsleitung dazu ausgebildet ist, Abtasttaktsignale von der Speichersteuerung zum Steuersignal-Zwischenspeicher zu übertragen; – einer Steuereinheit zum Einstellen eines Abstimmungsmodus; und – einem Multiplexer, der mit dem Steuersignal-Zwischenspeicher, der Steuereinheit und dem bidirektionalen Datensignalübertragungsbus verbunden ist, wobei der Multiplexer dazu ausgebildet ist, die im Steuersignal-Zwischenspeicher zwischengespeicherten Steuersignale an die Speichersteuerung im Abstimmungsmodus auszulesen; wobei im Abstimmungsmodus die Speichersteuerung dazu ausgebildet ist, Übereinstimmungen zwischen den von der Speichersteuerung ausgegebenen Steuersignalen und den von dem Multiplexer aus dem Steuersignal-Zwischenspeicher ausgelesenen Steuersignalen festzustellen, wobei die Speichersteuerung weiterhin dazu ausgebildet ist, die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen schrittweise anzupassen, bis von der Speichersteuerung Übereinstimmungen zwischen den von der Speichersteuerung ausgegebenen Steuersignalen und den von dem Multiplexer aus dem Steuersignal- Zwischenspeicher ausgelesenen Steuersignalen festgestellt wird.
Speichermodul nach Anspruch 7, wobei der Steuersignalübertragungsbus ein unidirektionaler Übertragungsbus ist.
Speichermodul nach Anspruch 7 oder 8, wobei der Steuersignalübertragungsbus einen Adresssignalübertragungsbus umfasst, der Steuersignal-Zwischenspeicher einen Adresssignal-Zwischenspeicher umfasst und die Steuersignale Adresssignale umfassen, um Speicherzelle des Speicherzellenfeldes individuell zu adressieren, wobei die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen von der Speichersteuerung im Abstimmungsmodus angepasst werden.
Speichermodul nach einem der Ansprüche 7 bis 9, wobei die Adresssignale über den Adresssignalübertragungsbus in einem DDR-Modus bezüglich des Abtasttaktsignals von der Speichersteuerung an den Steuersignal-Zwischenspeicher übertragen werden.
Speichermodul nach Anspruch 10, wobei die Steuereinheit ein einzelnes Datenratenregister aufweist.
Speichermodul nach einem der Ansprüche 7 bis 11, mit – einem weiteren Speicherzellenfeld mit einer Vielzahl von Speicherzellen, einen weiteren Steuersignal-Zwischenspeicher, der dazu ausgebildet ist, Steuersignale in Bezug auf die Abtasttaktsignale zwischen zu speichern, eine weitere Steuereinheit, die dazu ausgebildet ist, einen Abstimmungsmodus einzustellen, und einen weiteren Multiplexer, der mit dem Steuersignal-Zwischenspeicher, der Steuereinheit und dem bidirektionalen Datensignalübertragungsbus verbunden ist; wobei der bidirektionale Datensignalübertragungsbus mit dem weiteren Speicherzellenfeld verbunden ist, der bidirektionale Datensignalübertragungsbus dazu ausgebildet ist, Datensignale zwischen dem weiteren Speicherzellenfeld und der Speichersteuerung zu übertragen; wobei der Steuersignalübertragungsbus mit dem weiteren Steuersignal-Zwischenspeicher verbunden ist, wobei der Steuersignalübertragungsbus dazu ausgebildet ist, Steuersignale von der Speichersteuerung zu dem weiteren Steuersignal-Zwischenspeicher zu übertragen; wobei die Abtasttaktsignalübertragungsleitung mit der Speichersteuerung und dem weiteren Steuersignal-Zwischenspeicher verbunden ist, wobei die Abtasttaktsignalübertragungsleitung dazu ausgebildet ist, Abtasttaktsignale von der Speichersteuerung zu dem weiteren Steuersignal-Zwischenspeicher zu übertragen; wobei der weitere Multiplexer das in dem weiteren Steuersignal-Zwischenspeicher zwischengespeicherte Steuersignal zu der Speichersteuerung im Abstimmungsmodus ausliest; wobei im Abstimmungsmodus die Speichersteuerung dazu ausgebildet ist, Übereinstimmungen zwischen den von der Speichersteuerung ausgegebenen Steuersignalen und den von dem weiteren Multiplexer aus dem weiteren Steuersignal-Zwischenspeicher ausgelesenen Steuersignalen festzustellen, wobei die Speichersteuerung dazu ausgebildet ist, die Zeitbeziehung zwischen den Steuersignalen und den Abtasttaktsignalen schrittweise anzupassen, bis von der Speichersteuerung Übereinstimmungen zwischen den von der Speichersteuerung ausgegebenen Steuersignalen und den von dem weiteren Multiplexer aus dem weiteren Steuersignal-Zwischenspeicher ausgelesenen Steuersignalen festgestellt wird.
Speichermodul nach Anspruch 12, wobei die Speichersteuerung einen Durchschnittwert der Zeitbeziehung bereitstellt, die zwischen dem Steuersignal und dem Abtasttaktsignal in jeder Speichervorrichtung auftreten.
Speichermodul nach einem der Ansprüche 7 bis 13, wobei das Speichermodul ein DIMM auf einer Leiterplatte ist.
Speichermodul nach einem der Ansprüche 7 bis 14, wobei das Speichermodul eine Graphikkarte auf einer Leiterplatte ist.
Steuersignalabstimmungsverfahren für Zwischenspeicher-Steuersignale in einer integrierten Schaltung in Bezug auf Abtasttaktsignale, wobei das Steuersignalabstimmungsverfahren eine Abstimmungsschleife aufweist, welche die folgenden Schritte umfasst: – Abgeben eines Steuersignals und eines Abtasttaktsignals; – Zwischenspeichern des Steuersignals in Bezug auf das Abtasttaktsignal; – erneutes Übertragen des zwischengespeicherten Steuersignals; und – Feststellen einer Übereinstimmung zwischen dem abgegebenen Steuersignal und dem zwischengespeicherten Steuersignal; wobei bei Erkennung einer Steuersignalübereinstimmung die Abstimmungsschleife beendet wird; und wobei bei Erkennung einer Steuersignalabweichung die Zeitbeziehung zwischen dem Steuersignal und dem Abtasttaktsignal verschoben und die Abstimmungsschleife wiederholt wird.
Steuersignalabstimmungsverfahren nach Anspruch 26, wobei das Steuersignal während der Abstimmungsschleife erhalten bleibt.