DE10210726B4 - Latenz-Zeitschaltung für ein S-DRAM - Google Patents

Abstract

Latenz-Zeitschaltung für ein S-DRAM (1), der durch ein hochfrequentes Taktsignal (CLK) getaktet wird, zur Erzeugung eines zeitverzögerten Datenfreigabe-Steuersignals für die zeitsynchrone Datenübergabe durch einen Datenpfad (38) des S-DRAM (1) mit:
(a) mindestens einem steuerbaren Latenz-Zeitgenerators (47; 57) zur zeitlichen Verzögerung eines dekodierten Datenfreigabe-Steuersignals (PAW; PAR) mit einer einstellbaren Latenzzeit,
gekennzeichnet durch,
(b) mindestens eine Vergleichsschaltung (100), die die Zykluszeit (t_Zyklus) des hochfrequenten Taktsignals (CLK) mit einer vorgegebenen Ausdekodierzeit (Δt_DEK) vergleicht und durch
(c) eine durch die Vergleichsschaltung (100) zuschaltbare Signalverzögerungsschaltung (111) zur Verzögerung des dekodierten Datenfreigabe-Steuersignals (PAW; PAR) mit einer vorgegebenen Verzögerungsszeit,
(d) wobei die Signalverzögerungsschaltung (111) durch die Vergleichsschaltung (100) zugeschaltet (Add-Delay = 1) wird, wenn die Zykluszeit (t_Zyklus) des Taktsignals in einem um die vorgegebenen Ausdekodierzeit (Δt_DEK) gelegenen Grenz-Zeitbereich liegt.

Description

• Die Erfindung betrifft eine Latenz-Zeitschaltung für ein S-DRAM gemäß dem Oberbegriff des Patentanspruchs 1.
• D-RAM-Bausteine sind Standardspeicherbausteine für Arbeitsspeicher. D-RAM-Speicher bestehen aus hoch integrierten Transistoren und Kondensatoren. Um die Informationen zu erhalten ist dabei eine ständige Auffrischung des Speicherinhalts notwendig (refresh). Ein synchroner D-RAM (S-DRAM) erlaubt den Speicherzugriff ohne zusätzliche Wartezyklen. Dabei erfolgt die Datenübergabe zwischen dem S-DRAM und einem externen Datenbus synchron dem externen Taktsignal.
• Die US 6,317,381 B1 beschreibt einen Schaltkreis zur Steuerung von Signal-Zeitabläufen bei einem integrierten Schaltkreis. Dabei wird in Abhängigkeit von der Frequenz eines Taktsignals eine Verzögerung von Steuersignalen vorgenommen.
• Die DE 197 19 996 A1 beschreibt ein Computersystem zum Betreiben einer Schaltung. Bei dem Computersystem mit D-RAM-Speicherschaltungen wird mittels Verzögerungsmodulen eine Anpassung von Systemtakt und Arbeitsgeschwindigkeit der Speicher vorgenommen.
• 1 zeigt einen S-DRAM-Speicherbaustein nach dem Stand der Technik. Der S-DRAM-Speicherbaustein ist an einen externen Steuerbus, an einen externen Adressbus und an einen externen Datenbus angeschlossen. Über Kommando-PADS werden die an dem externen Steuerbus anliegenden Steuerbefehle durch einen integrierten Kommando-Receiver eingelesen und die Empfangssignale signalverstärkt an einen Befehls- bzw. Kommando-Decoder angelegt. Der Kommando-Decoder decodiert die beispielsweise 4 Bit breiten angelegten Steuerbefehle zu internen Steuerbefehlen, wie etwa Write (WR) und Read (RD). In dem S-DRAM befindet sich eine State-Maschine bzw. eine Ablaufsteuerung, die die internen Abläufe in Abhängigkeit von den decodierten internen Steuerbefehlen steuert. Die Ablaufsteuerung wird durch ein Taktsignal getaktet. Hierzu wird an den S-DRAM ein externes Taktsignal CLK_ext angelegt und durch einen integrierten Taktsignal-Receiver signalverstärkt. Das verstärkte Taktsignal wird durch einen Clock-Tree baumartig in dem integrierten S-DRAM verteilt und gelangt über eine interne Taktleitung zu einer Ablaufsteuerung. Das externe Taktsignal ist ferner an eine Delay-Locked-Loop DLL angelegt. Durch die Delay-Locked-Loop DLL wird eine negative Phasenver schiebung des anliegenden externen Taktsignals CLK bewirkt. Das interne DLL-Clock-Signal läuft dem externen Clock-Signal bzw. Taktsignal voraus, damit die Daten synchron zu dem externen Clock-Signal an den Daten-Pads anliegen. Mit dem DLL-Clock-Signal DLL_CLK wird der in dem S-DRAM integrierte Ausgangssignaltreiber OCD (Off Chip Driver) eines Datenpfades getaktet. Dem Delay-Locked-Loop DLL ist ein Laufzeitglied nachgeschaltet, das ein internes Clock-Signal bildet (VE-CLK), welches dem externen Clock-Signal identisch nachgebildet ist, d.h. VE-CLK ist vollkommen synchron zu CLK_ext. Das Laufzeitglied gleicht hierzu die negative Phasenverschiebung der Delay-Locked-Loop DLL aus.
• Die interne Ablaufsteuerung erzeugt in Abhängigkeit von den decodierten Befehlen Steuersignale für den internen Arbeitsablauf des S-DRAM. Die Ablaufsteuerung generiert ein RAS-Signal (Row Adress Strobe) zur Ansteuerung eines Zeilen-Adress-Latches und ein CAS-Signal (Column Adress Select) zum Ansteuern eines Spaltenadress-Latches. Das Zeilenadress-Latch und das Spaltenadress-Latch sind über einen internen Adressbus an einen Adresssignal-Receiver des S-DRAM angeschlossen. Der S-DRAM empfängt über den externen Adressbus an den Adress-PADS eine externe Adresse, wobei die anliegenden Adresssignale durch einen Adress-Receiver signalverstärkt werden. Um Anschlüsse einzusparen wird die Adresse bei DRAM-Speichern in zwei Schritten eingegeben. In einem ersten Schritt werden die Zeilen-Adress-Bits mit dem RAS-Signal in das Row-Adress-Latch geladen. In einem zweiten Schritt werden die Spalten-Adressbits mit dem CAS-Signal in das Column-Adress-Latch geladen. Die Adressbits werden an einen Zeilen- bzw. Spaltendecodierer zum Zugriff auf eine Speicherzelle innerhalb des matrixförmigen Speicherzellenfeldes angelegt. Das Zeilenadress-Latch und das Spaltenadress-Latch sowie der Zeilen- und Spaltendecoder bilden zusammen einen Adresssignal-Decoder. Zum Auffrischen der Speicherzellen erzeugt die Ablaufsteuerung ein Refresh-Steuersignal. Ein Refresh-Counter, der von der Ablaufsteuerung dieses Refresh-Signal erhält, er zeugt nacheinander alle existenten Zeilen bzw. Row-Adressen, die dann auf den Adressbus gelegt werden. Die Ablaufsteuerung erzeugt hierzu ein RAS-Steuersignal. Auf diese Weise werden alle Wordlines aktiviert. Durch das Aktivieren einer Wordline werden alle mit ihr verbundenen Speicherzellen aufgefrischt.
• Das Speicherzellenfeld ist ferner an Schreib-/Leseverstärker angeschlossen. Die Anzahl der Schreib-/Leseverstärker hängt von der Speicherarchitektur, der Wortbreite und dem Prefetch ab. Bei Prefetch 4 mit einer Wortbreite von 32 sind beispielsweise 128 Schreib/Leseverstärker gleichzeitig in Betrieb. Sind beispielsweise vier unabhängige Speicherbänke vorgesehen, sind auf dem Speicherchip insgesamt 512 Schreib/Leseverstärker integriert.
• Über die Schreib/Leseverstärker werden jeweils ein Datenbit in eine adressierte Speicherzelle eingeschrieben bzw. aus ihr ausgelesen. Die Schreib/Leseverstärker sind über einen internen Datenbus mit einem internen Datenpfad des S-DRAM verbunden. Über den Datenpfad werden die in dem externen Datenbus anliegenden Daten synchron in das S-DRAM eingeschrieben und synchron von dem S-DRAM abgegeben. Der Datenpfad ist an die Daten-PADS des S-DRAM angeschlossen.
• Zum Einlesen der Daten erhält der Datenpfad einen Daten-Receiver zum Empfangen der extern anliegenden Daten. Eine interne Treiberschaltung für die einzuschreibenden Daten (WR-Treiber) führt eine Signalverstärkung der empfangenen Daten durch und gibt die eingelesenen Daten über den internen Bus an die Schreib/Leseverstärker ab. Die Treiberschaltung WR-Treiber wird durch einen Schreib/Latenz-Zeitgenerator angesteuert, der durch das interne Taktsignal VE-CLK getaktet wird. Der Schreib/Latenz-Zeitgenerator ist seinerseits an einen Decoder angeschlossen.
• Zur synchronen Datenausgabe enthält der Datenpfad ein Daten-FIFO-Register, dem eine Ausgangsdaten-Treiberschaltung (OCD- Treiber) nachgeschaltet ist. Das FIFO-Register wird von dem Schreib/Leseverstärker mittels eines Input-Pointers und durch einen Lese/Latenzgenerator mittels eines Output-Pointers bzw. eines zeitverzögerten Datenfreigabesignals angesteuert. Der Lese/Latenzgenerator ist ebenfalls an einen Decoder angeschlossen.
• Die beiden Decoder für den Lese-Latenz-Zeitgenerator und den Schreib-Latenz-Zeitgenerator sind über interne Steuerleitungen mit einem Mode-Register verbunden, in dem die Daten zur Steuerung der Betriebsmodi innerhalb des S-DRAM gespeichert sind. Das Mode-Register kann durch einen Mode-Register Set-Befehl über den internen Adressbus initialisiert werden. Das Mode-Register wird nach dem Einschalten initialisiert. Bevor externe Steuerbefehle an den S-DRAM angelegt werden, wird das Mode-Register initialisiert. Das Mode-Register enthält Steuerdaten für die CAS-Latenzzeit, für Testmodi und für einen DLL-Reset.
• Die Ablaufsteuerung generiert in Abhängigkeit von den externen Steuerbefehlen einen internen Schreibbefehl PAW zum Aktivieren des Schreib-Latenz-Zeitgenerators und einen internen Lesebefehl PAR zum Aktivieren des Lese-Latenzzeitgenerators.
• Ein internes Datenpfad-Steuersignal PAR/PAW für den Lese- bzw. Schreiblatenzzeitgenerator wird mit einer gewissen Signalverzögerung generiert, nämlich einer Ausdekodierzeit Δt_DEK. Diese Ausdekodierzeit Δt_DEK umfasst eine Signalverzögerung aufgrund des Taktsignal-Receivers, des Taktsignalleitungsbaums (Clock-Tree), der nachgeschalteten Latch-Schaltung, aufgrund von Signalverzögerungen innerhalb der Ablaufsteuerung und aufgrund von Signallaufzeiten der Steuerleitungen.

  
• Mit einer geringen Signalverzögerung wird das generierte interne Lesesignal an die Schreib-/Leseverstärker angelegt und diese geben die auszulesenden Daten an den internen Datenbus ab. Mit einer weiteren Zeitverzögerung Δt_FIFO gelangen die Daten von dem internen Datenbus über das FIFO-Register innerhalb des Datenpfades zu dem Eingang des OCD-Treibers. Der OCD-Treiber bzw. Datenausgabetreiber gibt mit einer weiteren Signalverzögerung Δt_OCD die Daten an die Daten-PADS des S-DRAM ab. Zwischen der Flanke des externen Taktsignals, bei der der decodierte interne Read-Befehl RD angelegt wird, bis zur Datenausgabe über die Daten-PADS liegt eine Verzögerungszeit ΔT.
• 2a zeigt einen Latenzzeitgenerator nach dem Stand der Technik, der in dem Datenpfad des herkömmlichen S-DRAM enthalten ist. Der in 2a dargestellte herkömmliche Latenzzeitgenerator empfängt von der Ablaufsteuerung das interne Lesesignal PAR_int. Durch eine Synchronisationsschaltung, die aus einem ersten Synchronisations-Latch A und einem zweiten Synchronisations-Latch B besteht, wird das interne Lesesignal auf die DLL Clock aufsynchronisiert. Das Clock-Signal VE-CLK ist vollkommen synchron mit dem externen Taktsignal CLK-Extern. In einem ersten Schritt wird PAR auf die VECLK synchronisiert (Latch A) und in einem zweiten Schritt auf die DLL-CLK. Das derart synchronisierte interne Lesesignal PAR''_int wird an eine Kette von seriell verschalteten Zeitschaltgliedern angelegt, die jeweils eine Taktzykluszeitverzögerung verursachen. Die Zeitschaltglieder werden durch das Taktsignal DLL-CLK getaktet. Jedes der Zeitschaltglieder bewirkt eine Signalzeitverzögerung, die identisch der Zykluszeit des Δt_zyklus des externen Taktsignals ist.
• Bei dem in 2a dargestellten Lese-Latenzzeitgenerator nach dem Stand der Technik ist in dem Mode-Register die CAS-Latenzzeit gespeichert, wobei beispielsweise eine CAS-Latenzzeit von 6, eine CAS-Latenzzeit von 5 und eine CAS-Latenzzeit von 4 in dem Mode-Register abgespeichert werden kann. Es gibt auch Speicher mit anderen Latenzzeiten, wie etwa 2, 3 oder 7. Die Lese-Latenzzeit bzw. CAS-Latenzzeit gibt eine Anzahl von Takten zwischen dem Anlegen des externen Read-Kommandos und dem Erscheinen der ausgegebenen Daten an dem OCD-Treiber an. Unter Leselatenz versteht man die Anzahl von Taktzyklen, die vergeht, bis nach Anlegen eines Lesebefehls an einen synchronen Speicher die angeforderten Daten am Ausgang des Speichers erscheinen. Eine niedrige Leselatenz hat den Vorteil, dass ein angeschlossener Controller weniger Wartezyklen benötigt. Je nachdem, wie lange interne Signallaufzeiten, Decodierzeiten, Verstärkerlaufzeiten auf dem Speicherchip sind, kann eine niedrige Leselatenz erreicht werden, oder man muss höhere Lese-Latenzzeiten in Kauf nehmen. Ein wichtiger Einflussfaktor hierbei ist die Güte des Herstellungsprozesses. Diese Prozessschwankungen bestimmen jedoch nicht nur die Leselatenzen des Speicherchips, sondern auch sind auch ein Haupteinflussfaktor für die Fähigkeit des Speicherchips, hohe Taktraten zu erreichen.
• Zum Erreichen einer Lese-Latenzzeit bzw. CAS-Latenzzeit von CAS = 6 wird das synchronisierte interne Lesesignal PAR''_int an die Kette der Zeitglieder angelegt und mit einer Verzögerungszeit verzögert, die dem vierfachen der Taktzykluszeit Δt_zyklus entspricht. Zum Erreichen einer CAS-Latenzzeit von 5 durchläuft das synchronisierte interne Lesesignal lediglich 3 Zeitglieder und zum Erreichen einer CAS-Latenzzeit von 4 durchläuft das synchronisierte interne Lesesignal lediglich 2 Zeitglieder. Dementsprechend sind an einem internen Multiplexer des Latenzzeitgenerators drei Eingänge vorgesehen, die mit Ausgängen von Zeitgliedern innerhalb der Kette verbunden sind. Der Decoder decodiert die in dem Mode-Register digital abgespeicherte gewünschte CAS-Latenzzeit und steuert den Multiplexer über eine Steuerleitung an. Ist in dem Mode-Register beispielsweise eine CAS-Latenzzeit von 4 abgespeichert, schaltet der Decoder den dritten Eingang des Multiplexers an die Ausgangssteuerleitung durch. Der Multiplexer ist ausgangsseitig mit dem FIFO-Register verbunden und gibt ein zeitverzögertes Freigabesignal an das FIFO-Register ab.
• 2b zeigt ein Zeitablaufdiagramm zur Erläuterung der Funktion des Latenzzeitgenerators bzw. Latenzzeitzählers nach dem Stand der Technik. Das in 2b dargestellte Beispiel zeigt den Ablauf bei einer abgespeicherten CAS-Latenzzeit von 4. Der Decoder erkennt die CAS-Latenzzeit von 4 und schaltet den dritten Eingang des Multiplexers durch, so dass eine Zeitverzögerung durch zwei getaktete Zeitglieder erfolgt. Da die Zeitglieder durch das interne Taktsignal DLL-CLK getaktet werden, erfolgt eine zeitverzögerte Datenfreigabe nach der vierten ansteigenden Flanke des DLL-CLK Taktsignals. Das an den Latenzzeitgenerator angelegte interne Lesebefehlssignal gelangt allerdings erst zeitverzögert mit einer Zeitverzögerung Δt_DEK an den Latenzzeitgenerator.
• Mit zunehmender Taktfrequenz des externen Taktsignals nimmt die Zykluszeit t_zyklus des Taktsignals ab. Bei einer Taktrate von 500 MHz beträgt die Zykluszeit t_zyklus nur noch 2ns und kommt in den Bereich von Signallaufzeiten auf dem Chip. Da die Zeitverzögerung Δt_DEK konstant ist, tritt bei einem sehr hochfrequenten Taktsignal der Fall auf, dass die Signalzeitverzögerung Δt_DEK größer wird als die Zykluszeit t_zyklus. Wenn die Signalverzögerungszeit Δt_DEK größer ist als die Zykluszeit, erfolgt die Synchronisation von dem Signal PAR auf PAR' mit der zweiten VE-CLK-Signalflanke, statt mit der ersten VE-Signalflanke.
• Der Lese-Latenzzähler nach dem Stand der Technik schaltet somit ein sehr hochfrequentes anliegendes Taktsignal um einen Zähltakt zu spät und das S-DRAM gibt die Daten fälschlicherweise zu spät ab. Dies führt wiederum zu erheblichen Fehlfunktionen des Gesamtsystems, insbesondere des an den S-DRAM angeschlossenen Mikroprozessors.
• Ein weiterer hiervon unabhängiger Fehlermechanismus betrifft den Versatz von VECLK und DLLCLK.
• Kommt es zu einem zeitlichen Versatz zwischen DLL-CLK und VE-CLK, der größer als eine Taktzykluszeit t_zyklus ist, erfolgt die Synchronisation PAR''_int auf PAR''_int mit der zweiten DLL-CLK-Signalflanke anstatt mit der ersten DLL-CLK-Flanke bzw. wenn bereits der erste Ausfallmechanismus aufgetreten ist, mit der DLL-CLK-Signalflanke drei der DLL-CLK-Flanke 2.
• 3a zeigt den Schreib-Latenzzeitgenerator nach dem Stand der Technik, der in dem Datenpfad des herkömmlichen S-DRAM enthalten ist. Der in 3b dargestellte herkömmliche Schreib-Latenzzeitgenerator empfängt von der Ablaufsteuerung ein internes Datenpfad-Steuersignal (PAW). Durch eine Synchronisationsschaltung, die lediglich aus einem Synchronisations-Latch A besteht, wird das interne Datenpfad-Steuersignal auf das VE-Clock-Signal aufsynchronisiert. Dieses Clock-Signal VE-CLK ist vollkommen synchron mit dem externen Taktsignal CLK-Extern. Das derart synchronisierte interne Datenpfad-Steuersignal wird an eine Kette von seriell verschalteten Zeitschaltgliedern angelegt, die jeweils einen Taktzyklus Zeitverzögerung verursachen. Die Zeitschaltglieder werden durch das Taktsignal VE-CLK getaktet. Jedes der Zeitschaltglieder bewirkt eine Signalzeitverzögerung, die identisch mit der Zykluszeit des Δt_zyklus des externen Taktsignals ist.
• Bei dem in 3a dargestellten Schreib-Latenzzeitgenerator nach dem Stand der Technik ist in dem Mode-Register die CAS-Latenzzeit gespeichert, wobei beispielsweise eine CAS-Latenzzeit von 6, eine CAS-Latenzzeit von 5 und eine CAS-Latenzzeit von 4 in dem Mode-Register abgespeichert werden kann. Es gibt auch Speicher mit anderen Latenzzeiten, wie etwa 2, 3 oder 7.
• Die Lese-Latenzzeit bzw. CAS-Latenzzeit gibt eine Anzahl von Takten zwischen dem Anlegen des externen Read-Kommandos und dem Erscheinen der ausgegebenen Daten an dem OCD-Treiber an. Eine niedrige Leselatenz CAS hat den Vorteil, dass ein angeschlossener Controller weniger Wartezyklen benötigt. Je nachdem, wie lange interne Signallaufzeiten, Decodierzeiten, Verstärkerlaufzeiten auf dem Speicherchip sind, kann eine niedrige Leselatenz CAS erreicht werden, oder man muss höherer Lese-Latenzzeiten in Kauf nehmen. Ein wichtiger Einflussfaktor hierbei ist die Güte des Herstellungsprozesses. Diese Prozessschwankungen bestimmen jedoch nicht nur die Leselatenzen CAS des Speicherchips, sondern auch sind auch ein Haupteinflussfaktor für die Fähigkeit des Speicherchips, hohe Taktraten zu erreichen.
• Unter Schreib-Latenz versteht man die Anzahl von Taktzyklen, die vergeht, zwischen dem Anlegen eines Schreibbefehls und dem Anlegen der Daten an den Eingängen des Speicherchips. Die Lese-Latenzzeit CAS ist bei herkömmlichen S-DRAM in ein Mode-Register einprogrammierbar. Die Schreib-Latenz ist bei dem DDR2 Standard an die Lese-Latenz CAS gekoppelt und beträgt einen Taktzyklus weniger als die Leselatenz.
  Schreib-Latenz = Lese-Latenz – 1.
• Wie man aus 3a erkennen kann, entspricht eine CAS-Latenz von 4 einer Schreiblatenz von 3 und einer Zeitverzögerung von 2Δt_zyklus durch zwei Zeitglieder des Schreiblatenzzeitgenerators.
• Die 3b zeigt einen Schreibvorgang bei einem S-DRAM bei einer abgespeicherten CAS-Latenzzeit von 4. Bei dem Taktzyklus 0 des externen Taktsignals wird ein Schreibbefehl WRITE angelegt und decodiert. Die Ablaufsteuerung generiert ein internes Zeitsteuersignal, das mit einer gewissen Signalverzögerung, nämlich mit der Ausdecodierzeit Δt_DEK generiert wird. Diese Ausdecodierzeit umfasst eine Signalverzögerung aufgrund des Taktsignalreceivers, des Taktsignalleitungsbaums, der Kommando-Decodierung und aufgrund von Signalverzögerungen innerhalb der Ablaufsteuerung. Mit zunehmender Taktfrequenz des externen Taktsignals nimmt die Zykluszeit t_zyklus des Taktsignals ab. Da die Zeitverzögerung Δt_DEK konstant ist, tritt bei einem sehr hochfrequenten Taktsignal der Fall auf, dass die Signallaufzeitverzögerung Δt_DEK größer ist als die Zykluszeit tzyklus. In diesem Fall kann das PAW-Steuersignal nicht mehr mit der in 4b dargestellten Signalflanke 1 des VE-CLK empfangen werden, sondern erst mit der Signalflanke 2 des VE-CLK-Taktsignals. Dies hat zur Folge, dass die Synchronisation des internen Schreibsignals PAW auf PAW' durch die Synchronisierschaltung innerhalb des Schreib-Latenzzeitgenerators fälschlicherweise um einen ganzen Signaltakt später erfolgt, d.h. mit dem Signaltakt 2 anstatt mit dem Signaltakt 1. Sinkt somit die Taktzykluszeit aufgrund einer zu hohen Taktfrequenz in den Zeitbereich der Ausdecodierzeit ab, ist ein stabiles Einschalten des Schreibdatenpfades innerhalb des S-DRAM nicht mehr gewährleistet.
• Um die oben gezeigte Fehlfunktion der Schreiblatenzschaltung nach dem Stand der Technik zu vermeiden, wurde bisher versucht, die Signallaufzeiten zu minimieren, um die Verzögerungszeit Δt_DEK zu verringern.
• Bei sehr hohen Taktfrequenzen stößt jedoch die Minimierung der Signallaufzeiten an ihre Grenzen bzw. ist nicht ausreichend, um eine Fehlfunktion zu verhindern.
• Es ist daher die Aufgabe der vorliegenden Erfindung eine Latenz-Zeitschaltung für ein S-DRAM zu schaffen, die auch bei einem sehr hochfrequenten Taktsignal fehlerfrei arbeitet, d.h. ein Datenfreigabesignal mit der gewünschten Latenzzeit an den Datenpfad abgibt.
• Diese Aufgabe wird durch eine Latenz-Zeitschaltung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
• Die Erfindung schafft eine Latenz-Zeitschaltung für ein S-DRAM, der durch ein hochfrequentes Taktsignal getaktet wird, zur Erzeugung eines zeitverzögerten Datenfreigabe-Steuersignals für die zeitsynchrone Datenübergabe durch einen Datenpfad des S-DRAM mit:
  mindestens einem steuerbaren Latenzzeitgenerator zur zeitlichen Verzögerung eines dekodierten Datenfreigabe-Steuersignals (PAR, PAW) mit einer einstellbaren Latenzzeit, gekennzeichnet durch
  mindestens eine Vergleichsschaltung, die eine Zykluszeit (T_Zyklus) des hochfrequenten Datensignals (CLK) mit einer vorgegebenen Ausdekodierzeit vergleicht und mit
  einer durch die Vergleichsschaltung zuschaltbaren Signalverzögerungsschaltung zur Verzögerung des dekodierten Datenfreigabe-Steuersignals (PAR, PAW) mit einer vorgegebenen Verzögerungszeit,
  wobei die Signalverzögerungsschaltung durch die Vergleichsschaltung zugeschaltet (Add-Delay = 1) wird, wenn die Zykluszeit (t_Zyklus) des Taktsignales in einem um die vorgegebenen Ausdekodierzeit (t_DEK) gelegenen Grenz-Zeitbereich (II) liegt.
• Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Latenzzeitschaltung vermindert die Vergleichsschaltung die durch den Latenzzeitgenerator generierte Latenzzeit um eine Zykluszeit (SUBCLAT = 1), wenn die Zykluszeit (t_Zyklus) des Taktsignales (CLK) in dem Grenz-Zeitbereich (II) liegt.
• Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Latenzzeitschaltung vermindert die Vergleichsschaltung die durch den Latenzzeitgenerator generierte Latenzzeit um eine Zykluszeit (SUBCLAT = 1), wenn die Zykluszeit (t_Zyklus) des Taktsignales (CLK) in einem kritischen Zeitbereich (III) unterhalb des Grenz-Zeitbereichs (II) liegt.
• Vorzugsweise ist ein Mode-Register zum Speichern einer programmierbaren Latenzzeit (CAS) vorgesehen.
• Ferner ist vorzugsweise ein Dekoder vorgesehen, der die programmierte Latenzzeit CAS zur Erzeugung eines internen Steuersignals für den Latenzzeitgenerator dekodiert.
• Die Vergleichschaltung gibt vorzugsweise ein Korrektur-Steuersignal (SUBCLAT = 1) an den Decoder ab, wenn die Zykluszeit (t_Zyklus) des Taktsignals (CLK) in dem Grenz-Zeitbereich (II) oder dem kritischen Zeitbereich (III) liegt.
• Der steuerbare Latenzzeitgenerator weist vorzugsweise mehrere seriell verschaltete Zeitschaltglieder auf, die jeweils ein an einem Signaleingang anliegendes Signal mit der Zykluszeit (t_Zyklus) zeitverzögert an ihrem Signalausgang durchschalten.
• Die Signalausgänge der Zeitschaltglieder sind dabei jeweils vorzugsweise mit einem Signaleingang eines steuerbaren Multiplexers innerhalb des Latentzzeitgenerators verbunden.
• Der Multiplexer weist vorzugsweise einen Steuereingang für das von dem Decoder abgegebene interne Steuersignal auf.
• Die Signalverzögerung aller seriell verschalteten Zeitschaltglieder ist vorzugsweise gleich einer maximalen programmierbaren Latenzzeit minus zwei.
• Der Decoder steuert den Multiplexer bei Abwesenheit des Korrektur-Anzeigen-Steuersignals (SUBCLAT = 0) derart an, dass die durch die Zeitschaltglieder bewirkte Signalverzögerung gleich der um zwei Zykluszeiten (t_Zyklus) verminderten programmierbaren Latenzzeit (CAS) ist.
• Der Decoder steuert ferner den Multiplexer vorzugsweise bei Empfang des Korrektur-Anzeige-Steuersignals (SUBCLAT = 1) derart an, dass die durch die Zeitschaltglieder bewirkte Signalverzögerung um eine Zykluszeit (t_Zyklus) geringer ist.
• Der Latenzzeitgenerator der erfindungsgemäßen Latenzzeitschaltung weist vorzugsweise eine Synchonisationsschaltung zur Synchronisation des dekodierten Datenfreigabe-Steuersignals auf ein internes Taktsignal auf.
• Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Latenzzeitschaltung enthält die Vergleichsschaltung vorzugsweise
  einen Testsignalgenerator zum Erzeugen eines Testsignals (TS),
  eine Laufzeitschaltung, die aus mindestens einem seriell verschalteten Laufzeitglied besteht, zur Verzögerung des erzeugten Testsignals (TS),
  einen getakten Taktimpulsgenerator zum Erzeugen eines Taktimpulses, dessen Impulsdauer gleich der Zykluszeit (t_Zyklus) des Taktsignals (CLK) ist,
  mindestens eine zugehörige Transfer-Gate-Schaltung mit einem Eingang zum Anlegen des verzögerten Testsignals (TS),
  einem Takteingang zum Anlegen des erzeugten Taktsignals und mit einem Ausgang, an dem das erzeugte verzögerte Testsignal (TS) durchgeschaltet wird, wenn die Verzögerungszeit der Laufzeitschaltung kürzer ist als die Impulsdauer des durch den Taktimpulsgenerator erzeugten Taktimpulses, und
  eine Latch-Schaltung zum Zwischenspeichern des durchgeschalteten verzögerten Testsignals,
  wobei ein Signalausgang eines Laufzeitgliedes jeweils durch eine zugehörige Transfer-Gate-Schaltung an eine Latch-Schaltung durchschaltbar ist.
• Das Testsignal (TS) ist vorzugsweise ein logisch hoher Signalimpuls mit großer Impulsdauer.
• Das durchgeschaltete Testsignal (TS) wird vorzugsweise in der Latch-Schaltung als Korrektur-Anzeige-Bit (A, B) zwischengespeichert.
• Die Laufzeitschaltung besteht vorzugsweise aus einem ersten Laufzeitglied mit einer ersten Signalverzögerungszeit Δt₁ und einem seriell verschalteten zweiten Laufzeitglied mit einer zweiten Signalverzögerungszeit Δt₂,
  wobei die Summe der beiden Signalverzögerungszeiten gleich der vorgegebenen Dekodierzeit (t_DEK) ist.
• Die Laufzeitschaltung enthält vorzugsweise ein drittes Laufzeitglied mit einer dritten Signalverzögerungszeit Δt₃, wobei die dritte Signalverzögerungszeit Δt₃ gleich der Differenz aus der vorgegenenen Dekodierzeit (t_DEK) und der ersten Signalverzögerungszeit Δt₁ ist.
• Die Vergleichsschaltung weist vorzugsweise zusätzlich eine Logikschaltung auf, die die zwischengespeicherten Korrekturanzeitgebits (A, B) zu dem ersten Korrektur-Steuersignal (Add-Delay) zur Ansteuerung eines Multiplexers und zu dem zweiten Korrektur-Steuersignal (SUBCLAT) zur Ansteuerung des Decoders logisch verknüpft.
• Der Testsignalgenerator erzeugt vorzugsweise nach Empfang eines Enable-Signal (EN) von der internen Ablaufsteuerung des S-DRAM das Testsignal (TS).
• Im weiteren werden bevorzugte Ausführungformen der erfindungsgemäßen Latenzzeitschaltung unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
• Es zeigen:
• 1 ein Blockschaltbild eines S-DRAM nach dem Stand der Technik;
• 2a einen Leselatenzzeitgenerator nach dem Stand der Technik;
• 2b Zeitablaufdiagramme eines Lesevorgangs bei einem S-DRAM nach dem Stand der Technik;
• 3a einen Schreiblatenzzeitgenerator nach dem Stand der Technik;
• 3b Ablaufdiagramme eines Schreibvorgangs bei einem S-DRAM nach dem Stand der Technik;
• 4 ein Blockschaltbild eines erfindungsgemäßen S-DRAM;
• 5 ein Blockschaltbild einer in der erfindungsgemäßen Latenzzeitschaltung enthaltenen Vergleichs- und Verzögerungsschaltung;
• 6a ein Blockschaltbild der in der Vergleichs- und Verzögerungsschaltung 100 enthaltenen Vergleichsschaltung;
• 6b ein Zeitdiagramm zur Erläuterung der Funktionsweise der erfindungsgemäßen Latenzzeitschaltung;
• 6c eine Tabelle zur Erläuterung der Funktionsweise einer bevorzugten Ausführungsform der erfindungsgemäßen Latenzzeitschaltung;
• 7a ein Blockschaltbild eines in der erfindungsgemäßen Latenzzeitschaltung enthaltenen Lese-Latenzzeitgenerator;
• 7b eine Tabelle zur Erläuterung der Funktionsweise des erfindungsgemäßen Lese-Latenzzeitgenerators;
• 8a ein Blockschaltbild eines in der erfindungsgemäßen Latenzzeitschaltung enthaltenen Schreib-Latenzzeitgenerators;
• 8b eine Tabelle zur Erläuterung der Funktionsweise des erfindungsgemäßen Schreib-Latenzzeitgenerators;
• 9 Zeitablaufdiagramme zur Erläuterung der Funktionsweise der erfindungsgemäßen Latenzzeitschaltung
• Wie man aus 4 erkennen kann, weist das S-DRAM 1 Kommando-PADS 2 zum Anschluss an einen externen Steuerbus 3 auf. Darüber hinaus ist das S-DRAM 1 über Adress-PADS 4 an einen externen Adressbus 5 und über Daten-PADS 6 an einen externen Datenbus 7 angeschlossen. Über die Kommando-PADS 2 empfängt das S-DRAM externe Steuerbefehle, die über interne Leitungen 8 an einen Steuerbefehls-Receiver 9 angelegt werden. Die empfangenen externen Steuerbefehle werden über interne Leitungen 10 und eine Latch-Schaltung 10a an einen Befehlsdecoder 11 zur Decodierung angelegt. Der Befehlsdecoder 11 decodiert die externen Steuerbefehle und generiert interne Steuerbefehle wie Read (RD) bzw. Write (WR), die über interne Steuerleitungen 12 an eine integrierte State-Machine bzw. Ablaufsteuerung 13 des S-DRAM 1 abgegeben werden. Die Ablaufsteuerung 13 generiert aus den Steuerbefehlen Ablaufsteuerbefehle zur Steuerung der internen Abläufe des S-DRAM 1.
• Die Ablaufsteuerung 13 empfängt über eine Taktsignalleitung 14 ein internes Taktsignal, das über einen Taktsignalleitungsbaum 15 von einem Taktsignal-Receiver 16 abgegeben wird. Der Taktsignal-Receiver 16 ist über eine Taktleitung 17a an ein Taktsignal-PAD 18a zum Empfang eines externen Arbeitstaktsignals CLK-Extern über eine externe Taktsignalleitung 19a angeschlossen. Über den Taktsignalleitungsbaum 15 gelangt das empfangene externe Taktsignal auch an eine interne Taktsignalgeneratorschaltung 17 innerhalb des S-DRAM 1. In einer Delay-Locked-Loop 18 wird zunächst ein internes Taktsignal DLL-CLK erzeugt, das gegenüber dem externen Taktsignal eine negative Phasenverschiebung aufweist. Die negative Phasenverschiebung entspricht dabei vorzugsweise im wesentlichen der Datensignalzeitverzögerung des Datenpfades. Das erzeugte interne Taktsignal DLL-CLK wird über eine interne Taktsignalleitung 19 abgegeben. Der DLL-Schaltung 18 ist ein Laufzeitglied 20 nachgeschaltet, welches das Taktsignal VE-CLK erzeugt, das völlig synchron zu dem externen Taktsignal CLK-Extern ist. Das synchrone interne Taktsignal VE-CLK wird über eine Taktsignalleitung 20a abgegeben.
• Die interne Ablaufsteuerung 13 erzeugt ein internes RAS-Signal, das über eine Steuerleitung 21 an ein Zeilenadress-Latch 22 abgegeben wird. Darüber hinaus generiert die Ablaufsteuerung 13 ein internes CAS-Signal, das über eine Leitung 23 an ein Spaltenadress-Latch 24 abgegeben wird. Die Zeilenadress-Latch-Schaltung 22 sowie die Spaltenadress-Latch-Schaltung 24 sind über einen internen Bus 25 an den Ausgang eines Adresssignal-Receivers 26 angeschlossen. Diese empfängt über interne Leitungen 27 das an die Adresssignal-PADS 4 angelegte externe Adresssignal.
• Die Zeilenadress-Latch-Schaltung 22 ist über interne Adressleitungen 28 an einen Zeilen-Decoder 29 und die Spaltenadress-Latch-Schaltung 24 ist über interne Adressleitungen 30 an einen Spalten-Decoder 31 angeschlossen. Die beiden Latch-Schaltungen 22, 24 und die beiden Decoder 29, 31 bilden zusammen einen Adress-Decoder 32 innerhalb des S-DRAM. Durch den Adress-Decoder 32 werden Speicherzellen innerhalb eines Speicherzellenfeldes 33 adressiert. Die Speicherzellen werden mittels eines Refresh-Steuerbefehls, der durch die Ablaufsteuerung 13 generiert wird, in regelmäßigen Zeitabständen aufgefrischt. Hierzu erhält ein Refresh-Counter 34 über eine Refresh-Steuerleitung 34a einen entsprechenden Auffrischbefehl von der Ablaufsteuerung 13.
• Das Speicherzellenfeld 33 ist ferner über interne Datenleitungen 35 mit Schreib/Leseverstärkern 36 verbunden. Die Schreib/Leseverstärker 36 sind über einen internen Datenbus 37 an einen Datenpfad 38 innerhalb des S-DRAM 1 angeschlossen. Der Datenpfad 38 sorgt für die synchrone Datenübergabe von Daten an den externen Datenbus 7.
• Der Datenpfad 38 dient zum Einschreiben von Daten und zum Ausgeben von Daten.
• Ein Daten-Receiver 39 empfängt über interne Datenleitungen 40 die an den Daten-PADS 6 einzuschreibenden externen Daten. Die empfangenen Daten gelangen über Datenleitungen 41 zu einer Treiberschaltung 42, die ausgangsseitig an den internen Datenbus 37 angeschlossen ist.
• Umgekehrt werden die abzugebenden Daten über den internen Datenbus 37 an ein FIFO-Register 43 angelegt und gelangen über Datenleitungen 44 zu einem Ausgangsdatentreiber 45. Der Ausgangsdatentreiber 45 OCD (Off Chip Driver) gibt die abzugebenden Daten über Datenleitungen 46 an die Daten-PADS 6 ab.
• Zum synchronen Einschreiben von Daten enthält die Treiberschaltung 42 ein Freigabesignal von einem Schreib-Latenzzeitgenerator 47 über eine Steuerleitung 134-W. Der Schreib-Latenzzeitgenerator 47 empfängt über eine Steuerleitung 102 ein internes Schreibbefehlssignal PAW, das von einer PAR/PAW kommt von 13 und geht nur zu den Lat-Generator., 57/47. Der Schreib-Latenzzeitgenerator 47 ist ferner über Leitungen 50 an einen Schreib-Decoder 51 angeschlossen, der die an einen internen Steuerbus 52 anliegenden Betriebsmodusdaten dekodiert. Der interne Steuerbus 52 dient zum Auslesen der in einem Betriebsmodusregister 53 hinterlegten Betriebsmodusdaten.
• Das Betriebsmodusregister 53 ist über den internen Adressbus 25 initialisierbar. Hierzu generiert der Kommando-Decoder 11 beim Empfang eines entsprechenden externen Steuerbefehls einen Mode-Register Set-Befehl, der über eine Steuerleitung 54 an das Mode-Register 53 angelegt wird. Das Mode-Register 53 liest die zu dem Zeitpunkt an dem internen Adressbus 25 anliegenden Betriebsmodusdaten ein und speichert sie ab.
• Der interne Steuerbus 52 ist ferner an einen Lese-Decoder 55 angeschlossen, der die an dem internen Steuerbus 52 anliegenden Betriebsmodusdaten decodiert und über eine Steuerleitung 56 einen Lese-Latenzzeitgenerator 57 ansteuert. Der Lese- Latenzzeitgenerator 57 empfängt über eine Steuerleitung 103 ein internes Lesebefehlssignal PAR, das von der Ablaufsteuerung 13 abgegeben wird.
• Die Vergleichs- und Verzögerungsschaltung 100 empfängt über eine Steuerleitung 101 ein Enable-Steuersignal EN von der Ablaufsteuerung 13. Diese Enable-Steuersignal EN wird vorzugsweise von dem Refresh-Steuersignal für den Refresh-Counter 34 abgezweigt. Die Ablaufsteuerung 13 generiert ein internes Datenpfad-Steuersiggal (PAW) für den Daten-Schreibpfad innerhalb des Datenpfades 38 und gibt dieses über eine Leitung 102 ab. Die Ablaufsteuerung 13 generiert darüber hinaus ein Lesebefehls-Steuersignal (PAR) für den Lese-Datenpfad innerhalb des Datenpfades 38 und gibt diese Lesebefehls-Steuersignal (PAR) über eine Steuersignalleitung 103 ab. Die Vergleichs- und Verzögerungsschaltung 100 wird über eine Taktsignalleitung 104a mit dem Taktsignal CLK versorgt. Die Vergleichs- und Verzögerungsschaltung 100 vergleicht die Zykluszeit (t_Zyklus) des anliegenden Taktsignals CLK, d.h. die Zykluszeit des an dem S-DRAM angelegten hochfrequenten Taktsignals mit der notwendigen Ausdekodierzeit Δt_DEK.
• Die Ausdekodierzeit ist eine ungewünschte jedoch unvermeidliche Verzögerungszeit innerhalb des S-DRAM-Chips. Die Ausdekodierzeit setzt sich aus der Signalverzögerung aufgrund des Taktsignal-Receivers 16, des Taktsignal-Leitungsbaums 15, der Verzögerung aufgrund der Latch-Schaltung 10a, der Signalverzögerung des Kommando-Receivers 11, der Signalverzögerung innerhalb der Ablaufsteuerung 13 und der Leitungslaufzeit auf den internen Steuerleitungen 102 bzw. 103 zusammen. ΔtDEK = tReceiver9 + tTaktbaum15 + tLatch10a + tDecoder11 + tAblaufsteuerung13 + tSteuerleitung
• Wenn die Taktfrequenz des anliegenden Taktsignals zunimmt, sinkt die Zykluszeit t_zyklus entsprechend ab, so dass die Zykluszeit in den Bereich der Ausdekodierzeit Δt_DEK gelangt.
• Die Vergleichs- und Verzögerungsschaltung 100 vergleicht die ermittelte Zykluszeit t_zyklus des hochfrequenten Taktsignals mit der vorgebenen Ausdekodierzeit. Falls die Zykluszeit t_Zyklus des Taktsignals in einen kritischen Zeitbereich kommt, d.h. in den zeitlichen Bereich der Ausdekodierzeit, generiert die Vergleichs- und Verzögerungsschaltung ein Korrektur-Steuersignal (Add-Delay) und schaltet mittels eines Multiplexers eine Signalverzögerungsschaltung in den Steuersignalpfad zu. Die Vergleichs- und Verzögerungsschaltung 100 verzögert in diesem Falle das Datenfreigabe-Steuersignal für die Latenzzeitgeneratoren 47, 57 zusätzlich. Diese zusätzliche zeitliche Verzögerung würde ohne Ausgleich zu einer sicheren Fehlfunktion des S-DRAM führen. Daher steuert die Vergleichs- und Verzögerungsschaltung gleichzeitig den Schreib-Decoder 51 und den Lese-Decoder 55 über Steuerleitungen 104, 105 an, damit die generierte Latenzzeit des zugehörigen Latenzzeitgenerators 47 bzw. 57 um eine Zykluszeit t_Zyklus des Taktsignals CLK vermindert wird. Hierzu generiert die Vergleichs- und Verzögerungsschaltung 100 ein zweites Korrektur-Steuersignal SUBCLAT und legt dies über die Steuerleitungen 104, 105 an den Schreibdecoder 51 bzw. den Lesedekoder 55 an.
• 5 zeigt ein Blockschaltbild der Vergleichs- und Verzögerungsschaltung 100. Die Vergleichs- und Verzögerungsschaltung 100 enthält sowohl für den Lesesignalpfad als auch für den Schreibsignalpfad jeweils eine Vergleichsschaltung. Die Vergleichsschaltung 106-R für den Lesesignalpfad (R) und die Vergleichsschaltung 106-W für den Schreibsignalpfad (W) empfangen jeweils das Enable-Steuersignal EN von der Ablaufsteuerung 13 und das interne Taktsignal CLK.
• Die Vergleichsschaltung 106-R vergleicht die Zykluszeit t_Zyklus des anliegenden Taktsignals CLK mit der bekannten Ausdekodierzeit für das Lese-Steuersignal PAR. Falls die Zykluszeit t_zyklus des Taktsignals CLK in einen Grenz-Zeitbereich kommt, der um die bekannte Ausdekodierzeit Δt_DEK liegt, generiert die Vergleichsschaltung 106-R für den Lesesignalpfad R ein erstes Korrektur-Steuersignal Add-Delay (Add-Delay-R = 1) Die Vergleichsschaltung 106-R erzeugt ein weiteres Korrektur-Steuersignal (SUBCLAT-R = 1) für den Lesedecoder 55, wenn die Zykluszeit t_Zyklus des Taktsignals in den kritischen Grenz-Zeitbereich der Ausdekodierzeit kommt.
• Die Vergleichsschaltung 106-W für den Schreibsignalpfad in dem Datenpfad 38 funktioniert in gleicher Weise wie die Vergleichsschaltung 106-R für den Lesesignalpfad. Befindet sich die Zykluszeit des anliegenden Taktsignals CLK in dem Grenz-Zeitbereich um die bekannte Ausdekodierzeit Δt_DEK des Schreib-Steuersignals PAW wird das erste Korrektur-Anzeige-Steuersignals (Add-Delay-W = 1) generiert. Gleichzeitig wird ein zweites Korrektur-Steuersignal SUBCLA-W für den Schreiblatenzgenerator 47 generiert.
• 6a zeigt eine besonders bevorzugte Ausführungsform der Vergleichsschaltungen 106-R und 106-W innerhalb der Vergleichs- und Verzögerungsschaltung 100.
• Die Vergleichsschaltung 106 enthält einen Testsignalgenerator 112 zum Erzeugen eines Testsignals TS, bei dem es sich vorzugsweise um einen logisch hohen Signalimpuls mit großer Impulsdauer handelt. Die Vergleichsschaltung 106 enthält ferner eine Laufzeitschaltung 113 mit seriell verschalteten Laufzeitgliedern 113-1, 113-2 und 113-3. Die Laufzeitschaltung 113 empfängt das generierte Testsignal TS über eine Signalleitung 114 und gibt es entsprechend zeitverzögert über Signalleitungen 115-1, 115-2 an Signaleingänge 116-1, 116-2 von Transfer-Gate-Schaltungen 117-1, 117-2 ab. Die Transfer-Gate-Schaltungen 117 weisen jeweils einen Taktsignaleingang 118-1, 118-2 auf, die über Taktsignalleitungen 119-1, 119-2 mit dem Signalausgang eines Taktimpulsgenerators 120 verbunden sind. Der Taktimpulsgenerator 120 wird über eine interne Taktsignalleitung 121 durch das Taktsignal getaktet und erzeugt ei nen Taktimpuls, dessen Impulsdauer gleich der Zykluszeit t_Zyklus des Taktsignals CLK ist. Der Taktimpulsgenerator 120 wird über eine Leitung 122 durch das Testsignal TS angestoßen und generiert den Taktimpuls. Der Taktimpuls gelangt über die Leitungen 119 zu den Transfer-Gate-Schaltungen 117 und öffnet die beiden Transfer-Gate-Schaltungen 117 exakt für die Dauer eines Taktes bzw. für die Dauer einer Zykluszeit t_Zyklus.
• Das Signalverzögerungsglied 113-1 verzögert das angelegte Testsignal TS mit einer ersten Signalverzögerungszeit Δt1. Ist die erste Signalverzögerungszeit Δt1 geringer als die Taktzykluszeit t_zyklus, wird das verzögerte Testsignal TS, welches an dem Signaleingang 116-1 der ersten Transfer-Gate-Schaltun 117- anliegt, durch die Transfer-Gate-Schaltung 117-1 an ihren Signalausgang 122-1 durchgeschaltet. Das durchgeschaltete Testsignal TS wird über eine interne Leitung 123-1 in einer Latch-Schaltung 124-1 als Anzeigebit A zwischengespeichert.
• Die Signalverzögerungsglieder 113-2 und 113-3 verzögern das angelegte Testsignal TS weiter mit einer Signalverzögerungszeit Δt2 bzw. Δt3. Ist die Signalverzögerung Δt = Δt1 + Δt2 + Δt3 durch die drei seriell verschalteten Signalverzögerungsglieder 113-1, 113-2, 113-3 geringer als die gemessene Zykluszeit t_zyklus des angelegten Taktsignals CLK, wird auch das weiter verzögerte Testsignal TS (TS_late) auf die Transfer-Gate-Schaltung 117-2 innerhalb der Impulsdauer des durch den Taktimpulsgenerator 120 generierten Taktimpulses an den Ausgang 122-2 des Transfer-Gates 117-2 durchgeschaltet. Das durchgeschaltete Testsignal TS wird über eine interne Leitung 123-2 in einer Latch-Schaltung 124-2 als Anzeigebit B zwischengespeichert.
• Die beiden Latch-Schaltungen 124-1, 124-2 sind ausgangsseitig über Leitungen 125-1, 125-2 mit einer nachgeschalteten Logikschaltung 126 verbunden. Die Logikschaltung 126 verknüpft die anliegenden Korrektur-Anzeige-Bits A, B zu einem ersten Kor rektur-Steuersignal Add-Delay) und einem zweiten Korrektur-Steuersignal SUBCLAT.
• 6b dient zur Verdeutlichung der Funktionsweise der Vergleichsschaltung 106, wie sie in 6a dargestellt ist. Die Signalverzögerungsglieder 113-1, 113-2, 113-3 weisen jeweils Signallaufzeiten auf, durch die drei Zeitbereiche definiert werden.
• Die Summe der beiden Signallaufzeiten der Signalsverzögerungsglieder 113-1 und 113-2 ist vorzugsweise gleich der bekannten Ausdekodierzeit Δt_DEK des Datenpfadsteuersignals. tDEK = Δt1 + Δt2
• Die Signalverzögerungszeit Δt3 des dritten Signalverzögerunggliedes 113-3 beträgt vorzugsweise gleich der Differenz aus der Ausdekodierzeit Δt_DEK und der Signalverzögerungszeit des ersten Signalverzögerungsgliedes 113-1. Δt3 = tDEK – Δt1
• Vorzugsweise ist die Signalverzögerungszeit Δt2 des zweiten Signalverzögerungsgliedes 113-2 gleich der Signalverzögerungszeit des Signalverzögerungsgliedes 113-3.
• Beispielsweise wird die Signalverzögerungszeit des ersten Signalverzögerungsgliedes 113-1 derart gewählt, dass sie 80% der bekannten Ausdekodierzeit Δt_DEK beträgt. Die Signalverzögerungszeit Δt2 des zweiten Signalverzögerungsgliedes 113-2 beträgt in diesem Falle 20% der bekannten Dekodierzeit Δt_DEK. Die Signalverzögerungszeit Δt3 des dritten Signalverzögerungsgliedes 113-3 wird vorzugsweise ebenfalls mit 20% der bekannt Ausdekodierzeit Δt_DEK dimensioniert.
• Eine typische Ausdekodierzeit Δt_DEK beträgt etwa 3 nsec. In diesem Falle beträgt die Signalverzögerung des ersten Signal verzögerungsgliedes 113-1 2,4 nsec, die Signalverzögerungszeit des zweiten Signalverzögerungsgliedes 113-2 0,6 nsec und die Signalverzögerungszeit des dritten Signalverzögerungsgliedes 113-3 ebenfalls 0,6 nsec.
• Ist die Zykluszeit t_zyklus des gemessenen Taktsignals CLK groß, d.h. ist die Taktfrequenz des anliegenden Taktsignals relativ niedrig, befindet sich das Taktsignal in dem unkritischen Zeitbereich I. In diesem Fall generiert die Vergleichsschaltung 106, wie sie in 6a dargestellt ist, ein logisch niedriges erstes Korrektur-Steuersignal (Add-Delay = 0) und ein logisch niedriges zweites Korrektur-Steuersignal (SUBCLAT = 0). Dies ist tabellenförmig auch in 6c dargestellt.
• Ist die Taktfrequenz des anliegenden Taktsignals CLK sehr hoch und die anliegenden Zykluszeit dementsprechend sehr gering, befindet sich das Taktsignal in dem kritischen Zeitbereich III, bei dem auf jeden Fall eine Korrektur durch den Latenzzeitgenerator notwendig wird. In diesem Fall generiert die Vergleichsschaltung 106 ein logisch hohes zweites Korrektur-Steuersignal (SUBCLAT = 1) und ein logisch niedriges zweites Korrektur-Steuersignal (Add-Delay = 0), wie aus 6c ersichtlich.
• Befindet sich die Zykluszeit t_zyklus des gemessenen anliegenden Taktsignals CLK in einem Grenz-Zeitbereich II, d.h. in der Nähe der Ausdekodierzeit Δt_DEK, generiert die Vergleichsschaltung 106 sowohl ein logisch hohes erstes Korrektur-Steuersignal (Add-Delay = 1) als auch ein zweites logisch hohes Korrektur-Steuersignal (SUBCLAT = 1). Durch das erste Korrektur-Steuersignal (Add-Delay = 1) wird der Multiplexer im Latenzzeitgenerator umgeschaltet und das anliegende Steuersignal bewusst verzögert. Hierdurch wird erreicht, dass das Datenpfadsteuersignal in jedem Fall zeitlich zu spät ankommt, wobei dies durch das logisch hohe zweite Korrektur-Steuersignal (SUBCLAT = 1) zur Ansteuerung des Latenzzeitgenerators ausgeglichen wird.
• 7a zeigt einen Leselatenzzeitgenerator 57, wie er in der erfindungsgemäßen Latenzzeitschaltung vorgesehen ist. Der Leselatenzzeitgenerator 57 gleicht weitgehend dem Leselatenzzeitgenerator nach dem Stand der Technik, wie er in 2a dargestellt ist. Der Leselatenzzeitgenerator 57 enthält eine Synchronisationsschaltung 127 mit einem ersten Synchronisationslatch 127-1 und einem zweiten Synchronisationslatch 127-2. Die Synchronisationsschaltung 127 dient zur Synchronisation des von der Ablaufsteuerung 13 abgegebenen Lese-Steuersignal PAR auf das Taktsignal DLL-CLK. Der Leselatenzzeitgenerator 57 enthält wie der herkömmliche Leselatenzzeitgenerator eine Kette 128 aus Verzögerungsgliedern 128-1 bis 128-4. Die Signalausgänge der Zeitverzögerungsglieder 128-i sind jeweils über eine Abgriffleitung 129-i mit einem Eingang 130-i eines Multiplexers 131 verbunden. Der Multiplexer 131 weist einen Signalausgang 132 und einen Steuereingang 133 auf. Der Signalausgang 132 des Multiplexers 131 gibt das mit der Latenzzeit zeitverzögerte Datenfreigabe-Steuersignal über die Steuerleitung 133 an das FIFO-Register 43 zur Datenübergabe an den OCD-Treiber 45 ab.
• Die Vergleichsschaltung 106-R steuert über die Steuerleitung 107 einen Multiplexer 108-R an. Der Multiplexer 108-R besitzt einen ersten Signaleingang 109-R und einen zweiten Signaleingang 110-R. In Abhängigkeit von dem anliegenden Steuersignal wird zwischen den beiden Signaleingängen umgeschaltet. Den Signaleingang 110-R ist eine Signalverzögerungsschaltung 111-R vorgeschaltet. Das von der Ablaufsteuerung 13 kommende interne Steuersignal PAR wird durch die Signalverzögerungsschaltung 111-R verzögert, wenn der Lese-Latenzzeitgenerator 57 über die Steuerleitung 107 ein entsprechendes erstes Korrektur-Steuersignal Add-Delay (Add-Delay-R = 1) empfängt. Das verzögerte interne Steuersignal PAR wird anschliessend der Synchronisationsschaltung 127-R des Lese-Latenzzeitgenerator 57 zugeführt.
• Die Tabelle 7b zeigt die Funktionsweise des in 7a dargestellten Leselatenzzeitgenerators 57. Empfängt der Lesedecoder 55 über die Steuerleitung 105 das zweite Korrektur-Steuersignal SUBCLAT-R von der Vergleichs- und Verzögerungsschaltung 100, wird der Multiplexer 131, derart umgeschaltet, dass die durch die Laufzeitgliedkette 128 hervorgerufene Signalverzögerung um eine Zykluszeit verringert wird, d.h. der Multiplexer wird auf einen um eine Zykluszeit früheren Abgriff der Kette 128-R umgeschaltet.
• Bei einer programmierten CAS Latenzzeit von vier schaltet der Lesedecoder den Multiplexer-R 131-R, wenn keine Korrektur notwendig ist, auf den Multiplexereingang 130-2. Erhält der Lesedecoder 55 über die Steuerleitung 105 das Korrektursteuersignal SUBCLAT-R = 1, welches anzeigt, dass eine Korrektur notwendig ist, wird auf den Multiplexereingang 130-1 umgeschaltet.
• 8a zeigt einen Schreib-Latenzzeitgenerator 47, der in der erfindungsgemäßen Latenzzeitschaltung enthalten ist. Der Schreiblatenzzeitgenerator 47 weist im wesentlichen den gleichen schaltungstechnischen Aufbau wie der in 3a dargestellte Schreiblatenzzeitgenerator nach dem Stand der Technik. Jedoch enthält der Multiplexer 131-W einen zusätzlichen Multiplexereingang, der über eine Leitung 129-1 einen Abgriff hinter dem ersten Verzögerungsglied 128-1 angeschlossen ist. Die Synchronisationsschaltung 127-W weist im Vergleich zu dem in 7a dargestellte Leselatenzzeitgenerator lediglich ein Synchronisations-Latch auf, das durch das Taktsignal VE-CLK getaktet wird.
• Der Schreib-Latenzzeitgenerator 47 enthält einen Multiplexer 108-W mit zwei Signaleingängen 109-W, 110-W, die in Abhängigkeit von einem an einer Steuerleitung 106 anliegenden Steuersignal (Add-Delay-W) umschaltbar sind. Den zweiten Signaleingang 110-W ist ein Verzögerungsglied 111-W vorgeschaltet. Das von der Ablaufsteuerung 13 abgegebene interne Steuersignal PAW wird bei Anliegen eines entsprechenden Korrektursteuersignals (Add-Delay-W = 1) durch das zugeschaltete Verzögerungsglied 111-W verzögert an die Synchronisationsschaltung 127-W abgegeben.
• 8b beschreibt die Funktionsweise des in 8a dargestellten Schreiblatenzzeitgenerators 47. Bei Anliegen eines Korrektur-Steuersignals SUBCLAT-W = 1 steuert der Schreibdecoder 51 den Multiplexer 131-W derart an, dass auf einen vorherigen Abgriff in der Signalverzögerungskette 128-W umgeschaltet wird. Der Multiplexer 131-W gibt das zeitverzögerte Steuersignal über die Leitung 133-W an den WR-Treiber 42 zur Übernahme der einzulesenden Daten in den internen Datenbus 37 ab.
• 9 zeigt Zeitablaufdiagramme zur Erläuterung der Funktionsweise der erfindungsgemäßen Latenz-Zeitschaltung.
• Die Zeitablaufdiagramme in den 9a, 9b, 9c zeigen die Zeitabläufe für die drei verschiedenen Zeitbereiche, wie sie in 6b angedeutet sind.
• Falls sich die Zykluszeit des anliegenden Taktsignals t_Zyklus in dem Grenzbereich II befindet, wird das anliegende Datenpfad-Steuersignal PAW/PAR in den Latenzgeneratoren 47/57 zeitlich verzögert, indem ein Verzögerungsglied 111-R/111-W zugeschaltet wird, das das Steuersignal verzögert. Durch das Zuschalten bzw. Zwischenschalten des Verzögerungsgliedes 111, wie es in 7a/8a dargestellt ist, liegt das Datenpfad-Steuersignal PAW/PAR sicher hiner der Signalflanke des externen Taktsignals CLK_ext und mit einer weiteren Korrektur innerhalb des Latenzzeitgenerators 47 bzw. 57 (SUBCLAT = 1) ergibt sich die korrekte Latenzzeit.
• 9b zeigt den Fall, dass die Zykluszeit in dem unkritischen Zeitbereich I liegt, wie er in 6b dargestellt ist. In diesem Fall wird weder ein erstes Korrektur- Steuersignal Add-Delay noch ein zweites Korrektur-Steuersignal SUBCLAT erzeugt. Das interne Datenpfad-Steuersignal PAW/PAR wird in diesem Falle in den Latenzzeitgeneratoren 47/57 nicht zusätzlich verzögert.
• 9c zeigt den Fall, dass sich die Zykluszeit des anliegenden Taktsignals in dem kritischen Zeitbereicht III befindet. In diesem Fall generiert die Vergleichs- und Verzögerungsschaltung 100 ein logisch niedriges erstes Korrektur-Steuersignal (Add-Delay = 0) und ein logisch hohes zweites Korrektur-Steuersignal (SUBCLAT = 1). Dies bewirkt, dass das Verzögerungsglied 111 nicht zwischengeschaltet wird und somit das Datenpfadsteuersignal unverzögert durch den jeweiligen Latenzzeitgenerator 47, 57 gelangt. Die Vergleichs- und Verzögerungsschaltung 100 generiert jedoch das logisch hohe zweite Steuersignal (SUBCLAT = 1), so dass die Multiplexer 131 innerhalb des Schreiblatenzzeitgenerators und des Leselatenzzeitgenerators umgeschaltet werden, wie in den Tabellen gemäß 7b. und 8b angegeben.

1

S-DRAM

2

Kommando-PADS

3

Externer Steuerbus

4

Adress-PADS

5

Externer Adressbus

6

Daten-PADS

7

Externer Datenbus

8

Leitungen

9

Kommando-Receiver

10

Leitungen

11

Kommando-Decoder

12

Steuerleitungen

13

Ablaufsteuerung

14

Taktleitung

15

Taktsignal-Leitungsbaum

16

Taktsignal-Receiver

17

Taktgeneratorschaltung

18

Delay-Locked-Loop

19

Taktleitung

20

Laufzeitglied

17a

Leitung

18a

Taktsignal-PAD

19a

externe Taktleitung

20a

Taktleitung

21

Steuerleitung

22

Zeilen-Adress-Latch

23

Steuerleitung

24

Spalten-Adress-Latch

25

Interner Adressbus

26

Adresssignal-Receiver

27

Leitungen

28

Adressleitungen

29

Zeilen-Adress-Decoder

30

Adressleitungen

31

Spalten-Adress-Decoder

32

Adress-Decoder

33

Speicherzellenfeld

34

Refresh-Steuerleitung

35

Leitungen

36

Schreib-/Leseverstärker

38

Datenpfad

39

Daten-Receiver

40

Leitungen

41

Leitungen

42

Treiberschaltung

43

FIFO-Register

44

Leitungen

45

Datenausgabetreiber

46

Leitungen

47

Schreib-Latenz-Zeitgenerator

48

Steuerleitung

49

Steuerleitung

50

Steuerleitung

51

Decoder

52

Interner Steuerbus

53

Betriebsmodusregister

54

Steuerleitung

55

Decoder

56

Steuerleitung

57

Lese-Latenz-Zeitgenerator

100

Vergleichs- und Verzögerungsschaltung

101

Enable-Steuerleitung

102

interne Steuerleitung

103

interne Steuerleitung

104

interne Steuerleitung

104a

Taktsignal

105

interne Steuerleitung

106

Vergleichsschaltung

107

Multiplexersteuerschaltung

108

Multiplexer

109

Multiplexereingang

110

Multiplexereingang

111

Signalverzögerungsschaltung

112

Testsignalgenerator

113

Laufzeitschaltung

114

Testsignalleitung

115

Leitung

116

Eingang

117

Transfer-Gate

118

Eingang

119

Leitung

120

Taktimpulsgenerator

121

interne Taktsignalleitung

122

Ausgang

123

Leitung

124

Latch

125

Leitung

126

Logik

127

Synchronisationsschaltung

128

Laufzeitgliedkette

129

Leiungen

130

Multiplexereingänge

131

Multiplexer

132

Multiplexerausgang

133

Steuereingang

134

Steuerleitung

Claims (19)

1. Latenz-Zeitschaltung für ein S-DRAM (1), der durch ein hochfrequentes Taktsignal (CLK) getaktet wird, zur Erzeugung eines zeitverzögerten Datenfreigabe-Steuersignals für die zeitsynchrone Datenübergabe durch einen Datenpfad (38) des S-DRAM (1) mit: (a) mindestens einem steuerbaren Latenz-Zeitgenerators (47; 57) zur zeitlichen Verzögerung eines dekodierten Datenfreigabe-Steuersignals (PAW; PAR) mit einer einstellbaren Latenzzeit, gekennzeichnet durch, (b) mindestens eine Vergleichsschaltung (100), die die Zykluszeit (t_Zyklus) des hochfrequenten Taktsignals (CLK) mit einer vorgegebenen Ausdekodierzeit (Δt_DEK) vergleicht und durch (c) eine durch die Vergleichsschaltung (100) zuschaltbare Signalverzögerungsschaltung (111) zur Verzögerung des dekodierten Datenfreigabe-Steuersignals (PAW; PAR) mit einer vorgegebenen Verzögerungsszeit, (d) wobei die Signalverzögerungsschaltung (111) durch die Vergleichsschaltung (100) zugeschaltet (Add-Delay = 1) wird, wenn die Zykluszeit (t_Zyklus) des Taktsignals in einem um die vorgegebenen Ausdekodierzeit (Δt_DEK) gelegenen Grenz-Zeitbereich liegt.
2. Latenz-Zeitschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Vergleichsschaltung (100) die durch den Latenz-Zeitgenerator (47, 57) generierte Latenzzeit um eine Zykluszeit (SUBCLAT = 1) vermindert, wenn die Zykluszeit (t_Zyklus) des Taktsignals (CLK) in dem Grenz-Zeitbereich (II) liegt.
3. Latenz-Zeitschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Vergleichsschaltung (100), die durch den Latenz-Zeitgenerator (47; 57) generierte Latenzzeit um eine Zykluszeit (SUBCLAT = 1) vermindert, wenn die Zykluszeit (t_Zyklus) des Taktsignals (CLK) in einem kritischen Zeitbereich (III) unterhalb des Grenz-Zeitbereichs (II) liegt.
4. Latenz-Zeitschaltung nach Anspruch 1 dadurch gekennzeichnet, dass ein MODE-Register (53) zum Speichern einer programmierbaren Latenzzeit (CAS) vorgesehen ist.
5. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Dekoder (51; 55) vorgesehen ist, der die programmierte Latenzzeit (CAS) zur Erzeugung eines internen Steuersignals für den Latenzzeit-Generator (47; 57) dekodiert.
6. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Vergleichsschaltung (100) ein Korrektur-Steuersignal (SUBCLAT = 1) an den Decoder (51, 55) abgibt, wenn die Zykluszeit (t_zyklus) des Taktsignals (CLK) in dem Grenz-Zeitbereich (II) oder in dem kritischen Zeitbereich (III) liegt.
7. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der steuerbare Latenz-Zeitgenerator (47; 57) mehrere seriell verschaltete Zeitschaltglieder (28) aufweist, die jeweils ein an einem Signaleingang anliegendes Signal mit der Zykluszeit (t_zyklus) zeitverzögert an ihren Signalausgang durchschalten.
8. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Signalausgänge der Zeitschaltglieder (128) jeweils mit einem Signaleingang (130) eines steuerbaren Multiplexers (131) innerhalb des Latenz-Zeitgenerators (47; 57) verbunden sind.
9. Latenz-Zeitschaltung nach Anspruch 8, dadurch gekennzeichnet, dass der Multiplexer (131) einen Steuereingang (133) für das von dem Dekoder (51; 55) abgegebene interne Steuersignal aufweist.
10. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Signalverzögerung aller seriell verschalteten Zeitschaltglieder (128) gleich einer maximalen programmierbaren Latenzzeit minus zwei ist.
11. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Dekoder (51; 55) den Multiplexer (131) bei Abwesenheit des Korrektur-Anzeigesteuersignals (SUBCLAT = 0) derart ansteuert, dass die durch die Zeitschaltglieder (128) bewirkte Signalverzögerung gleich der um zwei Zykluszeiten (t_Zyklus) verminderten programmierbaren Latenzzeit (CAS) ist und dass der Dekoder (51; 55) den Multiplexer (131) bei Empfang des Korrektur-Anzeigesteuersignals (SUBCLAT = 1) derart ansteuert, dass die durch die Zeitschaltglieder (128) bewirkte Signalverzögerung um eine Zykluszeit geringer ist.
12. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Latenzzeitgenerator (47; 57) eine Synchronisationsschaltung (127) zur Synchronisation des dekodierten Datenfreigabe-Steuersignals auf ein internes Taktsignal aufweist.
13. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Vergleichsschaltung (100) aufweist: einen Testsignalgenerator (112) zum Erzeugen eines Testsignals (TS); eine aus mindestens einem seriell verschalteten Laufzeitglied bestehende Laufzeitschaltung (113) zur Verzögerung des erzeugten Testsignals (TS), einen getakteten Taktimpulsgenerator (120) zum Erzeugen eines Taktimpulses, dessen Impulsdauer gleich der Zykluszeit (t_zyklus) des Taktsignals (CLK) ist; mindestens eine zugehörige Transfer-Gate-Schaltung (117) mit einem Eingang (116) zum Anlegen des verzögerten Testsignals (TS), einem Takteingang (118) zum Anlegen des erzeugten Taktsignalimpulses und mit einem Ausgang (122), an den das erzeugte verzögerte Testsignal (TS) durchgeschaltet wird, wenn die Verzögerungszeit der Laufzeitschaltung (113) kürzer als die Impulsdauer des durch den Taktimpulsgenerator (120) erzeugten Taktimpulses ist; und eine Latch-Schaltung (124) zum Zwischenspeichern des durchgeschalteten Testsignals (TS), wobei ein Signalausgang eines Laufzeitgliedes jeweils durch eine zugehörige Transfer-Gate-Schaltung (118) an eine Latch-Schaltung (124) durchgeschaltet ist.
14. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Testsignal (TS) ein logisch hoher Signalimpuls mit großer Impulsdauer ist.
15. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das durchgeschaltete Testsignal (TS) in der Latch-Schaltung (124) als Korrekturanzeigebit (A; B) zwischengespeichert wird.
16. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Laufzeitschaltung (113) aus einem ersten Laufzeitglied (113-1) mit einer ersten Signalverzögerungszeit (Δt1) und einem seriell verschalteten zweiten Laufzeitglied (113-2) mit einer zweiten Signal-Verzögerungszeit (Δt2) besteht, wobei die Summe der beiden Signalverzögerungszeiten gleich der vorgegebenen Dekodierzeit (Δt_DEK) ist.
17. Latenz-Zeitschaltung nach Anspruch 16, dadurch gekennzeichnet, dass die Laufzeitschaltung (113) ein drittes Laufzeitglied (113-3) mit einer dritten Signalverzögerungszeit (Δt3) aufweist, wobei die dritte Signalverzögerungszeit (Δt3) gleich der Differenz aus der vorgegebenen Dekodierzeit (Δt_DEK) und der ersten Signalverzögerungszeit (Δt1) ist.
18. Latenz-Zeitschaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Vergleichsschaltung (100) eine Logikschaltung (126) aufweist, die die zwischengespeicherten Korrekturanzeigebits (A; B) zu dem erste Korrektur-Steuersignal (Add-Delay) zur Ansteuerung eines Multiplexers (108) und zu dem zweiten Korrektur-Steuersignal (SUBCLAT) zur Ansteuerung des Dekoders (51, 55) logisch verknüpft.
19. Latenz-Zeitschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Testsignalgenerator (120) nach Empfang eines Enable-Signals (EN) von der internen Ablaufsteuerung (13) des S-DRAM (1) das Testsignal (TS) erzeugt.