DE102007022815B4

DE102007022815B4 - Analog/Digital-Wandler mit Impulsverzögerungsschaltkreis

Info

Publication number: DE102007022815B4
Application number: DE102007022815A
Authority: DE
Inventors: Takamoto Aichi-ken Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-05-22
Filing date: 2007-05-15
Publication date: 2011-07-07
Anticipated expiration: 2027-05-16
Also published as: US7423574B2; DE102007022815A1; JP4702179B2; JP2007312288A; US20070268172A1; DE102007022815B8

Abstract

Ein Analog/Digital-Wandler, der als integrierter Halbleiterschaltkreis gestaltet ist, wobei der Analog/Digital-Wandler aufweist: einen Impulsverzögerungsschaltkreis, der mit einer Mehrzahl von Verzögerungseinheiten versehen ist, wobei die Mehrzahl von Verzögerungseinheiten jeweils wenigstens ein logisches Gatter enthält und basierend auf einem Pegel eines Eingangssignals arbeitet, wobei der Impulsverzögerungsschaltkreis ein Impulssignal durch die Mehrzahl von Verzögerungseinheiten zu übertragen vermag, während das Impulssignal durch die Mehrzahl von Verzögerungseinheiten verzögert wird, wobei eine Verzögerungszeit einer jeden aus der Mehrzahl von Verzögerungseinheiten vom Pegel des Eingangssignals abhängt und wobei das wenigstens eine logische Gatter aus wenigstens einem ersten Transistor eines Kanaltyps gebildet ist und der wenigstens eine erste Transistor eine erste Schwellenwertspannung hat; und einen Erzeugungsschaltkreis, der eine Anzahl von Verzögerungseinheiten zu erhalten vermag, durch welche das Impulssignal innerhalb einer bestimmten Periode gelaufen ist, um basierend auf der erhaltenen Anzahl digitale Daten zu erzeugen, wobei der Erzeugungsschaltkreis aus wenigstens einem zweiten Transistor des einen Kanaltyps gebildet...

Description

QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNGEN
Diese Anmeldung basiert auf der japanischen Patentanmeldung 2006-141453 , angemeldet am 22. Mai 2006. Diese Anmeldung beansprucht die Priorität dieser japanischen Patentanmeldung, so dass auf die dortige Beschreibung hier vollinhaltlich Bezug genommen wird.
GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft Analog/Digital-Wandler (A/D) die als integrierte Halbleiterschaltkreise (ICs) zur Ausgabe eines Impulssignals mit stufenweiser Verzögerung des Impulssignals gestaltet sind.
HINTERGRUND DER ERFINDUNG
Als Analog/Digital-Wandler hoher Auflösung mit einfachem Schaltkreisaufbau sind Zeit-Analog/Digital-Wandler, die als TAD-Wandler bezeichnet werden, entwickelt worden. Beispiele von TAD-Wandlern sind in der US-Patentveröffentlichung 5,396,247 entsprechend der ungeprüften japanischen Patentveröffentlichung Nr. H05-259907 beschrieben.
Die TAD-Wandler der US-Patentveröffentlichung sind jeweils aufgebaut aus einer Mehrzahl von digitalen Schaltkreisen, von denen jeder eine bestimmte logische Funktion basierend auf wenigstens zwei diskreten Spannungspegeln durchführt.
Genauer gesagt, ein typisches Beispiel von TAD-Wandlern enthält einen Pulsverzögerungsschaltkreis, aufgebaut aus einer Mehrzahl von Verzögerungseinheiten, die einer Mehrzahl von Verzögerungsstufen entsprechen. Die Verzögerungseinheiten sind miteinander in Serien- oder Ringstruktur verbunden.
Wenn beim TAD-Wandler ein Impulssignal einer der Verzögerungseinheiten entsprechend der ersten Verzögerungsstufe eingegeben wird, wird ein Impulssignal sequenziell von den Verzögerungseinheiten übertragen, während es von den Verzögerungseinheiten in der Reihenfolge von erster Verzögerungsstufeneinheit in Richtung letzter Stufe verzögert wird. Andererseits wird ein analoges Spannungssignal als Ziel der A/D-Wandlung jeder Verzögerungseinheit als Energieversorgungsspannung eingegeben, so dass die Verzögerungseinheit vom Pegel der Energieversorgungsspannung (dem analogen Spannungssignal) abhängt, die jeder Verzögerungseinheit zugeführt wird.
Insbesondere ist ein TAD-Wandler ausgestaltet, um:
eine Anzahl von Stufen (Impulsverzögerungseinheiten) zu zählen, durch welche das Impulssignal innerhalb einer bestimmten Abtastperiode während der Übertragung gelaufen ist; diese Anzahl von Impulsverzögerungseinheiten, durch welche das Impulssignal innerhalb der bestimmten Abtastperiode gelaufen ist, hängt vom Pegel des eingegebenen analogen Spannungssignals ab; und
digitale Daten des Pegels des eingegebenen analogen Spannungssignals basierend auf der gezählten Anzahl von Stufen (Impulsverzögerungseinheiten) auszugeben.
Ein solcher TAD-Wandler benötigt keine analogen Schaltkreise, die bestimmte Funktionen basierend auf einem mikroanalogen Spannungssignal durchführen und einen Operationsverstärker, Widerstände und Kondensatoren umfassen, welche für herkömmliche A/D-Wandler notwendig sind. Dies macht es möglich, die A/D-Wandler zu geringen Kosten alleine unter CMOS-Herstellungstechnologien (Complementary Metal-Oxide Semiconductor) für digitale ICs herzustellen.
Die minimale Merkmalsgröße von Transistoren, beispielsweise die Abmessungen der kleinsten Muster in einem CMOS-Prozess unter Verwendung von Mikrobearbeitung hat sich allmählich unter 0,1 μm (100 nm), dann 90 nm und dann 65 nm entwickelt und mittlerweile 45 nm erreicht. Feinere Gestaltungsregeln für CMOS-Prozesse werden sich in der Zukunft entwickeln, so dass die minimalen Merkmalsgrößen von Transistoren in naher Zukunft als kleiner als 30 nm zu erwarten sind.
Da TAD-Wandler jeweils aus einer Mehrzahl von digitalen Schaltkreisen aufgebaut sind, kann eine derartig fortgeschrittene Technologie in einem CMOS-Prozess strukturell bei der Herstellung von TAD-Wandlern angewendet werden.
Bei einem TAD-Wandler, der unter Verwendung eines CMOS-Spitzentechnologieprozesses hergestellt wird, nehmen die Durchbruchspannungen von Transistoren abhängig von feineren Gestaltungsregeln für CMOS Prozesse ab, was bewirkt, dass die Schwellenwertspannungen der Transistoren abnehmen. Bei der Herstellung oder Gestaltung eines TAD-Wandlers können aus einer Mehrzahl von Transistoren, die Schwellenwertspannungen voneinander haben, die Gewünschten ausgewählt werden. Es sei festzuhalten, dass, je niedriger die Schwellwertspannung eines Transistors ist, umso höher die Schaltgeschwindigkeit des Transistors ist. Je niedriger jedoch die Spannung eines Transistors ist, um so höher steigt der Leckstrom beim Schalten des Transistors.
Insbesondere wenn Spitzentechnologie bei einem CMOS-Prozess angewendet wird, um einen TAD-Wandler herzustellen, so dass die Schwellenwertspannung der Transistoren abnimmt, nimmt die Verzögerungszeit einer jeden Verzögerungseinheit im Impulsverzögerungsschaltkreis ab und digitale Daten, die vom TAD-Wandler ausgegeben werden, haben hohe Auflösung.
Eine Verringerung der Schwellenwertspannung von Transistoren kann jedoch einen Leckstrom in den einzelnen Transistoren erhöhen, die den TAD-Wandler bilden, was zu erhöhtem Verlust im gesamten TAD-Wandler führen kann.
Aus der US 6 940 443 B2 ist ein Analog/Digital-Wandler mit Verzögerungsleitung bekannt, wobei die Betriebsspannung bzw. der Eingangsspannungsbereich auf die Schwellenspannungen der Transistoren normiert sind.
Aus der US 5 724 297 A und der US 6 657 911 B2 sind integrierte CMOS-Schaltungen bekannt, wobei blockweise innerhalb der integrierten Schaltungen verschiedene Schwellenspannungen ausgebildet werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Vor diesem Hintergrund ist es Aufgabe der vorliegenden Erfindung, Analog/Digital-Wandler bereitzustellen, die in der Lage sind, Verluste zu verringern, wobei eine Analog/Digital-Wandlung mit hoher Auflösung beibehalten wird.
Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruchs 1.
Gemäß einem Aspekt der vorliegenden Erfindung ist ein Analog/Digital-Wandler geschaffen, der als integrierter Halbleiterschaltkreis gestaltet ist. Der Analog/Digital-Wandler enthält einen Impulsverzögerungsschaltkreis, der mit einer Mehrzahl von Verzögerungseinheiten versehen ist. Die Mehrzahl von Verzögerungseinheiten enthält jeweils wenigstens ein logisches Gatter und arbeitet basierend auf dem Pegel eines Eingangssignals. Der Impulsverzögerungsschaltkreis vermag ein Impulssignal durch eine Mehrzahl von Verzögerungseinheiten zu übertragen, wobei das Impulssignal durch die Mehrzahl von Verzögerungseinheiten verzögert wird. Eine Verzögerungszeit einer jeden aus der Mehrzahl von Verzögerungseinheiten hängt vom Pegel des Eingangssignals ab. Das wenigstens eine logische Gatter ist aus wenigstens einem ersten Transistor aufgebaut. Der wenigstens eine erste Transistor hat eine erste Schwellenwertspannung. Der Analog/Digital-Wandler enthält einen Erzeugungsschaltkreis, der eine Anzahl von Verzögerungseinheiten zu erhalten/bestimmen vermag, durch welche das Impulssignal innerhalb einer bestimmten Zeitdauer gelaufen ist, um digitale Daten basierend auf der erhaltenen Anzahl zu erzeugen. Der Erzeugungsschaltkreis ist aufgebaut aus wenigstens einem zweiten Transistor, wobei der wenigstens eine zweite Transistor eine zweite Schwellenwertspannung hat. Die erste Schwellenwertspannung des wenigstens ersten einen Transistors ist niedriger als die zweite Schwellenwertspannung des wenigstens zweiten Transistors.
KURZE BESCHREIBUNG DER ZEICHNUNG
Weitere Einzelheiten und Aspekte der Erfindung ergeben sich besser aus der folgenden Beschreibung von Ausführungsformen unter Bezugnahme auf die beigefügte Zeichnung, in der:
1A ein Blockdiagramm ist, das schematisch ein Beispiel des Gesamtaufbaus eines A/D-Wandlers gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
1B ein Schaltkreisdiagramm ist, das schematisch ein Beispiel des Aufbaus von Verzögerungseinheiten in 1A darstellt;
2 eine Graphik ist, die schematisch die Volt/Ampere-Charakteristik eines Transistors unter Bezugnahme auf ausgewählte Schwellenwertspannungen zeigt;
2B eine Ansicht ist, die schematisch Arbeitsweisen eines Impulsverzögerungsschaltkreises zeigt, dessen Aufbau gleich wie beim Impulsverzögerungsschaltkreis von 1A ist;
2C eine Ansicht ist, die schematisch Arbeitsweisen anderer Impulsverzögerungsschaltkreise zeigt, deren Aufbau gleich wie der Impulsverzögerungsschaltkreis von 1A ist und deren Transistoren jeweils eine Schwelle der Spannung haben, die niedriger als diejenige eines jeden Transistors im Impulsverzögerungsschaltkreis von 2B ist;
3A eine Ansicht ist, die schematisch ein Leitermuster eines CMOS-Inverter Gatters zur Verwendung in dem A/D-Wandler von 1A zeigt, der einen P-Kanal-Transistor und einen N-Kanal-Transistor verwendet, die jeweils minimale Größe haben;
3B ein Leitermuster eines CMOS-Invertergatters zur Verwendung in dem A/D-Wandler 1 von 1A zeigt, der einen P-Kanal-Transistor und einen N-Kanal-Transistor verwendet, von denen jeder eine Größe hat, die größer als die Minimalgröße ist;
4A eine Ansicht ist, die schematisch ein Beispiel des Layouts eines Bereichs eines Impulsverzögerungsschaltkreises und eines Latch-Encoders des A/D-Wandlers von 1A zeigt;
4B eine Ansicht ist, die schematisch eine Beziehung zwischen jedem der Bereiche und einem entsprechenden Impulsverzögerungsschaltkreis und Latch-Encoder des A/D-Wandlers in 1A zeigt;
5 ein Blockdiagramm ist, das schematisch ein Beispiel des Gesamtaufbaus eines A/D-Wandlers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
6 ein Blockdiagramm ist, das schematisch ein Beispiel des Gesamtaufbaus eines A/D-Wandlers gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
7A eine Ansicht ist, die schematisch ein Beispiel eines Layouts eines Bereichs eines Impulsverzögerungsschaltkreises und eines Latch-Encoders des A/D-Wandlers von 6 zeigt;
7B eine Ansicht ist, die schematisch eine Beziehung zwischen jedem der Bereiche und einem entsprechenden Impulsverzögerungsschaltkreis und Latch-Encoder des A/D-Wandlers von 6 zeigt;
8 ein Blockdiagramm ist, das schematisch ein Beispiel des Gesamtaufbaus eines A/D-Wandlers gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
9A ein Schaltkreisdiagramm ist, das schematisch ein Beispiel des Aufbaus von Verzögerungseinheiten gemäß einer Abwandlung jeder der ersten bis vierten Ausführungsformen zeigt; und
9B ein Schaltkreisdiagramm ist, das schematisch ein Beispiel des Aufbaus von Verzögerungseinheiten gemäß einer anderen Abwandlung jeder der ersten bis vierten Ausführungsformen zeigt.
DETAILLIERTE BESCHEIBUNG VON AUSFÜHRUNGSFORMEN DER ERFINDUNG
Ausführungsformen der Erfindung werden nachfolgend unter Bezugnahme auf die beigefügte Zeichnung beschrieben.
Erste Ausführungsform
Bezugnehmend auf die Zeichnung, wo gleiche Bezugszeichen in den verschiedenen Ansichten gleiche Teile bezeichnen, zeigt 1 ein Beispiel eines Gesamtaufbaus eines Analog/Digital-Wandlers (A/D) 1 gemäß einer ersten Ausführungsform, bei der die vorliegende Erfindung angewendet wird.
Wie in 1A gezeigt, ist der Analog/Digital-Wandler, der einfach als A/D-Wandler bezeichnet wird, als ein Impulsphasendifferenz-Kodierschaltkreis gestaltet, beispielsweise als zeitlicher Analog/Digital-Wandler (TAD).
Insbesondere enthält gemäß 1 Analog/Digital-Wandler 1 einen Impulsverzögerungsschaltkreis, mit anderen Worten, eine gerade Verzögerungsleitung (SDL) 10. Der Impulsverzögerungsschaltkreis 10 ist aufgebaut aus einer Anzahl von M (M ist eine positive ganze Zahl) von Verzögerungseinheiten DU, die der Anzahl M von Verzögerungsstufen entsprechen.
Jede der Verzögerungseinheiten DU hat einen Eingangsanschluss und einen Ausgangsanschluss.
Eine der Verzögerungseinheiten DU, die an einem Ende der geraden Verzögerungsleitung 10 liegt, bildet eine erste Verzögerungsstufe, welche nachfolgend auch als „erste Verzögerungseinheit” bezeichnet wird. Zusätzlich bildet eine der Verzögerungseinheiten DU, die am anderen Ende der geraden Verzögerungsleitung 10 liegt, eine letzte Verzögerungsstufe, welche nachfolgend auch als „letzte Verzögerungseinheit” bezeichnet wird.
Der Eingangsanschluss einer jeden Verzögerungseinheit DU mit Ausnahme der ersten Verzögerungseinheit ist mit dem Ausgangsanschluss einer benachbarten Verzögerungseinheit DU mit einer Ausnahme der letzten Verzögerungseinheit verbunden, so dass die Verzögerungseinheiten DU miteinander in Serienverbindung sind.
Die erste Verzögerungseinheit DU ist so gestaltet, dass ein Impulssignal Pin einem Eingangsanschluss hiervon eingebbar ist.
Wenn das Impulssignal Pin dem einen Eingangsanschluss der ersten Verzögerungseinheit DU eingegeben wird, arbeitet die erste Verzögerungseinheit DU dahingehend, das Impulssignal Pin zur nächsten Verzögerungseinheit DU zu übertragen, wobei es um eine bestimmte Verzögerungszeit verzögert wird.
Jede der verbleibenden Verzögerungseinheiten DU mit Ausnahme der letzten Verzögerungseinheit DU überträgt sequenziell das Impulssignal Pin, das von der vorherigen Verzögerungseinheit ausgegeben wurde, an die nächste Verzögerungseinheit, wobei das Impulssignal Pin um eine bestimmte Verzögerungszeit verzögert wird.
Der A/D-Wandler 1 enthält einen Latch-Encoder 12, der mit dem Ausgangsanschluss einer jeden der Verzögerungseinheiten DU verbunden ist. Ein Abtasttakt CKS bestehend aus einem Zug von periodischen Taktimpulsen kann dem Latch-Encoder 12 eingegeben werden.
Der Latch-Encoder 12 arbeitet dahingehend, eine Position zu erkennen, die eine signifikante Flanke des Impulssignals Pin jedes Mal dann erreicht, wenn der Abtasttakt CKS nach hoch schaltet und wandelt die erkannte Position des Impulssignals Pin in bestimmte Bits eines binären digitalen Datenwertes DT.
Die digitalen Daten DT der bestimmten Bits geben wieder, welche Stufennummer von der ersten Stufe (erste Verzögerungseinheit) aus eine Verzögerungseinheit hat, durch welche das Impulssignal Pin an der erkannten Position gelaufen ist.
Es sei festzuhalten, dass die Ziffern in Klammern in 1A die Verzögerungsstufennummern des Impulsverzögerungsschaltkreises 10 darstellen.
Wie in 1B gezeigt, ist jede der Verzögerungseinheiten DU gestaltet als ein erstes CMOS-Invertergatter INV bestehend aus einem Paar von P-Kanal-Transistor (P-Kanal-MOSFET) und N-Kanal-Transistor (N-Kanal-MOSFET) in Serienverbindung und einen zweiten CMOS-Invertergatter INV bestehend aus einem Paar von P-Kanal-MOSFET und N-Kanal-MOSFET in Serienverbindung. Das erste CMOS-Invertergatter INV und das zweite CMOS-Invertergatter INV sind miteinander in Serie geschaltet, um einen Pufferschaltkreis zu bilden, der ein eingegebenes Signal verzögert ausgibt.
Der A/D-Wandler 1 enthält einen Puffer 14, der mit einer Energieversorgungseinheit (nicht gezeigt) verbunden ist, und die an ihm anliegende Energieversorgungsspannung Vin zu puffern vermag. Wie in 1B gezeigt, ist ein Energieversorgungsanschluss VDD für die Energieversorgungsspannung Vin mit jeder der Verzögerungseinheiten DU verbunden und ein Masseanschluss GND ist mit jeder der Verzögerungseinheiten DU verbunden.
Der Puffer 14 liefert die Energieversorgungsspannung Vin an jede der Verzögerungseinheiten DU als Treiberspannung durch den Energieversorgungsanschluss VDD. In 1B bezeichnet „In” einen Eingangsanschluss einer Verzögerungseinheit DU und „Out” bezeichnet einen Ausgangsanschluss einer Verzögerungseinheit DU.
Genauer gesagt und wie in 1B gezeigt, wenn das Impulssignal Pin, das dem ersten CMOS-Invertergatter INV einer Verzögerungseinheit DU eingegeben wird, hoch ist, ist der N-Kanal-MOSFET ein, sodass ein Ausgangssignal vom ersten CMOS-Invertergatter INV der Verzögerungseinheit DU niedrig ist. Dies erlaubt, dass ein Impulssignal Pin mit niedrigem Zustand von ersten CMOS-Invertergatter INV übertragen wird. Auf ähnliche Weise, wenn das Impulssignal Pin, das dem zweite CMOS-Invertergatter INV einer Verzögerungseinheit DU eingegeben wird, niedriger ist, ist der P-Kanal-MOSFET ein, sodass ein Ausgangssignal vom zweiten CMOS-Invertergatter INV einer Verzögerungseinheit DU hoch ist. Dies erlaubt, dass ein Impulssignal Pin mit hohem Zustand vom zweiten CMOS-Invertergatter INV übertragen wird.
Im Gegensatz hierzu, wenn das Impulssignal, das dem ersten CMOS-Invertergatter INV einer Verzögerungseinheit DU eingegeben wird, niedrig ist, ist der P-Kanal-MOSFET ein, sodass ein Ausgangssignal vom ersten CMOS-Invertergatter INV einer Verzögerungseinheit DU hoch ist. Dies erlaubt, dass ein Impulssignal Pin mit hohem Zustand vom ersten CMOS-Invertergatter INV übertragen wird. Ähnlich, wenn das Impulssignal Pin, das dem zweiten CMOS-Invertergatter INV einer Verzögerungseinheit DU eingegeben wird, hoch ist, ist der P-Kanal-MOSFET ein, sodass ein Ausgangssignal vom zweite CMOS-Invertergatter INV einer Verzögerungseinheit DU niedrig ist. Dies erlaubt, dass ein Impulssignal Pin mit niedrigem Zustand vom zweiten CMOS-Invertergatter INV übertragen wird.
Insbesondere dient eine Verzögerungseinheit DU als Puffereinheit derart, dass das Impulssignal Pin, das einer Verzögerungseinheit DU eingegeben wird, hiervon ausgegeben wird, während sein logischer Zustand unverändert bleibt.
Da eine Betriebszeit eines jeden der Invertergatter INV einer jeden Verzögerungseinheit DU vom Pegel der Eingangsspannung Vin abhängt, hängt die Verzögerungszeit einer jeden Verzögerungseinheit vom Pegel der Eingangsspannung Vin ab. Aus diesem Grund ist die Anzahl von Stufen der Verzögerungseinheiten DU, durch welche das Impulssignal Pin innerhalb einer bestimmten Abtastperiode TS äquivalent einer Periode des Abtasttakts CKS gelaufen ist, als proportional zum Pegel der Eingangsspannung Vin gestaltet.
Der Latch-Encoder 12 enthält ein Latch, das jedes Mal dann, wenn der Abtasttakt CKS nach hoch geht, eine Position erkennt, die eine signifikante Flanke des Impulssignal Pin erreicht hat. Der Latch-Encoder 12 enthält einen Encoder, der dahingehend arbeitet, die erkannte Position des Impulssignals Pin, die vom Latsch zwischengespeichert wurde, in bestimmte Bits eines binären digitalen Datenwertes DT umzuwandeln.
Das Latch und der Encoder des Latch-Encoders 12 sind jeweils so gestaltet, dass sie mit einer konstanten Energieversorgungsspannung arbeiten.
Insbesondere erlaubt im A/D-Wandler 1 die Zufuhr des Impulssignals Pin an die erste Verzögerungseinheit DU und diejenige des Abtasttaktsignals CKS an den Latch-Encoder 12, dass der Latch-Encoder 12 die digitalen Daten DT ausgibt, die den Pegel der Eingangsspannung Vin darstellen.
Der A/D-Wandler 1 ist als Halbleiter-IC gestaltet, der unter Verwendung eines CMOS-Prozesses auf einem Halbleitersubstrat (IC-Chip) aufgebaut ist.
Es sei festzuhalten, dass in den Gestaltungsregeln für einen CMOS-Schaltkreis bei der Herstellung des A/D-Wandlers 1 verschiedene Arten von Schwellenwertspannungen für Transistoren, beispielsweise Schwellenwertspannung Vth1, Schwellenwertspannung Vth2, Schwellenwertspannung Vth3 und Schwellenwertspannung Vth4 vorliegen. Die Schwellenwertspannung Vth4 hat höheren Pegel als die Schwellenwertspannung Vth3 (Vth4 > Vth3) und die Schwellenwertspannung Vth3 hat höheren Pegel als die Schwellenwertspannung Vth2 (Vth3 > Vth2). Die Schwellenwertspannung Vth2 hat höheren Pegel als die Schwellenwertspannung Vth1 (Vth2 > Vth1). irgendeine der Schwellenwertspannungen Vth1 bis Vth4 kann für die einzelnen Transistoren oder individuellen Schaltkreisblöcke des A/D-Wandlers 1 gewählt werden.
Es sei festzuhalten, dass bei der Implantierung von Verunreinigungsionen in ein Halbleitersubstrat die Steuerung von Verunreinigungskonzentrationen individueller Schaltkreisbereiche im Halbleitersubstrat für den A/D-Wandler 1 unter Verwendung einer Maske erlaubt, dass die Schwellenwertspannungen der individuellen Schaltkreisbereiche geändert werden können.
2A zeigt schematisch die Volt/Ampere-Charakteristik eines Transistors bezüglich der auswählbaren Schwellenwertspannungen Vth1 bis Vth4. In 2A gibt die horizontale Achse die Voltzahl [V] und die vertikale Achse die Amperezahl [A] wieder. Die 2B und 2C zeigen schematisch Arbeitsweisen von Verzögerungsstufen (Verzögerungseinheiten) (1), (2), ... von Impulsverzögerungsschaltkreisen 10A und 10B, deren Aufbauten jeweils gleich wie beim Impulsverzögerungsschaltkreis 10 sind. in 2B ist die Schwellenwertspannung eines jeden individuellen Transistors des Impulsverzögerungsschaltkreises 10A auf einen bestimmten Wert höher als bei jedem der individuellen Transistoren des Impulsverzögerungsschaltkreises 10B gesetzt, dessen Arbeitsweise in 2C gezeigt ist.
Gemäß 2A steigt, je niedriger die Schwellenwertspannung eines Transistors ist, umso mehr ein Leckstrom an, der durch den Transistor fließt, wenn der Transistor im ausgeschalteten Zustand ist.
Im Gegensatz hierzu, je niedriger die Schwellenwertspannung eines Transistors ist, umso höher ist die Arbeitsgeschwindigkeit eines CMOS-Invertergatters INV, das aus den Transistoren aufgebaut ist (vergl. 2B und 2C). Dies erlaubt, dass die Anzahl von Stufen von Verzögerungseinheiten DU, durch welche das Impulssignal Pin innerhalb der Abtastperiode TS läuft, erhöht wird.
Genauer gesagt, eine Verringerung der Schwellenwertspannung eines jeden der individuellen Transistoren des A/D-Wandlers 1 erlaubt einen Anstieg der Auflösung des A/D-Wandlers 1, wenn die Abtastperiode TS konstant gehalten wird. Zusätzlich erlaubt eine Verringerung der Schwellenwertspannung eines jeden der individuellen Transistoren im A/D-Wandler 1, dass sich die Abtastperiode TS verkürzt, wenn die Auflösung des A/D-Wandlers 1 konstant gemacht ist. Zusätzlich ist bei Gestaltungsregeln für CMOS-Schaltkreise, die bei der Herstellung des A/D-Wandlers 1 angewendet werden, die Minimalgröße von Transistoren bestimmt, was erlaubt, das Transistoren unterschiedlicher Größen, die größer als die Minimalgröße sind, bei der Herstellung des A/D-Wandlers 1 frei verwendbar sind.
3A zeigt schematisch ein Leitermuster eines CMOS-Invertergatters INV1 zur Verwendung bei dem A/D-Wandler 1; dieses CMOS-Invertergatter INV1 verwendet einen P-Kanal-Transistor (als P-ch Tr abgekürzt) P1 und einen N-Kanal-Transistor (als N-ch Tr) N1, von denen jeder die Minimalgröße hat.
Zusätzlich zeigt 3B schematisch ein Leitermuster eines CMOS-Invertergatters INV2 zur Verwendung mit dem A/D-Wandler 1; dieses CMOS-Invertergatter INV2 verwendet einen P-Kanal-Transistor P2 und einen N-Kanal-Transistor N2, von denen jeder eine Größe hat, die größer als die Minimumgröße ist. Wie in 3A gezeigt, sind ein im Wesentlichen rechteckförmiger Drainbereich Dp und ein im Wesentlichen rechteckförmiger Sourcebereich Sp des P-Kanal-Transistors P1 mit einem Kanalbereich dazwischen auf einem Halbleitersubstrat ausgebildet.
Auf ähnliche Weise sind ein im Wesentlichen rechteckförmiger Drainbereich Dn und ein im Wesentlichen rechteckförmiger Sourcebereich Sn des N-Kanal-Transistors N1 mit einem Kanalbereich dazwischen derart auf dem Halbleitersubstrat ausgebildet, dass der Kanalbereich des P-Kanal-Transistors P1 und der des N-Kanal-Transistors N1 mit einem Abstand dazwischen in Fluchtung sind.
Eine im Wesentlichen streifenförmig Gateelektrode Gp des P-Kanal-Transistors P1 ist auf dem Kanalbereich des P-Kanal-Transistors P1 über einen isolierenden Film ausgebildet. Eine im Wesentlichen streifenförmige Gateelektrode Gn des N-Kanal-Transistors N1 erstreckt sich von einem Ende der Gateelektrode Gp und ist über einen isolierenden Film auf dem Kanalbereich des N-Kanal-Transistors N1 ausgebildet.
Eine leitfähige Bahn, die den Energieversorgungsanschluss VDD bildet, ist auf dem Sourcebereich Sp des P-Kanal-Transistors P1 über Kontakte Co angeordnet. Eine leitfähige Bahn, die den Masseanschluss GND bildet, ist auf dem Sourcebereich Sn des N-Kanal-Transistors N1 über Kontakte Co angeordnet.
Eine leitfähige Bahn, die den Eingangsanschluss In bildet, erstreckt sich senkrecht von der integrierten Gateelektrode Gp, Gn. Eine leitfähige Bahn, die den Ausgangsanschluss Out bildet, ist sowohl auf den Drainbereichen Dp des P-Kanal-Transistors P1 und dem Drainbereich Dn des N-Kanal-Transistors N1 über Kontakte Co angeordnet.
Eine Gatebreite L des CMOS-Invertergatters INV1 entspricht einer Kanallänge zwischen dem Drainbereich Dp (Dn) und dem Sourcebereich Sp (Sn). Eine Kanalbreite Wp des CMOS-Invertergatters INV1 entspricht einer Breite des P-Kanal-Transisors P1 senkrecht zur Kanallänge hiervon. Eine Kanalbreite Wn des CMOS-Invertergatters INV1 entspricht einer Breite des N-Kanal-Transistors N1 senkrecht zur Kanallänge hiervon.
Zusätzlich ist, wie in 3B gezeigt, eine Mehrzahl von im Wesentlichen rechteckförmigen Drainbereichen Dp und eine Mehrzahl von im Wesentlichen rechteckförmigen Sourcebereichen Sp des P-Kanal-Transistors 2 abwechselnd mit Kanalbereichen dazwischen auf dem Halbleitersubstrat ausgebildet.
Auf ähnliche Weise ist eine Mehrzahl von im Wesentlichen rechteckförmigen Drainbereichen Dn und eine Mehrzahl von im Wesentlichen rechteckförmigen Sourcebereichen Sn des N-Kanal-Transistors N2 abwechselnd auf dem Halbleitersubstrat mit Kanalbereichen dazwischen so angeordnet, dass die Kanalbereiche des P-Kanal-Transistors P2 und diejenige des N-Kanal-Transistors N2 mit Abständen dazwischen in Fluchtung sind.
Ein im Wesentlichen kammförmiges Gate hat eine Streifenelektrode B, die zwischen den P-Kanal-Source- und -Drainbereichen und den N-Kanal-Source- und -Drainbereichen angeordnet ist. Das im Wesentlichen kammförmige Gate hat eine Mehrzahl von streifenförmigen Gateelektroden Gp des P-Kanal-Transistors P2, die sich senkrecht zu der Streifenelektrode B erstrecken.
Das im Wesentlichen kammförmige Gate hat eine Mehrzahl von streifenförmigen Gateelektroden Gn des N-Kanal-Transistors N2, die sich senkrecht von der Streifenelektrode B erstrecken.
Die streifenförmigen Gateelektroden Gp sind auf den Kanalbereichen des P-Kanal-Transistors P2 über isolierende Filme ausgebildet.
Die streifenförmigen Gateelektroden Gn des N-Kanal-Transistors N2 erstrecken sich jeweils von einem Ende der Gateelektroden Gp und sind auf den Kanalbereichen des N-Kanal-Transistors N2 über isolierende Filme angeordnet.
Eine kammförmige leitfähige Bahn, die ihren Energieversorgungsanschluss VDD bildet, ist über Kontakte Co auf den Sourcebereichen Sp des P-Kanal-Transistors P2 angeordnet. Eine kammförmige leitfähige Bahn, die den Masseanschluss GND bildet, ist auf den Sourcebereichen Sn des N-Kanal-Transistors N2 über Kontakte Co angeordnet.
Eine leitfähige Bahn, die den Eingangsanschluss In bildet, erstreckt sich senkrecht von der Streifenelektrode B des im Wesentlichen kammförmigen Gates.
Eine im Wesentlichen kammförmige leitfähige Bahn, die den Ausgangsanschluss Out bildet, ist zwischen dem P-Kanal-Source- und -Drainbereichen und den N-Kanal-Source- und Drainbereichen angeordnet.
Das im Wesentlichen kammförmige leitfähige Muster CP, das den Ausgangsanschluss Out bildet, hat eine Mehrzahl erster Bahnen T1, die sich senkrecht hiervon erstrecken und entsprechend auf den Drainbereichen Dp des P-Kanal-Transistors P2 über Kontakte Co angeordnet sind. Das im Wesentlichen kammförmige leitfähige Muster Cp hat eine Mehrzahl zweiter Bahnen T2, die sich hiervon senkrecht erstrecken und entsprechend auf den Drainbereichen Dn des N-Kanal-Transistors N2 über Kontakte Co angeordnet sind.
Eine Gatebreite L einer jeden der Gateelektroden Gp, Gn des CMOS-Invertergatters INV2 ist äquivalent einer Kanallänge zwischen jedem der Drainbereiche Dp (Dn) und einem entsprechenden Sourcebereich Sp (Sn), der hierzu benachbart ist.
Eine Kanalbreite Wp des CMOS-Invertergatters INV2 entspricht einer Breite des P-Kanal-Transistors P2 senkrecht zu der Kanallänge hiervon. Eine Kanalbreite Wn des CMOS-Invertergatters INV2 entspricht einer Breite des N-Kanal-Transistors N2 senkrecht zur Kanallänge hiervon.
Insbesondere wie in 3A und 3B gezeigt, ist die Gatebreite L des CMOS-Invertergatters INV1 als im Wesentlichen äquivalent zur Gatebreite WL einer jeden der Gateelektroden Gb, Gn des CMOS-Invertergatters INV2 gestaltet. Zusätzlich ist die Kanalbreite Wp des CMOS-Invertergatters INC1 als im Wesentlichen äquivalent zur Kanalbreite Wp des CMOS-Invertergatters INV2 gestaltet und die Kanalbreite Wn des CMOS-Invertergatters INV1 ist als im Wesentlichen äquivalent zur Kanalbreite Wn des CMOS-Invergatters INV2 gestaltet.
Eine Änderung der Anzahl von Gateelektroden Gp und Gn des CMOS-Invertergatters INV2 erlaubt somit, dass die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertergatters INV2) einstellbar ist.
Es sei festzuhalten, dass im CMOS-Invertergatter INV1, das in 3A dargestellt ist, die Gestaltung der Kanalbreite Wp als größer als die Kanalbreite Wn erlaubt, dass die Treiberfähigkeiten des P-Kanal-Transistors P1 und des N-Kanal-Transistors N1 aneinander angepasst werden. Ähnlich erlaubt im CMOS-Invertergatter INV2 gemäß 3B die Gestaltung der Kanalbreite Wp als größer als die Kanalbreite Wn, dass die Treiberfähigkeiten des P-Kanal-Transistors P2 und des N-Kanal-Transistors N2 aneinander angepasst werden.
Weiterhin hat jeder der Transistoren, die den Latch-Encoder 12 bilden, die Schwellenwertspannung Vth4, welche von den wählbaren Schwellenwertspannungen Vth1 bis Vth4 die größte ist. Zusätzlich hat jeder der Transistoren, die den Latch-Encoder 12 bilden, die Minimumgröße (siehe 3A).
Im Gegensatz hierzu hat jeder der Transistoren, die den Impulsverzögerungsschaltkreis 10 bilden, die Schwellenwertspannung Vth1, welche von den wählbaren Schwellenwertspannungen Vth1 bis Vth4 die kleinste ist. Zusätzlich ist jeder der Transistoren, die den Impulsverzögerungsschaltkreis 10 bilden, sechs mal größer als die Größe eines Transistors im Latch-Encoder 12 (siehe 3A und 3B).
4A zeigt schematisch ein Beispiel eines Layouts eines Bereichs des Impulsverzögerungsschaltkreises 10 und des Latch-Encoders 12 im A/D-Wandler 1 gemäß der ersten Ausführungsform. Zusätzlich zeigt 4B schematisch eine Beziehung zwischen jedem der Bereiche und einem entsprechenden der Schaltkreise 10 und 12.
Wie in den 4A und 4B gezeigt, ist das Verhältnis des Bereichs des Impulsverzögerungsschaltkreises 10 zum Gesamtbereich des A/D-Wandlers 1 im Wesentlichen auf 1/5 gesetzt und das Verhältnis ist unabhängig von der Anzahl von Verzögerungsstufen im Impulsverzögerungsschaltkreis 10 im Wesentlichen konstant.
Beim A/D-Wandler 1 gemäß der ersten Ausführungsform ist der Impulsverzögerungsschaltkreis 10 aus einer Mehrzahl von Transistoren gebildet, von denen jeder die niedrigste Schwellenwertspannung Vth1 hat. Aus diesem Grund ist es möglich, die Arbeitsgeschwindigkeit des Impulsverzögerungsschaltkreises 10 zu erhöhen, um somit die Anzahl von Stufen von Verzögerungseinheiten DU zu erhöhen, durch welche das Impulssignal Pin innerhalb der Abtastperiode TS läuft. Dies macht es möglich, dass der A/D-Wandler 1 eine Analog/Digitalwandlung in Hochgeschwindigkeit mit hoher Auflösung durchführt.
Zusätzlich ist der Latch-Encoder 12 aus einer Mehrzahl von Transistoren aufgebaut, welche alle die höchste Schwellenwertspannung Vth4 mit geringem Leckstrom haben und das Verhältnis des Bereichs des Impulsverzögerungsschaltkreises 10 zum Gesamtbereich des A/D-Wandlers 1 ist klein. Aus diesem Grund ist mit Blick auf den gesamten A/D-Wandler 1 ein Anstieg des Verlustes des A/D-Wandlers 1 aufgrund des Impulsverzögerungsschaltkreises 10, der aus einer Mehrzahl von Transistoren gebildet ist, von denen jeder die geringste Schwellenwertspannung Vth1 mit hohem Leckstrom hat, vergleichsweise gering.
Der A/D-Wandler 1 gemäß der ersten Ausführungsform erlaubt somit eine Analog/Digital-Wandlung mit Hochgeschwindigkeit mit einer hohen Auflösung, wobei ein Verlustanstieg verhindert ist.
Bei dem A/D-Wandler 1 gemäß der ersten Ausführungsform ist die Größe von Transistoren, die den Impulsverzögerungsschaltkreis 10 bilden, größer als diejenige der Transistoren, die den Latch-Encoder 12 bilden. Dies kann Schwankungen in den Charakteristika der Transistoren, die den Impulsverzögerungsschaltkreis bilden, aufgrund von Abmessungsabweichungen der Transistoren, die den Impulsverzögerungsschaltkreis 10 bilden, bei der Herstellung und/oder aufgrund der Anhaftung von Fremdpartikeln auf den Transistoren, die den Impulsverzögerungsschaltkreis bilden, verringern.
Dies führt dazu, dass die Verzögerungszeiten der einzelnen Verzögerungseinheiten DU mit hoher Genauigkeit vergleichmäßigt werden können, was es möglich macht, den A/D-Wandler 1 zu schaffen, der eine stabile Analog/Digital-Wandlercharakteristik und einen vergleichförmigten Auflösungsausgang der digitalen Daten hat.
Es sei festzuhalten, dass, um die Transistoren zu vergrößern, die den Impulsverzögerungsschaltkreis 10 bilden, dann, wenn die Kanalbreite und/oder die Kanalbreiten der Transistoren zu stark erhöht werden, der Widerstand der Gateelektroden der Transistoren nicht vernachlässigbar ist. Dies kann es schwierig machen, die Treiberfähigkeit abhängig von der Kanalbreite und/oder Gatebreiten der Transistoren zu bekommen.
Um dieses Problem anzugehen hat beim A/D-Wandler 1 das Gate der Transistoren im Wesentlichen Kammform. Dies erlaubt, dass der Bereich der Gateelektroden und/oder die Treibbarkeit der Transistoren sichergestellt wird, wobei verhindert wird, dass der Widerstand der Gateelektroden ansteigt.
Weiterhin ist das Verhältnis des Bereichs des Impulsverzögerungsschaltkreises 10 zum Gesamtbereich des A/D-Wandlers 1 klein. Selbst wenn daher die Größe der Transistoren, die den Impulsverzögerungsschaltkreis 10 bilden, erhöht wird, ist es möglich, zu verhindern, dass die Schaltkreisgröße des A/D-Wandlers 1 mit Blick auf den gesamten A/D-Wandler 1 zunimmt.
Zweite Ausführungsform
5 zeigt schematisch ein Beispiel des Gesamtaufbaus eines A/D-Wandlers 1a gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Wie in 5 gezeigt, enthält der A/D-Wandler 1a einen Übertragungspuffer 11, der zwischen dem Impulsverzögerungsschaltkreis 10 und dem Latch-Encoder 12 zusätzlich zu dem Aufbau des A/D-Wandlers 1 gemäß der ersten Ausführungsform angeordnet ist.
Der Übertragungspuffer 11 ist aufgebaut von CMOS-Invertergattern INV, deren Anzahl gleich der Anzahl von Verzögerungsimpulssignalen Pin ist, die von den jeweiligen Verzögerungseinheiten Du ausgegeben werden.
Der Übertragungspuffer 11 vermag das Impulssignal Pin, das von jeder der Verzögerungseinheiten DU ausgegeben wird, dem Latch-Encoder 12 zu übertragen.
Der Latch-Encoder 12 vermag eine Position zu erkennen, die eine signifikante Flanke des Impulssignals Pin, das vom Übertragungspuffer 11 übertragen worden ist, jedes Mal dann erreicht hat, wenn der Abtasttakt CKS auf hoch geschaltet hat, und kann die erkannte Position des Pulssignals Pin in bestimmte Bits von binären digitalen Daten DT umwandeln.
Die verbleibenden Elemente des A/D-Wandlers 1a sind im Wesentlichen identisch zu den entsprechenden Elementen des A/D-Wandlers 1 und daher entfällt eine Beschreibung der verbleibenden Elemente des A/D-Wandlers 1a.
Die Größe der Transistoren, die den Übertragungspuffer 11 bilden, ist größer als diejenige der Transistoren, die den Latch-Encoder 12 bilden und kleiner als diejenige der Transistoren, die den Impulsverzögerungsschaltkreis 10 bilden.
Zusätzlich hat jeder der Transistoren, die den Übertragungspuffer 11 bilden, eine Schwellenwertspannung, die größer als die Schwellenwertspannung Vth1 der Transistoren ist, die den Impulsverzögerungsschaltkreis 10 bilden und kleiner als die Schwellenwertspannung Vth4 der Transistoren ist, die den Latch-Encoder 12 bilden.
Insbesondere hat jeder der Transistoren, die den Übertragungspuffer 11 bilden, eine Schwellenwertspannung Vth2 oder Vth3, welche die zweit- oder drittgrößte über der geringsten Schwellenwertspannung Vth1 in den wählbaren Schwellenwertspannungen Vth1 bis Vth4 ist. Zusätzlich ist jeder der Transistoren, die den Übertragungspuffer 11 bilden, ein- bis zweimal so groß wie die Minimumgröße eines Transistors basierend auf CMOS-Gestaltungsregeln, die bei der Herstellung des A/D-Wandlers 1 angewendet werden.
Bei dem ND-Wandler 1a gemäß der zweiten Ausführungsform ist der Übertragungspuffer 11 vorgesehen. Der Übertragungspuffer 11 arbeitet dahingehend, die Differenzen in der Schwellenwertspannung und der Größe zwischen den Transistoren, die den Impulsverzögerungsschaltkreis 10 bilden und denjenigen, die den Latch-Encoder 12 bilden, graduell zu puffern. Dies erlaubt, dass das Impulssignal Pin vom Latch-Encoder 12 übernommen werden kann, während das Impulssignal Pin einen normalen Zustand hat. Dies macht es möglich, einen stabilen Betrieb des A/D-Wandlers 1a sicher zu stellen.
Dritte Ausführungsform
6 zeigt ein Beispiel des Gesamtaufbaus eines Analog/Digital-Wandlers 3 (A/D) gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
Genauer gesagt, wie in 6 gezeigt, enthält der A/D-Wandler 3 einen Impulsverzögerungsschaltkreis, mit anderen Worten, eine Ringverzögerungsleitung (RDL) 30. Der Impulsverzögerungsschaltkreis 30 ist aufgebaut aus einer Anzahl M Verzögerungseinheiten DU, welche der Anzahl M von Verzögerungsstufen entsprechen. Dieses M ist auf 2^a gesetzt (a ist eine positive ganze Zahl).
Genauer gesagt, als Verzögerungseinheiten DU werden bevorzugt ein UND-Gatter DU1 und eine Mehrzahl von Invertern DU2 bis DUM verwendet.
Das UND-Gatter DU1 hat einen und einen anderen Eingangsanschluss und einen Ausgangsanschluss und ist so gestaltet, dass ein Impulssignal Pin dem einen Eingangsanschluss eingegeben wird.
Das UND-Gatter DU1 und die Inverter DU2 bis DUM sind ringförmig in Serie geschaltet. Das heißt, der andere Eingangsanschluss des UND-Gatters DU1 und ein Ausgangsanschluss der Endstufe des Inverters DUM sind miteinander verbunden, so dass das UND-Gatter DU1 und die Inverter DU2 bis DUM seriell in ringartiger Struktur verbunden sind und die Ringverzögerungsleitung 30 bilden.
Der Impulsverzögerungsschaltkreis 30 enthält bei Bedarf einen Schaltkreis (nicht gezeigt), der den Pegel des Impulssignals einzustellen vermag, das dem UND-Gatter DU1 über den anderen Eingangsanschluss hiervon eingegeben wird, so dass das Impulssignal Pin kontinuierlich durch die Verzögerungseinheiten DU zirkuliert.
Es sei festzuhalten, dass der genaue Aufbau des Impulsverzögerungsschaltkreises 30 beispielsweise in den US-Patentveröffentlichungen 5,416,444 und 6,850,178 B2 beschrieben ist, so dass auf die dortigen Offenbarungsgehalte hier vollinhaltlich Bezug genommen wird.
Der A/D-Wandler 3 enthält einen Latch-Encoder 32, der mit dem Ausgangsanschluss einer jeden der Verzögerungseinheiten DU verbunden ist. Der Abtasttakt CKS ist so konfiguriert, dass er dem Latch-Encoder 32 eingegeben wird.
Der Latch-Encoder 32 kann eine Position erkennen, die eine signifikante Flanke des Impulssignals Pin jedes Mal dann erreicht hat, wenn der Abtasttakt CKS hochgeschaltet hat und kann die erkannte Position Pin in „a” Bits binärer digitaler Daten umwandeln (a ist eine positive ganze Zahl).
Der A/D-Wandler 3 enthält einen Puffer 34, der mit einer Energieversorgungseinheit (nicht gezeigt) verbunden ist und eine Energieversorgungsspannung Vin puffern kann, welche zugeführt wird. Der Puffer 34 kann die Energieversorgungsspannung Vin als Treiberspannung über den Energieversorgungsanschluss VDD einer jeden der Verzögerungseinheiten DU zuführen.
Der A/D-Wandler 3 enthält auch einen b-Bit Synchronzähler (b ist eine positive ganze Zahl) 36, der als Kodierschaltkreis dient und der mit dem Ausgangsanschluss der Endstufe (Verzögerungseinheit DUM) verbunden ist.
Der Zähler 36 zählt jedes Mal dann hoch, wenn ein Ausgang (umlaufender Takt) CKC der Endstufe DUM eingegeben wird.
Der A/D-Wandler 3 enthält weiterhin ein Latch 38, das mit dem Zähler 36 verbunden ist. Der Abtasttakt CKS wird dem Latch 38 eingegeben.
Insbesondere arbeitet das Latch 38 dahingehend, den Zählwert des Zählers 36 in Antwort auf den Zeitpunkt einer steigenden Flanke (eines Abtastzeitpunkts) des Abtasttakts CKS zwischen zu speichern.
Der A/D-Wandler 3 enthält einen Subtrahierer 40, der mit dem Latch-Encoder 32 und dem Latch 38 verbunden ist.
Der Subtrahierer 40 arbeitet dahingehend, um:
die „a” Bits von binären digitalen Daten, die vom Latch-Encoder 32 ausgeben werden, als Bits unterer Ordnung einzugeben;
die „b” Bits der binären digitalen Daten, die vom Latch 32 ausgegeben werden, als Bits höherer Ordnung einzugeben;
die Bits höherer Ordnung und die Bits niedriger Ordnung zu kombinieren, so dass digitale Daten mit der Summe von „a” Bits und „b” Bits erzeugt werden;
die erzeugten digitalen Daten jedes Mal dann sequenziell zu speichern, wenn der Abtasttakt CKS ansteigt und
von einem vorliegenden digitalen Datenwert mit der Summe von „a” Bits und „b” Bits,
die in einem vorliegenden Abtastzeitpunkt erzeugt wurden, einen vorhergehenden digitalen Wert zu subtrahieren, der zu einem vorhergehenden Abtastzeitpunkt gespeichert wurde, um somit binäre digitale Daten DT auszugeben.
Im Aufbau des A/D-Wandlers 3 gemäß obiger Beschreibung erlaubt die Führung des Impulssignals Pin an das UND-Gatter DU1 und dasjenige des Abtasttakts CKS sowohl an den Latch-Encoder 32 als auch das Latch 38, dass die binären digitalen Daten DT, die den Pegel der Eingangsspannung Vin darstellen, zu jedem Abtastzeitpunkt wiederholt vom A/D-Wandler 3 ausgegeben werden.
Wie bei der ersten Ausführungsform ist der A/D-Wandler 3 als Halbleiter-IC konfiguriert, das unter Verwendung eines CMOS-Prozesses auf einem Halbleitersubstrat (IC-Chip) angeordnet ist. Bei der dritten Ausführungsform haben Transistoren, die jeden von Latch-Encoder 32, Zähler 36, Latch 38 und Subtrahierer 40 mit Ausnahme des Impulsverzögerungsschaltkreises 30 bilden, die Schwellenwertspannung Vth4, die die größte der wählbaren Schwellenwertspannungen Vth1 bis Vth4 ist. Zusätzlich haben die Transistoren, die jeden von Latch-Encoder 32, Zähler 36, Latch 38 und Subtrahierer 40 bilden mit Ausnahme des Impulsverzögerungsschaltkreises 30 die Minimumgröße (siehe 3A).
Im Gegensatz hierzu hat jeder der Transistoren, die den Impulsverzögerungsschaltkreis 30 bilden, die Schwellenwertspannung Vth1, die von den wählbaren Schwellenwertspannungen Vth1 bis Vth4 die kleinste ist. Zusätzlich hat jeder der Transistoren, die den Impulsverzögerungsschaltkreis bilden, eine Größe, die ein- bis zehnmal so groß wie die Minimumgröße eines Transistors ist (siehe 3A und 3B).
7A zeigt schematisch ein Beispiel des Layouts von Bereichen des Impulsverzögerungsschaltkreises 30, Latch-Encoders 32, Zählers 36, Latch 38 und Subtrahierers 40 des A/D-Wandlers 3 gemäß der dritten Ausführungsform. Zusätzlich zeigt 7B schematisch eine Beziehung zwischen jedem der Bereiche und einem entsprechenden der Schaltkreise 30, 32, 36, 38 und 4C.
Es sei festzuhalten, dass in den 7A und 7B die Anzahl von Verzögerungsstufen des Impulsverzögerungsschaltkreises auf 16 gesetzt ist und dass als Zähler 36 ein 18-Bit-Zähler verwendet wird. In diesem Fall ist gemäß den 7A und 7B das Verhältnis des Bereichs des Impulsverzögerungsschaltkreises 30 zum Gesamtbereich des A/D-Wandlers 3 im Wesentlichen 1/20 oder weniger. Das Verhältnis ändert sich abhängig von der Anzahl von Verzögerungsstufen im Impulsverzögerungsschaltkreis 30 und der Anzahl von Bits des Zählers 36.
Bei dem A/D-Wandler 3 gemäß der dritten Ausführungsform ist der Impulsverzögerungsschaltkreis 30 als Ringverzögerungsleitung gestaltet und die Anzahl von Umläufen des Impulssignals Pin durch die Ringverzögerungsleitung wird vom Zähler 36 gezählt.
Aus diesem Grund kann die Anzahl von Stufen an Verzögerungseinheiten DU verringert werden und daher kann die Schaltkreisgröße des gesamten A/D-Wandlers 3 verringert werden.
Zusätzlich ist in dem A/D-Wandler 3 der Impulsverzögerungsschaltkreis 30 aus einer Mehrzahl von Transistoren aufgebaut, vorn denen jeder die niedrigste Schwellenwertspannung Vth1 hat. Aus diesem Grund ist es möglich, die Arbeitsgeschwindigkeit des Impulsverzögerungsschaltkreises 30 zu erhöhen, so dass die Anzahl von Stufen an Verzögerungseinheiten DU, durch welche das Impulssignal Pin innerhalb der Abtastperiode TS läuft, erhöht werden kann. Dies macht es möglich, dass der A/D-Wandler 3 eine Analog/Digital-Wandlung mit hoher Geschwindigkeit und hoher Auflösung durchführen kann. Zusätzlich ist jeder der Schaltkreise 32, 36, 38 und 40 mit Ausnahme des Impulsverzögerungsschaltkreises 30 gebildet aus einer Mehrzahl von Transistoren, von denen jeder die höchste Schwellenwertspannung Vth4 mit niedrigem Leckstrom hat. Zusätzlich ist das Verhältnis des Bereichs des Impulsverzögerungsschaltkreises 30 zum Gesamtbereich des A/D-Wandlers 3 klein im Vergleich zum A/D-Wandler 1 gemäß der ersten Ausführungsform. Aus diesem Grund ist ein Anstieg an Verlusten des A/D-Wandlers 3 aufgrund des Impulsverzögerungsschaltkreises 30, der aus einer Mehrzahl von Transistoren besteht, von denen jeder die niedrigste Schwellenwertspannung Vth1 mit hohem Leckstrom hat vergleichsweise gering mit Blick auf den gesamten A/D-Wandler 3.
Somit erlaubt der A/D-Wandler 3 gemäß der dritten Ausführungsform eine Hochgeschwindigkeit-Analog/Digital-Wandlung mit hoher Auflösung, wobei ein Verlustanstieg hiervon vermindert ist.
Im A/D-Wandler 3 gemäß der dritten Ausführungsform ist die Größe der Transistoren, die den Impulsverzögerungsschaltkreis 30 bilden, größer als diejenige der Transistoren, die mit Ausnahme des Impulsverzögerungsschaltkreises 30 den Latch-Encoder 32, den Zähler 36, das Latch 38 und den Subtrahierer 40 bilden. Dies kann Änderungen in den Charakteristika der Transistoren, die den Impulsverzögerungsschaltkreis 30 bilden, aufgrund von Dimensionsabweichungen der Transistoren, die den Impulsverzögerungsschaltkreis 30 bilden, bei der Herstellung und/oder aufgrund einer Anhaftung von Fremdkörpern an den Transistoren, die den Impulsverzögerungsschaltkreis 30 bilden, verringern.
Dies führt dazu, dass die Verzögerungszeiten der einzelnen Verzögerungseinheiten DU mit hoher Genauigkeit vergleichförmigt werden können, was es möglich macht, den A/D-Wandler 3 mit einer stabilen Analog/Digital-Umwandlungscharakteristik und einem vergleichförmigten digitalen Datenausgang zu schaffen.
Vierte Ausführungsform
8 zeigt schematisch ein Beispiel des Gesamtaufbaus eines A/D-Wandlers 3a gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
Gemäß 8 enthält der A/D-Wandler 3a einen Übertragungspuffer 31 zwischen dem Impulsverzögerungsschaltkreis 30 und dem Latch-Encoder 32 zusätzlich zu dem Aufbau des A/D-Wandlers 3 gemäß der dritten Ausführungsform.
Der Übertragungspuffer 31 ist das in der Mehrzahl von CMOS-Invertergattern INV aufgebaut, deren Anzahl gleich der Anzahl von Verzögerungsimpulssignalen Pin ist, die von den jeweiligen Verzögerungseinheiten DU ausgegeben werden. Der Latch-Encoder 32 vermag das Impulssignal Pin aufzunehmen, das von irgendeiner der Verzögerungseinheiten DU ausgegeben wird und erkennt jedes Mal dann, wenn der Abtasttakt CKS nach hoch geht, das Impulssignal Pin, das von einer der Verzögerungseinheiten DU über einen entsprechenden Inverter INV des Übertragungspuffers 31 ausgegeben wird.
Zusätzlich enthält der A/D-Wandler 3a einen Treiberpuffer 35, der mit dem Ausgangsanschluss der Endstufe der Verzögerungseinheit DU und mit dem Zähler 36 über eine Eingangsleitung verbunden ist.
Der Treiberpuffer 35 vermag den Ausgang (umlaufenden Takt) CKC der endstufigen Verzögerungseinheit DUM zu empfangen und kann den empfangenen umlaufenden Takt CKC als Betriebstakt CKA dem Zähler 36 zuführen.
Der A/D-Wandler 3a enthält einen Verzögerungspuffer 37 in Verbindung mit dem Latch 38 über eine Eingangsleitung, dem der Abtasttakt CKS eingebbar ist.
Der Verzögerungspuffer 37 vermag den Abtasttakt CKS zu empfangen und den Abtasttakt CKS dem Latch 38 als Latchimpulssignal LP zuzuführen.
Die verbleibenden Elemente des A/D-Wandlers 3a sind im Wesentlichen identisch zu entsprechenden Elementen des A/D-Wandlers 3 und daher erfolgt eine Beschreibung der verbleibenden Elemente des A/D-Wandler 3a nicht.
Transistoren, die den Übertragungspuffer 31, den Treiberpuffer 35 und den Verzögerungspuffer 37 bilden, haben eine Schwellenwertspannung, die größer als die Schwellenwertspannung Vth1 der Transistoren ist, die den Impulsverzögerungsschaltkreis 30 bilden und kleiner als die Schwellenwertspannung Vth4 der Transistoren ist, die den Latch-Encoder 32, den Zähler 36, das Latch 38 und den Subtrahierer 40 bilden.
Genauer gesagt, jeder der Transistoren, die in den Übertragungspuffer 31, den Treiberpuffer 35 und den Verzögerungspuffer 37 bilden, hat eine Schwellenwertspannung Vth2 oder Vth3, welche die zweit- oder drittgrößte ausgehend von der niedrigsten Schwellwertspannung Vth1 in den wählbaren Schwellenwertspannungen Vth1 bis Vth4 ist.
Die Transistoren, die den Übertragungspuffer 31 bilden, haben eine Zwischengröße zwischen der Größe der Transistoren, die den Latch-Encoder 32, den Zähler 36, das Latch 38 und den Subtrahierer 40 und der Transistoren, die den Impulsverzögerungsschaltkreis 30 bilden. Genauer gesagt, jeder der Transistoren, die den Übertragungspuffer 31 bilden, hat eine Größe, die ein- bis zweimal so groß wie die Minimumgröße eines Transistors basierend auf CMOS-Gestaltungsregeln ist, die bei der Herstellung des A/D-Wandlers 3 angewendet werden.
Der Treiberpuffer 35 besteht aus einer Mehrzahl von CMOS-Invertergattern INVa1 bis INVan beispielsweise gemäß 8 INVa1 bis INVa4, die in Serienschaltung sind. Das erststufige CMOS-Invertergatter INVa1 ist mit dem Ausgangsanschluss der endstufigen Verzögerungseinheit DUM verbunden und das endstufige CMOS-Invertergatter INVa4 ist über die Eingangsleitung mit dem Zähler 36 verbunden. Die Größe des endstufigen CMOS-Invertergatters INVa4 wird so gewählt, dass sich eine Treiberfähigkeit ergibt, die ausreichend ist, den Zähler 36 gegenüber der Eingangskapazität der Eingangsleitung zu treiben.
Die verbleibenden CMOS-Invertergatter INVa1 bis INVa3 haben Treiberfähigkeiten, die in der Reihenfolge von erster Stufe von INVa1 zu dritter Stufe INVa3 allmählich größer sind. Mit anderen Worten, die verbleibenden CMOS-Invertergatter INVa1 bis INVa3 haben Größen, die in der Reihenfolge von der ersten Stufe INVa1 zur dritten Stufe INVa3 allmählich zunehmen. Es sei fest zu halten, dass die erste Stufe des CMOS-Invertergatters INVa1 eine Größe hat, die größer als jede der Transistoren ist, die den Impulsverzögerungsschaltkreis 30 bilden.
Auf ähnliche Weise ist der Verzögerungspuffer 37 aufgebaut aus einer Mehrzahl von CMOS-Invertergattern INVb1 bis INVbn, beispielsweise gemäß 8 INVb1 bis INVb4, die miteinander in Serienschaltung sind. Das erststufige CMOS-Invertergatter INVb1 ist so gestaltet, dass der Abtasttakt CKS hierin eingegeben wird und das endstufige CMOS-Invertergatter INVb4 ist über die Eingangsleitung mit dem Latch 38 verbunden. Die Größe des endstufigen CMOS-Invertergatters INVb4 wird so gewählt dass sich eine Treiberfähigkeit ergibt, die ausreichend ist, das Latch 38 gegen die Eingangskapazität der Eingangsleitung zu treiben.
Die verbleibenden CMOS-Invertergatter INVb1 bis INVb3 haben Treiberfähigkeiten, die in der Reihenfolge von erster Stufe INVb1 zu dritter Stufe INVb3 allmählich größer sind. Mit anderen Worten, die verbleibenden CMOS-Inverter INVb1 bis INVb3 haben Größen, die in der Reihenfolge von erster Stufe INVb1 zu dritter Stufe INVb3 allmählich zunehmen. Es sei festzuhalten, dass das endstufige CMOS-Invertergatter INVb1 eine Größe gleich oder größer als jeder der Transistoren hat, die den Impulsverzögerungsschaltkreis 30 bilden.
Die Gesamtverzögerungszeit des Treiberpuffers 35 wird auf gleich derjenigen des Verzögerungspuffers 37 gestaltet.
In dem Aufbau des A/D-Wandlers 3a gemäß obiger Beschreibung ist der Übertragungspuffer 31 vorhanden. Der Übertragungspuffer 31 arbeitet dahingehend, die Differenzen in Schwellenwertspannung und Größe zwischen den Transistoren graduell zu puffern, die den Impulsverzögerungsschaltkreis 30 bilden und den Transistoren, die den Latch-Encoder 32 bilden. Dies erlaubt, dass das Impulssignal Pin vom Latch-Encoder 32 übernommen werden kann, während das Impulssignal Pin einen normalen Zustand hat. Dies macht es möglich, einen stabilen Betrieb des A/D-Wandlers 3a sicherzustellen.
Zusätzlich ist in dem A/D-Wandler 3a der Betriebstakt CKA über den Treiberpuffer 35 an den Zähler 36 angelegt. Die Größe der Endstufe des CMOS-Invertergatters INVa4 wird so gewählt, dass sich eine Treiberfähigkeit ergibt, die ausreichend ist, den Zähler 36 gegen die Eingangskapazität der Eingangsleitung zu treiben. Aus diesem Grund ist es möglich, einen stabilen Betrieb des Zählers 36 sicher zu stellen, selbst wenn der Zähler 36 viele Bits hat, so dass die Eingangskapazität der Eingangsleitung hoch ist.
Ähnlich wird im A/D-Wandler 3a das Latchimpulssignal LP dem Latch 38 über den Verzögerungspuffer 37 zugeführt. Die Gesamtverzögerungszeit des Treiberpuffers 35 wird gleich derjenigen des Verzögerungspuffers 37 gestaltet. Aus diesem Grund ist es möglich, das Betriebszeitverhalten des Zählers 36 mit dem Latchzeitverhalten des Latch 38 abzustimmen.
In jeder der ersten bis vierten Ausführungsformen ist jede der Verzögerungseinheiten DU aus dem ersten CMOS-Invertergatter INV und dem zweiten CMOS-Invertergatter INV gebildet, die miteinander in Serie sind. Der erste CMOS-Inverter INV besteht aus einem Paar von P-Kanal-MOSFET und einem hiermit in Serie verbundenen N-Kanal MOSFET und das zweite CMOS-Invertergatter INV besteht aus einem Paar von P-Kanal MOSFET und hiermit in Serie verbundenem N-Kanal MOSFET. Zusätzlich ist die Eingangsspannung Vin so ausgelegt, dass sie jeder der Verzögerungseinheiten DU als Treiberspannung eingegeben wird. Die vorliegende Erfindung ist jedoch nicht auf diesen Aufbau beschränkt.
Genauer gesagt, wie in 9A gezeigt, kann für jedes der CMOS-Invertergatter INV ein Steuertransistor (MOSFET) Trc vorgesehen werden. Die Eingangsspannung Vin kann dem Gate des Steuertransistors Trc eingegeben werden. Der Steuertransistor Trc kann dahingehend arbeiten, zu veranlassen, dass ein Treiberstrom durch jedes der CMOS-Invertergatter INV basierend auf der Eingangsspannung Vin fließt, der dem Gate angelegt wird.
Genauer gesagt, und wie in 9A gezeigt, ändert sich der Arbeitszeitpunkt eines jeden der CMOS-Invertergatter abhängig von der Änderung des Treiberstroms, der jedem der CMOS-Invertergatter zugeführt wird. Aus diesem Grund kann eine Steuerung des Treiberstroms, der jedem der einzelnen CMOS-Invertergatter INV zugeführt wird, Effekte hervorbringen, die identisch zu denjenigen der ersten bis vierten Ausführungsformen sind. Da in diesem Fall die Eingangsimpedanz erhöht wird, ist es möglich, die Puffer 14 und 34 wegzulassen.
Zusätzlich kann gemäß 9B jede der Verzögerungseinheiten DU aufgebaut sein aus einer einzelnen Stufe eines CMOS-Invertergatters INV bestehend aus einem Paar von P-Kanal MOSFET und in Serienverbindung stehendem N-Kanal MOSFET. Weiterhin kann jede der Verzögerungseinheiten DU aus 3 oder mehr Stufen von CMOS-Invertergattern INV gebildet sein.
In jeder der ersten bis vierten Ausführungsformen erlaubt eine Änderung der Anzahl von Gateelektroden Gp und Gn des CMOS-Invertergatters INV2, dass die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertergatters INV2) einstellbar ist. Eine Änderung der Gatebreite L einer jeden Gateelektrode Gp, Gn des CMOS-Invertergatter INV2 kann die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertergatters INV2 einstellen. Zusätzlich kann eine Änderung der Kanalbreite Wp des CMOS-Invertergatters INV2 und/oder der Kanalbreite Wn des CMOS-Invertergatters INV2 die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertergatters INV2) einstellen.
In den zweiten und vierten Ausführungsformen kann jeder der Transistoren, die die Übertragungspuffer 11 und 31 bilden, eine Schwellenwertspannung Vth1 oder Vth4 haben.
In den dritten und vierten Ausführungsformen können Transistoren, welche den Zähler 36 bilden, eine Schwellenwertspannung haben, die höher als die Schwellenwertspannung Vth1 und niedriger als die Schwellenwertspannung Vth4 ist. In diesem Fall können insbesondere in der vierten Ausführungsform Transistoren, die den Pufferschaltkreis 35 und den Verzögerungspuffer 37 bilden, eine Schwellenwertspannung haben, die gleich oder niedriger als die Schwellenwertspannung von Transistoren ist, die den Zähler 36 bilden.
Obgleich beschrieben wurde, was momentan als Ausführungsformen der vorliegenden Erfindung und deren Abwandlungen zu betrachten ist, versteht sich, dass verschiedene Abwandlungen, welche nicht beschrieben wurden, nach wie vor gemacht werden können und es ist beabsichtigt, dass alle derartige Abwandlungen, die unter das Wesen und den Umfang der Erfindung fallen, in den beigefügten Ansprüchen abgedeckt sein sollen.

Claims

Ein Analog/Digital-Wandler, der als integrierter Halbleiterschaltkreis gestaltet ist, wobei der Analog/Digital-Wandler aufweist: einen Impulsverzögerungsschaltkreis, der mit einer Mehrzahl von Verzögerungseinheiten versehen ist, wobei die Mehrzahl von Verzögerungseinheiten jeweils wenigstens ein logisches Gatter enthält und basierend auf einem Pegel eines Eingangssignals arbeitet, wobei der Impulsverzögerungsschaltkreis ein Impulssignal durch die Mehrzahl von Verzögerungseinheiten zu übertragen vermag, während das Impulssignal durch die Mehrzahl von Verzögerungseinheiten verzögert wird, wobei eine Verzögerungszeit einer jeden aus der Mehrzahl von Verzögerungseinheiten vom Pegel des Eingangssignals abhängt und wobei das wenigstens eine logische Gatter aus wenigstens einem ersten Transistor eines Kanaltyps gebildet ist und der wenigstens eine erste Transistor eine erste Schwellenwertspannung hat; und einen Erzeugungsschaltkreis, der eine Anzahl von Verzögerungseinheiten zu erhalten vermag, durch welche das Impulssignal innerhalb einer bestimmten Periode gelaufen ist, um basierend auf der erhaltenen Anzahl digitale Daten zu erzeugen, wobei der Erzeugungsschaltkreis aus wenigstens einem zweiten Transistor des einen Kanaltyps gebildet ist, welcher gleich dem Kanaltyp des wenigstens einen ersten Transistors ist, wobei der wenigstens eine zweite Transistor eine zweite Schwellenwertspannung hat und wobei die erste Schwellenwertspannung des wenigstens einen ersten Transistors niedriger als die zweite Schwellenwertspannung des wenigstens einen zweiten Transistors ist.
Analog/Digital-Wandler nach Anspruch 1, wobei der Analog/Dialog-Wandler unter Verwendung einer bestimmten Gestaltungsregel für Halbleiterschaltkreise hergestellt ist, wobei die bestimmte Gestaltungsregel für Halbleiterschaltkreise die Verwendung einer Mehrzahl zueinander unterschiedlicher Schwellenwertspannungen erlaubt, wobei die Mehrzahl von Schwellenwertspannungen die erste Schwellenwertspannung und die zweite Schwellenwertspannung enthält und die erste Schwellenwertspannung des wenigstens einen ersten Transistors aus der Mehrzahl von Schwellenwertspannungen auf die minimale Schwellenwertspannung gesetzt ist.
Analog/Digital-Wandler nach Anspruch 1, wobei der wenigstens eine erste Transistor eine erste Größe hat und der wenigstens eine zweite Transistor eine zweite Größe hat, wobei die erste Größe des wenigstens einen ersten Transistors größer als die zweite Größe des wenigstens einen zweiten Transistors ist.
Analog/Digital-Wandler nach Anspruch 1, wobei der wenigstens eine erste Transistor eine Gate-Elektrode aufweist, wobei die Gate-Elektrode des wenigstens einen ersten Transistors im Wesentlichen Kammförmig ist.
Analog/Digital-Wandler nach Anspruch 1, wobei der wenigstens eine erste Transistor aufweist: ein Halbleitersubstrat; eine Mehrzahl von Drain-Bereichen; eine Mehrzahl von Source Bereichen, wobei die Mehrzahl von Drain-Bereichen und die Mehrzahl von Source Bereichen abwechselnd auf dem Halbleitersubstrat mit dazwischen liegenden Kanalbereichen ausgebildet sind; und ein Gate, welches aufweist: eine erste streifenförmige Elektrode, die zwischen den Source- und Drainbereichen angeordnet ist; und eine Mehrzahl von zweiten streifenförmigen Elektroden, die sich senkrecht von der ersten streifenförmigen Elektrode aus erstrecken, wobei die Mehrzahl von zweiten streifenförmigen Elektroden jeweils oberhalb der Kanalbereiche angeordnet ist.
Analog/Digital-Wandler nach Anspruch 1, weiterhin mit einem ersten Pufferschaltkreis, der zwischen dem Impulsverzögerungsschaltkreis und dem Erzeugungsschaltkreis angeordnet ist und das von jeder der Verzögerungseinheiten ausgegebene Impulssignale an den Erzeugungsschaltkreis zu übertragen vermag, wobei der erste Prüferschaltkreis aus wenigstens einem dritten Transistor gebildet ist, wobei der wenigstens eine dritte Transistor eine dritte Schwellenwertspannung hat und die dritte Schwellenwertspannung des wenigstens eines dritten Transistors einen Zwischenwert zwischen der ersten Schwellenwertspannung und der zweiten Schwellenwertspannung hat.
Analog/Digital-Wandler nach Anspruch 6, wobei die Mehrzahl von Verzögerungseinheiten seriell miteinander in Ringform miteinander verbunden ist, um eine Ringverzögerungsleitung zu bilden, wobei der Erzeugungsschaltkreis aufweist: einen Zähler, der die Anzahl von Umläufen des Impulssignals in der Ringverzögerungsleitung zu zählen vermag; einen Kodierschaltkreis niedriger Ordnung, der eine Position zu erkennen vermag, die ein Pulssignal bei jedem Verstreichen der Periode erreicht hat und der die erkannte Position des Impulssignal in Bits niedriger Ordnung der Digitaldaten wandelt; und einen Kodierschaltkreis höherer Ordnung der einen Zählwert des Zählers als Bits höherer Ordnung der digitalen Daten auszugeben vermag, und weiterhin mit: einem zweiten Pufferschaltkreis, der eines der Impulssignale, das von der Mehrzahl von Verzögerungseinheiten ausgegeben wird, als Betriebstakt an den Zähler zu übertragen vermag.
Analog/Digital-Wandler nach Anspruch 7, wobei der wenigstens eine erste Transistor eine erste Größe hat und der zweite Pufferschaltkreis aus wenigstens einem vierten Transistor aufgebaut ist, wobei der wenigstens eine vierte Transistor eine Größe hat, und die Größe des einen wenigstens vierten Transistors größer als die erste Größe des wenigstens einen ersten Transistors ist.