DE69416661T2

DE69416661T2 - Digital Analogwandler

Info

Publication number: DE69416661T2
Application number: DE69416661T
Authority: DE
Inventors: Atsushi Fujitsu Ltd. Patent Dept. Kawasaki-Shi Kanagawa 211 Matsuda; Tachio Fujitsu Ltd. Patent Dept. Kawasaki-Shi Kanagawa 211 Yuasa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1993-12-28
Filing date: 1994-11-14
Publication date: 1999-07-22
Anticipated expiration: 2014-11-15
Also published as: JP3439515B2; EP0661817A1; EP0661817B1; US5568147A; JPH07202704A; DE69416661D1

Description

Die vorliegende Erfindung betrifft einen Digitalzu-Analog-Umsetzer (im folgenden als D/A-Umsetzer bezeichnet) und speziell einen D/A-Umsetzer zum Erzeugen einer Ausgangsspannung Vout = Vin · X/2n in Abhängigkeit von einer Eingangsspannung Vin und einer digitalen n-Bit-Eingangsgröße X.
Kürzlich wurde die digitale Technologie schnell verbessert und D/A-Umsetzer werden auf verschiedenen Gebieten verwendet. Es ist für integrierte Large-Scale-Schaltungen (LSIs) erforderlich, einen Bereich, der durch einen D/A-Umsetzer belegt wird, zu minimieren. Um den Bereich zu reduzieren, muß der D/A-Umsetzer zum Erzeugen einer Ausgangsspannung Vout = Vin · X/2n in Abhängigkeit von der Eingangsspannung Vin und der digitalen n-Bit-Eingangsgröße X kleine Feldeffekttransistoren (FETs) verwenden, die als Schalterelemente dienen.
Ein herkömmlicher D/A-Umsetzer ist aus der EP 0 529 629 bekannt.
Die dem Stand der Technik anhaftenden Probleme werden an späterer Stelle unter Hinweis auf die beigefügten Zeichnungen und einige Gleichungen erläutert.
Es ist daher wünschenswert, einen kleinen D/A- Umsetzer zu schaffen, der kleine FET-Schalter verwendet.
Gemäß der vorliegenden Erfindung wird ein D/A- Umsetzer geschaffen, um eine analoge Ausgangsgröße zu erzeugen, und zwar entsprechend einem digitalen Eingangssignal, mit einer ersten Partialschaltung, die zwischen einem ersten Bezugsspannungs-Eingangsanschluß und einem zweiten Bezugsspannungs-Eingangsanschluß zwischengefügt ist und eine erste Reihe aus K Widerständen mit dem gleichen Widerstandswert und Gruppen von Schaltern aufweist, die für die Widerstände vorgesehen sind, um "K-1" Widerstände unter den K Widerständen auszuwählen; mit einer zweiten Partialschaltung, die an die erste Partialschaltung angeschaltet ist und ein zweite Reihe von L Widerständen aufweist, eine erste Gruppe von Schaltern besitzt, die jeweils in Reihe mit den Widerständen gestaltet sind, und eine zweite Gruppe von Schaltern aufweist, die parallel zu der in Reihe geschalteten zweiten Reihe von Widerständen und der ersten Gruppe von Schaltern jeweils geschaltet sind; und mit einer dritten Partialschaltung, die mit der ersten Partialschaltung verbunden ist und eine dritte Reihe von L Widerständen, eine dritte Gruppe von Widerständen, die jeweils in Reihe mit den Widerständen geschaltet sind, und eine vierte Gruppe von Schaltern aufweist, die parallel zu der in Reihe geschalteten dritten Reihe von Widerständen und jeweils der dritten Gruppe an Schaltern geschaltet sind.
Die unter den K Widerständen ausgewählten "K-1" Widerstände können in Reihe mit der zweiten und der dritten Partialschaltung geschaltet werden. Die Gruppen der Schalter der ersten Partialschaltung können durch höhere Bits des digitalen Eingangssignals gesteuert werden und die erste und die zweite Gruppe an Schaltern der zweiten Partialschaltung und die dritte und die vierte Gruppe an Schaltern der dritten Partialschaltung können durch niedrigere Bits des digitalen Eingangssignals gesteuert werden. Die Signale zum Steuern der ersten und vierten Gruppe an Schaltern können aus Inversionsgrößen der Signale bestehen, um die zweite und dritte Gruppe an Schaltern zu steuern.
Ein Ausgangsanschluß zum Erzeugen einer analogen Ausgangsgröße kann an einem Knotenpunkt zwischen der zweiten Partialschaltung und der dritten Partialschaltung angeordnet sein. Der D/A-Umsetzer kann ferner eine vierte Partialschaltung enthalten, die zwischen der zweiten Partialschaltung und der dritten Partialschaltung angeordnet ist, wobei die vierte Partialschaltung eine vierte Reihe an in Reihe geschalteten "M-1" Widerständen mit dem gleichen Widerstandswert, und eine fünfte Gruppe von Schaltern, um selektiv M Enden der Widerstände in bezug auf den Ausgangsanschluß kurz zu schließen, aufweist, um die analoge Ausgangsgröße zu erzeugen. Die fünfte Gruppe von Schaltern der vierten Partialschaltung kann durch Zwischenbits des digitalen Eingangssignals gesteuert werden.
Die erste Partialschaltung kann Widerstände aufweisen, die parallel zu den Widerständen der ersten Reihe jeweils geschaltet sind. Der D/A-Umsetzer kann ferner einen Widerstand enthalten mit einem vorbestimmten Widerstandswert, der zwischen der ersten Partialschaltung und der zweiten Partialschaltung angeordnet ist. Die erste Partialschaltung kann direkt mit der zweiten Partialschaltung verbunden sind, so daß der EIN-Widerstand der Gruppen an Schaltern der zweiten und der dritten Partialschaltungen einen vorbestimmten Widerstandswert zwischen der ersten und der zweiten Partialschaltung bilden.
Die zweite Partialschaltung kann zwischen der ersten Partialschaltung und dem ersten Bezugsspannungs-Eingangsanschluß angeordnet sein und die dritte Partialschal tung kann zwischen der ersten Partialschaltung und dem zweiten Bezugsspannungs-Eingangsanschluß angeordnet sein. Der D/A-Umsetzer kann ferner eine vierte Partialschaltung enthalten, die als erste Partialschaltung dient, wobei die vierte Partialschaltung eine vierte Reihe aus in Reihe geschalteten M-1 Widerständen des gleichen Widerstandswertes besitzt und wobei eine fünfte Gruppe von Schaltern vorgesehen ist, um selektiv M Enden der Widerstände in bezug auf einen Ausgangsanschluß kurz zu schließen, um die analoge Ausgangsgröße zu erzeugen.
Die vorliegende Erfindung kann klarer aus der nun folgenden Beschreibung von bevorzugten Ausführungsformen unter Hinweis auf die beigefügten Zeichnungen verstanden werden, in denen:
Fig. 1A, 1B und 1C Schaltungsdiagramme sind, die einen D/A-Umsetzer nach dem Stand der Technik zeigen;
Fig. 2A, 2B und 2C Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen;
Fig. 3A und 3B Diagramme sind, um die Betriebsweisen des D/A-Umsetzers zu erläutern, der in den Fig. 2A bis 2C gezeigt ist;
Fig. 4A, 4B, 4C und 4D Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer zweiten Ausführungsform nach der vorliegenden Erfindung veranschaulichen;
Fig. 5A, 5B und 5C Schaltungsdiagramme eines D/A- Umsetzers gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigen;
Fig. 6A, 6B, 6C und 6D Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer vierten Ausführungsform der vorliegenden Erfindung veranschaulichen;
Fig. 7A, 7B und 7C Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigen;
Fig. 8A, 8B, 8C und 8D Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigen;
Fig. 9A, 9B und 9C Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer siebten Ausführungsform der vorliegenden Erfindung wiedergeben;
Fig. 10A, 10B, 10C und 100 Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer achten Ausführungsform der vorliegenden Erfindung wiedergeben;
Fig. 11A, 11B und 11C Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer neunten Ausführungsform der vorliegenden Erfindung veranschaulichen; und
Fig. 12A, 12B und 12C Schaltungsdiagramme sind, die einen D/A-Umsetzer gemäß einer zehnten Ausführungsform der vorliegenden Erfindung wiedergeben.
Für ein besseres Verständnis der bevorzugten Ausführungsformen werden zunächst die Probleme bei Stand der Technik erläutert.
Die Fig. 1A, 1B und 1C zeigen einen D/A-Umsetzer gemäß dem Stand der Technik und dieser D/A-Umsetzer erzeugt eine Ausgangsspannung Vout = Vin · X/2n in Abhängigkeit von einer Eingangsspannung Vin und einem digitalen n-Bit-Eingangssignal X. Es sei darauf hingewiesen, daß Fig. 1A im allgemeinen den D/A-Umsetzer zeigt und daß die Figur. 1B und 1C schematisch eine Schaltung zeigen, um Signale zum Steuern der Schalter des D/A-Umsetzers wiederzugeben.
Gemäß Fig. 1A sind eine erste, eine zweite und eine dritte Partialschaltung NT1, NT2 und NT3 vorgesehen. Die erste Partialschaltung NT1 ist mit der zweiten Partial schaltung NT2 über einen Widerstand RN verbunden und ist direkt mit der dritten Partialschaltung NT3 verbunden. Ein Knotenpunkt, der die zweite und die dritte Partialschaltung NT2 und NT3 verbindet, bildet einen Signalausgangsanschluß Vout.
Die erste Partialschaltung NT1 besitzt eine erste Reihe von K Widerständen R11 bis R1K mit dem gleichen Widerstandswert und besitzt Gruppen von Schaltern S11 bis S1K, S21 bis S2K und S31 bis S3K, die für die Widerstände R11 bis R1K vorgesehen sind. Die zweite Partialschaltung NT2 besitzt eine zweite Reihe aus L Widerständen R21 bis R2L und eine Gruppe von Schaltern S41 bis S4L, die jeweils für die Widerstände R21 bis R2L vorgesehen sind. Die dritte Partialschaltung NT3 besitzt eine dritte Gruppe von L Widerständen R31 bis R3L und besitzt eine Gruppe von Schaltern S51 bis S5L, die jeweils für die Widerstände R31 bis R3L vorgesehen sind.
Bei der zweiten Partialschaltung NT2 sind die Schalter S41 bis S4L parallel mit jeweils den Widerständen R21 bis R2L geschaltet. Bei der dritten Partialschaltung NT3 sind die Schalter S51 bis S5L parallel mit jeweils den Widerständen R31 bis R3L geschaltet.
Gemäß Fig. 1C schließen die Gruppen der Schalter S41 bis S4L und S51 bis S5L selektiv die zweite und die dritte Reihe an Widerständen R21 bis R2L und R31 bis R3L in Abhängigkeit von den Bits D&sub1; bis DL des digitalen Eingangssignals kurz. Die Gruppen der Schalter S11 bis S1K, S21 bis S2K und S31 bis S3K wählen "K-1" Stücke der K Widerstände R11 bis R1K in Abhängigkeit von den Bits DL+1 bis Dn des digitalen Eingangssignals aus, so daß die ausgewählten "K-1" Widerstände, die Widerstände RNN, die zweite Reihe der Widerstände R21 bis R2L und die dritte Reihe der Widerstände R31 bis R3L in Reihe geschaltet sind.
Eine Bezugsmarke VRP bildet eine positive Bezugs- Eingangsspannung, VRN bildet eine negative Bezugs-Eingangsspannung und Vout gibt eine analoge Ausgangsgröße des D/A- Umsetzers an. Der D/A-Umsetzer handhabt n Bits mit K · 2L = 2n, worin n eine natürliche Zahl ist.
Die Operationen des D/A-Umsetzers sollen nun beschrieben werden.
Gemäß Fig. 1B dekodiert ein Dekodierer DD die höheren Bits DL+1 bis D" unter den Bits D&sub1; bis Dn eines digitalen n Bit Eingangssignals und erzeugt Signale, um die Schalter S11 bis S1K, S21 bis S2K und S31 bis S3K zu steuern. Die Signale zur Steuerung der Schalter S31 bis S3K bestehen aus Inversionsgrößen der Signale zum Steuern der Schalter S11 bis S1K (S21 bis S2K). In Fig. 1C bestehen die Signale zur Steuerung der Schalter S51 bis S5L aus Inversionsgrößen der Signale zur Steuerung der Schalter S41 bis S4L.
Die höhere Bitschaltung, d. h. die erste Partialschaltung NT1, erzeugt Ausgangsspannungen V1 und V2 aus den Positionen, die durch die Schalter ausgewählt wurden. Die Ausgangsspannungen V1 und V2 lassen sich wie folgt ausdrükken:
worin Y ≤ K und Y eine natürliche Zahl ist.
Die Spannungen V1 und V2 werden für die niedrigeren Bitschaltungen erzeugt, d. h. für die zweite und die dritte Partialschaltung NT2 und NT3.
Die unteren Bits D&sub1; bis DL des digitalen Eingangssignals werden so, wie sie sind, verwendet und werden invertiert, um Signale für die Steuerung der Schalter S41 bis S4L und S51 bis S5L jeweils zu erzeugen. Die Steuersignale wählen L Stücke der 2L Schalter aus, um jeden der ausgewählten L Schalter zu öffnen oder kurz zu schließen. Wenn nämlich ein Schalter S4# geöffnet wird, wird ein Schalter S5# kurzgeschlossen und, wenn der Schalter S4# kurzgeschlossen wird, wird der Schalter S5# geöffnet. Hierbei gibt die Bezugsmarke # eine von natürlichen Zahlen 1 bis L an,
Die Widerstände R11 bis R1K besitzen einen Widerstandswert von RK, die Zweit-Reihen-Widerstände besitzen je einen Widerstandswert von R2# und die Dritt-Reihen-Widerstände besitzen je einen Widerstandswert von R3#. Die Widerstandswert R2# und R3# werden wie folgt ausgedrückt:
R2#, R3# = RK/2# ... (2)
Der Widerstandswert des Widerstandes RN läßt sich wie folgt ausdrücken:
RN = RK/2L ... (3)
Der Ausdruck (3) entspricht dem Widerstandswert von der LSB. Demzufolge ist der gesamte Widerstandswert der Partialschaltungen NT2 und NT3 und der Widerstand RN gleich dem Widerstandswert RK, nachdem die Schalter S4# und S5# kurzgeschlossen oder geöffnet wurden. Dann läßt sich die analoge Ausgangsgröße Vout wie folgt ausdrücken:
worin Z ≤ 2L und Z eine natürliche Zahl ist.
Die Gleichungen (1) und (4) führen zu folgendem:
Wenn X = (Y - 1)2L + Z - 1, K · 2L = 2n, so daß X eine digitale Eingangsgröße mit dem folgenden Wert darstellt:
0 < = X < = 2n - 1 ... (6)
Demzufolge arbeitet die oben erläuterte Schaltung als ein n-Bit-D/A-Umsetzer, um eine analoge Ausgangsgröße Vout in Abhängigkeit von einer digitalen Eingangsgröße X zu erzeugen, und zwar in der folgenden Weise:
Vout = (VRP - VRN) X/2n + VRN ... (7)
Wenn der Schalter S4# oder S5# kurzgeschlossen wird, wird ein Widerstandswert EIN vorgesehen. Der Wert "r" des EIN-Widerstandes muß wie folgt sein:
r < < R2#, R3# ... (8)
Um dies zu erreichen, muß die Größe von jedem FET, der als ein analoger Schalter in einer LSI dient, groß sein.
Der Widerstandswert r des Schalters S4# oder S5# ist in bevorzugter Weise r < < R2#, R3#, wenn die Schalter in dem D/A-Umsetzer der Fig. 1A bis 1C kurzgeschlossen sind. Um dies zu realisieren, ist es erforderlich, die Größe der FETs zu erhöhen, die als die 2L Schalter S41 bis S4L und S51 bis S5L dienen. Eine Vergrößerung der FET-Größe vergrö ßert einen Bereich, der durch den D/A-Umsetzer besetzt wird, wodurch die Zahl der D/A-Umsetzer-Chips reduziert wird, die auf einem Wafer ausgebildet werden können und die Kosten der D/A-Umsetzer erhöht werden.
Im folgenden werden Ausführungsformen eines D/A- Umsetzers nach der vorliegenden Erfindung erläutert.
Die Fig. 2A, 2B und 2C zeigen einen D/A-Umsetzer gemäß einer ersten Ausführungsform der vorliegenden Erfindung und dieser D/A-Umsetzer erzeugt eine Ausgangsspannung Vout = Vin · X/2n in Abhängigkeit von der Eingangsspannung Vin und einem digitalen n-Bit-Eingangssignal X. Es sei erwähnt, daß die Fig. 2A den D/A-Umsetzer allgemein zeigt und die Fig. 2B und 2C schematisch eine Schaltung zeigen, um Signale zu generieren, um die Schalter des D/A-Umsetzers zu steuern.
Gemäß der Fig. 2A besitzt der D/A-Umsetzer eine erste, eine zweite und eine dritte Partialschaltung NT1, NT2 und NT3. Die erste Partialschaltung NT1 ist mit der zweiten Partialschaltung NT2 über einen Widerstand RN verbunden und ist direkt mit der dritten Partialschaltung NT3 verbunden. Ein Knotenpunkt zwischen der zweiten und der dritten Partialschaltung NT2 und NT3 liefert eine Ausgangsgröße Vout.
Die erste Partialschaltung NT1 besitzt eine erste Reihe von K Widerständen R11 bis R1K mit dem gleichen Widerstandswert und besitzt Gruppen von Schaltern S11 bis S1K, S21 bis S2K und S31 bis S3K, die für die Widerstände R11 bis R1K vorgesehen sind. Die zweite Partialschaltung NT2 besitzt eine zweite Reihe von L Widerständen R21 bis R2L und Gruppen von Schaltern S41 bis S4L und S61 bis S6L, die jeweils für die Widerstände R21 bis R2L vorgesehen sind. Die dritte Partialschaltung NT3 besitzt eine dritte Reihe von L Widerständen R31 bis R3L und Gruppen von Schal tern S51 bis S5L und S71 bis S7L, die jeweils für die Widerstände R31 bis R3L vorgesehen sind.
Bei der zweiten Partialschaltung NT2 sind die Schalter S61 bis S6L mit den Widerständen R21 bis R2L jeweils in Reihe geschaltet und es sind die Schalter S41 bis S4L jeweils parallel zu den Widerständen R21 bis R2L und den Schaltern S61 bis S6L geschaltet. Bei der dritten Partialschaltung NT3 sind die Schalter S71 bis S7L jeweils in Reihe mit den Widerständen R31 bis R3L geschaltet und die Schalter S51 bis S5L sind parallel jeweils mit den Widerständen R31 bis R3L und den Schaltern S71 bis S7L geschaltet.
Wie aus einem Vergleich von Fig. 2A mit Fig. 1A hervorgeht, sind bei der zweiten Partialschaltung NT2 dieser Ausführungsform die Schalter S61 bis S6L in Reihe jeweils mit den Widerständen R21 bis R2L geschaltet und die dritte Partialschaltung NT3 besitzt Schalter S71 bis S7L, die jeweils in Reihe mit den Widerständen R31 bis R3L geschaltet sind.
Gemäß Fig. 2C schließen die Schalter S41 bis S4L, S61 bis S6L, S51 bis S5L und S71 bis S7L jeweils die zweite Reihe der Widerstände R21 bis R2L und die dritte Reihe der Widerstände R31 bis R3L in Abhängigkeit von den Bits D&sub1; bis DL eines digitalen Eingangssignals kurz. Die Schalter S11 bis S1K, S21 bis S2K und S31 bis S3K wählen "K-1" Stücke der K Widerstände bis R11 bis R1K in Abhängigkeit von den Bits DL+1 bis Dn des digitalen Eingangssignals aus. Die ausgewählten "K-1" Widerstände, der Widerstand RN, die zweite Reihe der Widerstände R21 bis R2L und die dritte Reihe der Widerstände R31 bis R3L sind in Reihe geschaltet.
Eine Bezugsmarke VRP besteht aus einer positiven Bezugsspannung (einem Eingangsanschluß gemäß einer positiven Bezugsspannung) und VRN gibt eine negative Bezugsspan nung an (einen Eingangsanschluß gemäß einer negativen Bezugsspannung) und Vout ist eine analoge Ausgangsgröße aus dem D/A-Umsetzer. Der D/A-Umsetzer handhabt n Bits mit K · 2L = 2n, worin n eine natürliche Zahl ist.
Es werden nun die Operationen des D/A-Umsetzers beschrieben.
Gemäß Fig. 2B dekodiert ein Dekodierer D die höheren Bits DL+1 bis Dn unter den Bits D&sub1; bis Dn eines digitalen n-Bit-Eingangssignals, um Signale zur Steuerung der Schalter S11 bis S1K, S21 bis S2K und S31 bis S3K zu erzeugen. Die Signale zur Steuerung der Schalter S31 bis S3K bestehen aus Umkehrungen (Inversionen) der Signale zur Steuerung der Schalter S11 bis S1K (S21 bis S2K). Wie in Fig. 1C gezeigt ist, bestehen die Signale zur Steuerung der Schalter S51 bis S5L (S61 bis S6L) aus Umkehrungen (Inversionen) der Signale zur Steuerung der Schalter S41 bis S4L (S71 bis S7L).
Der Dekodierer DD dekodiert die höheren Bits DL+1 bis Dn des digitalen Eingangssignal, um die K Signale zur Steuerung der Schalter S11 bis S1K, S21 bis S2K und S31 bis S3K zu erzeugen. Diese Schalter wählen Orte aus, um die Ausgangsspannungen in der Schaltung gemäß höherer Bits vorzusehen, d. h. die erste Partialschaltung NT1. Die höheren Bits eines digitalen Eingangssignals werden so, wie dies in der folgenden Tabelle 1 gezeigt ist, dekodiert. [Tabelle 1]
Wie in der Tabelle 1 gezeigt ist, schließen die höheren Bits die Schalter S1$ und 52$ ($ bedeutet eine von natürlichen Zahlen 1 bis K) kurz, und zwar unter den Gruppen der Schalter S11 bis S1K und S21 bis S2K und öffnen die anderen Schalter. Zur gleichen Zeit öffnen die Umkehrungen der höheren Bits für die Schalter S11 bis S1K und S21 bis S2K einen Schalter S3$ unter den Schaltern S31 bis S3K und schließen die anderen Schalter kurz. Diese Operationen bestimmen die Lagen der Schaltung gemäß den höheren Bits, d. h. die erste Partialschaltung NT1, um Ausgangsspannungen zu erzeugen.
Aus den bestimmten Stellen oder Lagen der Schaltung gemäß den höheren Bits, d. h. der ersten Partialschaltung NT1, werden Ausgangsspannungen V1 und V2 gemäß einem höheren Bit vorgesehen. Diese Ausgangsspannungen lassen sich wie folgt ausdrücken:
worin Y ≤ K und Y eine natürliche Zahl ist.
Die Spannungen V1 und V2 werden für die niedrigeren Bitschaltungen erzeugt, d. h. für die zweite und die dritte Partialschaltung NT2 und NT3.
Die niederen Bits D&sub1; bis DL des digitalen Eingangssignals werden so, wie sie sind, verwendet und werden invertiert, um Signale für die Steuerung der Schalter S41 bis S4L, S71 bis S7L, S51 bis S5L und S61 bis S6L zu erzeugen, wie dies in der Tabelle 2 gezeigt ist. [Tabelle 2]
Die Schalter S4# und S7# werden direkt durch die Bits des digitalen Eingangssignals gesteuert und die Schalter S5# und S6# werden durch die Umkehrungen der Bits des digitalen Eingangssignals gesteuert. Die Bezugsmarke # repräsentiert eine von ganzen Zahlen 1 bis L.
Wenn der Widerstandswert der Widerstände R11 bis R1K gleich ist RK und die Widerstandswerte von jedem einzelnen der Zweit-Reihen- und Dritt-Reihen-Widerstände gleich sind R2# und R3#, so läßt sich folgendes aufstellen:
R2#, R3# = RK/2# RN = RK/2L ... (10)
wobei der Widerstandswert RN dem Widerstandswert von der LSB entspricht, so daß der Widerstandswert der Schaltungen gemäß den niederen Bits, d. h. der zweiten und der dritten Partlalschaltung NT2 und NT3 und der Widerstand RN gleich ist dem Widerstandswert RK, und zwar ungeachtet von Änderungen in dem Eingangssignal.
Demzufolge läßt sich die analoge Ausgangsgröße Vout wie folgt ausdrücken:
worin Z ≤ 2L und Z eine natürliche Zahl ist.
Die Gleichungen (9) und (11) führen zu folgendem:
Wenn X = (Y - 1)2L + Z - 1, K · 2L = 2n, erreicht die digitale Eingangsgröße X den folgenden Wert:
0 ≤ X ≤ 2n - 1 ... (13)
Demzufolge arbeitet die Schaltung dieser Ausführungsform als ein n-Bit-D/A-Umsetzer, der eine analoge Ausgangsgröße Vout in Abhängigkeit von einer digitalen Eingangsgröße X erzeugt, und zwar in der folgenden Weise:
Vout = (VRP - VRN) X/2n + VRN ... (19)
Die Fig. 3A und 3B erläutern die Operationen des D/A-Umsetzers, der in den Fig. 2A bis 2C gezeigt ist. Es sei erwähnt, daß die Fig. 3A einen Schalter S4# zeigt, der offen ist, und einen Schalter S6# zeigt, der kurzgeschlossen ist, und daß die Fig. 3B einen Schalter S4# zeigt, und den Schalter S6# zeigt, der geöffnet ist.
Wie oben erläutert wurde, sind die Schalter S61 bis S6L (S6#) in Reihe mit jeweils der zweiten Reihe der Widerstände R21 bis R2L (R2#) geschaltet, und zwar in der zweiten Partialschaltung NT2. In ähnlicher Weise sind die Schalter S71 bis S7L (S7#) in Reihe mit jeweils der dritten Reihe der Widerstände R31 bis R3L (R3#) geschaltet, und zwar in der dritten Partialschaltung NT3. Wenn der Schalter S4# geöffnet ist, ist der Schalter S6# kurzgeschlossen und, wenn der Schalter S4# kurzgeschlossen ist, ist der Schalter S6# geöffnet. Demzufolge muß der EIN-Widerstandswert der Schalter S4# bis S7# nicht sehr viel kleiner sein als der Widerstandswert des Widerstandes R2#.
Wenn der Schalter S4# geöffnet ist und der Schalter S6 kurzgeschlossen ist, wie dies in Fig. 3A gezeigt ist, ergibt sich ein kombinierter Widerstandswert RON in der folgenden Weise:
RON = R4# + r ... (15)
worin r der EIN-Widerstandswert des Schalters ist.
Wenn der Schalter S4# kurzgeschlossen ist und der Schalter S6# geöffnet ist, wie dies in Fig. 3B gezeigt ist, ergibt sich ein kombinierter Widerstandswert ROFF in der folgenden Weise:
ROFF = r ... (16)
Demnach kann folgende Beziehung aufgestellt werden;
RON - ROFF = R4# ... (17)
Es beträgt nämlich die Differenz zwischen den kombinierten Widerstandswerten der Fig. 3A und 3B gleich R4#, und zwar ungeachtet des EIN-Widerstandswertes r. Dies bedeutet, daß der EIN-Widerstandswert r optional bestimmt werden kann, um die Größe des Transistors, der als ein Schalter dient, minimal zu gestalten.
Wie oben erläutert wurde, erreicht diese Ausführungsform die gleiche Funktion wie beim Stand der Technik, wobei jedoch ein Zellenbereich reduziert ist. Nach dem Stand der Technik muß der EIN-Widerstandswert eines Schalters ausreichend niedriger sein (z. B. 1/100) als derjenige eines Widerstandes, der parallel zu dem Schalter geschaltet ist. Andererseits ist die vorliegende Erfindung nicht auf den EIN-Widerstandswert eines Schalters beschränkt.
Beispielsweise kann der EIN-Widerstandswert eines Schalters 1/10 von demjenigen eines Widerstandes betragen, der parallel zu dem Schalter geschaltet ist. Die Größe eines FETs, der als ein Schalter dient, ist umgekehrt proportional zu dem EIN-Widerstandswert des Schalters. Demzufolge beträgt die Größe eines Schalters nach der vorliegenden Erfindung etwa 1/10 von derjenigen nach dem Stand der Technik. Obwohl die Zahl der Schalter in der zweiten und der dritten Partialschaltung NT2 und NT3 des D/A-Umsetzers der vorliegenden Erfindung das zweifache von derjenigen nach dem Stand der Technik beträgt, liegt der Bereich für die Schalter bei etwa 2/10 des Bereiches nach dem Stand der Technik.
Die Fig. 4A, 4B, 4C und 4D sind Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer zweiten Ausfüh rungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß die Fig. 4A allgemein den D/A-Umsetzer zeigt und daß die Fig. 4B, 4C und 4D schematisch Schaltungen zeigen, um Signale zur Steuerung der Schalter des D/A- Umsetzers zu erzeugen.
Wie aus einem Vergleich von Fig. 4A mit Fig. 2A hervorgeht, ist bei der zweiten Ausführungsform eine vierte Partialschaltung NT4 in Reihe zwischen der zweiten und der dritten Partialschaltung NT2 und NT3 der ersten Ausführungsform eingefügt. Die vierte Partialschaltung NT4 besitzt "M - 1" Widerstände R41 bis R4(M - 1) mit dem gleichen Widerstandswert, die in Reihe geschaltet sind, und besitzt M Schalter S81 bis S8M, um eines der M Enden der Widerstände mit einem Ausgangsanschluß zu verbinden.
Gemäß Fig. 4B dekodiert ein Dekodierer DD1 die höheren Bits DL+1 bis Dn unter den Bits D&sub1; bis Dn eines digitalen n-Bit-Eingangssignals, und erzeugt Signale, um Schalter S11 bis S1K, S21 bis S2K und S31 bis S3K zu steuern. Die Signale zur Steuerung der Schalter S31 bis S3K bestehen aus Umkehrungen der Signale zum Steuern der Schalter S11 bis S1K und S21 bis S2K. Gemäß Fig. 4C dekodiert ein Dekodierer DD2 Zwischenbits DL+i bis Df unter den Bits D&sub1; bis Dn des digitalen n-Bit-Eingangssignals und erzeugt Signale zur Steuerung der Schalter S81 bis S8M. Gemäß Fig. 4D werden die niederen Bits D&sub1; bis Df unter den Bits D&sub1; bis Dn des digitalen n-Bit-Eingangssignals so, wie sie sind, verwendet und werden invertiert, um Schalter S41 bis S4L, S71 bis S7L, S51 bis S5L und S61 bis S6L zu steuern.
Der Widerstandswert RM von jedem Widerstand der vierten Partialschaltung NT4 läßt sich wie folgt ausdrükken:
RM = RK/M ... (18)
Der Widerstandswert von jedem Widerstand in der zweiten und der dritten Partialschaltung NT2 und NT3 läßt sich wie folgt ausdrücken:
R2#, R3# = RM/2# ... (19)
Die erste Partialschaltung NT1 ist eine Schaltung gemäß höheren Bits, die vierte Partialschaltung NT4 ist eine Schaltung gemäß mittelwertiger Bits bzw. Zwischenbits und die zweite und die dritte Partialschaltung NT2 und NT3 sind Schaltungen gemäß niederer Bits. Der D/A-Umsetzer handhabt n Eingangsbits mit K · M · 2L = 2n. Da bei der zweiten Ausführungsform die Eingangsbits in drei Gruppen aufgeteilt werden, ist diese Ausführungsform vorteilhaft, wenn die Zahl der Bits n groß ist.
Die Fig. 5A, 5B und 5C zeigen Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß Fig. 5A allgemein den D/A-Umsetzer zeigt und daß die Fig. 5B und 5C schematisch eine Schaltung zeigen, um Signale zur Steuerung der Schalter des D/A-Umsetzers zu erzeugen.
Wie aus einem Vergleich von Fig. 5A mit Fig. 2A hervorgeht, verwendet die dritte Ausführungsform Widerstände R51 bis RSK, die parallel zu den in Reihe geschalteten Widerständen R11 bis R1K und den Schaltern S31 bis S3K der ersten Partialschaltung NT1 der ersten Ausführungsform geschaltet sind. Gemäß Fig. 5A sind die Widerstände R51 bis R5K in Reihe geschaltet. Die Enden eines Widerstandes R5# sind mit den Enden von in Reihe geschalteten Widerständen R1# und S3# geschaltet. Die Enden der in Reihe geschalteten Widerstände R51 bis R5K empfangen jeweils eine positive Be zugsspannung VRP und eine negative Bezugsspannung VRN. Die Widerstände R51 bis R5K besitzen je den gleichen Widerstandswert, der ausreichend kleiner ist als der Widerstandswert RK der Widerstände R11 bis R1K.
Ein Vorteil der Widerstände R51 bis R5K der dritten Ausführungsform wird im folgenden erläutert.
Jeder Knotenpunkt eines D/A-Umsetzers wird in Wirklichkeit mit einem parasitären Kondensator gekoppelt. Wenn Schalter des D/A-Umsetzers EIN- und AUS-geschaltet werden oder wenn der D/A-Umsetzer gestartet wird, indem der digitale Eingangswert geändert wird, werden einige parasitäre Kondensatoren geladen und einige werden entladen. Um die parasitären Kondensatoren zu laden, ist eine gegebene Zeit erforderlich.
Gemäß der dritten Ausführungsform fließt ein Strom durch die Widerstände R51 bis RSK, um die parasitären Kondensatoren schnell zu laden. Dies führt zu einer Reduzierung der RC-Zeitkonstanten des D/A-Umsetzers. Der D/A- Umsetzer der dritten Ausführungsform der Fig. 5A bis 5C folgt ebenfalls schnell Änderungen in der positiven Bezugsspannung VRP und in der negativen Bezugsspannung VRN.
Bei einigen Anwendungsfällen wird die positive Bezugsspannung VRP mit einem analogen Eingangssignal verbunden und die negative Bezugsspannung VRN wird geerdet. In diesem Fall variiert ein Strom, der durch den D/A-Umsetzer fließt, in Abhängigkeit von einer Änderung in der positiven Bezugsspannung VRP. Da bei der dritten Ausführungsform die parasitären Kondensatoren schnell geladen und entladen werden, folgt die Änderung in der positiven Bezugsspannung VRP schnell.
Die Fig. 6A, 6B, 6C und 6D zeigen Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß die Fig. 6A allgemein den D/A-Umsetzer zeigt und daß die Fig. 6B, 6C und 6D schematisch Schaltungen zeigen, um Signale für die Steuerung der Schalter des D/A-Umsetzers zu erzeugen.
Es ist aus einem Vergleich von Fig. 6A mit den Fig. 4A und 5A ersichtlich, daß die vierte Ausführungsform aus einer Kombination aus der zweiten und der dritten Ausführungsform besteht. Es ist nämlich eine vierte Partialschaltung NT4 in Reihe zwischen die zweite und die dritte Partialschältung NT2 und NT3 geschaltet und es sind Widerstände R51 bis R5K parallel zu den in Reihe geschalteten Widerstände R11 bis R1K und den Schaltern S31 bis S3K der ersten Partialschaltung NT1 der ersten Ausführungsform geschaltet.
Die Fig. 7A, 7B und 7C zeigen Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer fünften Ausführungsform der vorliegenden Erfindung wiedergeben. Es sei darauf hingewiesen, daß die Fig. 7A allgemein den D/A-Umsetzer zeigt und daß die Fig. 7B und 7C schematisch eine Schaltung veranschaulichen, um Signale für die Steuerung der Schalter des D/A-Umsetzers zu erzeugen.
Wie aus einem Vergleich der Fig. 7A mit Fig. 2A hervorgeht, ist die fünfte Ausführungsform identisch der ersten Ausführungsform mit der Ausnahme, daß der Widerstand RN vorgesehen ist, um einen Spannungsabfall für die LSB zu erzeugen. Bei der fünften Ausführungsform ist nämlich die erste Partialschaltung NT1 direkt mit der zweiten Partialschaltung NT2 ohne den Widerstand RN verbunden. Anstelle des Widerstandes RN verwendet die fünfte Ausführungsform den EIN-Widerstandswert der Schalter S4# bis 57# der zweiten und der dritten Partialschaltung NT2 und NT3. Da kein Widerstand RN vorhanden ist, benötigt die fünfte Ausführungsform einen kleineren zu belegenden Bereich.
Es wird nun die Verwendung des EIN-Widerstandswertes der Schalter S4# bis S7# der zweiten und der dritten Partialschaltung NT2 und NT3 anstelle des Widerstandes RN erläutert. In diesem Fall ist die erste Partialschaltung NT1 zu der zweiten Partialschaltung NT2 ohne den Widerstand RN kurzgeschlossen.
Wenn der EIN-Widerstandswert 0 beträgt, so legt ein Zustand 1 die höheren Bits eines digitalen Eingangssignals fest, die einen Wert X annehmen und wobei die niedrigeren Bits desselben je einen Wert 1 annehmen, und eine Bedingung 2 legt fest, daß die höheren Bits eines digitalen Eingangssignals einen Wert X + 1 annehmen und die niederen Bits desselben je 0 annehmen. Eine Differenz in einer Ausgangsspannung Vout zwischen der Bedingung oder Zustand 1 und 2 kann in der folgenden Weise ausgedrückt werden, wobei der Widerstandswert der ersten Partialschaltung NT1 mit KRK bezeichnet ist und der Gesamt-Widerstandswert der zweiten und der dritten Partialschaltung NT2 und NT3 mit R bezeichnet ist: Bedingung 1:

Bedingung 2:

Vout = (X + 1)RK/KRK (VRP - VRN (21)
worin:
R = RL/2¹ + RL/2² + ...... + RL/2L ... (22)
R = RK ... (23)
Es liegt nämlich die Differenz der Ausgangsspannung Vout zwischen den Bedingungen 1 und 2 bei Null.
Wenn der EIN-Widerstandswert r eines Schalters bis zu einem gewissen Ausmaß groß ist, so ergibt sich die Potentialdifferenz in der Ausgangsspannung Vout zwischen der Bedingung 1 und der Bedingung 2 in der folgenden Weise: Bedingung 1:

Bedingung 2:

Vout = (X + 1)RK + Lr/KRK (VRP - VRN (25)
worin:
R = RL/2¹ + RL/2² + ...... + RL/2L ... (26)
R + 2L · r = RK ... (27)
Demzufolge entspricht die Differenz der Ausgangsspannung Vout zwischen den Bedingungen 1 und 2 einem Widerstandswert von 2L · r. Es kann nämlich der EIN-Widerstandswert als der Widerstand RN verwendet werden, indem die Größe von jedem FET geändert wird, der als ein Schalter dient, um die folgende Beziehung zu realisieren:
2L · r = RN ... (28)
Die Fig. 8A, 8B, 8C und 8D sind Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß Fig. 8 A allgemein den D/A-Umsetzer zeigt und daß die Fig. 8B, 8C und 8D schematisch Schaltungen zeigen, um Signale zu generieren, um die Schalter des D/A-Umsetzers zu steuern.
Wie aus Fig. 8A hervorgeht, besteht die sechste Ausführungsform aus einer Kombination der zweiten Ausführungsform nach Fig. 4A und der fünften Ausführungsform nach Fig. 7A. Der Widerstand RN der zweiten Ausführungsform ist in der sechsten Ausführungsform weggelassen. Verglichen mit der ersten Ausführungsform teilt die sechste Ausführungsform die Eingangsbits in drei Gruppen auf. Demzufolge ist diese Ausführungsform dann geeignet, wenn die Zahl der Eingangsbits groß ist. Da der Widerstand RN nicht benötigt wird, kann die sechste Ausführungsform weiter den belegten Bereich reduzieren.
Die Fig. 9A, 9B und 9C sind Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer siebten Ausführungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß Fig. 9A allgemein den D/A-Umsetzer zeigt und daß die Fig. 9B und 9C schematisch Schaltungen zeigen, um Signale zu generieren, um die Schalter des D/A-Umsetzers zu steuern.
Wie aus Fig. 9A hervorgeht, besteht die siebte Ausführungsform aus einer Kombination aus der dritten Aus führungsform nach Fig. 5A und der fünften Ausführungsform nach Fig. 7A. Der Widerstand RN der dritten Ausführungsform ist bei der siebten Ausführungsform weggelassen. Verglichen mit der ersten Ausführungsform werden bei der siebten Ausführungsform die parasitären Kondensatoren schnell geladen und entladen, gefolgt von Änderungen in der positiven Bezugsspannung VRP. Da der Widerstand RN nicht benötigt wird, ist die siebte Ausführungsform hinsichtlich des belegten Bereiches klein.
Die Fig. 10A, 10B, 10C und 10D sind Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer achten Ausführungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß die Fig. 10A allgemein den D/A-Umsetzer zeigt und daß die Fig. 10B, 100 und 10D schematisch Schaltungen zeigen, um Signale zu generieren, um die Schalter des D/A-Umsetzers zu steuern.
Wie aus Fig. 10A hervorgeht, besteht die achte Ausführungsform aus einer Kombination der zweiten Ausführungsform von Fig. 4A und der siebten Ausführungsform von Fig. 9A. Bei der achten Ausführungsform ist nämlich eine vierte Partialschaltung NT4 in Reihe zwischen der zweiten und der dritten Partialschaltung NT2 und NT3 der siebten Ausführungsform geschaltet. Die achte Ausführungsform schafft eine Kombination der Wirkungen der zweiten und der siebten Ausführungsform.
Die Fig. 11A, 11B und 11C sind Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer neunten Ausführungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß Fig. 11A allgemein den D/A-Umsetzer zeigt und daß die Fig. 11B, 11C und 11D schematisch Schaltungen zeigen, um Signale zu generieren, um die Schalter des D/A-Umsetzers zu steuern.
Wie aus Fig. 11A hervorgeht, ist bei der neunten Ausführungsform die zweite Partialschaltung NT2 von der sechsten Ausführungsform von Fig. 8A entfernt, um die erste und die vierte Partialschaltung miteinander kurz zu schließen, es ist die zweite Partialschaltung NT2 in Reihe zwischen den Eingangsanschluß VRP gemäß einer positiven Bezugsspannung und der ersten Partialschaltung (der ersten Reihe der Widerstände) NT1 geschaltet, es ist die dritte Partialschaltung NT3 entfernt, um die erste und die vierte Partialschaltung miteinander kurz zu schließen und es ist die dritte Partialschaltung NT3 in Reihe zwischen den Eingangsanschluß VRN gemäß einer negativen Bezugsspannung und der ersten Reihe der Widerstände geschaltet. Diese Anordnung minimiert eine Änderung in dem EIN-Widerstandswert eines Schalters entsprechend der LSB.
Im allgemeinen variiert der EIN-Widerstandswert eines Schalters abhängig von der daran angelegten Spannung. Der Widerstandswert der zweiten und der dritten Partialschaltung NT2 und NT3 ist ausreichend kleiner als derjenige der ersten Partialschaltung NT1, so daß ein Spannungsabfall in der zweiten und der dritten Partialschaltung NT2 und NT3 klein ist.
Andererseits bewirkt die neunte Ausführungsform eine geringe Änderung in den Spannungen, die an die Partialschaltungen NT1 bis NT4 angelegt werden, so daß eine Änderung in der an einen Schalter angelegten Spannung ebenfalls gering ist. Demzufolge ist auch eine Änderung in dem EIN-Widerstandswert gering, um einen genau arbeitenden D/A- Umsetzer zu schaffen.
Die Fig. 12A, 12B und 12C sind Schaltungsdiagramme, die einen D/A-Umsetzer gemäß einer zehnten Ausführungsform der vorliegenden Erfindung zeigen. Es sei darauf hingewiesen, daß die Fig. 12A den D/A-Umsetzer in allgemeiner Form zeigt und daß die Fig. 12B und 12C schematisch eine Schaltung zeigen, um Signale zur Steuerung der Schalter des D/A-Umsetzers zu generieren.
Wie in Fig. 12A gezeigt ist, ist bei der zehnten Ausführungsform eine vierte Partialschaltung NT4 anstelle der ersten Partialschaltung NT1 der neunten Ausführungsform von Fig. 11A zwischen der zweiten und der dritten Partialschaltung NT2 und NT3 angeordnet. Demzufolge sind ein Eingangsanschluß VRP gemäß einer positiven Bezugsspannung, die zweite Partialschaltung NT2, die vierte Partialschaltung NT4, die dritte Partialschaltung NT3 und ein Eingangsanschluß VRN gemäß einer negativen Bezugsspannung in dieser Reihenfolge in Reihe geschaltet. Die Wirkung der zehnten Ausführungsform ist grundsätzlich die gleiche wie diejenige der neunten Ausführungsform. Bei der zehnten Ausführungsform wird eine Änderung in dem EIN-Widerstandswert reduziert und es wird ein genau arbeitender D/A-Umsetzer geschaffen.
Wie oben im einzelnen erläutert wurde, kann die vorliegende Erfindung den Bereich reduzieren, der durch einen D/A-Umsetzer belegt wird und es kann die Zahl der D/A- Umsetzer-Chips, die auf einem Wafer hergestellt werden können, erhöht werden, so daß dadurch die Kosten der D/A-Umsetzer reduziert werden.
Es können sehr viele unterschiedliche Ausführungsformen der vorliegenden Erfindung konstruiert werden, ohne jedoch dabei den Rahmen der vorliegenden Erfindung zu verlassen und es sei darauf hingewiesen, daß die vorliegende Erfindung nicht auf die spezifischen beschriebenen Ausführungsbeispiele in der Beschreibung beschränkt ist, sondern durch die anhängenden Ansprüche.

Claims

1. Digital-zu-Analog-Umsetzer zum Erzeugen einer analogen Ausgangsgröße (Vout) gemäß einem digitalen Eingangssignal (D&sub1; bis Dn), mit einer ersten Partialschaltung (NT1), die zwischen einem ersten Eingangsanschluß (VRP) für eine Bezugsspannung und einem zweiten Eingangsanschluß (VRN) für eine Bezugsspannung angeordnet ist, und mit einer zweiten und einer dritten Partialschaltung (NT2, NT3), die mit der ersten Partialschaltung verbunden sind, bei dem:

die erste Partialschaltung (NT1) eine erste Reihe von K Widerständen (R11 bis R1K) mit gleichem Widerstandswert und Gruppen von Schaltern (S11 bis S1K, S21 bis S2K, S31 bis S3K) aufweist, die für die Widerstände der ersten Reihe (R11 bis R1K) vorgesehen sind, um "K-1" Widerstände unter den K Widerständen auszuwählen;

die zweite Partialschaltung (NT2) eine zweite Reihe von L Widerständen (R21 bis R2L), eine erste Gruppe von Schaltern (S61 bis S6L) aufweist, die in Reihe mit den Widerständen der zweiten Reihe (R21 bis R2L) jeweils geschaltet sind, und eine zweite Gruppe von Schaltern (S41 bis S4L) aufweist, von denen jeder jeweils parallel mit einem der Widerstände der zweiten Reihe und dem entsprechen den Schalter der ersten Gruppe der Schalter geschaltet ist; und

bei dem die dritte Partialschaltung (NT3) eine dritte Reihe von L Widerständen (R31 bis R3L), eine dritte Gruppe von Schaltern (S71 bis S7L) aufweist, die in Reihe mit den Widerständen der dritten Reihe (R31 bis R3L) jeweils geschaltet sind, und eine vierte Gruppe von Schaltern (S51 bis S5L) aufweist, von denen jeder jeweils parallel mit einem der Widerstände der dritten Reihe und dem entsprechenden Schalter der dritten Gruppe der Schalter geschaltet ist.

2. Digital-zu-Analog-Umsetzer nach Anspruch 1, bei dem die ausgewählten "K-1" Widerstände unter den K Widerständen in Reihe mit der zweiten und der dritten Partialschaltung (NT2, NT3) geschaltet sind.

3. Digital-zu-Analog-Umsetzer nach Anspruch 1 oder 2, bei dem die Gruppen der Schalter (S11 bis S1K, S21 bis S2K, S31 bis S3K) der ersten Partialschaltung (NT1) durch höhere Bits (DL+1 bis Dn) des digitalen Eingangssignals (D&sub1; bis Dn) gesteuert werden, und bei dem die erste und die zweite Gruppe von Schaltern (S61 bis S6L, S41 bis S4L) der zweiten Partialschaltung (NT2) und die dritte und die vierte Gruppe von Schaltern (S71 bis S7L, S51 bis S5L) der dritten Partialschaltung (NT3) durch niedere Bits (D&sub1; bis D&sub2;) des digitalen Eingangssignals (D&sub1; bis Dn) gesteuert werden.

4. Digital-zu-Analog-Umsetzer nach Anspruch 3, bei dem die Signale zur Steuerung der ersten und der vierten Gruppe von Schaltern (S61 bis S6L, S51 bis S5L) aus Umkehrungen der Signale bestehen, um die zweite und die dritte Gruppe an Schaltern (S41 bis S4L, S71 bis S7L) zu steuern.

5. Digital-zu-Analog-Umsetzer nach Anspruch 1, 2, 3 oder 4, bei dem ein Ausgangsanschluß zum Vorsehen der ana logen Ausgangsgröße (Vout) an einem Knotenpunkt zwischen der zweiten Partialschaltung (NT2) und der dritten Partialschaltung (NT3) angeordnet ist.

6. Digital-zu-Analog-Umsetzer nach irgendeinem der vorhergehenden Ansprüche, bei dem der Digital-zu-Analog- Umsetzer ferner eine vierte Partialschaltung (NT4) aufweist, die zwischen der zweiten Partlalschaltung (NT2) und der dritten Partialschaltung (NT3) angeordnet ist, wobei die vierte Partialschaltung (NT4) eine vierte Reihe von in Reihe geschalteten "M-1" Widerständen (R41 bis R4(M-1)) mit gleichem Widerstandswert besitzt, und eine fünfte Gruppe von Schaltern (S81 bis S8M) vorgesehen ist, um selektiv M Enden der Widerstände (R41 bis R4(M-1)) in bezug auf den Ausgangsanschluß kurz zu schalten, um die analoge Ausgangsgröße (Vout) vorzusehen.

7. Digital-zu-Analog-Umsetzer nach Anspruch 6, bei dem die fünfte Gruppe von Schaltern (S81 bis S8M) der vierten Partialschaltung (NT4) durch zwischenwertige Bits (DL+1 bis Df) des digitalen Eingangssignals (D&sub1; bis Dn) gesteuert werden.

8. Digital-zu-Analog-Umsetzer nach irgendeinem der vorhergehenden Ansprüche, bei dem die erste Partialschaltung (NT1) Widerstände (R51 bis R5K) besitzt, die jeweils parallel zu den Erst-Reihen-Widerständen (R11 bis R1K) geschaltet sind.

9. Digital-zu-Analog-Umsetzer nach irgendeinem der vorhergehenden Ansprüche, bei dem der Digital-zu-Analog- Umsetzer ferner einen Widerstand (RN) aufweist, der einen vorbestimmten Widerstandswert hat und der zwischen der ersten Partialschaltung (NT1) und der zweiten Partialschaltung (NT2) angeordnet ist.

10. Digital-zu-Analog-Umsetzer nach irgendeinem der vorhergehenden Ansprüche, bei dem die erste Partialschal tung (NT1) direkt mit der zweiten Partialschaltung (NT2) verbunden ist, so daß der EIN-Widerstandswert der Gruppen der Schalter (S41 bis S4L, S51 bis S5L, S61 bis S6L, S71 bis S7L) der zweiten und der dritten Partialschaltung (NT2, NT3) einen vorbestimmten Widerstandswert zwischen der ersten und der zweiten Partialschaltung vorsieht.

11. Digital-zu-Analog-Umsetzer nach irgendeinem der vorhergehenden Ansprüche, bei dem die zweite Partialschaltung (NT2) zwischen der ersten Partialschaltung (NT1) und dem ersten Eingangsanschluß (VRP) für eine Bezugsspannung angeordnet ist, und bei dem die dritte Partialschaltung (NT3) zwischen der ersten Partialschaltung (NT1) und dem zweiten Eingangsanschluß (VRN) für eine Bezugsspannung angeordnet ist.

12. Digital-zu-Analog-Umsetzer nach Anspruch 11, bei dem der Digital-zu-Analog-Umsetzer ferner eine vierte Partialschaltung (NT4) aufweist, die als erste Partialschaltung (NT1) dient, wobei die vierte Partialschaltung (NT4) eine vierte Reihe aus in Reihe geschalteten M-1 Widerständen (R41 bis R4(M - 1)) mit dem gleichen Widerstandswert aufweist, und eine fünfte Gruppe von Schaltern (S81 bis S8M) aufweist, um selektiv M Enden der Widerstände (R41 bis R4(M-1)) in bezug auf einen Ausgangsanschluß zum Vorsehen der analogen Ausgangsgröße (Vout) kurz zu schließen.