VERWEIS AUF ZUGEHÖRIGE ANMELDUNGENREFER TO RELATED APPLICATIONS
Die
vorliegende Anmeldung nimmt den Zeitrang der provisorischen US-Anmeldung
mit dem Titel „Leckage-Free
Tri-State or Two-State (Including Floating State) Input Pad" und der Anmeldungs-Nummer US 60/805,606 in Anspruch,
die am 23. Juni 2006 angemeldet wurde.The present application takes the seniority of the provisional US application entitled "Leakage-Free Tri-State or Two-State (Including Floating State) Input Pad" and the application number US 60 / 805,606 claimed on June 23, 2006.
HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION
Gebiet der ErfindungField of the invention
Die
Erfindung betrifft eine Eingangs-Schaltung bzw. einen Eingangs-Schaltkreis
und insbesondere eine Eingangs-Schaltung, die zwei Zustände oder
drei Zustände
an einem Eingangskontakt bestimmt.The
The invention relates to an input circuit or an input circuit
and in particular an input circuit, the two states or
three states
determined at an input contact.
Beschreibung des Standes der
TechnikDescription of the state of
technology
Logische
Eingangskontakte bzw. -anschlüsse
(eins) von Integrierten Schaltkreisen (IC) weisen gemäß den Eingangs-Signalen
im allgemeinen zwei logische Zustände, wie logische High- und
Low-Zustände,
auf. In einigen Anwendungen können
logische Eingangskontakte einen potentialfreien Zustand (floating
state) einnehmen, der anzeigt, dass der logische Eingangskontakt
keine Signale empfängt.
Demnach ist eine herkömmliche
Eingangs-Schaltung vorgesehen, um zwei Zustände eines Eingangskontaktes,
wie z.B. einen potentialfreien Zustand und einen High-Logik-Zustand oder einen
potentialfreien Zustand und einen Low-Logik-Zustand zu bestimmen, und
weiter davon drei Zustände
zu bestimmen, wie z.B. einen potentialfreien Zustand bzw. logische High-
und Low-Zustände.
Wenn sich ein Eingangskontakt in einem potentialfreien Zustand befindet, zieht
die herkömmliche
Eingangs-Schaltung den Pegel des Eingangskontaktes durch einen Widerstand nach
oben oder nach unten. Wenn beispielsweise ein Eingangskontakt einen
potentialfreien Zustand und einen High-Logik-Zustand hat und der Eingangskontakt
sich im potentialfreien Zustand befindet, zieht eine herkömmliche
Eingangs-Schaltung einen Pegel des Eingangskontaktes durch einen
Widerstand, der zwischen dem Eingangskontakt und einem Masseanschluss
angeschlossen ist, nach unten und bestimmt, dass der Pegel des Eingangskontaktes
Low ist. Wenn sich der Eingangskontakt in einem potentialfreien
Zustand befindet, bestimmt die obige Eingangs-Schaltung, dass der
Pegel des Eingangskontaktes High ist. Jedoch wird auf dem von dem
Widerstand gebildeten Pfad zwischen dem Eingangskontakt und Masse
ein Kriechstrom erzeugt. Deshalb ist es erwünscht, eine Eingangs-Schaltung
bereitzustellen, der einen potentialfreien Zustand eines Eingangskontaktes
bestimmen und den Kriechstrom verringern kann, wenn der Eingangskontakt
sich in einem Low- oder
High-Logik-Zustand befindet.logical
Input contacts or connections
(one) of integrated circuits (IC) point according to the input signals
In general, two logical states, such as logical high and
Low-states,
on. In some applications can
logical input contacts a floating state (floating
state) indicating that the logical input contact
no signals received.
Accordingly, a conventional
Input circuit provided to two states of an input contact,
such as. a floating state and a high logic state or a
floating state and a low logic state to determine, and
further three states
to determine, e.g. a potential-free state or logical high
and low states.
If an input contact is in a floating state, pull
the conventional one
Input circuit the level of the input contact by a resistor after
up or down. For example, if an input contact has a
floating state and has a high logic state and the input contact
is in a floating state, pulls a conventional
Input circuit a level of the input contact by a
Resistance between the input contact and a ground connection
is connected, down and determines that the level of the input contact
Low is. If the input contact in a potential-free
State, the above input circuit determines that
Level of the input contact is high. However, on the one of the
Resistance formed path between the input contact and ground
generates a leakage current. Therefore, it is desirable to have an input circuit
to provide a floating state of an input contact
and can reduce the leakage current when the input contact
yourself in a low or
High logic state is located.
Kurze Zusammenfassung der
ErfindungShort summary of
invention
Es
werden hier Eingangs-Schaltungen vorgeschlagen. Eine beispielhafte
Ausführungsform
einer Eingangs-Schaltung enthält
eine Pegelbestimmungs-Einheit und eine Ausgangs-Einheit. In einem ersten
Zeitabschnitt, der durch ein erstes Aktivierungs-Signal gesteuert wird, empfängt die
Pegelbestimmungs-Einheit ein Eingangs-Signal an einem Eingangs-Anschluss
der Eingangs-Schaltung und bestimmt einen Spannungspegel des Eingangs-Signals.
Die Ausgangs-Einheit ist an dem Eingangs-Anschluss angeschlossen. In dem ersten
Zeitabschnitt gibt die Ausgangs-Einheit das Eingangs-Signal mit dem
bestimmten Spannungspegel an einen Ausgangs-Anschluss der Eingangs-Schaltung
aus, um als Ausgangs-Signal zu dienen. In einem zweiten Zeitabschnitt,
der durch ein zweites Aktivierungs-Signal gesteuert ist, verriegelt
(latching) die Ausgangs-Einheit den bestimmten Spannungspegel des Eingangs-Signals und
gibt das Eingangs-Signal mit dem bestimmten Spannungspegel an den
Ausgangs-Anschluss
aus, um als Ausgangs-Signal zu dienen.It
Here input circuits are proposed. An exemplary
embodiment
an input circuit contains
a level determination unit and an output unit. In a first
Period of time, which is controlled by a first activation signal receives the
Level determination unit an input signal at an input terminal
the input circuit and determines a voltage level of the input signal.
The output unit is connected to the input terminal. In the first
Time period, the output unit gives the input signal with the
certain voltage level to an output terminal of the input circuit
to serve as the output signal. In a second period,
which is controlled by a second activation signal locked
(latching) the output unit the particular voltage level of the input signal and
gives the input signal with the specified voltage level to the
Output terminal
to serve as the output signal.
Eine
beispielhafte Ausführungsform
einer Eingangs-Schaltung enthält
eine Pegelbestimmungs-Einheit, eine Analog-Digital-Wandlereinheit und
ein Verriegelungs- bzw. Latch-Modul. Die Pegelbestimmungs-Einheit
empfängt
ein Eingangs-Signal an dem Eingangs-Anschluss der Eingangs-Schaltung
und bestimmt einen Spannungspegel des Eingangs-Signals. Die Zeitsteuerung
des ersten Zeitintervalls wird durch ein Aktivierungs-Signal gesteuert. Die
Analog-Digital-Wandlereinheit empfängt das Eingangs-Signal mit
dem bestimmten Spannungspegel und wandelt das Eingangs-Signal in
ein Digitalsignal gemäß dem bestimmten
Spannungspegel des Eingangs-Signals in dem ersten Zeitabschnitt.
Das Latch-Modul verriegelt (latching) das Digitalsignal gemäß einem
zweiten Aktivierungs-Signal in einem zweiten Zeitabschnitt, der
dem ersten Abschnitt folgt, um als Ausgangs-Signal zu dienen. Somit
wird ein Zustand des Eingangsanschluß-Signals gemäß dem Ausgangs-Signal
bestimmt.A
exemplary embodiment
an input circuit contains
a level determination unit, an analog-to-digital converter unit and
a latch module. The level determination unit
receives
an input signal at the input terminal of the input circuit
and determines a voltage level of the input signal. The timing
of the first time interval is controlled by an enable signal. The
Analog-to-digital converter unit receives the input signal
the determined voltage level and converts the input signal into
a digital signal according to the determined
Voltage level of the input signal in the first period.
The latch module latches the digital signal in accordance with a
second activation signal in a second period, the
the first section follows to serve as the output signal. Consequently
becomes a state of the input terminal signal according to the output signal
certainly.
Eine
detaillierte Beschreibung wird in den nachfolgenden Ausführungsbeispielen
mit Bezug auf die beiliegenden Zeichnungen dargelegt.A
Detailed description will be given in the following embodiments
with reference to the accompanying drawings.
KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
Die
Erfindung kann noch eingehender durch Lesen der nachfolgenden detaillierten
Beschreibung und Beispiele mit Bezugnahme auf die beiliegenden Zeichnungen
verstanden werden, wobei:The
The invention can be more fully understood by reading the following detailed
Description and examples with reference to the accompanying drawings
be understood, wherein:
1 eine
beispielhafte Ausführungsform einer
Eingangs-Schaltung zeigt; 1 shows an exemplary embodiment of an input circuit;
2 die
Beziehung zwischen der Referenzspannung VREF und
den Aktivierungs-Signalen EN_1
und EN_2 zeigt; 2 shows the relationship between the reference voltage V REF and the enable signals EN_1 and EN_2;
3 eine
beispielhafte Ausführungsform einer
Takterzeugungs-Einheit zeigt; 3 an exemplary embodiment of a clock generating unit shows;
4 eine
Versorgungsspannung VBAT, die allmählich ansteigt
und die Beziehung zwischen der Versorgungsspannung VBAT und
dem Aktivierungs-Signal EN_1 zeigt; 4 a supply voltage V BAT which gradually increases, showing the relationship between the supply voltage V BAT and the enable signal EN_1;
5 eine
Versorgungsspannung VBAT zeigt, die schnell
ansteigt, und die Beziehung zwischen der Versorgungsspannung VBAT und dem Aktivierungs-Signal EN_1 zeigt; 5 shows a supply voltage V BAT that rises rapidly, and shows the relationship between the supply voltage V BAT and the enable signal EN_1;
6 eine
beispielhafte Ausführungsform einer
Zeitgeber- bzw. Takterzeugungs-Einheit
zeigt; und 6 shows an exemplary embodiment of a timer generating unit; and
7 eine
beispielhafte Ausführungsform einer
Eingangs-Schaltung zeigt. 7 an exemplary embodiment of an input circuit shows.
DETAILLIERTE BESCHREIBUNG
DER ERFINDUNGDETAILED DESCRIPTION
THE INVENTION
Die
folgende Beschreibung entspricht der als beste Art angesehenen Weise
zur Ausführung
der Erfindung. Diese Beschreibung dient dem Zwecke der Veranschaulichung
der allgemeinen Prinzipien der Erfindung und soll nicht in einem
beschränkten Sinne
verstanden werden. Der Schutzumfang der Erfindung wird am besten
durch Bezugnahme auf die beiliegenden Ansprüche bestimmt.The
The following description corresponds to the manner best regarded as the best way
for execution
the invention. This description is for the purpose of illustration
the general principles of the invention and is not intended in one
limited sense
be understood. The scope of the invention will be best understood
determined by reference to the appended claims.
In
einer beispielhaften Ausführungsform
einer Eingangs-Schaltung, die in 1 dargestellt
ist, bestimmt eine Eingangs-Schaltung 1 zwei Zustände eines
Eingangs-Anschlusses.
Die Eingangs-Schaltung 1 enthält eine Pegelbestimmungs-Einheit 10 und
eine Ausgangs-Einheit 11. Der Eingangs-Anschluss kann ein
logischer Eingangskontakt (logic input pin) eines integrierten Schaltkreises
(IC) sein. Die Pegelbestimmungs-Einheit 10 empfängt ein
Eingangs-Signal IN an einem Eingangs-Anschluss PIN der
Eingangs-Schaltung 1 und bestimmt einen Spannungspegel
des Eingangs-Signals IN, das in einem ersten Zeitabschnitt bzw.
Zeitspanne durch ein Aktivierungs-Signal EN_1 gesteuert bzw. geregelt
wird. In dem ersten Zeitabschnitt gibt die Ausgangs-Einheit 11 das
Eingangs-Signal IN mit dem bestimmten Spannungspegel an einen Ausgangs-Anschluss Pout der Eingangs-Schaltung 1 ab,
um als ein Ausgangs-Signal OUT zu dienen. In einem zweiten Zeitabschnitt,
der durch ein Aktivierungs-Signal EN_2 gesteuert bzw. geregelt wird,
verriegelt die Ausgangs-Einheit 11 den bestimmten Spannungspegel des
Eingangs-Signals EN und gibt das Eingangs-Signal IN mit dem bestimmten
Spannungspegel an den Ausgangs-Anschluss POUT aus,
um als Ausgangs-Signal
OUT zu dienen. Gemäß dem Ausgangs-Signal OUT
kann der Zustand des Eingangs-Anschlusses PIN erhalten
bzw. gewonnen werden.In an exemplary embodiment of an input circuit incorporated in 1 is shown, determines an input circuit 1 two states of an input connection. The input circuit 1 contains a level determination unit 10 and an output unit 11 , The input terminal may be a logic input pin of an integrated circuit (IC). The level determination unit 10 receives an input signal IN at an input terminal P IN of the input circuit 1 and determines a voltage level of the input signal IN which is controlled in a first period by an enable signal EN_1. In the first period, the output unit gives 11 the input signal IN with the determined voltage level to an output terminal P out of the input circuit 1 to serve as an output signal OUT. In a second period, which is controlled by an enable signal EN_2, the output unit locks 11 the determined voltage level of the input signal EN, and outputs the input signal IN from the specific voltage levels at the output port P OUT, OUT to serve as an output signal. According to the output signal OUT, the state of the input terminal P IN can be obtained.
In
diesem Ausführungsbeispiel
haben die Signale gemäß einem
Referenzpegel High-Spannungspegel
oder Low-Spannungspegel. Im digitalen Bereich entsprechen die High-Spannungspegel logischen
High-Pegeln und die Low-Spannungspegel entsprechen logischen Low-Pegeln.In
this embodiment
have the signals according to a
Reference level High voltage level
or low voltage level. In the digital domain, the high-voltage levels correspond to logical ones
High levels and low voltage levels correspond to logical low levels.
In
der Erfindung können
die beiden Zustände des
Eingangs-Anschlusses PIN ein potentialfreier
Zustand und High-Logik-Zustand oder ein potentialfreier Zustand
und ein Low-Logik-Zustand sein.In the invention, the two states of the input terminal P IN may be a floating state and a high logic state or a floating state and a low logic state.
In
der folgenden Beschreibung werden der potentialfreie Zustand und
der Low-Logik-Zustand des
Eingangs-Anschlusses PIN als ein Beispiel
genommen, um das in der 1 dargestellte Ausführungsbeispiel
zu veranschaulichen. Wie in der 1 gezeigt,
enthält
die Eingangs-Schaltung 1 weiter eine Pegelhalte-Einheit 12 (level
keeping unit). Die Pegelhalte-Einheit 12 hält einen
Spannungswert am Eingangs-Anschluss PIN,
der durch ein Aktivierungs-Signal EN_2 in dem zweiten Zeitabschnitt
gesteuert wird. Die Pegelhalte-Einheit 12 bewahrt den Spannungswert
am Eingangs-Anschluss PIN vor Rauschstörungen,
wenn der Eingangs-Anschluss PIN sich in einem
potentialfreien Zustand (floating state) befindet. Der Eingangs-Schaltung 1 enthält auch
eine Takterzeugungs-Einheit 13, zur Erzeugung der Aktivierungs-Signale
EN_1 und EN_2. Das Aktivierungs-Signal EN_1 ist komplementär zu dem
Aktivierungs-Signal EN_2.In the following description, the floating state and the low logic state of the input terminal P IN will be taken as an example to that in the 1 illustrated embodiment to illustrate. Like in the 1 shown, contains the input circuit 1 further a level hold unit 12 (level keeping unit). The level-holding unit 12 holds a voltage value at the input terminal P IN controlled by an enable signal EN_2 in the second period. The level-holding unit 12 retains the voltage value at the input terminal P IN against noise interference when the input terminal P IN is in a floating state. The input circuit 1 Also includes a clock generation unit 13 , for generating the activation signals EN_1 and EN_2. The activation signal EN_1 is complementary to the activation signal EN_2.
Bezugnehmend
auf 1 enthält
die Pegelbestimmungs-Einheit 10 einen Schalter 10a und
einen Widerstand 10b. Der Schalter 10a wird durch das
Aktivierungs-Signal EN_1 gesteuert. Ein erster Anschluss des Schalters 10a ist
an eine Referenzspannung VREF gekoppelt.
Da die beiden Zustände des
Eingangs-Anschlusses PIN den potentialfreien Zustand
und den Low-Logik-Zustand darstellen, ist in diesem Ausführungsbeispiel
die Referenzspannung VREF eine Leistungs-
bzw. Versorgungsspannung,. Umgekehrt ist die Referenzspannung VREF eine Grundspannung bzw. Masse (ground
voltage), falls die beiden Zustände
des Eingangs-Anschlusses PIN einen potentialfreien
Zustand und einen High-Logik-Zustand darstellen. Ein erster Anschluss
des Widerstandes 10b ist mit dem zweiten Anschluss des Schalters 10a verbunden
und ein zweiter Anschluss davon ist mit dem Eingangs-Anschluss PIN verbunden.Referring to 1 contains the level determination unit 10 a switch 10a and a resistance 10b , The desk 10a is controlled by the enable signal EN_1. A first connection of the switch 10a is coupled to a reference voltage V REF . Since the two states of the input terminal P IN represent the floating state and the low logic state, in this embodiment, the reference voltage V REF is a power supply voltage. Conversely, the reference voltage V REF is a ground voltage if the two states of the input terminal P IN represent a floating state and a high logic state. A first connection of the resistor 10b is with the second port of the switch 10a and a second terminal thereof is connected to the input terminal P IN .
Bezugnehmend
auf 1 enthält
die Ausgangs-Einheit 11 Inverter 11a, 11b und 11c und
einen Schalter 11d. Die Inverter 11a und 11b sind
in Serie gekoppelt bzw. in Reihe geschaltet. Wie in 1 gezeigt,
ist der Inverter 11a zwischen einem Knoten N11 und dem
Eingangs-Anschluss PIN angeschlossen und
der Inverter 11b ist zwischen dem Ausgangs-Anschluss POUT und dem Knoten N11 angeschlossen. Der
Schalter 11d wird durch das Aktivierungs-Signal EN_2 gesteuert
und ist mit dem Inverter 11c zwischen dem Eingangs-Anschluss
PIN und dem Knoten Nil angeschlossen.Referring to 1 contains the output unit 11 inverter 11a . 11b and 11c and a switch 11d , The inverters 11a and 11b are coupled in series or connected in series. As in 1 shown is the inverter 11a connected between a node N11 and the input terminal P IN and the inverter 11b is connected between the output terminal P OUT and the node N11. The desk 11d is controlled by the enable signal EN_2 and is connected to the inverter 11c connected between the input terminal P IN and the node Nil.
Die
Pegelhalte-Einheit 12 enthält Schalter 12a und 12b sowie
einen Widerstand 12c, der in Serie zwischen der Referenzspannung
VREF und dem Eingangs-Anschluss PIN geschaltet ist. Der Schalter 12a wird
durch das Ausgangs-Signal OUT gesteuert und der Schalter 12b wird
durch das Aktivierungs-Signal EN_2 gesteuert. In einem weiteren
Ausführungsbeispiel
liegt VREF an Masse und der Schalter 12a wird
durch ein Komplementärsignal
des Ausgangs-Signals OUT gesteuert.The level-holding unit 12 contains switch 12a and 12b as well as a resistor 12c , which is connected in series between the reference voltage V REF and the input terminal P IN . The desk 12a is controlled by the output signal OUT and the switch 12b is controlled by the enable signal EN_2. In another embodiment, V REF is grounded and the switch 12a is controlled by a complementary signal of the output signal OUT.
Die 2 zeigt
die Beziehung zwischen der Referenzspannung VREF und
dem Aktivierungs-Signal EN_1. Die Arbeitsweise der Eingangs-Schaltung wird
anhand der 1 und 2 beschrieben.
In diesem Ausführungsbeispiel
werden alle Schalter durch ein High-Spannungspegel-Signal eingeschaltet
und durch ein Low-Spannungspegel-Signal ausgeschaltet.The 2 shows the relationship between the reference voltage V REF and the enable signal EN_1. The operation of the input circuit is based on the 1 and 2 described. In this embodiment, all switches are turned on by a high voltage level signal and turned off by a low voltage level signal.
Bezugnehmend
auf 2 steigt in einem ersten Zeitabschnitt P_1 die
Referenzspannung VREF von 0 V an und hat
einen High-Spannungspegel und das Aktivierungs-Signal EN_1 folgt
VREF, indem es zur Referenzspannung VREF hin ansteigt. Wenn das Aktivierungs-Signal
EN_1 einen High-Spannungspegel erreicht, um den Schalter 10a einzuschalten,
wird ein erster Pfad zwischen der Referenzspannung VREF und
dem Eingangs-Anschluss PIN in der Pegelbestimmungs-Einheit 10 gebildet.
Falls sich der Eingangs-Anschluss PIN in
einem potentialfreien Zustand befindet, wird das Eingangs-Signal PIN gemäß der Referenzspannung
VREF durch den ersten Pfad hochgezogen (pulled
high). Die Pegelbestimmungs-Einheit 10 bestimmt einen Spannungs-Logikpegel
des Eingangs-Signals IN als den High-Spannungspegel. Mit anderen
Worten bestimmt die Pegelbestimmungs-Einheit 10 den Spannungspegel
des Eingangs-Signals IN als Spannungspegel der Referenzspannung
VREF. In der ersten Zeitabschnitt P_1 wird
der Schalter 11d durch das Aktivierungs-Signal EN_2 komplementär zum Aktivierungs-Signal EN_1 ausgeschaltet,
und das Eingangs-Signal IN wird mit dem High-Spannungspegel zu dem Ausgangs-Anschluss
PUOT ausgegeben, um als Ausgangs-Signal OUT durch
die Inverter 11a und 11b zu dienen. Weil auch
der Schalter 12b durch das Aktivierungs-Signal EN_2 ausgeschaltet
ist, ist die Pegelhalte-Einheit 12 inaktiv.Referring to 2 rises in a first period P_1 the reference voltage V REF of 0 V and has a high voltage level and the activation signal V REF EN_1 followed by increases to the reference voltage V REF out. When the enable signal EN_1 reaches a high voltage level to the switch 10a Turn on, a first path between the reference voltage V REF and the input terminal P IN in the level determination unit 10 educated. If the input terminal P IN is in a floating state, the input signal P IN is pulled up (pulled high) according to the reference voltage V REF through the first path. The level determination unit 10 determines a voltage logic level of the input signal IN as the high voltage level. In other words, the level determination unit determines 10 the voltage level of the input signal IN as the voltage level of the reference voltage V REF . In the first period P_1, the switch 11d is turned off by the enable signal EN_2 complementary to the enable signal EN_1, and the input signal IN is output at the high voltage level to the output terminal P UOT to be output signal OUT through the inverters 11a and 11b to serve. Because also the switch 12b is off by the enable signal EN_2 is the level hold unit 12 inactive.
Wenn
die Referenzspannung VREF auf eine vorbestimmte
Spannung, wie etwa 2,7 V, ansteigt, schaltet das Aktivierungs-Signal
EN_1 auf einen Low-Spannungspegel um, um den Schalter 10a abzuschalten
und das Aktivierungs-Signal EN_2 schaltet auf einen High-Spannungspegel,
um den Schalter 11d einzuschalten. Bezugnehmend auf 2 ist
der Zeitpunkt, zu dem das Aktivierungs-Signal EN_1 auf den Low-Spannungspegel
schaltet, mit einem Bezugszeichen „TP" markiert, und einen Zeitabschnitt, nach
dem Zeitpunkt TP bezieht sich auf einen zweiten Zeitabschnitt P_2.
In dem zweiten Zeitabschnitt wird der High-Spannungspegel des Eingangs-Signals
IN durch die Inverter 11a und 11c verriegelt und das
Eingangs-Signal IN wird mit dem High-Spannungspegel zu dem Ausgangs-Anschluss
POUT ausgegeben, um als Ausgangs-Signal OUT durch
die Inverter 11a und 11b zu dienen. Somit wird
gemäß dem High-Spannungspegel-Ausgangs-Signal
OUT festgestellt bzw. bestimmt, dass der Eingangs-Anschluss PIN sich in dem potentialfreien Zustand befindet.When the reference voltage V REF rises to a predetermined voltage, such as 2.7V, the enable signal EN_1 switches to a low voltage level around the switch 10a turn off and the enable signal EN_2 switches to a high voltage level around the switch 11d turn. Referring to 2 is the time at which the activation signal EN_1 switches to the low voltage level, marked with a reference symbol "TP", and a period of time after which time TP relates to a second time period P_2. Voltage level of the input signal IN through the inverters 11a and 11c and the input signal IN is output at the high voltage level to the output terminal P OUT to be output as the output signal OUT through the inverters 11a and 11b to serve. Thus, according to the high voltage level output signal OUT, it is determined that the input terminal P IN is in the floating state.
Außerdem wird
der erste Pfad in dem zweiten Zeitabschnitt P_2 aufgrund des ausgeschalteten Schalters 10a abgeschnitten.
Weil die Schalter 12a und 12b durch das Ausgangs-Signal
OUT bzw. das Aktivierungs-Signal EN_2 eingeschaltet sind, wird ein
zweiter Pfad zwischen der Referenzspannung VREF und
dem Eingangs-Anschluss PIN in der Pegelhalte-Einheit 12 ausgebildet.
Der zweite Pfad wird genutzt, um einen Spannungswert des High-Spannungspegels
des Eingangs-Signals IN leicht nach oben zu ziehen und somit den
Spannungswert des High-Spannungspegels des Eingangs-Signals IN vor Rauschstörungen zu
schützen.In addition, the first path in the second period P_2 becomes due to the switch turned off 10a cut off. Because the switches 12a and 12b are turned on by the output signal OUT and the enable signal EN_2, respectively, a second path between the reference voltage V REF and the input terminal P IN in the level hold unit 12 educated. The second path is used to slightly pull up a voltage level of the high voltage level of the input signal IN, thus protecting the voltage level of the high voltage level of the input signal IN from noise interference.
In
dem ersten Zeitabschnitt P_1 ist, falls der Eingangs-Anschluss PIN einen Low-Logik-Zustand einnimmt, das Eingangs-Signal
IN auf dem Low-Spannungspegel. Die Pegelbestimmungs-Einheit 10 bestimmt
somit den Spannungspegel des Eingangs- Signals IN als Low-Spannungspegel. Da
der Schalter 11d durch das Aktivierungs-Signal IN ausgeschaltet ist, wird das
Eingangs-Signal IN mit dem Low-Spannungspegel zu dem Ausgangs-Anschluss POUT ausgegeben, um als Ausgangs-Signal OUT durch
die Inverter 11a und 11b zu dienen. Die Pegelhalte-Einheit 12 ist
inaktiv und der zweite Pfad ist aufgrund des abgeschalteten Schalters 12b abgetrennt. Kriechstrom
bzw. Leckstrom würde
aufgrund des in der ersten Zeitabschnitt P_1 eingeschalteten Schalters 10a in
dem ersten Pfad erzeugt werden.In the first period P_1, if the input terminal P IN assumes a low logic state, the input signal IN is at the low voltage level. The level determination unit 10 thus determines the voltage level of the input signal IN as a low voltage level. Because the switch 11d is turned off by the enable signal IN, the input signal IN having the low voltage level is output to the output terminal P OUT to be output signal OUT through the inverters 11a and 11b to serve. The level-holding unit 12 is inactive and the second path is due to the switch turned off 12b separated. Leakage current or leakage current would be due to the switched in the first period P_1 switch 10a be generated in the first path.
Dann
schaltet in dem zweiten Zeitabschnitt P_2 das Aktivierungs-Signal
EN_1 auf den Low-Spannungspegel, um den Schalter 10a abzuschalten.
Der erste Pfad ist somit abgetrennt und es gibt keinen Kriechstrom
in dem ersten Pfad. Das Aktivierungs-Signal EN_2 schaltet auf High-Spannungspegel,
um den Schalter 11d einzuschalten, der Low-Spannungspegel des
Eingangs-Signals IN wird durch die Inverter 11a und 11c verriegelt,
und das Eingangs-Signal IN wird mit dem Low-Spannungspegel zu dem
Ausgangs-Anschluss
POUT ausgegeben, um als Ausgangs-Signal
OUT durch die Inverter 11a und 11b zu dienen.
Somit wird gemäß dem Low-Spannungspegel-Ausgangs-Signal
OUT festgestellt bzw. bestimmt, dass der Eingangs-Anschluss PIN sich in dem Low-Logik-Zustand befindet.Then, in the second period P_2, the enable signal EN_1 switches to the low voltage level to the switch 10a off. The first path is thus separated and it There is no leakage current in the first path. The enable signal EN_2 switches to high voltage level around the switch 11d turn on, the low voltage level of the input signal IN is through the inverter 11a and 11c latched, and the input signal IN is output at the low voltage level to the output terminal P OUT to output signal OUT through the inverters 11a and 11b to serve. Thus, in accordance with the low voltage level output signal OUT, it is determined that the input terminal P IN is in the low logic state.
Außerdem ist
in dem zweiten Zeitabschnitt P_2 die Pegelspannungs-Einheit 12 auch
inaktiv, weil der Schalter 12a durch das Ausgangs-Signal
OUT mit einem Low-Spannungspegel
abgeschaltet ist und der zweite Pfad abgeschnitten ist. Unter der
Bedingung, dass das Eingangs-Signal sich auf dem Low-Spannungspegel
befindet, würde,
weil die ersten und zweiten Pfade beide in der zweiten Zeitabschnitt
P_2 abgeschnitten sind, kein Kriechstrom während des zweiten Zeitabschnitts
P_2 auftreten.In addition, in the second period P_2, the level voltage unit 12 also inactive because of the switch 12a is turned off by the output signal OUT with a low voltage level and the second path is cut off. Under the condition that the input signal is at the low voltage level, since the first and second paths are both cut off in the second time period P_2, no leakage current would occur during the second time period P_2.
In
einigen Ausführungsbeispielen
ist, wenn die beiden Zustände
des Eingangs-Anschlusses
PIN einen potentialfreien Zustand und einen
High-Logik-Zustand darstellen, die Referenzspannung VREF eine
Grundspannung bzw. Masse (ground voltage) mit einem Low-Spannungspegel.
Falls der Eingangs-Anschluss PIN sich in
einem potentialfreien Zustand befindet, wird das Eingangs-Signal
IN gemäß der Referenzspannung
VREF durch den ersten Pfad in der Pegelbestimmungs-Einheit 10 heruntergezogen. Die
Pegelbestimmungs-Einheit 10 bestimmt somit den Spannungspegel
des Eingangs-Signals IN als einen Low-Spannungspegel. Falls der
Eingangs-Anschluss PIN sich in einem High-Logik-Zustand
befindet, bestimmt die Pegelbestimmungs-Einheit 10 den Spannungspegel
des Eingangs-Signals IN als einen High-Spannungspegel.In some embodiments, when the two states of the input terminal P IN represent a floating state and a high logic state, the reference voltage V REF is a ground voltage having a low voltage level. If the input terminal P IN is in a floating state, the input signal IN according to the reference voltage V REF becomes the first path in the level determination unit 10 pulled down. The level determination unit 10 thus determines the voltage level of the input signal IN as a low voltage level. If the input terminal P IN is in a high logic state, the level determination unit determines 10 the voltage level of the input signal IN as a high voltage level.
Wie
beschrieben, wird der Übergang
der Aktivierungs-Signale EN_1 und EN_2 gemäß einer Versorgungsspannung
bestimmt. Die 3 zeigt eine exemplarische Ausführungsform
einer Takterzeugungs-Einheit 13 in 1. Die Takterzeugungs-Einheit 13' umfasst einen
Spannungsgenerator 30, einen Spannungsteiler 31,
eine Vergleichseinheit 32, einen Zeitgeber bzw. Timer 33,
einen Multiplexer 34, ein ODER-Gatter 35 und einen Inverter 36.
Der Spannungsteiler 31 enthält Widerstände 31a und 31b.
Die Vergleichseinheit 32 enthält einen Komparator 32a und
ein D-Flip-Flop 32b, wobei das D-Flip-Flop 32b bei
einer fallenden Flanke aktiv ist und ein Steuersignal CS_1 erzeugt,
das zu Beginn bzw. anfangs den Low-Spannungspegel einnimmt. Der
Timer 33 erzeugt ein Steuersignal CS_2, das anfangs den
Low-Spannungspegel einnimmt. Der Spannungsgenerator 30 empfangt
eine Versorgungsspannung VBAT und erzeugt
eine Spannung V_1. In diesem Ausführungsbeispiel kann der Spannungsgenerator 30 ein
Bandlücken-Spannungsgenerator
(bandgap voltage generator) sein. In dem Spannungsteiler 31 sind
zwei Widerstände 31a und 31b in Serie
zwischen der Versorgungsspannung VBAT und der
Grundspannung bzw. Masse (ground voltage) GND geschaltet. Der Spannungsteiler 31 erzeugt eine
Spannung V_2 gemäß einem
vorbestimmten Verhältnis
der Differenzspannung zwischen der Versorgungsspannung VBAT und der Grundspannung bzw. Masse GND.
Das vorbestimmte Verhältnis
wird gemäß dem elektrischen
Widerstand der Widerstände 31a und 31b bestimmt.
Ein nicht-invertierender Anschluss (+) des Komparators 32a empfängt die Spannung
V_1 und ein invertierender Anschluss (-) davon empfängt die
Spannung V_2. Es wird angenommen, dass die Versorgungsspannung VBAT allmählich
ansteigt, wie etwa mit einer Anstiegszeit > 1ms, wie in 4 dargestellt.
Der Komparator 32 vergleicht die Spannungen V_1 und V_2
und erzeugt ein Ergebnissignal RS und ändert einen Spannungspegel
des Ergebnissignals RS gemäß dem verglichenen
Ergebnis bzw. Vergleichsergebnis. Ein Anschluss des Multiplexers 34 empfängt das
Ergebnissignal RS, der andere Anschluss davon empfängt die Versorgungsspannung
VBAT. In dem ersten Zeitabschnitt P_1 ist
zu Beginn die Spannung V_2 größer als
die Spannung V_1, und der Komparator 32a ändert das
Ergebnissignal RS auf einen Low-Spannungspegel.
Dann wird die Spannung V_2 geringer als die Spannung V_1, und der
Komparator 32a wechselt das Ergebnissignal RS auf einen High-Spannungspegel.
Da das D-Flip.-Flop 32b den Zustand bei der fallenden Flanke
von RS wechselt, verbleibt der Spannungspegel des Steuersignal CS_1
auf Low. Das ODER-Gatter 35 empfängt die Steuersignale CS_1
und CS_2 beide mit dem Low-Spannungspegel und gibt ein Auswahlsignal
SS mit dem Low-Spannungspegel zu dem Multiplexer 34 aus.
Der Multiplexer 34 gibt dann die Versorgungsspannung VBAT aus, um als Aktivierungs-Signal EN_1 zu dienen.
Mit anderen Worten folgt das Aktivierungs-Signal EN_1 in dem ersten
Zeitabschnitt P_1 der Versorgungsspannung VBAT.
Der Inverter 36 empfängt
und invertiert das Aktivierungs-Signal EN_1 und gibt das invertierte
Aktivierungs-Signal EN_1 aus, um als Aktivierungs-Signal EN_2 zu
dienen.As described, the transition of the activation signals EN_1 and EN_2 is determined according to a supply voltage. The 3 shows an exemplary embodiment of a clock generation unit 13 in 1 , The clock generation unit 13 ' includes a voltage generator 30 , a voltage divider 31 , a comparison unit 32 , a timer 33 , a multiplexer 34 , an OR gate 35 and an inverter 36 , The voltage divider 31 contains resistors 31a and 31b , The comparison unit 32 contains a comparator 32a and a D flip flop 32b where the D flip flop 32b is active at a falling edge and generates a control signal CS_1, which assumes the beginning or the beginning of the low voltage level. The timer 33 generates a control signal CS_2, which initially assumes the low voltage level. The voltage generator 30 receives a supply voltage V BAT and generates a voltage V_1. In this embodiment, the voltage generator 30 a bandgap voltage generator. In the voltage divider 31 are two resistors 31a and 31b connected in series between the supply voltage V BAT and the ground voltage or ground voltage GND. The voltage divider 31 generates a voltage V_2 according to a predetermined ratio of the difference voltage between the supply voltage V BAT and the ground voltage or ground GND. The predetermined ratio becomes according to the resistance of the resistors 31a and 31b certainly. A non-inverting (+) terminal of the comparator 32a receives the voltage V_1 and an inverting terminal (-) thereof receives the voltage V_2. It is assumed that the supply voltage V BAT gradually increases, such as with a rise time> 1 ms, as in FIG 4 shown. The comparator 32 compares the voltages V_1 and V_2 and generates a result signal RS and changes a voltage level of the result signal RS according to the compared result. One connection of the multiplexer 34 receives the result signal RS, the other terminal thereof receives the supply voltage V BAT . In the first period P_1, at the beginning, the voltage V_2 is greater than the voltage V_1, and the comparator 32a changes the result signal RS to a low voltage level. Then, the voltage V_2 becomes lower than the voltage V_1, and the comparator 32a the result signal RS changes to a high voltage level. Because the D flip flop 32b the state at the falling edge of RS changes, the voltage level of the control signal CS_1 remains low. The OR gate 35 receives the control signals CS_1 and CS_2 both at the low voltage level and outputs a selection signal SS having the low voltage level to the multiplexer 34 out. The multiplexer 34 then outputs the supply voltage V BAT to serve as the enable signal EN_1. In other words, the activation signal EN_1 follows the supply voltage V BAT in the first time period P_1. The inverter 36 receives and inverts the enable signal EN_1 and outputs the inverted enable signal EN_1 to serve as the enable signal EN_2.
Nach
der Zeit TP, d.h. in dem zweiten Zeitabschnitt P_2, wird die Spannung
V_2 größer als
die Spannung V_1, wobei der Komparator 32a das Ergebnissignal
RS zum Zeitpunkt TP auf einen Low-Spannungspegel ändert während die
Versorgungsspannung VBAT 2,7 V beträgt. Weil
das Ergebnissignal RS von einem High-Spannungspegel zu einem Low-Spannungspegel geändert wird,
tritt eine abfallende Flanke in dem Ergebnissignal RS auf. Das D-Flip-Flop 32 wird
somit getriggert und der Spannungspegel des Steuersignals CS_1 wird
High wie die Versorgungsspannung VBAT. Das
ODER-Gatter 35 empfängt
das Steuersignal CS1 mit dem High-Spannungspegel und das Steuersignal
CS_2 mit einem Low-Spannungspegel und gibt das Auswahlsignal SS
mit einem High-Spannungspegel
an den Multiplexer 34 aus. Der Multiplexer 34 gibt
dann das Ergebnissignal RS mit einem Low-Spannungspegel aus, um
als Aktivierungs-Signal EN_1 zu dienen. Somit wird der Spannungspegel
des Aktivierungs-Signals EN_1 von High auf Low zum Zeitpunkt TP
geändert,
während
die Versorgungsspannung VBAT 2,7 V beträgt. Der
Inverter 36 empfangt und invertiert das Aktivierungs-Signal
EN_1 mit dem Low-Spannungspegel und gibt das invertierte Aktivierungs-Signal
EN_1 aus, um als Aktivierungs-Signal EN_2 zu dienen. Anzumerken
ist, dass das Steuersignal CS_2 anfänglich einen Low-Spannungspegel
aufgewiesen hat. Wenn der Timer 33 den Zeitpunkt TP erreicht
und das Steuersignal CS_1 noch nicht einen High-Spannungspegel erreicht
hat, ändert
der Timer 33 das Steuersignal CS_2 auf einen High-Spannungspegel, so
dass der Multiplexer 34 das Ergebnissignal RS ausgibt,
um als Aktivierungs-Signal EN_1 zu dienen.After the time TP, ie in the second time period P_2, the voltage V_2 is greater than the voltage V_1, wherein the comparator 32a the result signal RS changes to a low voltage level at time TP while the supply voltage V BAT is 2.7V. Because the result signal RS is changed from a high voltage level to a low voltage level, a falling edge occurs in the result signal RS. The D flip flop 32 is thus triggered and the voltage level of the control signal CS_1 becomes high the supply voltage V BAT . The OR gate 35 receives the control signal CS1 with the high voltage level and the control signal CS_2 with a low voltage level and outputs the selection signal SS to the multiplexer with a high voltage level 34 out. The multiplexer 34 then outputs the result signal RS with a low voltage level to serve as the enable signal EN_1. Thus, the voltage level of the enable signal EN_1 is changed from high to low at time TP while the supply voltage V BAT is 2.7V. The inverter 36 receives and inverts the enable signal EN_1 at the low voltage level and outputs the inverted enable signal EN_1 to serve as the enable signal EN_2. It should be noted that the control signal CS_2 initially had a low voltage level. When the timer 33 has reached the time TP and the control signal CS_1 has not yet reached a high voltage level, the timer changes 33 the control signal CS_2 to a high voltage level, so that the multiplexer 34 outputs the result signal RS to serve as the enable signal EN_1.
Falls
die Versorgungsspannung VBAT schnell ansteigt,
wie in 5 gezeigt, ist die Spannung V_2 immer größer als
die Spannung V_1, weil die Spannung V_1, die von dem Spannungsgenerator 30 erzeugt
wird, nicht in der Lage ist, schnell anzusteigen. Der Komparator 32a erzeugt
immer das Ergebnissignal RS mit dem Low-Spannungspegel. Das D-Flip-Flop 32 wird
immer nicht getriggert und der Spannungspegel des Steuersignals
CS_1 ist immer Low. Das ODER-Gatter 35 empfangt die Steuersignale
CS_1 und CS_2, beide mit Low-Spannungspegeln, und gibt das Auswahlsignal
SS mit Low-Spannungspegeln an den Multiplexer 34 aus. Der
Multiplexer 34 gibt dann die Versorgungsspannung VBAT aus, um als Aktivierungs-Signal EN_1
zu dienen. Der Inverter 36 empfangt und invertiert das
Aktivierungs-Signal und gibt das invertierte Aktivierungs-Signal
EN_1 aus, um als Aktivierungs-Signal EN_2 zu dienen. Somit wird
der Spannungspegel des Aktivierungs-Signals EN_1 nicht von High
auf Low geändert,
während
die Versorgungsspannung VBAT 1,7 V beträgt. Unter
dieser Bedingung zählt
der Timer 33 fortlaufend die Zeit. Wenn der Timer 33 den
Zeitpunkt TP erreicht, ändert
der Timer 33 direkt das Steuersignal CS_2 auf einen High-Spannungspegel,
so dass der Multiplexer 34 das Ergebnissignal RS ausgibt, um
als Aktivierungs-Signal EN_1 zu dienen.If the supply voltage V BAT rises rapidly, as in 5 shown, the voltage V_2 is always greater than the voltage V_1, because the voltage V_1, that of the voltage generator 30 is not able to increase rapidly. The comparator 32a always generates the result signal RS with the low voltage level. The D flip flop 32 is always not triggered and the voltage level of the control signal CS_1 is always low. The OR gate 35 receives the control signals CS_1 and CS_2, both at low voltage levels, and provides the select signal SS with low voltage levels to the multiplexer 34 out. The multiplexer 34 then outputs the supply voltage V BAT to serve as the enable signal EN_1. The inverter 36 receives and inverts the activation signal and outputs the inverted activation signal EN_1 to serve as the activation signal EN_2. Thus, the voltage level of the enable signal EN_1 is not changed from high to low while the supply voltage V BAT is 1.7V. Under this condition, the timer counts 33 continuously the time. When the timer 33 reaches the time TP, the timer changes 33 directly the control signal CS_2 to a high voltage level, allowing the multiplexer 34 outputs the result signal RS to serve as the enable signal EN_1.
In
einigen Ausführungsbeispielen
kann die Takterzeugungs-Einheit 13 vereinfacht werden.
Die 6 zeigt andere, beispielhafte Ausführungsformen
der Takterzeugungs-Einheit 13 nach 1.
Die Takterzeugungs-Einheit 13'' enthält einen
Timer 60 und einen Inverter 61. Der Timer 60 erzeugt
das Aktivierungs-Signal EN_1. Wenn der Timer 60 den Zeitpunkt
TP zwischen der ersten und zweiten Zeitabschnitt P_1 und P_2 erreicht, ändert der
Timer den Spannungspegel des Aktivierungs-Signals EN_1 auf einen
Low-Spannungspegel.
Der Inverter 31 empfangt und invertiert das Aktivierungs-Signal
EN_1 und gibt das invertierte Aktivierungs-Signal EN_1 aus, um als
Aktivierungs-Signal EN_2 zu dienen.In some embodiments, the clock generation unit 13 be simplified. The 6 shows other exemplary embodiments of the clock generating unit 13 to 1 , The clock generation unit 13 '' contains a timer 60 and an inverter 61 , The timer 60 generates the activation signal EN_1. When the timer 60 reaches the time point TP between the first and second time periods P_1 and P_2, the timer changes the voltage level of the activation signal EN_1 to a low voltage level. The inverter 31 receives and inverts the enable signal EN_1 and outputs the inverted enable signal EN_1 to serve as the enable signal EN_2.
In
einigen Ausführungsformen
werden, wenn der Eingangs-Schaltung 1 in einem IC realisiert
wird, die Aktivierungs-Signale EN_1 und EN_2 intern von dem IC erzeugt.In some embodiments, when the input circuit 1 in an IC that generates enable signals EN_1 and EN_2 internally from the IC.
In
einem exemplarischen Ausführungsbeispiel
einer Eingangs-Schaltung nach 7 kann eine
Eingangs-Schaltung 7 drei Zustände bestimmen (potentialfreier
Zustand, High- und Low-Logik-Zustände) des Eingangs-Anschlusses,
und enthält
eine Pegelbestimmungs-Einheit 70, eine Analog-Digital-Wandler-Einheit 71 und
ein Latch-Modul 72.
Der Eingangs-Anschluss kann ein logischer Eingangskontakt eines
integrierten Schaltkreises (IC) sein. Die Pegelbestimmungs-Einheit 70 empfängt ein
Eingangs-Signal EN an dem Eingangs-Anschluss PIN der
Eingangs-Schaltung 7 und bestimmt einen Spannungspegel
des Eingangs-Signals IN, wenn das Aktivierungs-Signal EN_1 High ist. Die Analog-Digital-Wandler-Einheit 71 empfängt das
Eingangs-Signal
IN mit dem bestimmten Spannungspegel und wandelt das Eingangs-Signal
IN in ein Digitalsignal RS gemäß dem bestimmten
Spannungspegel des Eingangs-Signals IN in dem ersten Zeitabschnitt. Das
Latch-Modul 72 verriegelt das digitale Signal RS gemäß einem
Aktivierungs-Signal EN_2 in einem zweiten Zeitabschnitt, der auf
den ersten Zeitabschnitt folgt, um als ein Ausgangs-Signal OUT zu
dienen. Gemäß dem Ausgangs-Signal
OUT kann der Zustand des Eingangs-Anschlusses PIN bestimmt werden.In an exemplary embodiment of an input circuit according to 7 can be an input circuit 7 determine three states (floating state, high and low logic states) of the input terminal, and includes a level determination unit 70 , an analog-to-digital converter unit 71 and a latch module 72 , The input terminal may be a logic input contact of an integrated circuit (IC). The level determination unit 70 receives an input signal EN at the input terminal P IN of the input circuit 7 and determines a voltage level of the input signal IN when the enable signal EN_1 is high. The analog-to-digital converter unit 71 receives the input signal IN at the predetermined voltage level and converts the input signal IN into a digital signal RS according to the determined voltage level of the input signal IN in the first period. The latch module 72 latches the digital signal RS in accordance with an enable signal EN_2 in a second time period following the first time period to serve as an output signal OUT. According to the output signal OUT, the state of the input terminal P IN can be determined.
In
diesem Ausführungsbeispiel
haben Signale High-Spannungspegel oder Low-Spannungspegel gemäß einem Referenzpegel. Im digitalen
Bereich entsprechen die High-Spannungspegel logischen High-Pegeln
und die Low-Spannungspegel entsprechen logischen Low-Pegeln.In
this embodiment
signals have high voltage levels or low voltage levels according to a reference level. In the digital
Range correspond to the high voltage level logical high levels
and the low voltage levels correspond to logical low levels.
Wie
in 7 gezeigt, umfasst die Eingangs-Schaltung 7 weiter
eine Pull-Down-Einheit 73. Die Pull-Down-Einheit 73 ist
zwischen dem Eingangs-Anschluss IN und einer Grundspannung bzw. Masse
(ground voltage) GND geschaltet und zieht den Eingangs-Anschluss PIN auf
die Grundspannung bzw. Masse GND gemäß dem Ausgangs-Signal OUT in
dem zweiten Zeitabschnitt, wenn der Eingangs-Anschluss PIN sich
in einem potentialfreien Zustand (floating state) befindet. Der
Eingangs-Schaltung 7 umfasst auch eine Takterzeugungs-Einheit 74,
zur Erzeugung der Aktivierungs-Signale EN_1 und EN_2. Das Aktivierungs-Signal EN_1
ist komplementär
zu dem Aktivierungs-Signal EN_2.As in 7 shown includes the input circuit 7 Continue a pull-down unit 73 , The pull-down unit 73 is connected between the input terminal IN and a ground voltage GND and pulls the input terminal PIN to the ground voltage GND according to the output signal OUT in the second time period when the input terminal PIN is in a floating state. The input circuit 7 also includes a clock generation unit 74 , for generating the activation signals EN_1 and EN_2. The activation signal EN_1 is complementary to the activation signal EN_2.
Bezugnehmend
auf 7 enthält
die Pegelbestimmungs-Einheit 70 Schalter 70a und 70d,
sowie Widerstände 70b und 70c.
Die Schalter 70a und 70d werden durch das Aktivierungs-Signal
EN_1 gesteuert. Der Widerstand 70b ist mit dem Schalter 70a in
Serie zwischen einer Versorgungsspannung VBAT und
dem Eingangs-Anschluss PIN geschaltet. Der
Widerstand 70c ist in Serie mit dem Schalter 70d zwischen
dem Eingangs-Anschluss PIN und der Grundspannung
bzw. Masse GND geschaltet. In diesem Ausführungsbeispiel sind die elektrischen
Widerstände 70b und 70c gleich.Referring to 7 contains the level determination unit 70 switch 70a and 70d , as well as resistors 70b and 70c , The switches 70a and 70d are controlled by the enable signal EN_1. The resistance 70b is with the switch 70a connected in series between a supply voltage V BAT and the input terminal P IN . The resistance 70c is in series with the switch 70d connected between the input terminal P IN and the ground voltage or ground GND. In this embodiment, the electrical resistances 70b and 70c equal.
Bezugnehmend
auf 7 enthält
die Analog-Digital-Wandler-Einheit 71 Komparatoren 71a und 71b,
sowie einen Spannungsteiler 71c. Der Spannungsteiler 71c ist
zwischen der Versorgungsspannung VBAT und
der Grundspannung bzw. Masse GND geschaltet und erzeugt Schwellwert-Spannungen
VTH_1 und VTH_2, die von dem Aktivierungs-Signal EN_1 in dem ersten
Zeitabschnitt gesteuert werden. Der Spannungsteiler 71c enthält einen
Schalter 71d und Widerstände 71e bis 71g,
die in Serie zwischen der Versorgungsspannung VBAT und
der Grundspannung bzw. Masse GND geschaltet sind. Der Schalter 71d wird
durch das Aktivierungs-Signal EN_1 gesteuert. Die Schwellwert-Spannung
VTH_1 wird von einem Knoten N71a zwischen den Widerständen 71e und 71f erzeugt
und die Schwellwert-Spannung VTH_2 wird von einem Knoten N71b zwischen
den Widerstanden 71f und 71g erzeugt. Der Komparator 71a empfangt
das Eingangs-Signal IN durch einen nicht-invertierenden Anschluss
(+) und die Schwellwert-Spannung VTH_1 durch einen invertierenden
Anschluss (-). Der Komparator 71a vergleicht den bestimmten
Spannungspegel des Eingangs-Signals IN und die Spannung VTH_1 und
erzeugt ein Ergebnissignal RS_1 gemäß dem Vergleichsergebnis. Der
Komparator 71b empfängt
das Eingangs-Signal IN durch einen nicht-invertierenden Anschluss
(+) und die Schwellwert-Spannung VTH_2 durch einen invertierenden
Anschluss (-). Der Komparator 71b vergleicht den bestimmten
Spannungspegel des Eingangs-Signals IN und die Spannung VTH_2 und
erzeugt ein Ergebnissignal RS_2 gemäß dem Vergleichsergebnis. Das
Ergebnissignal RS_1 wird mit dem Ergebnissignal RS_2 verknüpft bzw. kombiniert,
um das Digitalsignal RS zu bilden. In dem Ausführungsbeispiel hat jedes der
Ergebnissignale RS_1 und RS_2 ein Bit und das Digitalsignal RS hat somit
2 Bit.Referring to 7 contains the analog-to-digital converter unit 71 comparators 71a and 71b , as well as a voltage divider 71c , The voltage divider 71c is connected between the supply voltage V BAT and the ground voltage GND, and generates threshold voltages VTH_1 and VTH_2 which are controlled by the enable signal EN_1 in the first period. The voltage divider 71c contains a switch 71d and resistances 71e to 71g , which are connected in series between the supply voltage V BAT and the ground voltage or ground GND. The desk 71d is controlled by the enable signal EN_1. The threshold voltage VTH_1 is applied by a node N71a between the resistors 71e and 71f and the threshold voltage VTH_2 is generated by a node N71b between the resistors 71f and 71g generated. The comparator 71a receives the input signal IN through a non-inverting terminal (+) and the threshold voltage VTH_1 through an inverting terminal (-). The comparator 71a compares the determined voltage level of the input signal IN and the voltage VTH_1, and generates a result signal RS_1 according to the comparison result. The comparator 71b receives the input signal IN through a non-inverting terminal (+) and the threshold voltage VTH_2 through an inverting terminal (-). The comparator 71b compares the determined voltage level of the input signal IN and the voltage VTH_2, and generates a result signal RS_2 according to the comparison result. The result signal RS_1 is combined with the result signal RS_2 to form the digital signal RS. In the embodiment, each of the result signals RS_1 and RS_2 has one bit, and thus the digital signal RS has 2 bits.
Das
Latch-Modul 72 enthält
Auffangregister bzw. Latches 72a und 72b. Das
Latch 72a empfängt das
Ergebnissignal RS_1 von dem Komparator 71a und verriegelt
das Ergebnissignal RS_1 (Latschen bzw. Einfrieren des Zustandes)
gemäß dem Aktivierungs-Signal
EN_2 in dem zweiten Zeitabschnitt, um als verriegeltes Signal OUT_1
zu dienen. Das Latch 72b empfängt das Ergebnissignal RS_2
von dem Komparator 71b und verriegelt das Ergebnissignal RS_2
gemäß dem Aktivierungs-Signal EN_2 in dem zweiten
Zeitabschnitt, um als verriegeltes Signal OUT_2 zu dienen. Das verriegelte
Signal OUT_1 wird mit dem verriegelten Signal OUT_2 kombiniert, um
das Ausgangs-Signal OUT zu bilden. In diesem Beispiel hat jedes
verriegelte Signal OUT_1 und OUT_2 ein Bit und das Ausgangs-Signal
OUT hat somit 2 Bit.The latch module 72 contains catch records or latches 72a and 72b , The latch 72a receives the result signal RS_1 from the comparator 71a and latches the result signal RS_1 (latching state) according to the enable signal EN_2 in the second time period to serve as the latched signal OUT_1. The latch 72b receives the result signal RS_2 from the comparator 71b and locks the result signal RS_2 in accordance with the enable signal EN_2 in the second time period to serve as the latched signal OUT_2. The latched signal OUT_1 is combined with the latched signal OUT_2 to form the output signal OUT. In this example, each latched signal OUT_1 and OUT_2 has one bit and the output signal OUT thus has 2 bits.
Die
Pull-Down-Einheit 73 enthält einen Widerstand 73a,
Schalter 73b und 73c, und ein XOR-Gatter 73d.
Der Widerstand 73a und Schalter 73b und 73c sind
in Serie zwischen dem Eingangs-Anschluss PIN und
der Grundspannung bzw. Masse GND geschaltet. Das XOR-Gatter 73d empfängt die
verriegelten Signale OUT_1 und OUT_2 (das Ausgangs-Signal OUT) und erzeugt
ein Aktivierungs-Signal EN_3. Der Schalter 73b wird von
dem Aktivierungs-Signal EN_2 gesteuert und der Schalter 73c wird
von dem Aktivierungs-Signal
EN_3 gesteuert.The pull-down unit 73 contains a resistor 73a , Switch 73b and 73c , and an XOR gate 73d , The resistance 73a and switches 73b and 73c are connected in series between the input terminal P IN and the ground voltage or ground GND. The XOR gate 73d receives the latched signals OUT_1 and OUT_2 (the output signal OUT) and generates an enable signal EN_3. The desk 73b is controlled by the enable signal EN_2 and the switch 73c is controlled by the activation signal EN_3.
Die
Arbeitsweise der Eingangs-Schaltung wird anhand der 7 und 2 beschrieben.
In diesem Ausführungsbeispiel
werden alle Schalter durch ein High-Spannungspegel-Signal eingeschaltet
und durch ein Low-Spannungspegel-Signal ausgeschaltet.The operation of the input circuit is based on the 7 and 2 described. In this embodiment, all switches are turned on by a high voltage level signal and turned off by a low voltage level signal.
Bezugnehmend
auf 2 steigt die Versorgungsspannung VBAT von
0 V in dem ersten Zeitabschnitt P_1 und hat einen High-Spannungspegel, und
das Aktivierungs-Signal EN_1 steigt wie die Versorgungsspannung
VBAT. Wenn das Aktivierungs-Signal EN_1
den High-Spannungspegel erreicht, werden die Schalter 70a und 70d eingeschaltet.
Wenn der Eingangs-Anschluss PIN sich in
einem potentialfreien Zustand befindet, wird der Spannungspegel des
Eingangs-Signals IN auf einen mittleren Spannungspegel zwischen
der Versorgungsspannung VBAT und der Grundspannung
bzw. Masse (ground voltage) GND aufgrund der Widerstände 70b und 70c mit
denselben elektrischen Widerständen
gezogen. Die Pegelbestimmungs-Einheit 70 bestimmt somit
den Spannungspegel des Eingangs-Signals IN als den mittleren Spannungspegel.
Zur selben Zeit wird der Schalter 71d eingeschaltet und
es wird somit erreicht, dass die Schwellwert-Spannung VTH_1 größer als
die Schwellwert-Spannung VTH_2 ist. Weil die Schwellwert-Spannung
VTH_1 größer als
der Spannungspegel des Eingangs-Signals
IN ist, erzeugt der Komparator 71a das Ergebnissignal RS_1 mit
dem Low-Spannungspegel.
Weil der Spannungspegel des Eingangs-Signals IN größer als
die Schwellwert-Spannung VTH_2 ist, erzeugt der Komparator 72a das
Ergebnissignal RS_2 mit dem High-Spannungspegel.Referring to 2 the supply voltage V BAT rises from 0V in the first period P_1 and has a high voltage level, and the enable signal EN_1 rises like the supply voltage V BAT . When the enable signal EN_1 reaches the high voltage level, the switches become 70a and 70d switched on. When the input terminal P IN is in a floating state, the voltage level of the input signal IN becomes a middle voltage level between the supply voltage V BAT and the ground voltage GND due to the resistances 70b and 70c pulled with the same electrical resistances. The level determination unit 70 thus determines the voltage level of the input signal IN as the middle voltage level. At the same time the switch 71d is turned on and it is thus achieved that the threshold voltage VTH_1 is greater than the threshold voltage VTH_2. Because the threshold voltage VTH_1 is greater than the voltage level of the input signal IN, the comparator generates 71a the result signal RS_1 with the low voltage level. Because the voltage level of the input signal IN is greater than the threshold voltage VTH_2, the comparator generates 72a the result signal RS_2 with the High-voltage level.
Wenn
die Versorgungsspannung VBAT auf eine bestimmte
Spannung wie etwa 2,7 V ansteigt, schaltet das Aktivierungs-Signal
EN_1 auf den Low-Spannungspegel und das Aktivierungs-Signal EN_2
schaltet auf den High-Spannungspegel. Bezugnehmend auf 2 ist
die Zeit, zu der das Aktivierungs-Signal EN_1 auf den Low-Spannungspegel schaltet,
mit dem Bezugszeichen TP versehen, und ein Zeitabschnitt nach dem
Zeitpunkt TP bezieht sich auf einen zweiten Zeitabschnitt P_2. In
dem zweiten Zeitabschnitt P_2 werden die Latches 72a und 72b durch
das Aktivierungs-Signal EN_2 mit dem High-Spannungspegel getriggert. Das Latch 72a empfängt und
verriegelt das Ergebnissignal RS_1 mit dem Low-Spannungspegel, um
als verriegeltes Signal OUT_1 zu dienen. Das Latch 72b empfängt und verriegelt
das Ergebnissignal RS_2 mit dem High-Spannungspegel, um als verriegeltes
Signal OUT_2 zu dienen. Gemäß dem verriegelten
Signal OUT_1 mit dem Low-Spannungspegel und dem verriegelten Signal
OUT_2 mit dem High-Spannungspegel wird somit erreicht, dass sich
der Eingangs-Anschluss PIN in dem potentialfreien
Zustand befindet.When the supply voltage V BAT rises to a certain voltage, such as 2.7 V, the enable signal EN_1 switches to the low voltage level and the enable signal EN_2 switches to the high voltage level. Referring to 2 For example, the time at which the enable signal EN_1 switches to the low voltage level is designated TP, and a period after the time TP refers to a second time period P_2. In the second period P_2, the latches 72a and 72b triggered by the enable signal EN_2 with the high voltage level. The latch 72a receives and latches the result signal RS_1 to the low voltage level to serve as the latched signal OUT_1. The latch 72b receives and latches the result signal RS_2 with the high voltage level to serve as the latched signal OUT_2. Thus, according to the latched signal OUT_1 having the low voltage level and the latched signal OUT_2 having the high voltage level, the input terminal P IN is made to be in the floating state.
Außerdem empfängt in dem
zweiten Zeitabschnitt P_2 das XOR-Gatter 73d das verriegelte
bzw. gelatchte Signal OUT_1 mit dem Low-Spannungspegel und das verriegelte
Signal OUT_2 mit dem High-Spannungspegel und erzeugt das Aktivierungs-Signal EN_3 mit dem
High-Spannungspegel. Der Schalter 73b wird durch das Aktivierungs-Signal EN_2
mit dem Hochspannungspegel eingeschaltet und der Schalter 73 wird
durch das Aktivierungs-Signal EN_3 mit dem High-Spannungspegel eingeschaltet.
Somit wird der Eingangs-Anschluss PIN auf die Grundspannung bzw.
Masse GND heruntergezogen, wobei der Eingangs-Anschluss PN vor Potentialfreiheit
(floating) bewahrt wird.In addition, in the second period P_2, the XOR gate receives 73d the latched signal OUT_1 at the low voltage level and the latched signal OUT_2 at the high voltage level and generates the enable signal EN_3 at the high voltage level. The desk 73b is turned on by the high level enable signal EN_2 and the switch 73 is turned on by the enable signal EN_3 at the high voltage level. Thus, the input terminal PIN is pulled down to the ground voltage GND and the input terminal PN is prevented from floating.
Falls
der Eingangs-Anschluss PIN sich in dem Low-Logik-Zustand
befindet, ist das Eingangs-Signal IN auf dem Low-Spannungspegel
in dem ersten Zeitabschnitt P_1. Die Pegelbestimmungs-Einheit 70 bestimmt
somit den Spannungspegel des Eingangs-Signals als den Low-Spannungspegel.
Gemäß der oben
beschriebenen Arbeitsweisen der Analog-Digital-Wandlereinheit 71 und
des Latch-Moduls 72 in dem zweiten Zeitabschnitt P_2 verriegelt
das Latch 72a das Ergebnissignal RS_1 mit dem Low-Spannungspegel, um
als verriegeltes Signal OUT_1 zu dienen, und das Latch 72b verriegelt
das Ergebnissignal RS_2 mit dem Low-Spannungspegel, um als verriegeltes
Signal OUT_2 zu dienen. Somit wird, gemäß dem Low-Spannungspegel der
verriegelten Signale OUT_1 und OUT_2 bestimmt, dass der Eingangs-Anschluss
PIN sich in dem Low-Logik-Zustand befindet.If the input terminal P IN is in the low logic state, the input signal IN is at the low voltage level in the first period P_1. The level determination unit 70 thus determines the voltage level of the input signal as the low voltage level. According to the above-described operations of the analog-to-digital converter unit 71 and the latch module 72 in the second period P_2 the latch locks 72a the result signal RS_1 with the low voltage level to serve as the latched signal OUT_1, and the latch 72b latches the result signal RS_2 to the low voltage level to serve as the latched signal OUT_2. Thus, according to the low voltage level of the latched signals OUT_1 and OUT_2, it is determined that the input terminal P IN is in the low logic state.
In ähnlichen
Betriebszuständen
erzeugt, falls der Eingangs-Anschluss PIN sich
in dem High-Logik-Zustand befindet, das Latch 72a das Ergebnissignal
RS_1 mit dem High-Spannungspegel,
um als verriegeltes Signal OUT_1 zu dienen und das Latch 72b erzeugt
das Ergebnissignal RS_2 mit dem High-Spannungspegel, um als verriegeltes
Signal OUT_2 zu dienen. Somit wird gemäß den High-Spannungspegel-verriegelten
Signalen OUT_1 und OUT_2 bestimmt, dass der Eingangs-Anschluss PIN sich in dem High-Logik-Zustand befindet.In similar operating conditions, if the input terminal P IN is in the high logic state, the latch is generated 72a the result signal RS_1 with the high voltage level to serve as the latched signal OUT_1 and the latch 72b generates the result signal RS_2 with the high voltage level to serve as the latched signal OUT_2. Thus, according to the high voltage level latched signals OUT_1 and OUT_2, it is determined that the input terminal P IN is in the high logic state.
In
dem Zustand, dass der Eingangs-Anschluss PIN sich
in dem Low- und High-Logik-Zustanden
befindet, weil das XOR-Gatter 73d die verriegelten Signale
OUT_1 und OUT_2 mit den High/Low-Spannungspegeln empfängt, erzeugt
das XOR_Gatter 73d das Aktivierungs-Signal EN_3 mit dem
Low-Spannungspegel, um den Schalter 73c auszuschalten.
Somit ist die Pull-Down-Einheit 73 inaktiv.In the state that the input terminal P IN is in the low and high logic states because the XOR gate 73d receives the latched signals OUT_1 and OUT_2 with the high / low voltage levels, generates the XOR_gate 73d the enable signal EN_3 with the low voltage level to the switch 73c off. Thus, the pull-down unit 73 inactive.
In
diesem Ausführungsbeispiel
kann die Takterzeugungs-Einheit 74 durch die Takterzeugungs-Einheit 13' nach 3 oder
die Takterzeugungs-Einheit 13'' nach 6 realisiert
werden. In einigen Ausführungsbeispielen
werden, wenn die Eingangs-Schaltung 7 in
einem IC realisiert wird, die Aktivierungs-Signale EN_1 und EN_2
intern von dem IC erzeugt.In this embodiment, the clock generating unit 74 through the clock generation unit 13 ' to 3 or the clock generation unit 13 '' to 6 will be realized. In some embodiments, when the input circuit 7 in an IC that generates enable signals EN_1 and EN_2 internally from the IC.
Zusammenfassend
enthält
eine Eingangs-Schaltung eine Pegelbestimmungs-Einheit und eine Ausgangs-Einheit
wird bereitgestellt. In einem ersten Zeitabschnitt, der durch ein
erstes Aktivierungs-Signal gesteuert wird, empfängt die Pegelbestimmungs-Einheit
ein Eingangs-Signal an einem Eingangs-Anschluss der Eingangs-Schaltung
und bestimmt einen Spannungspegel des Eingangs-Signals. Die Ausgangs-Einheit
ist an dem Eingangs-Anschluss angeschlossen. In dem ersten Zeitabschnitt gibt
die Ausgangs-Einheit
das Eingangs-Signal mit einem bestimmten Spannungspegel an einen
Ausgangs-Anschluss
der Eingangs-Schaltung aus, um als Ausgangs-Signal zu dienen. In
einem zweiten Zeitabschnitt, der dem ersten Zeitabschnitt folgt,
verriegelt die Ausgangs-Einheit
den bestimmten Spannungspegel des Eingangs-Signals gemäß einem zweiten
Aktivierungs-Signal und gibt das Eingangs-Signal mit dem bestimmten
Spannungspegel an den Ausgangs-Anschluss aus, um als Ausgangs-Signal
zu dienen.In summary
contains
an input circuit, a level determination unit and an output unit
will be provided. In a first period, by a
first activation signal is controlled, the level determination unit receives
an input signal at an input terminal of the input circuit
and determines a voltage level of the input signal. The output unit
is connected to the input connector. In the first period gives
the output unit
the input signal with a certain voltage level to a
Output terminal
of the input circuit to serve as the output signal. In
a second time period following the first time period,
locks the output unit
the determined voltage level of the input signal according to a second
Activation signal and gives the input signal with the specified
Voltage level to the output terminal off to output signal
to serve.
Während die
Erfindung anhand von Beispielen und in Bezug auf bevorzugte Ausführungsbeispiele
beschrieben wurde, ist es verständlich,
dass die Erfindung nicht auf die offenbarten Ausführungsbeispiele
beschränkt
ist. Im Gegenteil ist es beabsichtigt, verschiedene Modifikationen
und ähnliche Anordnungen,
wie sie für
den Fachmann offensichtlich sein würden, abzudecken. Deshalb sollte
dem Schutzumfang der beiliegenden Ansprüche die breiteste Interpretation
zukommen, um somit alle solche Modifikationen und ähnliche
Anordnungen mit zu umfassen.While the invention has been described by way of example and with reference to preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments. On the contrary, it is intended to various modifications and similar arrangements, as will be apparent to those skilled in the art would cover. Therefore, the scope of the appended claims should be accorded the broadest interpretation so as to encompass all such modifications and similar arrangements.