DE102006053930B4

DE102006053930B4 - Herstellungsverfahren für eine Transistor-Gatestruktur

Info

Publication number: DE102006053930B4
Application number: DE102006053930A
Authority: DE
Inventors: Clemens Fitz; Axel Buerke; Jens Hahn; Frank Jakubowski; Tobias Mono; Joern Regul; Sven Schmidbauer
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-11-15
Filing date: 2006-11-15
Publication date: 2008-10-02
Anticipated expiration: 2026-11-16
Also published as: US20080124920A1; DE102006053930A1

Abstract

Herstellungsverfahren für eine Transistor-Gatestruktur mit den Schritten:
Bilden eines Gateelektroden-Schichtstapels (5, 6', 7', 8') durch sequenzielles Abscheiden
i) einer Polysiliziumschicht (5) auf einer Gate-Dielektrikumsschicht (9);
ii) einer Kontaktschicht (6') aus Ti auf der Polysiliziumschicht (5);
iii) einer Barrierenschicht (7') aus WN auf der Kontaktschicht (6'); und
iv) einer Gate-Metallschicht (8') aus W auf der Barrierenschicht (7');
wobei die Schritte iii) und iv) als PVD-Schritte unter Verwendung von Krypton und/oder Xenon als Sputtergas durchgeführt werden; und
Annealen des Gateelektroden-Schichtstapels (5, 6', 7', 8') in einem Temperaturschritt im Temperaturbereich zwischen 600 und 950°C zum Erzielen einer Widerstandserniedrigung der Transistor-Gatestruktur.

Description

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Transistor-Gatestruktur.
Aus der US 6,509,254 B1 ist ein Verfahren zum Bilden einer Elektrodenstruktur bekannt, wobei eine PVD-Abscheidung einer Gate-Elektrode unter einer Argonatmosphäre stattfindet.
2 zeigt eine schematische Darstellung zur Erläuterung eines aus der DE 10 2004 004 864 A1 bzw. US 6,902,993 B2 bekannten Herstellungsverfahrens einer Transistor-Gatestruktur.
Zur Herstellung der in 2 dargestellten Transistor-Gatestruktur 1 wird auf einer Gate-Dielektrikumsschicht 9, die auf einem Halbleitersubstrat 10 vorgesehen ist, ein Gateelektroden-Schichtstapel 2 strukturiert. Der Gateelektroden-Schichtstapel 2 enthält eine dotierte Polysiliziumschicht 5, die auf der Gate-Dielektrikumsschicht 9 angeordnet ist.
Auf der Polysiliziumschicht 5 wird eine Kontaktschicht 6 und auf der Kontaktschicht 6 eine Barrierenschicht 7 vorgesehen. Die Kontaktschicht 6 besteht aus Titan, und die Barrierenschicht 7 aus Titannitrid. Auf der Barrierenschicht 7 wird die Gate-Metallschicht 8 aufgebracht. Die Gate-Metallschicht 8 besteht aus Wolfram (W). Auf der Gate-Metallschicht 8 wird eine isolierende Kappe 4 vorgesehen, vorzugsweise aus Siliziumnitrid. An den Seitenwänden des Gateelektroden-Schichtstapels 2 und der isolierenden Kappe 4 befinden sich isolierende Schichten 3, die aus einem Spacernitrid 31 und einem Seitenwandoxid 32 bestehen.
Die Kontaktschicht 6 deckt die Polysiliziumschicht 5 vollständig ab, und verhindert so eine Wechselwirkung von Stickstoff, der in der Barrierenschicht 7 enthalten ist, mit dem Silizium der Polysiliziumschicht 5. Mit anderen Worten wird die Ausbildung von Siliziumnitrid verhindert, welches einen Kontaktwiderstand zwischen der Gate-Metallschicht 8 und der Polysiliziumschicht 5 erhöhen würde.
Bei dem bekannten Herstellungsverfahren für eine Transistor-Gatestruktur werden die Schichten 5, 6, 7, 8 nacheinander abgeschieden und anschließend mittels bekannter photolithographischer Techniken strukturiert. Nach der Strukturierung werden die Isolationskappe 4 und die isolierenden Schichten 3 vorgesehen.
Die Kontaktschicht 6 kann mit einem PVD-, einem CVD- oder eifern ALD-Verfahren (Physical Vapor Dep., Chemical Vapor Dep. oder Atomic Layer Dep.) aufgebracht werden. Bei der Aufbringung der Kontaktschicht 6 ist es wichtig, dass beispielsweise bei einer CVD- oder PVD-Abscheidung die Kontaktschicht 6 unter Ausschluss von Stickstoff aufgebracht wird. Danach lässt sich nach der Aufbringung der Kontaktschicht 6 in situ in der selben Anlage die Barrierenschicht 7 im gleichen Verfahren abscheiden.
Die Barrierenschicht 7, die bei der bekannten Transistor-Gatestruktur aus Titannitrid besteht, bindet den enthaltenen Stickstoff auch bei hohen Temperaturen fest, sodass keine Zerlegung der Barrierenschicht 7 stattfindet.
Die Gate-Metallschicht 8 lässt sich ebenfalls in einem CVD- oder PVD-Verfahren abscheiden. Ein Eindringen von Metall aus der Gate-Metallschicht 8 in die Polysiliziumschicht 5 wird durch die Barrierenschicht 7 verhindert.
Es hat sich gezeigt, dass bei Abscheidung der Schichten 6, 7, 8 in einem PVD-Verfahren unter Verwendung von Argon als Sputtergas ein Annealschritt nach Abscheidung der Schicht 8 unter einer Formiergasatmosphäre eine Widerstandserniedrigung der Größenordnung 30% bewirkt.
Es ist Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine Transistor-Gatestruktur zu schaffen, wobei der Widerstand des bekannten Transistor-Gatestapels weiter erniedrigt werden kann.
Erfindungsgemäss wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, die Barrierenschicht und die Gate-Metallschicht unter Verwendung von Krypton und/oder Xenon als Edelgas anstelle von Argon aufzusputtern.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass bei Verwendung von Krypton oder Xenon als Sputtergas eine Widerstandserniedrigung von bis zu ungefähr 50% erzielt werden kann, also im Vergleich zum bekannten Verfahren der Widerstand nahezu halbiert werden kann.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Gegenstandes der Erfindung.
Gemäss einer bevorzugten Weiterbildung werden die die Schritte iii) und iv) in situ durchgeführt, wobei im Schritt iii) Stickstoff als Sputtergas zusätzlich zu Krypton und/oder Xenon verwendet wird.
Gemäss einer weiteren bevorzugten Weiterbildung wird der Gateelektroden-Schichtstapel vor dem Annealen strukturiert.
Gemäss einer weiteren bevorzugten Weiterbildung wird der Anneal unter Verwendung von einem Argon/Wasserstoff-Gemisch anstelle von Formiergas durchgeführt.
Gemäss einer weiteren bevorzugten Weiterbildung beträgt die das Annealen erzielte Widerstandserniedrigung der Transistor-Gatestruktur zwischen 35 und 55%.
Gemäss einer weiteren bevorzugten Weiterbildung wird der Schritt ii) als PVD-Schritt unter Verwendung von Argon als Sputtergas durchgeführt.
Gemäss einer weiteren bevorzugten Weiterbildung werden eine Isolationskappe und isolierende Seitenwandschichten vor dem Annealen gebildet.
Gemäss einer weiteren bevorzugten Weiterbildung wandelt sich die Kontaktschicht aus Ti beim Annealen in eine TiN-Schicht um.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
1 zeigt eine schematische Darstellung zur Erläuterung eines Herstellungsverfahrens einer Transistor-Gatestruktur als Ausführungsform der vorliegenden Erfindung; und
2 zeigt eine schematische Darstellung zur Erläuterung eines aus der DE 10 2004 004 864 A1 bzw. US 6,902,993 B1 bekannten Herstellungsverfahrens einer Transistor-Gatestruktur.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
1 zeigt eine schematische Darstellung zur Erläuterung eines Herstellungsverfahrens einer Transistor-Gatestruktur als Ausführungsform der vorliegenden Erfindung.
Zur Herstellung der Transistor-Gatestruktur 1' gemäß der Ausführungsform der vorliegenden Erfindung wird wie bei der oben beschriebenen bekannten Transistor-Gatestruktur auf einer Gate-Dielektrikumsschicht, die auf einem Halbleitersubstrat 10 vorgesehen ist, eine P- oder N-dotierte Polysiliziumschicht 5 hergestellt. Anschließend wird auf der Polysiliziumschicht 5 eine Kontaktschicht 6' aus Ti oder TiN in einem PVD-Verfahren mit Argon als Sputtergas abgeschieden.
Im Anschluss daran wird der Wafer mit der so erzeugten Halbleiterstruktur in eine zweite Prozesskammer transferiert. In der zweiten Prozesskammer wird ebenfalls mittels eines PVD-Verfahrens zunächst die Barrierenschicht 7' aus WN und anschließend die Gate-Metallschicht 8' aus W abgeschieden. Dabei findet die Abscheidung der Barrierenschicht 7' aus WN unter Verwendung von Stickstoffgas und Kryptongas (alternativerweise Stickstoffgas und Xenongas) statt. Zur Abscheidung der Gate-Metallschicht 8' aus W wird in-situ lediglich der Fluss des Stickstoffgases auf Null reduziert.
Die Dicke der Kontaktschicht 6' aus Ti beträgt bei diesem Beispiel 3 nm, die Dicke der Barrierenschicht 7' aus WN beträgt 7 nm und die Dicke der Gate-Metallschicht 8' beträgt 33 nm.
Im Anschluss daran wird die Siliziumnitridschicht für die isolierende Kappe 4 vorgesehen und werden die Schichten 5, 6', 7', 8', 4 in einem bekannten Photolithographie-/Ätzschritt strukturiert. Anschließend werden die isolierenden Schichten 3, die aus einem Spacernitrid 31 und einem Seitenwandoxid 32 bestehen, an den Flanken der Transistor-Gatestruktur in bekannten Verfahrensschritten vorgesehen.
Vorteilhafterweise hat sich herausgestellt, dass der Widerstand einer derartig hergestellten Transistor-Gatestruktur bei Durchführung eines Annealschritts mit Temperaturen der Größenordnung 600–950°C um bis zu etwa 50% reduziert werden kann.
Offensichtlich ist durch die Verwendung von Krypton oder Xenon als Sputtergas eine vorteilhaftere Umstrukturierung der Kristallgitter der Schichten 6', 7', 8' möglich, sodass die besagte bemerkenswerte Widerstandsreduzierung von größenordnungsmäßig 50% erzielbar ist.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Prinzipiell ist die vorliegende Erfindung auf sämtliche mikroelektronische Bereiche anwendbar, jedoch bevorzugte Anwendung wird sie in der Speicherelementtechnologie bei Strukturgrößen unterhalb von 110 nm finden.

Claims

Herstellungsverfahren für eine Transistor-Gatestruktur mit den Schritten: Bilden eines Gateelektroden-Schichtstapels (5, 6', 7', 8') durch sequenzielles Abscheiden i) einer Polysiliziumschicht (5) auf einer Gate-Dielektrikumsschicht (9); ii) einer Kontaktschicht (6') aus Ti auf der Polysiliziumschicht (5); iii) einer Barrierenschicht (7') aus WN auf der Kontaktschicht (6'); und iv) einer Gate-Metallschicht (8') aus W auf der Barrierenschicht (7'); wobei die Schritte iii) und iv) als PVD-Schritte unter Verwendung von Krypton und/oder Xenon als Sputtergas durchgeführt werden; und Annealen des Gateelektroden-Schichtstapels (5, 6', 7', 8') in einem Temperaturschritt im Temperaturbereich zwischen 600 und 950°C zum Erzielen einer Widerstandserniedrigung der Transistor-Gatestruktur.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schritte iii) und iv) in situ durchgeführt werden und im Schritt iii) Stickstoff als Sputtergas zusätzlich zu Krypton und/oder Xenon verwendet wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Gateelektroden-Schichtstapel (5, 6', 7', 8') vor dem Annealen strukturiert wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass durch das Annealen eine Widerstandserniedrigung der Transistor-Gatestruktur zwischen 35 und 55% erzielt wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Schritt ii) als PVD-Schritt unter Verwendung von Argon als Sputtergas durchgeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Isolationskappe (4) und isolierende Seitenwandschichten (3) vor dem Annealen gebildet werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich die Kontaktschicht (6') aus Ti beim Annealen in eine TiN-Schicht umwandelt.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Annealgas ein Argon/Wasserstoff Gemisch und/oder Formiergas verwendet wird.