DE102006057542A1

DE102006057542A1 - Leiterplatte mit eingebetteten elektronischen Bauteilen und Herstellungsverfahren derselben

Info

Publication number: DE102006057542A1
Application number: DE102006057542A
Authority: DE
Inventors: Doo-Hwan Yongin Lee; Byoung-Youl Seongnam Min; Myung-Sam Kang; Moon-Il Kim; Hyung-Tae Ansan Kim
Original assignee: Samsung Electro Mechanics Co Ltd
Current assignee: Samsung Electro Mechanics Co Ltd
Priority date: 2005-12-13
Filing date: 2006-12-06
Publication date: 2007-07-05
Also published as: US20100154210A1; CN1984533A; US7697301B2; KR100656751B1; US20130042472A1; CN1984533B; US20070132536A1; JP2007165888A

Abstract

Eine Leiterplatte mit eingebetteten elektronischen Bauteilen und ein Verfahren zur Herstellung derselben sind offenbart. Mit der Leiterplatte mit den eingebetteten elektronischen Bauteilen, welche eine Kernlage, ein erstes elektronisches Bauteil, welches auf einer Seite der Kernlage montiert ist, ein zweites elektronisches Bauteil, welches auf der anderen Seite der Kernlage montiert ist und das erste elektronische Bauteil überlappt, eine erste Isolierschicht, welche auf eine Seite der Kernlage gestapelt ist und das erste elektronische Bauteil bedeckt, eine zweite Isolierschicht, welche auf die andere Seite der Kernlage gestapelt ist und das zweite elektronische Bauteil bedeckt, und ein auf der Oberfläche der ersten oder zweiten Isolierschicht gebildetes Schaltungsmuster aufweisen, wird die Dichte der Leiterplatte mit den eingebetteten Bauteilen verbessert, da eine Vielzahl an elektronischen Bauteilen gleichzeitig eingebettet wird, und beim Verwenden eines dünnen CCL-Substrates oder Metallsubstrates als Kern, insbesondere eines Metallsubstrates, werden die Wärmefreisetzungseigenschaft und mechanische Festigkeit einschließlich der Biegungsfestigkeit in einer Umgebung mit einer thermischen Belastung verbessert, da die elektronischen Bauteile auf beiden Seiten der Kernlage montiert sind.

Description

HINTERGRUND
1. Technisches Gebiet
Die vorliegende Erfindung betrifft eine Leiterplatte, genauer eine Leiterplatte mit eingebetteten elektronischen Bauteilen und ein Herstellungsverfahren derselben.
2. Beschreibung der verwandten Technik
Als Teil der multifunktionalen Miniaturgehäusetechnologie der nächsten Generation wird die Aufmerksamkeit auf die Entwicklung einer Leiterplatte mit eingebetteten elektronischen Bauteilen gerichtet. Zusammen mit den Vorteilen der Multifunktionalität und Miniaturisierung lässt eine Leiterplatte mit eingebetteten elektronischen Bauteilen zudem zu einem Grad entwickeltere Funktionalitäten zu, da der Verdrahtungsabstand in einem Hochfrequenzbereich von 100 MHz oder höher verringert werden kann und in einigen Fällen Probleme bei der Zuverlässigkeit für Anschlüsse bzw. Verbindungen zwischen den Bauteilen unter Verwendung von Drahtanschlüssen oder Lotkugeln in einer FC (Flip-Chip-Anordnung) oder einer BGA (Kugelgitteranordnung) gelöst werden.
Bei einer herkömmlichen Leiterplatte mit eingebetteten elektronischen Bauteilen besteht jedoch eine hohe Wahrscheinlichkeit, dass sich Probleme bei der Wärmefreisetzung aufgrund des Einbettens elektronischer Bauteile, wie beispielsweise integrierten Schaltungen mit einer hohen Dichte, oder Probleme, wie Delaminierung, etc., auf den Ertrag auswirken und es Schwierigkeiten im Gesamtprozess gibt, welche die Herstellungskosten erhöhen. Daher wird eine Technologie erfordert, welche die Festigkeit zum Minimieren der Wölbung bei dünnen Leiterplatten und die Verbesserungen in der Wärmefreisetzungseigenschaft liefert.
Der Prozess des Einbettens elektronischer Bauteile hat bisher eine Struktur involviert, bei welcher die elektronischen Bauteile in nur einer Seite des Kernsubstrats oder nur einer Seite der Aufbauschicht eingebettet sind, welche unweigerlich für das Biegen in einer Umgebung mit thermischer Beanspruchung anfällig ist. Es gibt folglich eine grundsätzliche Grenze zum Erhöhen der Anzahl an eingebetteten elektronischen Bauteilen.
Beispiele in der verwandten Technik der Leiterplatte mit eingebetteten elektronischen Bauteilen enthalten zuerst ein Verfahren zum Verwenden eines Bands und einer Pressmasse zum Einbetten der elektronischen Bauteile, wie in 1 gezeigt. In dieser Erfindung wird flüssiges Epoxidmaterial beim Einbetten der Bauteile nach dem Ätzen eines Isolationssubstrates verwendet, um die thermische und mechanische Belastung zu verringern, welche durch die Unterschiede der Wärmeausdehnungskoeffizienten und Elastizitätskoeffizienten zwischen den eingebetteten elektronischen Bauteilen, wie beispielsweise integrierten Schaltungen, und dem Substrat verursacht werden. Es ist jedoch dadurch beschränkt, dass die Festigkeit und Wärmefreisetzungseigenschaft des Substrates selbst unverändert sind und, dass es eine asymmetrische Struktur involviert.
Ein zweites Beispiel enthält eine Erfindung, bei welcher Kondensatoren auf beide Seiten eines Kernsubstrates zum Stapeln mit einer höheren Dichte gestapelt sind. Dies berücksichtigt jedoch nur die Angelegenheit des Stapelns mit einer höheren Dichte, und ist darin beschränkt, dass es nicht die Wärmefreisetzungseigenschaft des Substrates berücksichtig und nicht die Biegefestigkeit durch das Bilden einer symmetrischen Struktur ergänzt.
ZUSAMMENFASSUNG
Aspekte der vorliegenden Erfindung wollen eine Leiterplatte mit eingebetteten Bauteilen und ein Herstellungsverfahren derselben liefern, welches die Festigkeit selbst mit einer geringeren Stärke als der eines herkömmlichen Kernsubstrates aufrechterhalten und die Anzahl an eingebetteten, elektronischen Bauteilen durch das Verbessern der Wärmefreisetzung erhöhen kann.
Ein Aspekt der vorliegenden Erfindung liefert eine Leiterplatte mit eingebetteten elektronischen Bauteilen, welche eine Kernlage, ein auf einer Seite der Kernlage montiertes, erstes elektronisches Bauteil, ein auf der anderen Seite der Kernlage montiertes, zweites elektronisches Bauteil, welches das erste elektronische Bauteil überlappt, eine erste Isolierschicht, welche auf eine Seite der Kernlage gestapelt ist und das erste elektronische Bauteil bedeckt, eine zweite Isolierschicht, welche auf die andere Seite der Kernlage gestapelt ist und das zweite elektronische Bauteil bedeckt, und ein Schaltungsmuster enthält, welches auf der Oberfläche der ersten Isolierschicht oder zweiten Isolierschicht gebildet ist.
Es kann bevorzugt werden, dass die Kernlage ein Metallsubstrat sein kann, welches Aluminium (Al), Kupfer (Cu) oder rostfreies Stahl (SS) enthalten kann. Es kann bevorzugt werden, dass die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
Es kann bevorzugt werden, dass das erste elektronische Bauteil und zweite elektronische Bauteil eine identische Größe und Form aufweisen. Es kann auch bevorzugt werden, dass das erste elektronische Bauteil und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch befestigt werden. Es kann bevorzugt werden, dass das erste elektronische Bauteil oder zweite elektronische Bauteil auf der Kernlage mittels eines dazwischen aufgetragenen Chipklebers befestigt ist.
Die erste oder zweite Isolierschicht kann mindestens ein Prepreg (PPG), ein mit Gummi beschichtetes Kupfer (RCC) und einen Ajinomoto-Aufbaufilm (ABF) enthalten.
In einer Ausführungsform kann die Leiterplatte zudem eine IVH (interstitielle Durchkontaktierung) enthalten, welche durch die erste Isolierschicht, zweite Isolierschicht und Kernlage dringt, wobei es bevorzugt werden kann, dass eine Kernöffnung, welche einen größeren Querschnitt als den der IVH aufweist, in der Kernlage gebildet ist, um zuzulassen, dass die IVH die Kernlage durchdringt. Eine Metallschicht kann vorzugsweise auf dem Innenumfang der IVH gebildet sein und die Metallschicht kann mit dem Schaltungsmuster elektrisch verbunden sein.
Ein weiterer Aspekt der vorliegenden Erfindung liefert ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, welches Folgendes aufweist: (a) das Montieren eines ersten elektronischen Bauteils auf einer Seite einer Kernlage, (b) das Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt, (c) das Montieren eines zweiten elektronischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt, (d) das Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil bedeckt, und (e) das Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht.
In einer Ausführungsform kann das Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen zudem zwischen der Operation (b) des Stapelns der ersten Isolierschicht und der Operation (c) des Befestigens des zweiten elektrischen Bauteils das Kippen der Kernlage derart, dass die andere Seite der Kernlage gedreht wird zu einer Seite der Kernlage zu weisen, enthalten.
Das Verfahren kann zudem das Perforieren von Abschnitten der Kernlage, um Kernöffnungen zu bilden, vor der Operation (d) des Stapelns der zweiten Isolierschicht und das Bilden der IVHs, welche die erste Isolationsschicht, zweite Isolationsschicht und Kernlage durchdringen, nach der Operation (d) des Stapelns der zweiten Isolationsschicht enthalten.
Das Verfahren kann zudem das Bilden von ersten BVHs (blinden bzw. verdeckten Durchkontaktierungen) in der ersten Isolationsschicht in Übereinstimmung mit den Positionen der Elektroden des ersten elektronischen Bauteils und Bilden von zweiten BVHs in der zweiten Isolierschicht in Übereinstimmung mit den Positionen der Elektroden des zweiten elektronischen Bauteils nach der Operation (d) des Stapelns der zweiten Isolierschicht enthalten.
Noch ein anderer Aspekt der vorliegenden Erfindung liefert ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, welches (a) das Befestigen eines ersten elektronischen Bauteils auf einer Seite einer Kernlage und Befestigen eines zweiten elektrischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt, (b) das Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt, und Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil bedeckt, und (c) das Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht enthält.
In einer Ausführungsform kann das Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen zudem das Perforieren von Abschnitten der Kernlage zum Bilden von Kernöffnungen vor der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht und das Bilden von IVHs, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringen, nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht enthalten.
Das Verfahren kann zudem das Bilden von ersten BVHs (verdeckten Durchkontaktierungen) in der ersten Isolierschicht in Übereinstimmung mit den Positionen der Elektroden des ersten elektronischen Bauteils und das Bilden von zweiten BVHs in der zweiten Isolierschicht in Übereinstimmung mit den Positionen der Elektroden des zweiten elektronischen Bauteils nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht enthalten.
Die Kernlage kann ein Metallsubstrat sein, welches Aluminium (Al), Kupfer (Cu) oder rostfreies Stahl (SS) enthalten kann. Es kann bevorzugt werden, dass die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
Es kann bevorzugt werden, dass das erste und zweite elektronische Bauteil eine identische Größe und Form aufweisen. Es kann auch bevorzugt werden, dass das erste und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch befestigt sind. Es kann bevorzugt werden, dass das erste oder zweite elektronische Bauteil auf der Kernlage mittels eines dazwischen aufgetragenen Chipklebers befestigt ist.
Die erste oder zweite Isolierschicht kann ein Prepreg (PPG) oder ein Ajinomoto-Aufbaufilm (ABF) sein, wobei das Schaltungsmuster durch das Stapeln einer Kupferfolienschicht auf die Oberfläche der ersten oder zweiten Isolierschicht gebildet sein kann. Es kann bevorzugt werden, dass die erste und zweite Isolierschicht ein RCC sind.
Vorzugsweise können die Kernöffnungen größere Querschnitte als die der IVHs aufweisen, um zuzulassen, dass die IVHs die Kernlage durchdringen. Es kann bevorzugte werden, dass die Metallschicht auf dem Innenumfang der IVH gebildet ist und, dass die Metallschicht mit dem Schaltungsmuster elektrisch verbunden ist.
Eine Plattierungsschicht kann auf der Oberfläche der ersten BVHs und zweiten BVHs gebildet sein. Das Verfahren kann zudem das Stapeln einer Isolierschicht und Plattierungsschicht auf das Schaltungsmuster und das Bilden einer Außenschichtschaltung auf der Plattierungsschicht enthalten.
Zusätzliche Aspekte und Vorteile der vorliegenden Erfindung werden teilweise in der folgenden Beschreibung dargelegt und teilweise aus der Beschreibung offensichtlich sein oder können durch die Praxis der vorliegenden Erfindung erfahren werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen nach dem Stand der Technik.
2 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer ersten offenbarten Ausführungsform der vorliegenden Erfindung.
3 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer zweiten offenbarten Ausführungsform der vorliegenden Erfindung.
4 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer dritten offenbarten Ausführungsform der vorliegenden Erfindung.
5 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht.
6 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht.
7 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht.
8 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht.
DETAILLIERTE BESCHREIBUNG
Bestimmte Ausführungsformen der vorliegenden Erfindung werden unten in Bezug auf die beiliegenden Zeichnungen detaillierter beschrieben werden. In der Beschreibung werden in Bezug auf die beiliegenden Zeichnungen gleichen Teilen oder Teilen, welche in Übereinstimmung sind, ungeachtet der Figurennummer die gleichen Bezugszahlen gegeben und redundante Erläuterungen derselben ausgelassen.
2 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer ersten offenbarten Ausführungsform der vorliegenden Erfindung.
In 2 sind ein Kernsubstrat 1, eine Kernlage 10, Kernöffnungen 12, ein erstes elektronisches Bauteil 20, ein zweites elektronisches Bauteil 30, ein Chipkleber 22, 32, eine erste Isolierschicht 40, IVHs 42, eine zweite Isolierschicht 50, Schaltungsmuster 60, BVHs 62 und Außenschichtschaltungen 70 veranschaulicht.
Ein Merkmal der vorliegenden Erfindung ist die Struktur des Kernsubstrates 1, bei welcher mehrere elektronische Bauteile eingebettet sind, während die Symmetrie in Bezug auf die Kernlage aufrechterhalten wird, um Komplikationen beim Einführen von Materialien zu verringern, welche zuvor im Herstellungsprozess für eine Leiterplatte mit eingebetteten Bauteilen nicht verwendet wurden, die mechanische Festigkeit selbst mit einer Stärke gleich oder kleiner als im Stand der Technik verwendeten Stärken aufrechtzuerhalten und die Effizienz bei der Wärmefreisetzung zu verbessern.
Die Struktur des Kernsubstrates weist basierend auf einer Ausführungsform der vorliegenden Erfindung einen Gesamtbetrag von drei Metallschichten auf, welche durch Folgendes gebildet sind: Bilden von Öffnungen, welche von den IVHs 42 isoliert sind, in der Kernalge 10, welche aus einem Metallblech, wie beispielsweise Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS), etc., oder einem dünnen, kupferkaschierten Schichtstoff (CCL) besteht; Befestigen eines elektronischen Bauteils, wie beispielsweise einem aktiven oder passiven Bauteil, in Form eines Chips auf der Kernlage 10 und danach Stapeln eines Materials, wie beispielsweise RCC, etc.; und wieder Befestigen eines elektronischen Bauteils auf der gegenüberliegenden Seite der Kernlage 10 und Stapeln von RCC, etc.
Die verbessert nicht nur die Wärmeleitfähigkeit des Kernsubstrates 1, sondern lässt auch ein minimiertes Biegen in einer Umgebung mit thermischer Beanspruchung und eine verbesserte Strukturfestigkeit des dünnen Substrates zu, da die elektronischen Bauteile in einer symmetrischen Struktur in Bezug auf die Kernlage 10 befestigt sind.
Die Beschreibung, dass die elektronischen Bauteile aus einer symmetrischen Struktur in Ausführungsformen der vorliegenden Erfindung bestehen, bedeutet jedoch nicht nur, dass identische elektronische Bauteile in einer perfekten, mathematischen Symmetrie befestigt sind, sondern eher, dass es im Vergleich zu der Struktur eines herkömmlichen Kernsubstrates mehr Symmetrie gibt. Es sollte durch jemanden mit technischen Fähigkeiten eingesehen werden, dass die vorliegende Erfindung nicht auf den Fall beschränkt ist, in welchem zwei elektronischen Bauteile, welche auf beiden Seiten der Kernlage 10 befestigt sind, eine identische Größe aufweisen, sondern eher jene Fälle umfasst, in welchen die Bauteile überlappen, um die Strukturfestigkeit zu demonstrieren.
Eine Leiterplatte basierend auf einer ersten offenbarten Ausführungsform der vorliegenden Erfindung besteht aus einer Kernlage 10, einem ersten elektronischen Bauteil 20 und einem zweiten elektronischen Bauteil 30, welche auf beiden Seiten der Kernlage 10 befestigt sind, Isolierschichten, welche gestapelt sind, um die elektronischen Bauteile zu bedecken, und Schaltungsmustern 60, welche auf den Oberflächen der Isolierschichten gebildet sind, wobei das erste elektronische Bauteil 20 und zweite elektronische Bauteil 30 befestigt sind, um voneinander überlappt zu werden.
D.h., diese Ausführungsform weist elektronische Bauteile auf, welche auf beiden Seiten der Kernlage 10 derart befestigt sind, dass sie einander überlappen, um das Biegeereignis asymmetrischer Strukturen zu minimieren und die Strukturfestigkeit zu erhöhen.
Um folglich die Strukturfestigkeit des Substrates zu erhöhen, kann erwünscht werden ein Metallsubstrat für die Kernlage 10 zu verwenden, auf dessen beiden Seiten die elektronischen Bauteile zu befestigen sind, wobei ein Material, wie beispielsweise Aluminium (Al), Kupfer (Cu) oder rostfreier Stahl (SS), etc., verwendet werden kann. Es kann auch ein dünner, kupferkaschierter Schichtstoff (CCL) innerhalb eines Bereiches verwendet werden, welcher Strukturfestigkeit gewährleistet.
Da die Kernlage 10 Funktionen nicht nur zum Erhöhen der Strukturfestigkeit des Substrates, sondern auch zum effektiven Freisetzen von Wärme aufweist, wird erwünscht ein geeignetes Material in Anbetracht von sowohl Festigkeit als auch Wärmeleitfähigkeit auszuwählen.
Theoretisch ist es am besten, wenn das erste elektronische Bauteil 20 und zweite elektronische Bauteil 30, welche auf beiden Seiten der Kernlage 10 befestigt sind, eine identische Größe und Form aufweisen und in Bezug auf die Kernlage 10 symmetrisch befestigt sind. Da ein Aspekt der vorliegenden Erfindung ist das Biegeereignis einer asymmetrischen Struktur zu minimieren, welches durch das Befestigen der elektronischen Bauteile auf nur einer Seite des herkömmlichen Kernsubstrates verursacht wird, ist die vorliegende Erfindung jedoch nicht auf das symmetrische Befestigen von identischen elektronischen Bauteilen in einem mathematischen Sinn beschränkt, und es ist offensichtlich, dass diese Fälle des Befestigens von elektronischen Bauteilen auf beiden Seiten einer Kernlage 10 in einer im Wesentlichen symmetrischen Struktur zum Demonstrieren von Festigkeit auch enthalten sind.
Die elektronischen Bauteile können auf der Kernlage 10 mittels eines Chipklebers 22, 32 befestigt werden, welcher dazwischen aufgetragen wird. Die vorliegende Erfindung ist jedoch nicht auf das Verwenden eines Chipklebers 22, 32 zum Befestigen der elektronischen Bauteile auf dem Substrat beschränkt und andere Verfahren können offensichtlich innerhalb eines Bereiches angewendet werden, welcher jemanden mit technischen Fähigkeiten offensichtlich ist.
Ein typischer Chipkleber 22, 32 verwendet ein auf Epoxid basiertes Harz. Nach dem Verteilen des Chipklebers 22, 32 auf der Kernlage 10 und dem Positionieren der elektronischen Bauteile auf derselben, wird der Chipkleber 22, 32 durch das Anwenden von Wärme derart ausgehärtet, dass die elektronischen Bauteile auf der Kernlage 10 befestigt sind.
Daher wirkt sich die Thixotropie des Chipklebers 22, 32 auf die Ausrichtung und Position der elektronischen Bauteile auf, welche auf dem Chipkleber 22, 32 positioniert sind. In Ausführungsformen der Erfindung wird ein Chipkleber 22, 32 mit einer hohen Thixotropie verwendet, damit die Stärke des zwischen dem elektronischen Bauteil und Substrat positionierten Chipklebers 22, 32 gleichmäßig ist und das elektronische Bauteil in einer erwünschten Position stabil ausgerichtet ist.
Wenn das Material des Chipklebers 22, 32 etc., welcher zum Befestigen der elektronischen Bauteile verwendet wird, nahe einer Flüssigkeit ist, kann zwar bevorzugt werden, dass ein Material mit Thixotropie (hoch im Indexwert) verwendet wird, aber Vorsicht wird erfordert, da die Oberflächenenergie während dem Montieren eine mechanische Belastung an den elektronischen Bauteilen anlegen kann.
Um die Thixotropie zu erhöhen kann SiO₂ als Füllstoff bzw. Streckmittel zum herkömmlichen auf Epoxid basierenden Harz hinzugefügt werden, aber die vorliegende Erfindung ist nicht auf das Verwenden von Chipkleber 22, 32 beschränkt, welcher ein SiO₂-Streckmittel enthält, und es ist offensichtlich, dass jede Zusammensetzung innerhalb eines jemanden mit technischen Fähigkeiten offensichtlichen Bereiches verwendet werden kann, welche eine hohe Thixotropie liefert.
Nach dem Verteilen des Chipklebers 22, 32 auf der Kernlage 10 und Positionieren der elektronischen Bauteile wird Wärme am Chipkleber 22, 32 zum Aushärten angewendet, wodurch die elektronischen Bauteile an der Kernlage 10 befestigt werden. Da in bestimmten Ausführungsformen der Erfindung ein Metallsubstrat als Kernlage 10 verwendet wird, welches eine bessere Wärmeleitfähigkeit aufweist, kann der Chipkleber 22, 32 leichter als im Stand der Technik durch das Anwenden von Wärme am Metallsubstrat ausgehärtet werden.
D.h., das auf bestimmten Ausführungsformen der Erfindung basierende Metallsubstrat kann beim Positionieren der elektronischen Bauteile unter Verwendung des Chipklebers 22, 32 verwendet werden. Da Wärme leicht durch das Metallsubstrat nicht nur nach dem Positionieren der elektronischen Bauteile auf dem Chipkleber 22, 32, sondern auch bei Bedarf vor dem Verteilen des Chipklebers 22, 32 und Positionieren der elektronischen Bauteile leicht übertragen werden kann, kann insbesondere das Ausmaß, zu welchem der Chipkleber 22, 32 ausgehärtet wird, für eine Wirkung des Verbesserns des Positionierens der elektronischen Bauteile leicht eingestellt werden.
Beim Verwenden eines Chipklebers 22, 32 mit einer besseren Thixotropie, wie oben beschrieben wurde, kann indessen ein Härtemittel innerhalb eines Bereiches, welcher jemanden mit technischen Fähigkeiten offensichtlich ist, zum Ermöglichen des Aushärtens durch Wärme verwendet werden.
Durch folglich das Erhitzen des Metallsubstrates zum Aushärten des Chipverbundklebers nach dem Positionieren der elektronischen Bauteile unter Verwendung eines hoch thixotropen Chipklebers 22, 32, wird der Positionierprozess für die elektronischen Bauteile verbessert, welche auf der Leiterplatte montiert sind.
Nach dem Montieren der elektronischen Bauteile werden die Isolationsschichten, wie beispielsweise aus Prepreg (PPG), mit Gummi beschichteten Kupfer (RCC) oder Ajinomoto-Aufbaufilm (ABF), etc., gestapelt. Nach dem Stapeln der Isolationsschichten kann ein Additiv- oder Subtraktiv-Verfahren angewendet werden, um Schaltungsmuster 60 zu bilden. Die oben erwähnten Verfahren können wiederholt werden, um eine vielschichtige Leiterplatte zu bilden.
Wie oben beschrieben wurde, werden Schaltungsmuster 60 auf den Oberflächen der Isolierschichten gebildet und zur elektrischen Verbindung zwischen den Schaltungsmustern 60, welche auf beiden Seiten des Kernsubstrates 1 gebildet sind, IVHs 42 gebildet, welche die erste Isolierschicht 40, zweite Isolierschicht 50 und Kernlage 10 durchdringen.
Da ein elektrisch leitfähiges Element, wie beispielsweise ein Metallsubstrat oder CCL, etc., für die Kernlage 10 basierend auf einer Ausführungsform der vorliegenden Erfindung verwendet wird, erzeugt das Bilden von IVHs 42, welche die Kernlage 10 mittels Bohren, etc., durchdringen, und das Bilden von Metallschichten, wie beispielsweise Plattieren, etc., auf den Innenumfängen der IVHs 42 ein Risiko des Kurzschließens zwischen den IVHs 42 und der Kernlage 10. Um dies zu verhindern, kann erwünscht werden Kernöffnungen 12 im Voraus zu bilden, welche derart größere Querschnitte als die der IVHs 42 aufweisen, dass sie zulassen, dass die IVHs 42 die Kernlage 10 durchdringen.
Die Kernöffnungen 12 können in der Kernlage 10 vor dem Befestigen der elektronischen Bauteile oder nach dem Befestigen der elektronischen Bauteile und vor dem Stapeln der Isolierschichten gebildet werden.
An sich wird in der ersten offenbarten Ausführungsform eine vielschichtige BGA- (Kugelgitteranordnungs-) Platte durch das Montieren der elektronischen Bauteile auf beiden Seiten der Kernlage 10 und Stapeln der Isolierschichten zum Bilden des Kernsubstrates 1, Bilden zusätzlicher Außenschichtschaltungen 70 darauf und danach Durchführen der Prozesse des Beschichtens mit Lötabdecklack (SR), der Oberflächenbehandlung und Lotkugelanbringung, etc., gebildet.
Für eine Leiterplatte mit eingebetteten elektronischen Bauteilen sind die Kosten der eingebetteten elektronischen Bauteile im Allgemeinen viel höher als die Kosten des Substrates, während ein Fehler in einem eingebetteten Bauteil die gesamte Platte unbrauchbar macht. Daher kann es bezüglich der Wirtschaftlichkeit effizienter sein Ausführungsformen der vorliegenden Erfindung an BGA-Platten, deren Fokus auf einer hohen Dichte liegt, als an regulären, vielschichtigen Leiterplatten anzuwenden.
3 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer zweiten offenbarten Ausführungsform der vorliegenden Erfindung. In 3 sind ein Kernsubstrat 1, eine Kernlage 10, Kernöffnungen 12, ein erstes elektronisches Bauteil 20, ein zweites elektronisches Bauteil 30, Chipkleber 22, 32, eine erste Isolierschicht 40, IVHs 42, eine zweite Isolierschicht 50, Schaltungsmuster 60 und BVHs 62 veranschaulicht.
Im Gegensatz zur ersten offenbarten Ausführungsform werden in der zweiten offenbarten Ausführungsform die Prozesse des Beschichtens mit Lötabdecklack (SR), der Oberflächenbehandlung und Lotkugelanbringung, etc., sofort nach dem Bilden des Kernsubstrates 1 durchgeführt, um eine BGA- (Kugelgitteranordnungs-) Platte mit einem Gesamtbetrag von zwei Schaltungsmustern 60 zu bilden.
Solch ein Fall des Durchführens der Oberflächenbehandlung direkt auf dem Kernsubstrat 1 ohne das Bilden mehrschichtiger Schaltungen, kann am neusten Gebiet des PoP- (Package on Package- bzw. Gehäuse auf einem Gehäuse-) Speichers angewendet werden, bei welchem eine hohe Dichte und Verringerung der Stärke erfordert werden. Mit einem herkömmlichen PoP-Speicher bestand ein Problem einer erhöhten Stärke aufgrund des Stapelns, und mit der Stärkenverringerung, welche ein wichtiges Thema bei einem dünnen Mobiltelefon, etc., wird, welches eines der Anwendungsgebiete von PoP ist, können Ausführungsformen der vorliegenden Erfindung eine Lösung zum Verringern der Stärke während dem Einbetten elektronischer Bauteile im Substrat liefern.
4 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer dritten offenbarten Ausführungsform der vorliegenden Erfindung. In 4 sind ein Kernsubstrat 1, eine Kernlage 11, Kernöffnungen 12, ein erste elektronisches Bauteil 20, ein zweites elektronisches Bauteil 30, ein Chipkleber 22, 32, eine erste Isolierschicht 40, IVHs 42, eine zweite Isolierschicht 50, Schaltungsmuster 60 und BVHs 62 veranschaulicht.
Im Gegensatz zur ersten und zweiten offenbarten Ausführungsform wird in der dritten offenbarten Ausführungsform eine dünne Schicht eines kupferkaschierten Schichtstoffes (CCL) für die Kernlage 11 verwendet. Wie in 4 veranschaulicht, ist die vorliegende Erfindung nicht auf das Verwenden eines Metallsubstrates für die Kernlage 11 beschränkt und andere Substrate, wie beispielsweise ein kupferkaschierter Schichtstoff, etc., welcher die Biegefestigkeit in einer Wärme freisetzenden Umgebung und Umgebung mit thermischen Beanspruchungen aufrechterhält, können offensichtlich innerhalb eines jemanden mit technischen Fähigkeiten offensichtlichen Bereiches verwendet werden.
5 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht, und 6 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. In 6 sind eine Kernlage 10, Kernöffnungen 12, ein erstes elektronisches Bauteil 20, ein zweites elektronisches Bauteil 30, ein Chipkleber 22, 32, eine erste Isolierschicht 40, IVHs 42, eine zweite Isolierschicht 50, Schaltungsmuster 60, BVHs 62 und Außenschichtschaltungen 70 veranschaulicht.
Zum Herstellen einer Leiterplatte, welche durch das symmetrische Einbetten elektronischer Bauteile auf beiden Seiten einer Kernlage 10, wie oben beschrieben wurde, eine verbesserte Festigkeit gegen Biegen aufweist und ein Stapeln mit einer höheren Dichte zulässt, wird zuerst das erste elektronische Bauteil 20 auf einer Seite der Kernlage 10 montiert (100), wie bei (a) in 6, und eine erste Isolierschicht 40 zum Bedecken des ersten elektronischen Bauteils 20 gestapelt (110), wie bei (b) der 6.
Ein Aspekt der vorliegenden Erfindung ist die Biegefestigkeit und Wärmefreisetzungseigenschaft einer Leiterplatte mit eingebetteten Bauteilen zu verbessern, und, wie oben beschrieben wurde, kann ein Metallsubstrat aus Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS), etc., oder ein dünner, kupferkaschierter Schichtstoff (CCL) für die Kernlage 10 innerhalb eines Bereiches verwendet werden, welcher Strukturfestigkeit gewährleistet.
Da ein elektronisches Bauteil montiert und eine Isolierschicht üblicherweise gestapelt wird, wobei die Kernlage 10 auf einer Versteifung platziert ist, wird das Stapeln der ersten Isolierschicht 40 durch einen Prozess des Kippens der Kernlage 10 gefolgt (120), wie bei (c) der 6, um das zweite elektronische Bauteil 30 auf der anderen Seite der Kernlage 10 zu montieren.
Wenn das elektronische Bauteil auf der anderen Seite der Kernlage 10 ohne das Drehen der Kernlage 10 wie beispielsweise durch das Verwenden einer Aufspannvorrichtung, etc., befestigt werden kann, welche insbesondere für diesen Zweck ausgebildet wurde, kann der Prozess des Kippens der Kernlage 10 natürlich ausgelassen werden. In diesem Fall kann das Befestigen der elektronischen Bauteile und das Stapeln der Isolierschichten gleichzeitig auf beiden Seiten der Kernlage 10 durchgeführt werden, wie unten erörtert werden wird.
Nach dem Drehen der Kernlage 10, wird das zweite elektronische Bauteil 30 auf der anderen Seite der Kernlage 10 befestigt (130), wie bei (d) der 6, und die zweite Isolierschicht 50 gestapelt (140), um das zweite elektronische Bauteil 30 zu bedecken, wie bei (e) der 6. Das zweite elektronische Bauteil 30 ist montiert, um das erste elektronische Bauteil 20 zu überlappen und folglich eine Struktur zu bilden, bei welcher die elektronischen Bauteile symmetrisch angeordnet sind, wodurch die Festigkeit gegen die Biegebeanspruchungen verbessert wird, wie oben beschrieben wurde.
Zwar kann es zum symmetrischen Einbetten der elektronischen Bauteile in Bezug auf die Kernlage 10 am bevorzugtesten sein, dass das erste elektronische Bauteil 20 und zweite elektronische Bauteil 30 eine identische Größe und Form aufweisen, aber die vorliegende Erfindung ist nicht auf die Symmetrie eines mathematischen Sinnes beschränkt, wie oben erörtert wurde.
Die elektronischen Bauteile werden mittels eines Chipklebers 22, 32 auf der Kernlage 10 befestigt, welcher dazwischen aufgetragen wird, wobei das Verwenden eines Produkts mit einer hohen Thixotropie die elektronischen Bauteile stabil in den erwünschten Positionen zum verbesserten Positionieren ausrichten kann.
Folglich lässt das Einbetten der elektronischen Bauteile durch das Montieren der elektronischen Bauteile auf der Kernlage 10 und Bedecken mit den Isolierschichten im Vergleich zum herkömmlichen Prozess des Perforierens von Abschnitten eines Kernsubstrates zum Bilden von Hohlräumen und danach Einbetten der elektronischen Bauteile in den Hohlräumen einen verkürzten Prozess zu. Schaltungsmuster 60 können auch auf Abschnitten ausgebildet sein, an welchen Schaltungsmuster 60 wegen den Hohlräumen im Stand der Technik nicht ausgebildet sein hätten können, damit die Verdrahtungsdichte erhöht ist.
Materialien, wie beispielsweise Prepreg (PPG), ABF, etc., können für die Isolierschichten verwendet werden und Kupferfolienschichten werden durch Plattieren, etc., auf die Isolierschichten gestapelt, damit der anschließende Prozess des Bildens der Schaltungsmuster 60 angewendet werden kann. Indessen können die Schaltungsmuster 60 mit einer höheren Effizienz beim Verwenden von RCC für die Isolierschichten gebildet werden, da der Prozess des Stapelns der Kupferfolienschichten ausgelassen werden kann.
Um die auf den Oberflächen der Isolierschichten gebildeten Schaltungsmuster 60 elektrisch zu verbinden, sind IVHs 42 gebildet (150), welche die erste Isolierschicht 40, zweite Isolierschicht 50 und Kernlage 10 durchdringen, wie bei (f) der 6. Da Metallschichten auf den Innenumfängen der IVHs 42 gebildet sind, kann ein Risiko des elektrischen Kurzschließens zwischen der Kernlage 10, welche ein leitendes Element, wie beispielsweise ein Metallsubstrat, etc., verwendet, und den IVHs 42 bestehen.
Folglich sind Abschnitte der Kernlage 10 perforiert, wie bei (c) der 6, und Kernöffnungen 12 im Voraus gebildet (122), welche größere Querschnitte als die IVHs 42 aufweisen, um die IVHs 42 durch die Kernlage 10 dringen zu lassen.
Die Kernöffnungen 12 sind in Übereinstimmung mit den Positionen, an welchen die IVHs 42 zu bilden sind, und mit Querschnitten gebildet, welche größer als die der IVHs 42 sind, damit die IVHs 42 ohne Kontakt passieren können, wodurch die IVHs 42 und die Kernlage 10 elektrisch isoliert sind.
Wie bei (h) der 6, sind schließlich Schaltungsmuster 60 auf den Oberflächen der ersten Isolierschicht 40 und/oder zweiten Isolierschicht 50 gebildet (170), um das Kernsubstrat 1 zu vollenden. Ein herkömmliches Additiv-Verfahren oder Subtraktiv-Verfahren kann am Verfahren zum Bilden eines Schaltungsmusters 60 auf der Oberfläche einer Isolierschicht angewendet werden.
Um die Schaltungsmuster 60 und elektronischen Bauteile elektrisch anzuschließen, sind BVHs (verdeckte Durchkontaktierungen) 62 in den Isolierschichten in Übereinstimmung mit den Positionen der Elektroden der elektronischen Bauteile, wie bei (g) der 6, vor dem Bilden der Schaltungsmuster 60 gebildet. Die elektrische Verbindung zwischen den Elektroden der elektronischen Bauteile und den Schaltungsmustern 60 wird durch das Durchführen des Plattierens, etc., auf den Oberflächen der BVHs 62 während dem Prozess des Bildens der Schaltungsmuster 60 implementiert. D.h., erst werden BVHs 62 in der ersten Isolierschicht 40 in Übereinstimmung mit der Position des ersten elektronischen Bauteils 20 und zweite BVHs 62 in der zweiten Isolierschicht 50 in Übereinstimmung mit der Position des zweiten elektronischen Bauteils 30 gebildet (160).
Das Kernsubstrat 1 bestimmter Ausführungsformen der vorliegenden Erfindung wird durch das Montieren elektronischer Bauteile auf beiden Seiten einer Kernlage 10, das Stapeln von Isolierschichten darauf und dann das Bilden von Schaltungsmustern 60 auf den Oberflächen der Isolierschichten vollendet, während anschließende Prozesse des weiteren Stapelns von Isolierschichten und Kupferfolienschichten auf die Schaltungsmuster 60 und Bildens der Außenschichtschaltungen 70 auf den Kupferfolienschichten durchgeführt werden können, um eine vielschichtige Leiterplatte herzustellen.
7 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht, und 8 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. In 8 sind eine Kernlage 10, Kernöffnungen 12, ein erstes elektronisches Bauteil 20, ein zweites elektronisches Bauteil 30, ein Chipkleber 22, 32, eine erste Isolierschicht 40, IVHs 42, eine zweite Isolierschicht 50, Schaltungsmuster 60 und BVHs 62 veranschaulicht.
Im Gegensatz zur ersten offenbarten Ausführungsform ist ein Merkmal der zweiten offenbarten Ausführungsform, dass die elektronischen Bauteile gleichzeitig auf beiden Seiten der Kernlage 10 montiert werden. In Bezug auf die Kernlage 10 entspricht eine Seite einer Oberseite und die andere Seite einer Unterseite, so dass ein Verfahren zum Montieren elektronischer Bauteile auf die Unterseite ohne Drehen der Kernlage 10 innerhalb eines Bereiches, welcher jemandem mit technischen Fähigkeiten offensichtlich ist, wie beispielsweise das Verwenden einer Aufspannvorrichtung erfordert wird, welche speziell für diesen Zweck ausgebildet wurde.
Zum Herstellen einer Leiterplatte basierend auf der zweiten offenbarten Ausführungsform, wird erst das erste elektronische Bauteil 20 auf einer Seite der Kernlage 10 und dann das zweite elektronische Bauteil 300 auf der anderen Seite der Kernlage 10 montiert, um das erste elektronische Bauteil 20 zu überlappen (200), wie bei (a) der 8.
Um die Strukturfestigkeit und Wärmefreisetzungseigenschaft der Leiterplatte zu erhöhen, wird ein Metallsubstrat, wie beispielsweise aus Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS), etc., oder ein dünner, kupferkaschierter Schichtstoff (CCL) für die Kernlage 10 verwendet.
Um das Biegeereignis in der Umgebung mit thermischer Beanspruchung zu minimieren, welche während dem Herstellungsprozess einer Leiterplatte erzeugt wird, kann erwünscht werden, dass das erste elektronische Bauteil 20 und zweite elektronische Bauteil 30 eine identische Größe und Form aufweisen und in Bezug auf die Kernlage 10 symmetrisch montiert werden. Es ist für jemanden mit technischen Fähigkeiten jedoch offensichtlich, dass die Größen, Formen und Befestigungspositionen der elektronischen Bauteile innerhalb eines Bereiches einer im Wesentlichen symmetrischen Struktur variieren können, welche Strukturfestigkeit gewährleistet.
Die elektronischen Bauteile werden auf der Kernlage 10 mittels eines Chipklebers 22, 32 montiert, welcher dazwischen aufgetragen wird, wobei ein Chipkleber 22, 32 mit einer hohen Thixotropie zum Verbessern des Positionierens der montierten elektronischen Bauteile erwünscht sein kann.
Wie oben beschrieben wurde, werden zum Implementieren der elektrischen Verbindung zwischen den IVHs 42 und der Kernlage 10 Abschnitte der Kernlage 10 an Stellen perforiert, an welchen die IVHs 42 zu bilden sind, um Kernöffnungen 12 mit Querschnitten zu erzeugen, welche größer als die der IVHs 42 sind.
Als nächstes wird, wie bei (b) der 8 die erste Isolierschicht 40 auf eine Seite der Kernlage 10 gestapelt, um das erste elektronische Bauteil 20 bedecken, und die zweite Isolierschicht 50 auf die andere Seite der Kernlage 10 gestapelt, um das zweite elektronische Bauteil 30 bedecken (210).
Materialien, wie beispielsweise Prepreg (PPG), ABF, etc., können für die Isolierschichten verwendet werden und Kupferfolienschichten werden auf den Isolierschichten durch Plattieren, etc., gebildet, um das Bilden der Schaltungsmuster 60 zuzulassen. Indessen können die Schaltungsmuster 60 mit einer höheren Effizienz gebildet werden, wenn RCC für die Isolierschichten verwendet wird, da der Prozess des Stapelns der Kupferfolienschichten ausgelassen werden kann.
Wie bei (c) der 8, werden als nächstes IVHs 42 gebildet, welche die erste Isolierschicht 40, zweite Isolierschicht 50 und Kernlage 10 durchdringen, und Metallschichten auf den Innenumfängen der IVHs 42 durch Plattieren, etc., zur elektrischen Verbindung zwischen den Schaltungsmustern 60 gebildet (220).
Vor dem Bilden der Schaltungsmuster 60 auf den Oberflächen der Isolierschichten, werden erste BVHs (verdeckte Durchkontaktierungen) 62 in der ersten Isolierschicht 40 in Übereinstimmung mit den Positionen der Elektroden der ersten elektronischen Bauteile 20 und zweite BVHs 62 in der zweiten Isolierschicht 50 in Übereinstimmung mit den Positionen der Elektroden der zweiten elektronischen Bauteile 30 gebildet (230), wie bei (d) der 8, um den elektrischen Anschluss zwischen den Schaltungsmustern 60 und eingebetteten elektrischen Bauteilen zu implementieren. Metallschichten sind durch das Plattieren auf den Oberflächen der BVHs 62 gebildet, um die elektronischen Bauteile und Schaltungsmuster 60 elektrisch anzuschließen.
Wie bei (e) der 8, werden schließlich die Schaltungsmuster 60 auf den Oberflächen der Isolierschichten gebildet, um das Kernsubstrat 1 zu vollenden (240). Wie oben beschrieben wurde, können zum Herstellen einer vielschichtigen Leiterplatte zusätzliche Isolierschichten und Kupferfolienschichten auf die Schaltungsmuster 60 gestapelt werden, wobei Außenschichtschaltungen 70 auf den Kupferfolienschichten gebildet sind.
Nach bestimmten Aspekten der Erfindung, die oben dargestellt wurde, wird die Dichte der Leiterplatte mit den eingebetteten Bauteilen verbessert, da eine Vielzahl an elektronischen Bauteilen gleichzeitig eingebettet wird, und die Wärmefreisetzungseigenschaft und mechanische Festigkeit einschließlich der erhöhten Biegefestigkeit in einer Umgebung mit thermischer Beanspruchung verbessert, da die elektronischen Bauteile auf beiden Seiten einer Kernlage montiert werden, welche ein Metallsubstrat ist.
Da der Prozess zum Bilden von Hohlräumen beim Prozess des Einbettens der elektronischen Bauteile ausgelassen wird, wird der Prozess auch verkürzt und die Schaltungsmuster können in Abschnitten ausgebildet sein, in welchen es in Stand der Technik Hohlräume gab, um die Verdrahtungsdichte zu verbessern.
Zudem können der entsprechende BVH-Prozess und Prozess, wie beispielsweise Plattieren, für die zwei elektronischen Bauteile, welche auf beiden Seiten der Kernlage montiert sind, durch integrierte Prozesse durchgeführt werden, um die Prozesseffizienz zu verbessern und Kosten zu verringern.
Zwar wurde die vorliegende Erfindung in Bezug auf bestimmte Ausführungsformen beschrieben, aber es sollte eingesehen werden, dass verschiedene Änderungen und Modifikationen durch jemanden mit technischen Fähigkeiten erfolgen können, ohne vom Wesen und Bereich der vorliegenden Erfindung abzuweichen, welche durch die beiliegenden Ansprüche und die Äquivalente derselben definiert ist.

Claims

Leiterplatte mit eingebetteten elektronischen Bauteilen, wobei die Leiterplatte Folgendes aufweist: eine Kernlage; ein erstes elektronisches Bauteil, welches auf einer Seite der Kernlage montiert ist; ein zweites elektronisches Bauteil, welches auf der anderen Seite der Kernlage montiert ist und das erste elektronische Bauteil überlappt; eine erste Isolierschicht, welche auf eine Seite der Kernlage gestapelt ist und das erste elektronische Bauteil bedeckt; eine zweite Isolierschicht, welche auf die andere Seite der Kernlage gestapelt ist und das zweite elektronische Bauteil bedeckt; und ein Schaltungsmuster, welches auf einer Oberfläche der ersten oder zweiten Isolierschicht gebildet ist.
Leiterplatte nach Anspruch 1, wobei die Kernlage ein Metallsubstrat ist.
Leiterplatte nach Anspruch 2, wobei das Metallsubstrat Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS) enthält.
Leiterplatte nach Anspruch 1, wobei die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
Leiterplatte nach Anspruch 1, wobei das erste und zweite elektronische Bauteile eine identische Größe und Form aufweisen.
Leiterplatte nach Anspruch 1, wobei das erste und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch montiert sind.
Leiterplatte nach Anspruch 1, wobei das erste oder zweite elektronische Bauteil auf der Kernlage mittels eines Chipklebers montiert ist, welcher dazwischen aufgetragen wird.
Leiterplatte nach Anspruch 1, wobei die erste oder zweite Isolierschicht mindestens ein Prepreg (PPG), mit Gummi beschichteten Kupfer (RCC) oder Anjinomoto-Aufbaufilm (ABF) enthält.
Leiterplatte nach Anspruch 1, welche zudem eine IVH (interstitielle Durchkontaktierung) aufweist, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringt, wobei eine Kernöffnung mit einem Querschnitt, welcher größer als der der IVH ist, in der Kernlage derart gebildet ist, um zuzulassen, dass die IVH die Kernlage durchdringt.
Leiterplatte nach Anspruch 9, wobei eine Metallschicht auf einem Innenumfang der IVH gebildet und die Metallschicht mit dem Schaltungsmuster elektrisch verbunden ist.
Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, wobei das Verfahren Folgendes aufweist: (a) Montieren eines ersten elektronischen Bauteils auf einer Seite einer Kernlage; (b) Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt; (c) Montieren eines zweiten elektronischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt; (d) Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil bedeckt; und (e) Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht.
Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, wobei das Verfahren Folgendes aufweist: (a) Montieren eines ersten elektronischen Bauteils auf einer Seite einer Kernlage und Montieren eines zweiten elektronischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt; (b) Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt, und Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil überlappt; und (c) Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht.
Verfahren nach Anspruch 11, welches zudem das Kippen der Kernlage derart, dass die andere Seite der Kernalge gedreht wird, um zu einer Seite der Kernlage zu weisen, zwischen der Operation (b) des Stapelns der ersten Isolierschicht und der Operation (c) des Montierens des zweiten elektrischen Bauteils aufweist.
Verfahren nach einem der Ansprüche 11 oder 12, wobei die Kernlage ein Metallsubstrat ist.
Verfahren nach Anspruch 14, wobei das Metallsubstrat Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS) enthält.
Verfahren nach einem der Ansprüche 11 oder 12, wobei die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
Verfahren nach einem der Ansprüche 11 oder 12, wobei das erste und zweite elektronische Bauteil eine identische Größe und Form aufweisen.
Verfahren nach einem der Ansprüche 11 oder 12, wobei das erste und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch montiert sind.
Verfahren nach einem der Ansprüche 11 oder 12, wobei das erste oder zweite elektronische Bauteil auf der Kernlage mittels eines Chipklebers montiert ist, welcher dazwischen aufgetragen wird.
Verfahren nach einem der Ansprüche 11 oder 12, wobei die erste oder zweite Isolierschicht ein Prepreg (PPG) oder Ajinomoto-Aufbaufilm (ABF) ist und das Schaltungsmuster durch das Stapeln einer Kupferfolienschicht auf eine Oberfläche der ersten oder zweiten Isolierschicht gebildet ist.
Verfahren nach einem der Ansprüche 11 oder 12, wobei die erste und zweite Isolierschicht RCC sind.
Verfahren nach Anspruch 11, welches zudem das Perforieren mindestens eines Abschnitts der Kernlage zum Bilden mindestens einer Kernöffnung vor der Operation (d) des Stapelns der zweiten Isolierschicht und zudem das Bilden mindestens einer IVH, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringt, nach der Operation (d) des Stapelns der zweiten Isolierschicht aufweist.
Verfahren nach Anspruch 12, welches zudem das Perforieren mindestens eines Abschnitts der Kernlage zum Bilden mindestens einer Kernöffnung vor der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht und zudem das Bilden mindestens einer IVH, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringt, nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht aufweist.
Verfahren nach einem der Ansprüche 22 oder 23, wobei die Kernöffnung einen Querschnitt aufweist, welcher größer als der der IVH ist, um zuzulassen, dass die IVH die Kernlage durchdringt.
Verfahren nach Anspruch 24, wobei eine Metallschicht auf einem Innenumfang der IVH gebildet und die Metallschicht mit dem Schaltungsmuster elektrisch verbunden ist.
Verfahren nach Anspruch 11, welches zudem das Bilden mindestens einer ersten BVH (verdeckten Durchkontaktierung) in der ersten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des ersten elektronischen Bauteils und das Bilden mindestens einer zweiten BVH in der zweiten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des zweiten elektronischen Bauteils nach der Operation (d) des Stapelns der zweiten Isolierschicht aufweist.
Verfahren nach Anspruch 12, welches zudem das Bilden mindestens einer BVH (verdeckten Durchkontaktierung) in der ersten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des ersten elektronischen Bauteils und das Bilden mindestens einer zweiten BVH in der zweiten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des zweiten elektronischen Bauteils nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht aufweist.
Verfahren nach einem der Ansprüche 26 oder 27, wobei eine Plattierungsschicht auf mindestens einer Oberfläche der mindestens einen ersten BVH und der mindestens zweiten BVH gebildet ist.
Verfahren nach einem der Ansprüche 11 oder 12, welches zudem das Stapeln einer Isolierschicht und Plattierungsschicht auf das Schaltungsmuster und das Bilden einer Außenschichtschaltung auf der Plattierungssicht aufweist.