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DE102006015090A1 - Unterschiedlich eingebettete Verformungsschichten in PMOS- und NMOS-Transistoren und ein Verfahren zur Herstellung desselben - Google Patents

Unterschiedlich eingebettete Verformungsschichten in PMOS- und NMOS-Transistoren und ein Verfahren zur Herstellung desselben Download PDF

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DE102006015090A1
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forming
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Andy Wei
Manfred Horstmann
Thorsten Kammler
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Advanced Micro Devices Inc
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Abstract

Durch Weglassen einer Wachstumsmaske oder durch Weglassen von lithographischen Strukturierungsprozessen zur Herstellung von Wachstumsmasken kann eine deutliche Verringerung der Prozesskomplexität bei der Herstellung unterschiedlicher verformter Halbleitermaterialien in unterschiedlichen Transistorarten erreicht werden. Des Weiteren kann die Herstellung individuell positionierter Halbleitermaterialien in unterschiedlichen Transistoren auf der Grundlage eines differenziellen Bereitstellens von zu entfernenden Abstandshaltern erreicht werden, wodurch eine hohe Effizienz mit geringer Prozesskomplexität selbst für äußerst moderne SOI-Transistorbauelemente vereinigt wird.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung unterschiedlicher Transistorarten, etwa SOI-artige Transistoren in Form vollständig oder teilweise verarmter Transistoren, die in und auf einer dünnen Halbleiteschicht ausgebildet sind und verformte Kanalgebiete aufweisen, indem eine eingebettete Verformungsschicht verwendet wird, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet zu erhöhen.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden viele Prozesstechnologien gegenwärtig praktiziert, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig der vielversprechendste Ansatz auf Grund der überlegenen Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen von Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren auf einem Substrat mit einer kristallinen Halbleiterschicht hergestellt. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Source-Gebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. die Größe des Durchlassstroms des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine vorgegeben Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source- und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode zu erzeugen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird auf Grund der Kanallängenverringerung – und damit verknüpft der Verringerung des Kanalwiderstands – die Kanallänge zu einem wesentlichen Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit zur integrierten Schaltungen zu erreichen.
  • Die zunehmende Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht ungewollt die Vorteile aufzuheben, die durch das ständige Reduzieren der Kanallänge von MOS-Transistoren erreicht werden. Ein wesentliches Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie- und Ätzstrategien, um zuverlässig und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für jede neue Schaltungsgeneration zu schaffen. Ferner sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung sowie in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um für den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu sorgen.
  • Die ständige Größenreduzierung der kritischen Abmessungen, d.h. der Gatelänge der Transistoren, erfordert die Anpassung und möglicherweise die Neuentwicklung äußerst komplexer Prozesstechniken im Hinblick auf die zuvor genannten Prozessschritte. Es wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente durch Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet bei gegebener Kanallänge zu erhöhen, um damit die Möglichkeit zu schaffen, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Weiterschreiten zu einem nächsten Technologiestandard, wobei viele der zuvor genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, zu vermeiden oder zumindest zeitlich zu verschieben sind. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, beispielsweise durch Erzeugen von Zugverspannung oder Druckverspannung in der Nähe des Kanalgebiets, um eine entsprechende Verformung in dem Kanalgebiet zu erreichen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Erhöhung der Leitfähigkeit ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit zur Verbesserung der Leistungsfähigkeit von p-Transistoren geboten wird. Das Einführen einer Verspannungs- oder Verformungstechnologie in die Fertigung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art an Halbleitermaterial betrachtet werden kann, die die Herstellung schneller und leistungsfähiger Halbleiterbauelement ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, während viele der gut etablierten Fertigungsverfahren weiterhin eingesetzt werden können.
  • Daher wird in einigen Lösungen eine externe Verspannung, die beispielsweise durch darüberliegende Schichten, Abstandselemente und dergleichen hervorgerufen wird, angewendet in dem Versuch, eine gewünschte Verformung in dem Kanalgebiet hervorzurufen. Der Prozess des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Verspannung kann jedoch zu einer ineffizienten Umwandlung der externen Verspannung in eine entsprechende Verformung in dem Kanalgebiet führen.
  • In einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren erhöht, indem eine verformte Silizium/Germaniumschicht in den Drain- und Source-Gebieten der Transistoren gebildet wird, wobei die kompressiv verformten Drain- und Source-Gebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden die Drain- und Source-Gebiete der PMOS-Transistoren selektiv abgesenkt, während die NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germaniumschicht selektiv in den PMOS-Transistoren durch epitaktisches Wachsen gebildet. Somit sind komplexe Fertigungsschritte, etwa Ätzprozesse, die Herstellung einer geeigneten Ätz- und Wachstumsmaske und selektive epitaktische Wachstumsverfahren in dem CMOS-Prozessablauf einzubinden. Jedoch kann unter Umständen für SOI-Transistoren, die in sehr dünnen Siliziumschichten mit einer Dicke von ungefähr 100 nm und deutlich weniger hergestellt werden, diese Technik nicht zu der erwarteten Leistungssteigerung führen, wie dies für SOI-Bauelemente der Fall ist, die weniger größenreduzierte aktive Siliziumschichten besitzen oder in Vollsubstratbauelementen, da die Spannungsübertragung im Wesentlichen auf das Kanalgebiet unter der Gateisolationsschicht beschränkt ist, während tieferliegende aktive Gebiete in dem dünnen SOI-Transistor nicht in effizienter Weise verformt werden können, wodurch die Gesamteffizienz des Verformungstechnologieprozesses verringert wird. Ferner kann der Leistungszuwachs für Transistoren unterschiedlicher Leitfähigkeitsart zu einem noch komplexeren Prozessablauf führen, da die diversen Schritte für die Herstellung entsprechender Verformungsschichten separat für jede Transistorart auszuführen sind.
  • Im Hinblick auf die zuvor beschriebene Situation besteht ein Bedarf für eine verbesserte Technik, die eine Erhöhung der Leistungsfähigkeit von PMOS-Transistoren und NMOS-Transistoren auf der Grundlage verformter Schichten in effizienter Weise ermöglicht.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die die Herstellung unterschiedlich verformter Halbleiterschichten in unterschiedlichen Transistorarten ermöglicht, etwa in p-Kanaltransistoren und n-Kanaltransistoren, auf der Grundlage eines äußerst effizienten Fertigungsprozessablaufes, da in einem Aspekt, das Bereitstellen einer Hartmaske, die typischerweise für das selektive epitaktische Aufwachsen verformter Halbleiterschichten eingesetzt wird, zumindest für eine Transistorart weggelassen werden kann, wodurch die Prozesskomplexität deutlich reduziert wird, während gleichzeitig ein zusätzlich aufgewachsenes verformtes Halbleitermaterial vorteilhaft in weiteren Prozessschritten, etwa der Silizidierung, verwendet werden kann. In anderen Aspekten werden eine oder mehrere Hartmasken, die für die selektive epitaktische Wachstumstechnologie erforderlich sind, in einer äußerst effizienten Weise hergestellt, beispielsweise ohne dass ein Lithographieschritt erforderlich ist, wodurch ebenso eine äußerst effiziente Technik für die Herstellung verformter Halbleiterschichten unterschiedlicher Eigenschaften in diversen Transistorarten bereitgestellt wird. In einem noch weiteren Aspekt der vorliegenden Erfindung wird eine verformte Schicht für unterschiedliche Transistorarten bereitgestellt, indem eine Vorgehensweise mit zu entfernendem Abstandselement eingesetzt wird, in der geeignete Offset- bzw. Versatzabstandselemente für jede Transistorart individuell ausgebildet werden, wodurch das Positionieren eines verformten Halbleitermaterials nahe an einem Kanalgebiet möglich ist, was vorteilhaft sein kann im Zusammenhang mit SOI-Transistorelementen mit moderat dünnen aktiven Halbleiterschichten für die Herstellung teilweise oder vollständig verarmter Transistorbauelemente.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer ersten Vertiefung benachbart zu einer ersten Gateelektrode eines ersten Transistors, wobei die erste Gateelektrode über einem Substrat mit einer kristallinen Halbleiterschicht gebildet wird. Ferner wird eine zweite Vertiefung benachbart zu einer zweiten Gateelektrode eines zweiten Transistors hergestellt. Des weiteren wird ein erstes verformtes Halbleitermaterial epitaktisch in der ersten Vertiefung aufgewachsen, und ein zweites verformtes Halbleitermaterial wird epitaktisch in der zweiten Vertiefung und über dem ersten verformten Halbleitermaterial aufgewachsen.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer ersten Vertiefung benachbart zu einer ersten Gateelektrode eines ersten Transistors, wobei die erste Gateelektrode über einem Substrat mit einer kristallinen Halbleiterschicht gebildet wird. Eine zweite Vertiefung wird benachbart zu einer zweiten Gateelektrode eines zweiten Transistors hergestellt. Des weiteren wird ein erstes verformtes Halbleitermaterial in der ersten Vertiefung und ein zweites verformtes Halbleitermaterial in der zweiten Vertiefung auf der Grundlage eines ersten und eines zweiten epitaktischen Wachstumsprozesses basierend auf einer oder mehreren Wachstumsmasken gebildet, die ohne einen lithographischen Strukturierungsprozess hergestellt sind.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer ersten Vertiefung benachbart zu einer ersten Gateelektrode eines ersten Transistors, wobei die erste Gateelektrode einen ersten Seitenwandabstandshalter aufweist und über einem Substrat ausgebildet ist, das eine kristalline Halbleiterschicht aufweist. Des weiteren wird ein erstes verformtes Halbleitermaterial in der ersten Vertiefung gebildet, während ein zweiter Transistor abgedeckt ist. Das Verfahren umfasst ferner das Bilden einer zweiten Vertiefung benachbart zu einer zweiten Gateelektrode des zweiten Transistors, wobei die zweiter Gateelektrode einen zweiten Seitenwandabstandshalter aufweist. Des weiteren wird ein zweites verformtes Halbleitermaterial in der zweiten Vertiefung gebildet und der erste Seitenwandabstandshalter wird entfernt. Schließlich wird der zweite Seitenwandabstandshalter entfernt.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1f schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlichen Transistorelementen während diverser Fertigungsphasen zeigen, in denen ein verformtes Halbleitermaterial unterschiedlicher Eigenschaften in Drain- und Source-Gebieten der unterschiedlichen Transistorelemente gebildet wird, während eines der verformten Halbleitermaterialien als eine Deckschicht für die andere Art des verformten Halbleitermaterials gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung dient;
  • 2a bis 2i schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen Transistorarten während diverser Fertigungsphasen zeigen, in denen jede Transistorart ein unterschiedliches verformtes Halbleitermaterial auf der Grundlage einer Vorgehensweise mit zu entfernenden Abstandstandselement gemäß weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung erhält;
  • 3a bis 3d schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlichen Transistoren während der Herstellung eines verformten Halbleitermaterials auf der Grundlage entsprechender epitaktischer Wachstumsmasken zeigen, die auf der Grundlage eines äußerst effizienten Fertigungsprozesses gemäß noch weiterer anschaulicher Ausführungsformen hergestellt werden;
  • 4a bis 4c schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlichen Transistoren zeigen, die unterschiedlich verformte Halbleiterschichten auf der Grundlage einer oder mehrerer Hartmaske erhalten, die nicht durch Lithographie strukturiert sind, gemäß noch weiterer anschaulicher Ausführungsformen; und
  • 5a bis 5e schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zur Herstellung unterschiedlich verformter Halbleitermaterialien in unterschiedlichen Transistoren auf der Grundlage epitaktischer Wachstumsmasken zeigen, von denen höchstens eine durch Lithographie strukturiert ist, gemäß noch anderer anschaulicher Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patenansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung von Feldeffekttransistoren unterschiedlicher Art, etwa unterschiedlicher Leitfähigkeitsart, die eine verformte Halbleiterschicht in dem Drain- und/oder Source-Gebieten erhalten, um eine gewünschte Größe und/oder Art an Verformung in dem entsprechenden Kanalgebiet dieser Transistoren hervorzurufen. Zu diesem Zweck wird ein geeignetes Maskierungsschema eingesetzt, das die Herstellung entsprechender verformter Halbleitermaterialien auf der Grundlage epitaktischer Wachstumstechniken ermöglicht, so dass für jede Transistorart eine spezifizierte Größe und/oder Art an Verformung in dem Halbleitermaterial erzeugt wird, das in die entsprechenden Drain- und/oder Sourcegebiete eingebaut wird, wodurch ein eingebettetes verformtes Halbleitermaterial bereitgestellt wird. In einigen anschaulichen Ausführungsformen repräsentieren die Transistorarten n-Kanaltransistoren und p-Kanaltransistoren, wobei jede Transistorart ein verformtes Halbleitermaterial so erhält, dass die Beweglichkeit der entsprechenden Majoritätsladungsträger in den entsprechenden Kanalgebieten erhöht wird. Da das verformte Halbleitermaterial durch epitaktische Wachstumstechniken und in besonderen Ausführungsformen durch selektive epitaktische Wachstumsverfahren bereitgestellt wird, werden erfindungsgemäß äußerst effiziente Maskierungsschemata vorgesehen, um die Prozesskomplexität gering zu halten, während dennoch eine deutliche Verbesserung im Transistorverhalten auf Grund des Vorsehens individuell eingestellter verformter Halbleitermaterialien in unterschiedlichen Transistorarten erreicht wird. In einigen anschaulichen Ausführungsformen wird eine äußerst effiziente Technik zur Herstellung von SOI-(Halbleiter-auf-Isolator-)Transistoren bereitgestellt, wobei die diversen Eigenschaften des entsprechenden verformten Halbleitermaterials individuell für jede Transistorart beispielsweise im Hinblick auf den Versatz zu dem entsprechenden Kanalgebiet, der Größe der Verformung, der Art der Verformung, und dergleichen eingestellt werden. Folglich kann selbst für äußerst moderne SOI-artige Transistoren, die auf der Grundlage dünner Halbleiterschichten gefertigt werden, wodurch teilweise oder vollständig verarmte Bauelemente gebildet werden, ein äußerst effizienter verformungsinduzierender Mechanismus erreicht werden, obwohl das eingebettete verformte Halbleitermaterial als ein flacher Bereich in den Drain- und Source-Gebieten auf Grund der erforderlichen Kristallschablone des ursprünglichen Halbleitermaterials der dünnen Halbleiterschicht während des epitaktischen Wachstumsprozesse bereitgestellt wird. In anderen anschaulichen Ausführungsformen tragen äußerst effiziente Maskierungsschemata für das Bereitstellen entsprechender epitaktischer Wachstumsmasken, etwa das Weglassen einer Wachstumsmaske und/oder das Weglassen anspruchsvoller Lithographieschritte für die Herstellung entsprechender Wachstumsmasken, deutlich zu einer geringeren Prozesskomplexität beitragen.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über dem eine Halbleiterschicht 102 ausgebildet ist. Das Substrat 101 kann ein beliebiges geeignetes Trägermaterial für die Aufnahme der Halbleiterschicht 102 repräsentieren, etwa ein Halbleitervollsubstrat, ein isolierendes Trägermaterial, etwa ein SOI-(Halbleiter-auf-Isolator-)Substrat, und dergleichen. Es sollte beachtet werden, dass der Hauptanteil komplexer integrierter Schaltungen gegenwärtig und in der absehbaren Zukunft auf der Grundlage von Silizium hergestellt wird, und somit ist in einigen anschaulichen Ausführungsformen die Halbleiterschicht 102 auf Silizium aufgebaut, wobei beispielsweise ein deutlicher Anteil anderer Materialien, etwa Germanium, Kohlenstoff, und dergleichen enthalten sein kann, wobei das Substrat 101 ein Siliziumvollsubstrat oder ein anderes geeignetes Trägermaterial repräsentieren kann. Beispielsweise ist in einigen Ausführungsformen die Halbleiterschicht 102 in geeigneter Weise ausgebildet, um die Herstellung vollständig oder teilweise verarmter SOI-Transistoren zu ermöglichen, wie dies nachfolgend detaillierter mit Bezug zu den 2a bis 2i erläutert ist. Das Halbleiterbauelement 100 umfasst ferner ein erstes Transistorelement 150p und ein zweites Transistorelement 150n, die über dem Substrat 101 an spezifizierten Substratpositionen gemäß den Bauteilerfordernissen vorgesehen sind. In einigen anschaulichen Ausführungsformen unterscheiden sich der erste und der zweite Transistor 150 zumindest in ihrer entsprechenden Leitfähigkeitsart, wohingegen in anderen anschaulichen Ausführungsformen der erste und der zweite Transistor 150p, 150n sich in ihrer Funktion innerhalb einer komplexen Schaltung unterscheiden. Beispielsweise kann in dem zuerst genannten Falle der erste Transistor 150p einen p-Kanaltransistor repräsentieren, während der zweite Transistor 150n einen n-Kanaltransistor darstellt, die ein entsprechend verformtes Halbleitermaterial mit einer kompressiven Verformung bzw. einer Zugverformung erhalten sollen. In dem letztgenannteren Falle kann in einigen anschaulichen Ausführungsformen der erste oder der zweite Transistor 150p, 150n einen modernen Transistor mit hoher Schaltgeschwindigkeit repräsentieren, während der andere Transistor 150p, 150n einen Transistor darstellen kann, der ein verbessertes Verhalten im Hinblick auf Leckströme erfordert, etwa ein Transistor in einem statischen RAM-Bereich, und dergleichen. Zusätzlich zu ihren unterschiedlichen Funktionen können sich in diesem Falle die Transistoren 150p, 150n in ihrer Leitfähigkeitsart unterscheiden oder auch nicht, wobei jedoch zumindest eine unterschiedliche Größe an Verformung für die beiden Transistorarten erwünscht ist. Während der folgenden Beschreibung wird angenommen, dass der erste und der zweite Transistor 150p, 150n sich in ihrer Leitfähigkeit unterscheiden und ein verformtes Halbleitermaterial mit einer unterschiedlichen Art an Verformung erhalten sollen.
  • In der in 1a gezeigten Fertigungsphase weisen die Transistor 150p, 150n jeweils eine Gateelektrode 105 auf, die über einem entsprechenden Kanalgebiet 103 ausgebildet und davon durch eine entsprechende Gateisolationsschicht 104 getrennt ist. Ferner ist in einer anschaulichen Ausführungsform eine Abstandsschicht 106a gemeinsam über den entsprechenden Gateelektroden 105 ausgebildet, wobei eine Beschichtung 107a vorgesehen sein kann, um als eine Ätzstoppschicht während eines Ätzprozesses 108 zu dienen. Die Abstandsschicht 106a kann aus einem beliebigen geeigneten Material, etwa Siliziumnitrid, Siliziumdioxid, und dergleichen aufgebaut sein, während die Beschichtung 107a in Form eines geeigneten Materials bereitgestellt wird, das die erforderliche Ätzselektivität in Bezug auf das Material der Schicht 106a aufweist. Beispielsweise kann Siliziumdioxid für die Beschichtung 107a verwendet werden, wenn die Abstandsschicht 106a aus Siliziumnitrid aufgebaut ist. Des weiteren können entsprechende Deckschichten 109, die aus einem beliebigen geeigneten Material, etwa Siliziumnitrid, und dergleichen hergestellt sind, auf der Oberseite der entsprechenden Gateelektroden 105 gebildet sein, wodurch eine Einkapselung der Gateelektroden 105 nach dem Ende des Ätzprozesses 108 zur Herstellung entsprechender Seitenwandabstandshalter erreicht wird, wie dies nachfolgend beschrieben ist.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbgauelements 100, wie es in 1a gezeigt ist, kann die folgenden Prozesse umfassen. Nach dem Bereitstellen des Substrats 101 und der Halbleiterschicht 102 beispielsweise auf der Grundlage epitaktischer Wachstumstechniken, Scheibenverbindungsverfahren, und dergleichen, abhängig von der Art des Substrats und des verwendeten Halbleitermaterials, werden erforderliche Prozesse, etwa Implantationsprozesse zur Herstellung eines vertikalen Dotierstoffprofils, falls erforderlich, innerhalb der Schicht 102 und Fertigungsprozesse zur Herstellung von Isolationsstrukturen (nicht gezeigt), etwa flache Grabenisolationen, auf der Grundlage gut etablierter Verfahren ausgeführt. Danach wird eine dielektrische Schicht durch Oxidation und/oder Abscheidung mit einer Dicke hergestellt, wie dies für die Gateisolationsschichten 104 erforderlich ist. Anschließend wird ein geeignetes Material für die Gateelektroden 105 abgeschieden, beispielsweise in Form von Polysilizium auf der Grundlage von CVD (chemische Dampfabscheide-)Verfahren bei geringem Druck. Es sollte beachtet werden, dass in einigen Prozessstrategien die Gateelektroden 105 in dieser Fertigungsphase nicht durch ein äußerst leitendes Material repräsentiert sind, wie dies erforderlich ist, sondern dass diese in ein entsprechendes leitendes Material in einer späteren Fertigungsphase umgewandelt werden. Beispielsweise kann ein äußerst leitendes Metallsilizid in den Gateelektroden 105 in einer späteren Fertigungsphase vorgesehen werden, wenn anfänglich ein Polysiliziummaterial für die Gateelektroden 105 vorgesehen wird. In anderen Fällen werden die Gateelektroden 105 im Wesentlichen vollständig durch andere Materialien, etwa Metalle und der gleichen, in einer späteren Fertigungsphase ersetzt. Nach dem Abscheiden des Materials der Gateelektroden 105 wird ein geeignetes Deckmaterial, etwa Siliziumnitrid, und dergleichen, auf dem Gateelektrodenmaterial abgeschieden, möglicherweise in Verbindung mit anderen Materialschichten, etwa ARC-(antireflektierende) Materialien, und dergleichen, wie sie für die nachfolgende lithographische Strukturierung des entsprechenden Schichtstapels erforderlich sind. Folglich können geeignete Lithographie- und Ätzverfahren eingesetzt werden, um den sich ergebenden Schichstapel zu strukturieren, wodurch die Gateelektrode 105 auf der Gateisolationsschicht 104 gebildet wird, die von der Deckschicht 109 bedeckt ist. Danach kann die Beschichtung 107a beispielsweise durch Abscheiden und/oder durch Oxidation, abhängig von den Bauteilerfordernissen und des verwendeten Materials, gebildet werden, woran sich ein entsprechender Abscheideprozess zur Herstellung der Abstandsschicht 106a anschließt, wobei gut etablierte plasmaunterstützte Abscheideverafhren eingesetzt werden können. Die Dicke der Abstandsschicht 106a in Verbindung mit einer Dicke der Schicht 107a bestimmen im Wesentlichen eine Breite der Abstandshalter, die aus den Schichten 106a, 107a während des Ätzprozesses 108 gebildet werden, die wiederum im Wesentlichen einen resultierenden Versatz bzw. Offset zu der Gateelektrode 105 für eine Vertiefung bestimmt, die in der Halbleiterschicht 102 benachbart zu den Kanalgebieten 103 zu bilden ist. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Abstandsschicht 106a entsprechend den Prozessparametern hergestellt wird, die so gewählt sind, dass entsprechende Abstandshalterelemente auch für die Ausbildung von Drain- und Sourcegebieten durch Ionenimplantation während einer späteren Fertigungsphase verwendet werden können, während in anderen anschaulichen Ausführungsformen die Abstandsschicht 106a und die Schicht 107a mit einer Dicke gebildet werden, die lediglich im Hinblick auf einen gewünschten Versatz für Vertiefungen ausgewählt ist, die in der Schicht 112 später herzustellen sind. Nach dem Abscheiden der Schichten 107a, 106a wird der Ätzprozess 108 auf der Grundlage einer geeigneten Ätzchemie ausgeführt, um damit ein im Wesentlichen anisotropes Verhalten mit einer hohen Ätzselektivität zwischen den Schichten 106a und 107a zu erhalten. Entsprechende selektive Ätzrezepte sind im Stand der Technik gut bekannt. Danach werden freiliegende Bereiche der Beschichtung 107a durch einen weiteren Ätzprozess entfernt, der beispielsweise auf der Grundlage eines nasschemischen Ätzprozesses oder einer anderen geeigneten Technik ausgeführt wird, etwa einem Hochfrequenzplasmaätzprozess und dergleichen. Zum Beispiel sind geeignete Ätzstrategien für Siliziumdioxid, Siliziumnitrid und dergleichen gut etabliert. In anderen anschaulichen Ausführungsformen werden freiliegende Bereich der Beschichtung 107a in einem nachfolgenden Ätzprozess zum Erzeugen entsprechender Vertiefungen benachbart zu den Gateelektroden 105 entfernt.
  • 1b zeigt schematisch das Halbleiterbauelement 100 während eines entsprechenden Ätzprozesses 110, in welchem Vertiefungen 111 in der Schicht 102 benachbart zu den entsprechenden Gateelektroden 105 auf der Grundlage der Seitenwandabstandshalter 106, die aus der Abstandsschicht 106a gebildet sind, wie dies zuvor beschrieben ist, ausgebildet sind. Somit sollte beachtet werden, dass durchwegs in dieser Beschreibung und in den angefügten Patentansprüchen Vertiefungen oder Aussparungen, die „benachbart zu" einer Gateelektrode gebildet sind, das Bereitstellen einer Seitenwandabstandshalterstruktur an Seitenwand der entsprechenden Gateelektrode vor dem eigentlichen Ausbilden der Vertiefungen oder Aussparungen mit einschließt. Somit umschließt „benachbart zu" der Gateelektrode einen lateralen Versatz, der durch eine Seitenwandabstandshalterstruktur geschaffen wird. In einigen anschaulichen Ausführungsformen ist der Ätzprozess 110 als ein im Wesentlichen anisotroper Ätzprozess gestaltet, wodurch die Vertiefungen 111 als Gräben mit moderat steilen Seitenwänden erhalten werden, wobei ein Versatz 111b der Vertiefung 111 in Bezug auf die Gateelektrode 105 und damit auf das Kanalgebiet 103 im Wesentlichen durch die Breite 106 des Abstandshalters bestimmt ist, die auch die Dicke der Beschichtung 107a mit einschließt. In anderen anschaulichen Ausführungsformen ist der Ätzprozess 110 als ein mehr oder weniger isotroper Prozess ausgestaltet, wobei ein gewisses Maß an Unterätzung erreicht wird, wobei der Versatz 111b dann durch die Ätzparameter und die Abstandshalterbreite 106 bestimmt ist. Während des Ätzprozesses 110 kann eine Materialerosion in den Gateelektroden 105 im Wesentlichen durch die Abstandshalter 106 und die Deckschichten 109 vermieden werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Eine Wachstumsmaske 112 ist so ausgebildet, dass diese den zweiten Transistor 150 mit den Vertiefungen 111 abdeckt, während der erste Transistor 105p für die Abscheideumgebung eines selektiven epitaktischen Wachstumsprozesses 113 freigelegt ist. Die Wachstumsmaske 112 ist aus einem beliebigen geeigneten Material aufgebaut, das ausgebildet ist, den Umgebungsbedingungen während des epitaktischen Wachstumsprozesses 113 zu widerstehen, d.h. die Wachstumsmaske 112 kann Temperaturen bis zu einigen 100 Grad widerstehen und erzeugt eine spezifizierte Selektivität während des Abscheidens von Material in dem Prozess 113. Beispielsweise sind Siliziumnitrid, Siliziumdioxid, und dergleichen dielektrische Materialien, für die eine Vielzahl an Prozessparameterwerten verfügbar sind, die das selektive epitaktische Aufwachsen eines siliziumbasierten Materials auf freiliegenden kristallinen Siliziumbereichen ermöglichen, während ein merkliches Abscheiden von Siliziummaterial auf dielektrischen Materialien, etwa der Wachstumsmaske 112 sowie der Deckschicht 109 und den Abstandshaltern 106 auf dem ersten Transistor 150p vermieden oder reduziert wird. Folglich kann während des Prozesses 113 ein siliziumbasiertes Halbleitermaterial selektiv in der Vertiefung 111 des ersten Transistors 150p gebildet werden, während das darunterliegende Material der Schicht 102 als eine Wachstumsschablone dient, wenn die Halbleiterschicht 102 ein siliziumbasiertes Material ist. Ferner kann während des epitaktischen Wachstumsprozesses 113 ein spezifisches Nicht-Siliziummaterial zumindest zeitweilig zu der Abscheideatmosphäre hinzugefügt werden, um ein Halbleitermaterial zu bilden, das als 114p bezeichnet ist, und das einen unterschiedlichen Gitterabstand in seinem nicht verformten Zustand aufweist, so dass beim Aufwachsen auf der kristallinen Schablone der Schicht 102 das Material 114p ein verformtes Halbleitermaterial repräsentiert, das somit auch eine entsprechende Verformung in dem benachbarten Kanalgebiet 103 hervorrufen kann. In einer anschaulichen Ausführungsform repräsentiert das verformte Halbleitermaterial 114p ein kompressiv verformtes Material, etwa Silizium/Germanium, das in effizienter Weise die Ladungsträgerbeweglichkeit in dem Kanalgebiet 103 erhöhen kann, wenn der erste Transistor 150p einen p-Kanaltransistor repräsentiert. Wie gezeigt ist, kann der selektive epitaktische Wachstumsprozess 113 so gesteuert werden, dass ein gewünschtes Maß an Füllung der Vertiefung 111 erreicht wird, wobei abhängig von den Bauteilerfordernissen die Vertiefung 111 unterfüllt oder überfüllt werden kann oder auch zu einer im Wesentlichen ebenen Konfiguration führen kann. Nach dem Wachstumsprozess 113 wird die Maske 112, die beispielsweise aus Siliziumdioxid aufgebaut ist, selektiv zu dem Material der Deckschicht 109 und den Abstandshaltern 106 entfernt. Beispielsweise können äußerst selektive trockene und nasschemische Ätzprozesse für Siliziumdioxid, Siliziumnitrid und dergleichen verfügbar. In noch anderen anschaulichen Ausführungsformen ist der erste Transistor 150p von einer Lackmaske (nicht gezeigt) während des Entfernens der Maske 112 abgedeckt, um eine nicht gewünschte Schädigung oder Materialerosion in dem ersten Transistor 150p zu vermeiden. Danach können weitere Vorreinigungsprozesse durchgeführt werden, um den freiliegenden Transistor 150n für das selektive Aufwachsen eines weiteren verformten Halbleitermaterials vorzubereiten.
  • 1d zeigt schematisch das Halbleiterbauelement 100 während eines weiteren selektiven epitaktischen Wachstumsprozesses 115, in welchem zumindest zeitweilig ein Halbleitermaterial 114n in der Vertiefung 111 des zweiten Transistors 150n gebildet wird, das sich in seinen Verformungseigenschaften von dem Material 114p unterscheidet. In einer anschaulichen Ausführungsform wird das Material 114n als ein Halbleitermaterial mit einer unterschiedlichen Art an Verformung im Vergleich zu dem Material 114p bereitgestellt, wodurch eine unterschiedliche Art an Verformung in dem entsprechenden Kanalgebiet 103 des zweiten Transistors 150n hervorgerufen wird. Wenn beispielsweise der zweite Transistor 150n einen n-Kanaltransistor repräsentiert, wird das verformte Halbleitermaterial 114n als ein Material mit einer geringeren Gitterkonstante in seinem nicht verformten Zustand im Vergleich zu dem siliziumbasierten Material der Schicht 102 vorgesehen. Beispielsweise kann das Material 114n als ein Silizium/Kohlenstoffmaterial abgeschieden werden, wobei ein Kohlenstoffanteil von 0,5 bis einige Atomprozent in das Silizium eingebaut werden kann, um eine gewünschte Gitterfehlanpassung zu erreichen, so dass, wenn das Material 114n mit einem im Wesentlichen siliziumartigen Gitterabstand aufgewachsen wird, eine entsprechende Zugverformung erzeugt wird. Es sollte beachtet werden, dass die Art der Verformung, die durch den selektiven epitaktischen Wachstumsprozess 115 und auch durch den Prozess 113 hervorgerufen wird, von den kristallinen Eigenschaften des Schablonenmaterials der Schicht 102 abhängt. Wenn beispielsweise die Halbleiterschicht 102 selbst einen gewissen Anteil an nicht-Siliziumkomponenten, etwa Germanium, Kohlenstoff, und dergleichen, aufweist, kann die Materialzusammensetzung der Materialien 114p und 114n entsprechend so ausgewählt werden, um die gewünschte Art an Verformung zu erhalten. In anderen anschaulichen Ausführungsformen können das erste und das zweite Transistorelement 150p, 150n die gleiche Leitfähigkeitsart aufweisen und daher die gleiche Art an Verformung erfordern, wohingegen eine unterschiedliche Größe auf Grund von Bauteilerfordernissen oder prozessspezifischen Erfordernissen gewünscht wird. In diesem Falle können die Wachstumsprozesse 113 und 115 auf der Grundlage im Wesentlichen gleicher Parameter ausgeführt werden, mit Ausnahme eines unterschiedlichen Anteils an nicht-Siliziumgattungen, um eine unterschiedliche Größe der gleichen Art an Verformung zu erzeugen.
  • Wie ferner in 1d gezeigt ist, kann während des epitaktischen Wachstumsprozesses 115 der erste Transistor 150 in der Abscheideumgebung unbedeckt bleiben, so dass ein entsprechendes Material 114n auch auf der Oberseite des zuvor hergestellten verformten Materials 114p gebildet wird. Folglich können komplexe Prozessschritte zur Herstellung einer entsprechenden Wachstumsmaske, etwa der Maske 112, und deren Entfernung weggelassen werden, wodurch zu einer reduzierten Gesamtprozesskomplexität beigetragen wird. Es sollte beachtet werden, dass das Material 114n und das Material 114p in einigen Ausführungsformen eine unterschiedliche Art an intrinsischer Verformung aufweisen. Der Einfluss der „Deckschicht" 114n auf das entsprechende Kanalgebiet 103 des ersten Transistors 150p ist jedoch deutlich geringer im Vergleich zu dem verformten Material 114p, das im Wesentlichen direkt auf das Kanalgebiet 103 einwirkt. In einigen Ausführungsformen kann die Auswirkung des Deckmaterials 114n über der Schicht 114p als ungeeignet für das Verhalten des ersten Transistors 150p erachtet werden. Somit wird in einigen anschaulichen Ausführungsformen das Material 114n mit einer Dicke abgeschieden, die geeignet gewählt ist, so dass das Material in einer späteren Fertigungsphase beispielsweise bei der Herstellung eines Metallsilizids in dem ersten Transistor 150p aufgebraucht wird, wie dies nachfolgend detaillierter beschrieben ist.
  • Danach werden, abhängig von der Prozessstrategie, die Abstandshalter 106 für die Herstellung von Drain- und Source-Gebieten durch Ionenimplantation verwendet, während in anderen anschaulichen Ausführungsformen die Abstandshalter 106 durch geeignete selektive trockene und/oder nasschemische Ätzprozesse vor der Herstellung entsprechender Drain- und Sourcegebiete entfernt werden. Beispielsweise werden Drain- und Source-Implantationen auf der Grundlage der Abstandshalter 106 ausgeführt, wobei entsprechende Erweiterungsgebiete (nicht gezeigt) vor der Herstellung der verformten Halbleitermaterialien 114p, 114n gebildet werden können. In anderen Ausführungsformen werden entsprechende Erweiterungsgebiete, falls erforderlich, nach dem Entfernen der Abstandshalter 106 gebildet, unabhängig davon, ob diese Abstandselemente als Implantationsmaske für die Ausbildung tiefer Drain- und Source-Gebiete verwendet wurden.
  • 1e zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem eine Abstandshalterstruktur 116 an den entsprechenden Gateelektroden 105 des ersten und des zweiten Transistors 150p, 150n gebildet ist. Ferner sind Drain- und Source-Gebiete 117 in den verformten Halbleitermaterialien 114p, 114n unter in der Halbleiterschicht 102 ausgebildet, wobei die laterale Profilierung der Drain- und Source-Gebiete 117 auf der Grundlage der Abstandshalterstruktur 116 erreicht wird, die zwei oder mehr einzelne Abstandselemente (nicht gezeigt) aufweisen kann, oder die Profilierung kann auch auf der Grundlage der Abstandshalter 106 erreicht werden, wie dies zuvor erläutert ist. Ferner umfasst das Bauelement 100 eine Schicht aus hochschmelzendem Metall 118, das über dem ersten Transistor 150p gebildet ist, der die „Deckschicht" 114n aufweist, die über den entsprechenden Drain- und Source-Gebieten 117 ausgebildet ist. In dieser anschaulichen Ausführungsform ist die Meallschicht 118 nicht über dem zweiten Transistor 150n ausgebildet, um damit ein individuelles Einstellen eines entsprechenden Silizidierungsprozesses im Hinblick auf die Eigenschaften des Materials 114n zu ermöglichen, das über dem Material 114p in dem ersten Transistor 150p angeordnet ist.
  • Das Bauelement 100, wie es in 1e gezeigt ist, kann auf der Grundlage der folgende Prozesse hergestellt werden. Die Drain- und Source-Gebiete 117 besitzen ein spezielles vertikales und horizontales Dotierstoffprofil gemäß den Bauteilerfordernissen und können auf der Grundlage der Abstandshalter 106 und/oder 116 hergestellt werden, wie dies zuvor beschrieben ist, wobei gut etablierte Implantationsprozesse angewendet werden können, und wobei in einigen Ausführungsformen zusätzlich eine gewisse Dotierstoffgattung ebenso während der selektiven epitaktischen Wachstumsprozesse 113 und 115 eingebaut werden kann. Danach können entsprechende Ausheizprozesse ausgeführt werden, um die Dotierstoffe in den Gebieten 117 zu aktivieren und um auch durch die Implantation hervorgerufene Schäden entsprechend den Bauteilerfordernissen zu rekristallisieren. Danach kann die Schicht 118, die aus einem beliebigen geeigneten hochschmelzenden Metall, etwa Nickel, Nickel/Platin, Platin, Kobalt, und dergleichen aufgebaut sein, auf der Grundlage gut etablierter Verfahren abgeschieden werden, etwa der Sputter-Abscheidung, und dergleichen, wobei eine Dicke der Schicht 118 auf der Grundlage des Materials 114n, das über dem Material 114p ausgebildet ist, so ausgewählt werden kann, um eine gewünschte Menge davon in ein entsprechendes Metallsilizid umzuwandeln. Beispielsweise kann die Schicht 118 abgeschieden und anschließend auf der Grundlage eines Lithographieprozesses so strukturiert werden, um die Schicht 118 von dem zweiten Transistor 150n zu entfernen. In noch anderen Beispielen wird eine entsprechende Lithographiemaske vor dem Abscheiden der Schicht 118 gebildet, und eine entsprechende Strukturierung der Schicht 118 kann erreicht werden, indem das Material auf das Bauelement 100 abgeschieden und die Lithographiemaske zusammen mit einem darauf abgeschiedenen Material entfernt wird. Danach kann eine geeignete Wärmebehandlung ausgeführt werden, um die Umwandlung des Materials 114n in dem ersten Transistor 150p in ein entsprechendes Metallsilizid in Gang zu setzen. Wenn beispielsweise das verformte Material 114n aus Silizium/Kohlenstoff mit einem moderat geringen Anteil an Kohlenstoff, wie dies zuvor angegeben ist, aufgebaut ist, kann ein entsprechendes Metallsilizid gebildet werden. In anderen anschaulichen Ausführungsformen wird vor dem in Gang setzen einer chemischen Reaktion zwischen der Schicht 118 und dem darunter liegenden siliziumenthaltenden Material eine weitere hochschmelzende Metallschicht (nicht gezeigt) mit einer erforderlichen Dicke abgeschieden, um die entsprechenden Bauteilerfordernisse des zweiten Transistors 150n zu erfüllen, so dass Metallsilizid unterschiedlicher Eigenschaften in dem ersten und dem zweiten Transistor 150p, 150n in einer gemeinsamen Wärmebehandlung hergestellt werden können. Beispielsweise kann das gleiche oder ein unterschiedliches hochschmelzendes Material abgeschieden werden und nachfolgend wird eine entsprechende Wärmebehandlung ausgeführt, während der entsprechende Prozessparameter insbesondere die Dauer der Wärmebehandlung, so gewählt sind, dass eine gewünschte Menge des Materials 114n im dem ersten Transistor 150p in ein Metallsilizid umgewandelt wird, während in dem zweiten Transistor 150n die entsprechende Reaktion, d. h. die Menge an erhaltenem Metallsilizid, im Wesentlichen durch die Menge des hochschmelzenden Metalls, das auf dem zweiten Transistor 150n vorgesehen ist, bestimmt wird.
  • 1f zeigt schematisch das Halbleiterbauelement 100 nach dem Ende der zuvor beschriebenen Prozesssequenz. Somit umfasst das Bauelement 100 entsprechende Metallsilizidgebiete 118a in dem ersten Transistor 150p, wobei eine spezielle Menge des Materials 114n in Metallsilizid umgewandelt ist, während der zweite Transistor 150n darin ausgebildet entsprechende Metallsilizidgebiete 119a aufweist, die den Bauteilerfordernissen dieses Transistors entsprechen. Somit kann die nicht gewünschte Wirkung des verformten Materials 114n in dem ersten Transistor 150p deutlich reduziert werden, indem ein gut leitfähiges Metallsilizid darin gebildet wird, wodurch auch die Möglichkeit geschaffen wird, das Leistungsverhalten des ersten Transistors 150p speziell zu steigern, da auch die entsprechende Gateelektrode 105 einen erhöhten Anteil an Metallsilizid aufweist. Andererseits weist der zweite Transistor 150n die Metallsilizidgebiete 119 auf, die den transistorspezifischen Transistorerfordernissen entsprechen, wobei das verbleibende verformte Material 114n die gewünschte Art und Größe an Verformung in dem entsprechenden Kanalgebiet 103 bietet. Folglich kann das Leistungsverhalten der Transistoren 150p, 150n in einer äußerst unkorrelierten Weise eingestellt werden, während gleichzeitig die Prozesskomplexität auf Grund des Weglassens mindestens einer epitaktischen Wachstumsmaske und damit verknüpfter Prozesse deutlich reduziert werden kann. Wenn beispielsweise der erste Transistor 150p einen p-Kanaltransistor repräsentiert, kann ein hohes Maß an kompressiver Verformung durch das verformte Material 114p erzeugt werden, während gleichzeitig eine hohe Leitfähigkeit der Gateelektrode 105 und der entsprechenden Kontaktgebiete der Drain- und Source-Gebiete 117 erreicht wird, während das Leistungsverhalten des Transistors 150n verbessert werden kann, indem das Material 114n mit einer gewünschten Größe an Zugverformung bereitgestellt wird.
  • Mit Bezug zu den 2a bis 2i werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, in denen ein verformtes Halbleitermaterial mit unterschiedlichen Verformungseigenschaften benachbart zu entsprechenden Gateelektroden in äußerst, effizienter Weise gebildet wird, wodurch das Positionieren des verformten Materials nahe an dem Kanalgebiet ermöglicht wird, was äußerst vorteilhaft ist im Zusammenhang mit vollständig verarmten oder teilweise verarmten Transistorelementen, die auf der Grundlage dünner Halbleiterschichten hergestellt werden.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201, das in einer anschaulichen Ausführungsform darauf ausgebildet eine vergrabene isolierende Schicht 220 aufweist, über der eine Halbleiterschicht 202 ausgebildet ist. Somit kann in dieser Konfiguration des Bauelements 200 ein SOI-artiges Bauelement repräsentieren, wobei in einigen anschaulichen Ausführungsformen die Halbleiterschicht 202 Eigenschaften zur Herstellung teilweise oder vollständig verarmter Transistorelemente darauf und darin aufweist. Somit ist eine Dicke der Halbleiterschicht 202, wenn ein Bauelement auf Siliziumbasis betrachtet wird, ungefähr 100 nm oder deutlich weniger in anspruchsvollen Anwendungen. Ferner sind ein erster Transistor 250p und ein zweiter Transistor 250n vorgesehen, wobei in dieser Fertigungsphase entsprechende Gateelektroden 205 auf entsprechenden Gateisolationsschichten 204 ausgebildet sind. Ferner sind entsprechende Deckschichten 209 auf den entsprechenden Gateelektroden 205 ausgebildet.
  • Für die Herstellung des Bauelements 200, wie es in 2a gezeigt ist, können im Wesentlichen die gleichen Prozesse angewendet werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind.
  • 2b zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist eine Abstandshalterschicht 206a möglicherweise in Verbindung mit einer entsprechenden Beschichtung 207a auf dem ersten und dem zweiten Transistor 250p, 250n ausgebildet. Des weiteren wird der zweite Transistor 250n von einer Maske 221, etwa einer Lackmaske, und dergleichen, abgedeckt, die den ersten Transistor 250p für eine anisotrope Ätzumgebung 223 freilegt, während der zweite Transistor 250n im Wesentlichen geschützt ist. Die Abstandsschicht 206a mit der Beschichtung 207a kann auf der Grundlage gut etablierter Abscheideverfahren, etwa plasmaunterstützter CVD hergestellt werden, wobei eine Dicke der konformen Abstandsschicht 206a so gewählt sein kann, dass ein gewünschter Versatz bzw. Abstand für eine Vertiefung bereitgestellt wird, die benachbart zu der Gateelektrode 205 des ersten Transistors 250p in einem nachfolgenden Ätzprozess zu bilden ist. Beispielsweise kann eine Dicke 206b des Schichtstapels 206a, 207a von einigen Nanometer, beispielsweise 3 nm, bis 50 nm reichen, abhängig von der speziellen Anwendung. Danach wird die Maske 221 auf der Grundlage eines geeigneten Materials, etwa Photolack oder dergleichen, unter Anwendung gut etablieter Photolithographieverfahren zur Strukturierung einer entsprechenden Materialschicht hergestellt, wodurch die Maske 221 gebildet wird. Als nächstes wird der Ätzprozess 223 auf der Grundlage gut etablierter anisotroper Ätzverfahren ausgeführt, wobei der Ätzprozess 223 zuverlässig in und auf der Beschichtung 207a angehalten werden kann. Danach wird die Maske 221 beispielsweise auf der Grundlage von sauerstoffplasmabasierten Verfahren, und dergleichen entfernt, und danach werden freiliegende Bereiche der Schicht 207a von dem ersten Transistor 250p entfernt. In anderen Ausführungsformen kann das Abtragen der Beschichtung 207a während oder nach dem Ätzprozess 223 ausgeführt werden, und anschließend kann die entsprechende Maske 221 entfernt werden.
  • 2c zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der zuvor beschriebenen Prozesssequenz. Somit umfasst der Transistor 250p entsprechende Abstandshalterelemente 206 mit einer Breite, die im Wesentlichen der Dicke 206b entspricht, während der zweite Transistor 250n weiterhin von der Abstandsschicht 206a bedeckt ist. Ferner ist das Bauelement 200 einer weiteren Ätzumgebung 210 ausgesetzt, um entsprechende Vertiefungen oder Aussparungen 211p in dem ersten Transistor 250p zu bilden. Wie zuvor erläutert ist, ist ein Versatz bzw. Abstand 211a der Vertiefung 211p in Bezug auf die Gateelektrode 205 und damit auch das Kanalgebiet 203 durch die Abstandshalterbreite 206b beeinflusst, und ist im Wesentlichen dadurch bestimmt, wenn der Ätzprozess 210 ein im Wesentlichen anisotroper Prozess ist. Wenn andererseits Prozess 210 eine isotrope Komponente aufweist, hängt die Form der Vertiefung 211p und damit auch der Abstand 211a von den Prozessparametern des Ätzprozesses 210 ab. Somit können die Eigenschaften der Vertiefung 211p individuell entsprechend den Bauteilerfordernissen gemäß dem ersten Transistor 205p eingestellt werden, während der zweite Transistor 250n zuverlässig von der Abstandsschicht 206a bedeckt ist. Nach der Herstellung der Vertiefung 211p werden Reinigungsprozesse ausgeführt, um das Bauelement 200 für die Ausbildung eines verformten Halbleitermaterials in der Vertiefung 211p vorzubereiten.
  • 2d zeigt schematisch das Bauelement 200 während eines epitaktischen Wachstumsprozesses 213 zur Herstellung eines verformten Halbleitermaterials 214p in der Vertiefung 211p, wobei, wie zuvor mit Bezug zu dem Bauelement 100 erläutert ist, ein beliebiges Maß an Unterfüllung oder Überfüllung oder eine im Wesentlichen ebene Konfiguration erreicht werden kann. In Bezug auf die Art des verformten Halbleitermaterials 214p gelten die gleichen Kriterien, wie sie zuvor erläutert sind. Beispielsweise kann das Material 214p ein Silizium/Germaniummaterial mit einer großen intrinsischen kompressiven Verformung repräsentieren. Nach dem epitaktischen Wachstumsprozess 213 wird die Abstandsschicht 206a auf der Grundlage eines geeigneten selektiven Ätzprozesses entfernt. Beispielsweise sind gut etablierte nasschemische Ätzprozesse für Siliziumnitrid im Stand der Technik bekannt. Folglich kann während eines entsprechenden nasschemischen Ätzprozesses die Schicht 206a selektiv zu der Beschichtung 207a entfernt werden, während in dem ersten Transistor 205p die Abstandshalter 206 sowie die Deckschicht 209, wenn diese aus Siliziumnitrid aufgebaut sind, ebenso entfernt werden.
  • 2e zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der zuvor beschriebenen Prozesssequenz und mit einer weiteren Abstandsschicht 226a, die beispielsweise aus Siliziumnitrid oder dergleichen aufgebaut ist, wobei eine Breite der Abstandsschicht 226a, die als 226b bezeichnet ist, auf der Grundlage der Bauteilanforderungen des zweiten Transistors 250n ausgewählt ist, da die Dicke 226b im Wesentlichen die sich ergebende Breite von Abstandshaltern bestimmt, die aus der Schicht 226a in dem zweiten Transistor 250n gebildet werden. Folglich können, wie zuvor erläutert ist, entsprechende Eigenschaften einer in dem zweiten Transistor 250n herzustellenden Vertiefung im Wesentlichen unabhängig von entsprechenden Eigenschaften des ersten Transistors 250p ausgebildet werden.
  • 2f zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Herstellungsphase, wobei eine weitere Maske 224, etwa eine Lackmaske oder eine andere geeignete Maske vorgesehen ist, um den ersten Transistor 250p abzudecken, während der zweite Transistor 250n für eine anisotrope Ätzumgebung 225 freigelegt ist. Folglich wird die Abstandsschicht 226a geätzt, um entsprechende Abstandshalter 226 zu bilden, deren Breite im Wesentlichen durch die Dicke 226b bestimmt ist, und daher wird die entsprechende Breite ebenso als 226b bezeichnet. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Beschichtung 207a, die zuvor im Zusammenhang mit der Abstandsschicht 206a gebildet wurde, weiterhin vorhanden sein kann und für das Ätzen der Abstandsschicht 226a verwendet werden kann, während in anderen anschaulichen Ausführungsformen nach dem Entfernen der Abstandsschicht 206a und der entsprechenden Abstandshalter 206 eine entsprechende Beschichtung (nicht gezeigt) auf dem ersten und dem zweiten Transistor 250p, 250n vor dem Abscheiden der Abstandsschicht 226a gebildet werden kann. In diesem Falle sind die Gateelektrode 205 des ersten Transistors 250p und das verformte Halbleitermaterial 214p ebenso von dem neu gebildeten Beschichtungsmaterial bedeckt. Nach dem Ätzprozess 225 können freiliegende Bereiche der Beschichtung 207a entfernt werden und nachfolgend kann die Maske 224 auf der Grundlage von Prozessen abgetragen werden, wie sie zuvor beschrieben sind. Danach kann ein weiterer Ätzprozess ausgeführt werden, um eine entsprechende Vertiefung oder Aussparung 211n zu bilden, wie dies durch die gestrichelten Linien angedeutet ist, wobei die entsprechende Größe und der Abstand der Vertiefungen 211n von der Abstandshalterbreite 266b und möglicherweise durch die Prozessparameter des entsprechenden Ätzprozesses für die Aussparung beeinflusst sind, wie dies zuvor mit Bezug zu den Vertiefungen 211p erläutert ist. Folglich kann die Größe und der Abstand eines entsprechend verformten Halbleitermaterials auf der Grundlage der Abstandshalter 226 definiert werden. Beispielsweise kann die Breite 226 im Bereich von ungefähr einigen Nanometern, etwa drei Nanometer, bis 50 Nanometer liegen, abhängig von den Prozesserfordernissen.
  • 2g zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, wobei das Bauelement 200 nach einem entsprechenden Ätzprozess für die Aussparung für das eigentliche Herstellen der Vertiefungen 211n einem weiteren selektiven epitaktischen Wachstumsprozess 215 unterzogen wird, um ein verformtes Halbleitermaterial 214n benachbart zu den entsprechenden Kanalgebiet 203 des zweiten Transistors 250n zu bilden, während der erste Transistor 250p durch die Abstandsschicht 226a bedeckt ist. Im Hinblick auf den epitaktischen Wachstumsprozess 215 gelten die gleichen Kriterien, wie sie zuvor erläutert sind. Beispielsweise kann das Halbleitermaterial 214n eine unterschiedliche Art an Verformung und/oder eine unterschiedliche Größe einer Verformung im Vergleich zu dem Material 214p aufweisen. In einigen anschaulichen Ausführungsformen weist das verformte Halbleitermaterial 214n eine Mischung aus Silizium/Kohlenstoff auf, um in dem Kanalgebiet 203 des zweiten Transistors 250n eine Zugverformung hervorzurufen.
  • 2h zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem die Abstandsschicht 226a und die Abstandshalter 236 durch einen beliebigen geeigneten selektiven Ätzprozess entfernt sind, beispielsweise auf der Grundlage eines nasschemischen Ätzprozesses, etwa eines Prozesses mit heißer Phosphorsäure und dergleichen, wenn die Abstandsschicht 226 im Wesentlichen aus Siliziumnitrid aufgebaut ist. Ferner kann während des entsprechenden Abtragungsprozesses auch die Deckschicht 209 der Gateelektrode 205 des zweiten Transistors 250n entfernt werden. Danach kann die weitere Bearbeitung fortgesetzt werden, indem Source- und Drain-Gebiete in der Halbleiterschicht 202 und in den verformten Halbleitermaterialien 214p, 214n auf der Grundlage geeigneter Abstandshalterverfahren und Implantationsprozesse hergestellt werden.
  • 2i zeigt schematisch das Bauelement 200 mit einer entsprechenden Seitenwandabstandshalterstruktur 216, die an den entsprechenden Gateelektroden 205 ausgebildet ist, die für das entsprechende Definieren lateraler und vertikaler Dotierstoffprofile für entsprechende Drain- und Source-Gebiete 217 verwendet wurden. Es sollte beachtet werden, dass die Abstandshalterstruktur 216 eine beliebig geeignete Anzahl einzelner Abstandselemente aufweisen können, abhängig von der Komplexität des erforderlichen Dotierstoffprofils der Gebiete 217. Des weiteren können der erste und der zweite Transistor 250p, 250n von einem dielektrischen Material abgedeckt sein, das in einer anschaulichen Ausführungsform als Schichtbereiche 227p, 227n mit unterschiedlichen intrinsischen Verspannungen vorgesehen sein kann, um die in den entsprechenden Kanalgebieten 203 erzeugte Verformung noch weiter zu erhöhen. Beispielsweise können die Schichtbereiche 227p, 227n Siliziumnitrid aufweisen, die so hergestellt sind, dass sie ein hohes Maß an innerer Verspannung aufweisen, ie kompressiv oder als Zugverspannung ausgebildet sein kann, wodurch diese als eine zusätzliche Verspannungsquelle für die Transistoren 250p, 250n wirken. Somit kann in anschaulichen Ausführungsformen der Transistor 250p einen p-Kanaltransistor repräsentieren, wobei das verformte Halbleitermaterial 214p ein kompressives Material ist und der Schichtbereich 227p kann eine hohe kompressive Verspannung aufweisen. Wenn in ähnlicher Weise der zweite Transistor 250n einen n-Kanaltransistor repräsentiert, kann das verformte Material 214n eine Zugverformung aufweisen und der Schichtbereich 227n kann eine hohe Zugverspannung besitzen. Des weiteren können entsprechende Metallsilizidgebiete 218 in den Drain- und Source-Gebieten 217 und den Gateelektroden 205 gebildet sein.
  • Die Metallsilizidgebiete 218 und die Schichtbereiche 227p, 227n können auf der Grundlage gut etablierter Rezepte gebildet werden, wobei während der Herstellung der Schichten 227p, 227n Prozessparameter, etwa die Abscheidetemperatur, der Ionenbeschuss, der Druck, und dergleichen so variiert werden können, um die erforderliche Art an innerer Verspannung zu erreichen. Des weiteren können entsprechende Maskierungsschemata angewendet werden, um eine der Schichten 227p, 227n zu bilden, und nachfolgend einen ungewünschten Anteil davon zu entfernen, um danach den anderen Teil der Bereiche 227p, 227n zu bilden, woran sich das Entfernen eines ungewünschten Bereichs davon anschließt. Folglich kann das Bauelement 200 so hergestellt werden, dass es ein hohes Maß an Verformung in den entsprechenden Kanalgebieten 203 aufweist, wobei die Verformung unterschiedlich in Größe und/oder Art für den ersten und den zweiten Transistor 250p, 250n eingestellt werden kann, wobei die Position des entsprechenden verformten Halbleitermaterials 214p, 214n individuell ausgewählt werden kann, was äußerst vorteilhaft für SOI-artige Transistorarchitekturen ist, wie sie in 2a bis 2i gezeigt sind, da hier eine Tiefe des verformten Halbleitermaterials 214p, 214n auf Grund der begrenzten Dicke der Schicht 202 eingeschränkt ist, von der ein wesentlicher Anteil für die entsprechenden epitaktischen Wachstumsprozesse 213, 215 zu bewahren ist. Somit kann für eine reduzierte Dicke der Halbleiterschicht 202, wie sie für vollständig oder teilweise verarmte SOI-Transistoren in modernen Anwendungen erforderlich sein kann, dennoch ein effizienter verformungserzeugender Mechanismus auf Grund des geringen Abstands des verformten Halbleitermaterials 214p, 214n zu den entsprechenden Kanalgebieten 203 erreicht, wobei ein individuelles Positionieren auf Grund der zuvor beschriebenen Prozesssequenz erreicht werden kann.
  • Mit Bezug zu den 3a bis 3d werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, wobei die Prozesskomplexität für selektive epitaktische Wachstumsprozesse für unterschiedliche Transistorarten reduziert werden kann, indem höchstens eine Wachstumsmaske vorgesehen wird, die auf der Grundlage von Lithographie hergestellt wird, während andere Wachstumsmasken in einer äußerst effizienten Weise gebildet werden können.
  • 3a zeigt schematisch ein Halbleiterbauelement 300 in einem Zwischenherstellungsstadium. Das Bauelement 300 umfasst einen ersten Transistor 350p und einen zweiten Transistor 350n, die über einem Substrat 301 ausgebildet sind, das darauf ausgebildet eine entsprechende Halbleiterschicht 302 aufweist. Ferner weisen der erste und der zweite Transistor 350p, 350n entsprechende Gateelektroden 305 auf, die von Deckschichten 309 und Seitenwandabstandshaltern 306 möglicherweise in Verbindung mit einer entsprechenden Beschichtung 307 abgedeckt sind. Des weiteren sind entsprechende Gateisolationsschichten 304 zwischen den Gateelektroden 305 und den entsprechenden Kanalgebieten 303 vorgesehen. Im Hinblick auf die Eigenschaften und die Details zur Herstellung des Bauelements 300, wie es in 3a gezeigt ist, gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den entsprechenden Komponenten 100 und 200 erläutert sind. Ferner kann in dieser Fertigungsphase der erste Transistor 350p benachbart zu dem Kanalgebiet 303 eine entsprechende Vertiefung 311 und eine Wachstumsmaske 312 aufweisen, um damit den ersten Transistor 350p abzudecken, während der zweite Transistor 350n einer Abscheideumgebung für einen selektiven epitaktischen Wachstumsprozess 313 ausgesetzt wird. In einer anschaulichen Ausführungsform wird die Maske 312 in Form einer Siliziumdioxidmaske bereitgestellt, während in anderen Ausführungsformen andere geeignete Materialien verwendet werden können. Folglich wird während des selektiven epitaktischen Wachstumsprozesses 313 eine Abscheidung von Halbleitermaterial auf der Maske 312 im Wesentlichen unterdrückt, während ein entsprechendes verformtes Halbleitermaterial 314n in einer entsprechenden Vertiefung aufgewachsen wird, die in dem zweiten Transistor 350n ausgebildet ist. Hinsichtlich der Details des Wachstumsprozesses 313 und des verformten Halbleitermaterials 314n sei auf die gleichen Kriterien hingewiesen, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 angegeben sind. Beispielsweise kann das verformte Halbleitermaterial 314n zumindest teilweise eine Mischung aus Silizium/Kohlenstoff aufweisen, um damit eine innere Zugverformung bereitzustellen, wenn die Halbleiterschicht 302 eine Siliziumschicht ist. In einer anschaulichen Ausführungsform wird das verformte Halbleitermaterial 314n mit einer speziellen Überschusshöhe 314h bereitgestellt, die zum Umwandeln von Material darin in eine dielektrische Deckschicht in einer späteren Phase verwendet wird. Ferner wird in einigen anschaulichen Ausführungsformen das Material entsprechend der Überschusshöhe 314h in Form eines Siliziummaterials vorgesehen, wenn das Vorhandensein einer Nicht-Siliziumgattung als für die weitere Bearbeitung des Materials, das die Überschusshöhe 314h repräsentiert, ungeeignet erachtet wird. Es sollte beachtet werden, dass die Überschusshöhe 314h nicht notwendigerweise eine zusätzliche Höhe im Hinblick auf eine im Wesentlichen ebene Transistorkonfiguration repräsentieren muss und damit auch vertiefte oder erhöhte Konfigurationen des letztlich erhaltenen verformten Halbleitermaterials 314n mit eingeschlossen sind.
  • 3b zeigt schematisch das Halbleiterbauelement 300, das einem weiteren Oberflächenmodifizierungsprozess 330 ausgesetzt ist, der auf das freiliegende Halbleitermaterial 314n einwirkt. Beispielsweise kann in einer anschaulichen Ausführungsform der Modifizierungsprozess 330 einen Nitrierungsprozess zum selektiven Ausbilden einer entsprechenden stickstoffangereicherten Oberfläche auf dem verformten Halbleitermaterial 314n repräsentieren. Wie zuvor erläutert ist, kann die Überschusshöhe 314h vorgesehen werden, um einen Oberflächenbereich des Materials 314n zu repräsentieren, der für eine Umwandlung in eine dielektrische Deckschicht verfügbar ist, etwa eine siliziumnitridartige Schicht 331, die während des Prozesses 330 gebildet werden kann. Beispielsweise kann, wie zuvor erläutert ist, das Material 314 in Form einer Silizium/Kohlenstoff-Mischung vorgesehen werden, so dass der entsprechende Nitrierungsprozess 330 zu einer entsprechenden Siliziumnitridschicht mit einem gewissen Anteil an Kohlenstoff führen kann. In anderen anschaulichen Ausführungsformen kann die Überschusshöhe 314h im Wesentlichen reines Silizium sein, unabhängig von der Art des zuvor während des epitaktischen Wachstumsprozesses 313 abgeschiedenen Materials, um damit eine erhöhte Prozessflexibilität im Hinblick auf das Material 314n bereitzustellen. Wenn beispielsweise eine Silizium/Germanium-Mischung in dem Transistorelement 250n aufgewachsen wurde, die einen wesentlichen Anteil an Germanium erfordert, kann die zusätzliche Überschusshöhe 314h dennoch für die erforderlichen Bedingungen sorgen, um in effizienter Weise das siliziumnitridbasierte Material 331 zu bilden. Während des Prozesses 330 kann die Maske 312, wenn diese beispielsweise aus Siliziumdioxid aufgebaut ist, deutlich weniger durch den Prozess 330 im Vergleich zu dem Materal 314n beeinflusst werden, so dass ein hohes Maß an Ätzselektivität zwischen dem Material 331 und der Maske 312 weiterhin erreicht wird. Folglich kann während eines nachfolgenden äußerst selektiven Ätzprozesses die Maske 312 auf der Grundlage gut etablierter Ätzrezepte entfernt werden, während die Gateelektrode 305 und die Gebiete 314n in effizienter Weise von der Schicht 331, der Deckschicht 309 und den Abstandshaltern 306 geschützt werden. Somit kann die Maske 312 auf der Grundlage eines Lithographieprozesses hergestellt werden, um als eine Wachstumsmaske während des Prozesses 313 zu dienen, und um ferner als eine Maske zur Herstellung der Schicht 331 zu wirken, die wiederum als eine epitaktische Wachstumsmaske in einem weiteren Wachstumsprozess zur Herstellung eines entsprechenden verformten Halbleitermaterials in dem ersten Transistor 350p dient. In den zuvor beschriebenen anschaulichen Ausführungsformen kann die Maske 312 ohne einen weiteren lithographischen Prozess unter Ausnutzung der hohen Ätzselektivität zwischen dem Material 331 und der Maske 302 entfernt werden. In anderen Ausführungsformen kann die Maske 312 auf der Grundlage einer entsprechenden Lackmaske (nicht gezeigt) abgetragen werden, die den zweiten Transistor 350n abdeckt, wenn ein Einwirken auf diesen Transistor während des Entfernens der Maske 312 als ungeeignet erachtet wird.
  • 3c zeigt schematisch das Halbleiterbauelement 300 nach dem Ende der zuvor beschriebenen Prozesssequenz und während eines weiteren selektiven epitaktischen Wachstumsprozesses 315 zur Herstellung eines verformten Halbleitermaterials 314p in dem ersten Transistor 350p. Während des Prozesses 315 kann die Materialschicht 331 als eine effiziente Wachstumsmaske dienen, wodurch im Wesentlichen eine Materialabscheidung darauf vermieden wird. Im Hinblick auf den epitaktischen Wachstumsprozess 315 und das verformte Halbleitermaterial 314p, gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 erläutert sind.
  • 3d zeigt schematisch das Halbleiterbauelement 300 nach dem selektiven Entfernen der Deckschichten 309, der Abstandshalter 306 und der Schicht 331. Wie zuvor erläutert ist, sind äußerst selektive nasschemische Ätzprozesse für siliziumnitridbasierte Materialien im Stand der Technik gut bekannt und können für diesen Zweck verwendet werden. Somit können die verformten Materialien 314p, 314n auf der Grundlage zweier selektiver epitaktischer Wachstumsprozesse hergestellt werden, wobei ein geringeres Maß an Prozesskomplexität erreicht wird, da mindestens eine epitaktische Wachstumsmaske, d. h. die Schicht 331, in einer äußerst lokalen Weise gebildet werden kann, ohne dass ein zusätzlicher lithographischer Strukturierungsprozess erforderlich ist. Des weiteren kann das Entfernen der „Wachstumsmaske" 331 in einem gemeinsamen Ätzprozess zum Entfernen der Abstandshalter 306 und der Deckschicht 309 ausgeführt werden, wodurch ebenso deutlich zu einer geringeren Prozesskomplexität beigetragen wird. Auf der Grundlage des Bauelements, wie es in 3d gezeigt ist, kann die weitere Bearbeitung fortgesetzt werden, indem entsprechende Drain- und Source-Gebiete auf der Grundlage geeigneter Abstandshaltertechnologien hergestellt werden, wie dies ebenso mit Bezug zu den Bauelementen 100 und 200 beschrieben ist.
  • Mit Bezug zu den 4a bis 4c werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, in denen eine reduzierte Prozesskomplexität erreicht wird, indem gemeinsam ein erstes verformtes Material in zwei unterschiedlichen Transistoren gebildet wird und nachfolgend ein nicht gewünschter Bereich davon selektiv während des Strukturierens einer entsprechenden Wachstumsmaske entfernt wird.
  • 4a zeigt schematisch das Halbleiterbauelement 400 mit einem ersten Transistor 450p und einem zweiten Transistor 450n in einem fortgeschrittenen Herstellungsstadium. Jeder der Transistoren 450p, 450n kann eine Gateelektrode 405 aufweisen, die auf einer entsprechenden Gateisolationsschicht 404 ausgebildet ist, die die Gateelektroden 405 von entsprechenden Kanalgebieten 403 trennt. Ferner sind die Gateelektroden 405 durch entsprechende Abstandshalter 406 und Deckschichten 409 eingekapselt, wobei auch eine Abstandsschicht 426a möglicherweise in Verbindung mit einer Beschichtung 427a so gebildet ist, um beide Transistoren 450p, 450n abzudecken Die Transistoren 450p, 450n können in und auf einer entsprechenden Halbleiterschicht 402 ausgebildet sein, die über einem Substrat 401 angeordnet ist. Im Hinblick auf die diversen Komponenten, die bislang beschrieben sind, gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den gleichen Komponenten der Bauelemente 100, 200 und 300 erläutert sind. Ferner umfasst in dieser Fertigungsphase das Bauelement 400 ein erstes verformtes Halbleitermaterial 414n, das in entsprechenden Vertiefungen ausgebildet ist, die nahe an den entsprechenden Kanalgebieten 403 positioniert sind. Im Hinblick auf die Eigenschaften des Materials 414n gelten die gleichen Kriterien, wie sie zuvor erläutert sind. Ferner kann eine Maske 412 vorgesehen sein, um den zweiten Transistor 450n abzudecken, während der erste Transistor 450p freiliegt. Die Maske 412 kann eine Lackmaske oder ein anderes geeignetes Material repräsentieren.
  • Das Bauelement 400 kann durch folgende Herstellungsprozesse gebildet werden. Nach der Ausbildung der entsprechenden Gateelektroden 405 einschließlich der Abstandshalter 406 auf der Grundlage von Prozessen, wie sie zuvor erläutert sind, können entsprechende Vertiefungen durch einen geeigneten Ätzprozess ausgebildet werden, wie dies zuvor auch mit Bezug zu 1d beschrieben ist, als die Herstellung der Vertiefungen 111 beschrieben wurde. Danach kann ein selektiver epitaktischer Wachstumsprozess ausgeführt werden, um das Material 414n in den entsprechend geätzten Vertiefungen zu bilden, wobei während des Ätzprozesses zur Herstellung der Vertiefungen und während des nachfolgenden epitaktischen Wachstumsprozesses ein hohes Maß an Prozessgleichförmigkeit erreicht wird, da Mikro-Beladungseffekte und/oder Makro-Beladungseffekte bzw. strukturabhängige Effekte während des Ätzprozesses und des epitaktischen Wachstumsprozesses deutlich reduziert werden, da diese Prozesse ohne Masken ausgeführt werden, die ausgedehnte Substratbereiche abdecken, wenn entsprechende Transistoren geschützt werden. Somit kann eine gute Steuerbarkeit des Ätzprozesses und des nachfolgenden epitaktischen Wachstumsprozesses erreicht werden. Danach wird die Abstandsschicht 426a möglicherweise in Verbindung mit der Beschichtung 427a auf der Grundlage gut etablierter Rezepte abgeschieden, woran sich das Herstellen der Maske 412 auf der Grundlage von Lithographieverfahren anschließt. Danach wird die Schicht 426a auf der Grundlage der Maske 412 strukturiert, wobei in einigen anschaulichen Ausführungsformen ein entsprechender Ätzprozess fortgesetzt werden kann, um auch das Material 414n in dem ersten Transistor 450p zu entfernen. In anderen anschaulichen Ausführungsformen werden die Schichten 426a und 427a auf der Grundlage der Maske 412 strukturiert, die dann durch geeignete Verfahren, etwa sauerstoffplasmabasierte Abtragungsprozesse entfernt wird.
  • 4b zeigt schematisch das Bauelement 400 nach dem Ende der zuvor beschriebenen Prozesssequenz, wenn die Schicht 426a auf der Grundlage der Maske 412 strukturiert wird, die dann entfernt wird, während in einem weiteren Ätzprozess 410 das Material 414n in dem ersten Transistor 450p entfernt wird, während die verbleibende Schicht 426a zuverlässig den zweiten Transistor 450n abdeckt. Während des Ätzprozesses 410 kann das Material 414n effizient abgetragen werden, um damit die Vertiefung 411 bereitzustellen, während in anderen Ausführungsformen der Ätzprozess 410 auch im Hinblick auf die Erfordernisse für die Form und Tiefe der Vertiefung 411 gesteuert wird. D. h., der Ätzprozess 410 kann so ausgeführt werden, dass eine ausgedehntere Größe beispielsweise eine größere Tiefe der Vertiefung 411 erhalten wird, oder in anderen Ausführungsformen wird eine isotrope Komponente während des Ätzprozesses 410 angewendet, um auch deutlich die Form der Vertiefung 411 zu modifizieren. Der Einfachheit halber ist eine derartige Änderung der Form, beispielsweise durch Unterätzen, nicht gezeigt.
  • 4c zeigt schematisch das Bauelement 400 während eines weiteren selektiven epitaktischen Wachstumsprozesses 415 zur Herstellung eines verformten Halbleitermaterials 414p gemäß den Bauteilerfordernissen für den ersten Transistor 450p. Während des Prozesses 415 dient die verbleibende Schicht 426a als eine Wachstumsmaske, wie dies zuvor beschrieben ist. Somit kann ein hohes Maß an Prozessflexibilität erreicht werden, beispielsweise im Hinblick auf unterschiedliche Größen und Formen des verformten Halbleitermaterials 414p, 414n, während dennoch eine geringere Prozesskomplexität auf Grund der Verwendung einer einzelnen Wachstumsmaske, d. h. der strukturierten Schicht 426a, erreicht wird. Dies kann bewerkstelligt werden, indem ein gemeinsamer epitaktischer Wachstumsprozess ausgeführt und nachfolgend ein unerwünschter Bereich des selektiv aufgewachsenen Materials entfernt wird.
  • Mit Bezug zu den 5a bis 5e werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen unterschiedlich verformte Halbleitermaterialien in einer äußerst effizienten Weise gebildet werden.
  • In 5a umfasst ein Halbleiterbauelement 500 einen ersten und einen zweiten Transistor 550p, 550n, wovon jeder eine Gateelektrode 505, eine Gateisolationsschicht 504, eine Deckschicht 509 und Seitenwandabstandshalter 506 aufweist. Hinsichtlich dieser Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den Bauelementen 100, 200, 300, 400 dargelegt sind. Ferner unterliegt das Bauelement 500 einem Prozess 540 zum Definieren von Wachstumsbereichen benachbart zu den entsprechenden Gateelektroden 505, die ein entsprechendes verformtes Halbleitermaterial in einer späteren Phase erhalten sollen. In einer anschaulichen Ausführungsform repräsentiert der Prozess 540 einen Oxidationsprozess, während welchem freiliegende Halbleiterbereiche oxidiert werden, während eine Oxidation der Gateelektroden 505 im Wesentlichen durch die Abstandshalter 506 und die Deckschicht 509, die aus Siliziumnitrid aufgebaut sein können, verhindert wird. Folglich kann ein entsprechender oxidierter Bereich 511 gebildet werden, wobei die Größe und die Form des Bereichs 511 im Wesentlichen die Größe und die Form eines in einer späteren Phase herzustellenden verformten Halbleitermaterials definiert. In anderen anschaulichen Ausführungsformen können die Bereiche 511 Vertiefungen repräsentieren, die durch einen isotropen oder anisotropen Ätzprozess gebildet werden, wie dies zuvor beschrieben ist, wobei zusätzlich ein Oxidationsprozess ausgeführt werden kann, um einen oxidierten Oberflächenbereich in den entsprechenden Vertiefungen zu bilden. Eine entsprechende Prozessstrategie kann vorteilhaft sein, wenn das im Wesentlichen isotrope Verhalten des Oxidationsprozesses 540 als ungeeignet für die Form des schließlich erhaltenen verformten Halbleitermaterials erachtet wird.
  • 5b zeigt schematisch das Bauelement 500 während eines weiter fortgeschrittenen Herstellungsstadiums, in welchem eine Maske 512, etwa eine Lackmaske, und dergleichen, ausgebildet ist, um den ersten Transistor 550p abzudecken, während der zweite Transistor 550n einer Ätzumgebung 510 ausgesetzt ist. Es kann beispielsweise ein nasschemischer Ätzprozess oder plasmabasierter Ätzprozess oder Kombination davon ausgeführt werden, um in selektiver Weise oxidiertes Material in Bereichen 511 des zweiten Transistors 550n zu entfernen. Folglich kann die Größe und die Form der entsprechenden Vertiefungen 511a in einigen Ausführungsformen durch einen gut steuerbaren Oxidationsprozess, etwa den Prozess 540 definiert werden, da der Ätzprozess 510 eine hohe Ätzselektivität in Bezug auf das Halbleitermaterial der Schicht 502 aufweist, wodurch im Wesentlichen kein Material davon entfernt wird. In einigen anschaulichen Ausführungsformen kann der Ätzprozess 510 auch Reinigungsprozesse zum Entfernen von Kontaminationsstoffen enthalten, um das Bauelement 500 für einen nachfolgenden selektiven epitaktischen Wachstumsprozess vorzubereiten. Dazu kann die Maske 512 entfernt werden und es kann ein geeigneter Ätzschritt ausgeführt werden, um die nach Bedarf die Kontaminationsstoffe zu entfernen.
  • 5c zeigt schematisch das Bauelement 500 nach einem selektiven epitaktischen Wachstumsprozess, wodurch ein verformtes Halbleitermaterial 514n hergestellt ist, während das Material im Wesentlichen auf den ersten Transistor 550p auf Grund der Einkapselung der Gateelektrode 5505 und des Vorsehens des oxidierten Bereichs 511 abgeschieden ist. Im Hinblick auf die Eigenschaften des Materials 514n werden die gleichen Kriterien, wie sie zuvor erläutert sind. Ferner wird in einigen anschaulichen Ausführungsformen das Material 514n mit einer Zusatzhöhe 514h bereitgestellt, um damit überschüssiges Material vorzusehen, das für eine Oberflächenmodifizierung verfügbar ist, wie dies auch mit Bezug zu dem Bauelement 300 beschrieben ist.
  • 5d zeigt schematisch das Bauelement 500 während eines entsprechenden Oberflächenmodifizierungsprozesses 530, der in einer anschaulichen Ausführungsform als ein Nitrierungsprozess für das selektive Umwandeln eines Teils des Materials 514n in ein siliziumnitridartiges Material ausgebildet ist. Folglich kann die zusätzliche Höhe, die in dem vorhergehenden selektiven epitaktischen Wachstumsprozess geschaffen wurde, in effizienter Weise angewendet werden, um ein stickstoffangereichertes Siliziummaterial zu bilden, das ähnliche Eigenschaften wie Siliziumnitridmaterial aufweisen kann. Wie zuvor erläutert ist, kann die zusätzliche Höhe als ein reines Siliziumaterial, als ein Silizium/Kohlenstoffmaterial oder dergleichen vorgesehen werden. Während des Prozesses 530 kann eine entsprechend weniger effektive Oberflächenmodifizierung des oxidierten Bereichs 511 des ersten Transistors 550p dennoch zu einer hohen Ätzselektivität in Bezug auf ein entsprechendes Material 531 führen, wie dies zuvor erläutert ist.
  • Somit kann der oxidierte Bereich 511 in effizienter Weise entfernt werden, ohne dass im Wesentlichen das Material 514n angegriffen wird, das durch den Schichtbereich 531 abgedeckt ist.
  • 5e zeigt schematisch das Bauelement 500 nach dem Ende der oben beschriebenen Prozesssequenz, wenn dieses einen weiteren epitaktischen Wachstumsprozess 515 für die Herstellung eines entsprechenden verformten Materials 514p ausgesetzt ist, das unterschiedliche Eigenschaften im Vergleich zu dem Material 514n aufweisen kann, ähnlich wie dies zuvor beschrieben ist. Ferner kann während des selektiven epitaktischen Wachstumsprozesses 515 der Schichtbereich 521 als eine Wachstumsmaske dienen, wodurch eine Materialabscheidung auf dem Material 514n im Wesentlichen unterdrückt wird. Danach können die Schicht 531 sowie die Abstandshalter 506 die Deckschichten 509 in einem gemeinsamen Ätzprozess beispielsweise auf der Grundlage äußerst selektiver nasschemischer Ätzprozesse entfernt werden. Nachfolgend kann die weitere Bearbeitung fortgesetzt werden, wie dies zuvor beschrieben ist. Somit wird eine äußerst effiziente und gut steuerbare Technik bereitgestellt, in der unterschiedlich verformte Halbleitermaterialien in unterschiedlichen Transistoren hergestellt werden können, wobei dennoch eine deutlich reduzierte Prozesskomplexität erreicht wird.
  • Es gilt also: Die vorliegende Erfindung stellt ein verbessertes Verfahren für die Herstellung unterschiedlicher Transistorarten bereit, wovon jede eine unterschiedliche Art einer Verformung in dem entsprechenden Kanalgebiet aufweist, wobei eingebettete verformte Halbleiterschichten vorgesehen sind, die individuell für jede unterschiedliche Transistorart hergestellt werden. Dabei wird eine reduzierte Komplexität erreicht, indem die erforderlichen Prozessschritte deutlich reduziert werden, insbesondere für die Herstellung entsprechender Wachstumsmasken. In einigen anschaulichen Ausführungsformen kann eine Verringerung der Prozesskomplexität erreicht werden, indem die Anzahl erforderlicher Wachstumsmasken reduziert wird, indem ein zuvor aufgewachsenen verformtes Halbleitermaterial einer weiteren epitaktischen Wachstumsumgebung ausgesetzt wird, um damit eine entsprechende Deckschicht für das zuvor gebildete Material zu bilden. In noch anderen anschaulichen Ausführungsformen kann eine Wachstumsmaske auf der Grundlage eines lithographischen Strukturierungsprozesses gebildet werden, während weitere Wachstumsmasken auf der Grundlage „selbstjustierender" Verfahren hergestellt werden können. In anderen Ausführungsformen wird ein hohes Maß an Flexibilität bei der Positionierung entsprechender verformter Halbleiterschichten für unterschiedliche Transistorarten erreicht, während dennoch eine reduzierte Komplexität erhalten wird, indem ein Ansatz mit unterschiedlichen zu entfernenden Abstandselementen eingesetzt wird. Somit kann selbst für äußerst anspruchsvolle Transistorelemente, etwa vollständig oder teilweise verarmter SOI-Bauelemente, eine effiziente Verformungstechnologie für unterschiedliche Transistorarten erreicht werden.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und nicht für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (23)

  1. Verfahren mit: Bilden einer ersten Vertiefung benachbart zu einer ersten Gateelektrode eines ersten Transistors, wobei die erste Gateelektrode über einem Substrat mit einer kristallinen Halbleiterschicht ausgebildet ist; Bilden einer zweiten Vertiefung benachbart zu einer zweiten Gateelektrode eines zweiten Transistors; epitaktisches Wachsen eines ersten verformten Halbleitermaterials in der ersten Vertiefung, während ein Wachstum des ersten verformten Halbleitermaterials in der zweiten Vertiefung verhindert wird; und epitaktisches Wachsen eines zweiten verformten Halbleitermaterials in der zweiten Vertiefung und über dem ersten verformten Halbleitermaterial.
  2. Verfahren nach Anspruch 1, wobei Bilden der ersten und der zweiten Vertiefung umfasst: gemeinsames Ausbilden von Seitenwandabstandshaltern an Seitenwänden der ersten und der zweiten Gateelektrode und Bilden der ersten und der zweiten Vertiefung in einem gemeinsamen Ätzprozess.
  3. Verfahren nach Anspruch 1, wobei epitaktisches Wachsen des ersten verformten Halbleitermaterials umfasst: Abdecken zumindest der zweiten Vertiefung und Ausführen eines ersten epitaktischen Wachstumsprozesses.
  4. Verfahren nach Anspruch 3, das ferner umfasst: Freilegen der zweiten Vertiefung und Ausführen eines zweiten selektiven epitaktischen Wachstumsprozesses.
  5. Verfahren nach Anspruch 1, wobei das erste verformte Halbleitermaterial eine kompressive Verformung oder eine Zugverformung aufweist und wobei das zweite verformte Halbleitermaterial die andere Art an Verformung der kompressiven Verformung und der Zugverformung aufweist.
  6. Verfahren nach Anspruch 5, wobei der erste Transistor einen p-Kanaltransistor repräsentiert und das erste verformte Halbleitermaterial eine kompressive Verformung aufweist.
  7. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Metallsilizidverbindung in dem zweiten verformten Halbleitermaterial, das über dem ersten verformten Halbleitermaterial angeordnet ist.
  8. Verfahren mit: Bilden einer ersten Vertiefung benachbart zu einer ersten Gateelektrode eines ersten Transistors, wobei die erste Gateelektrode über einem Substrat mit einer kristallinen Halbleiterschicht gebildet ist; Bilden einer zweiten Vertiefung benachbart zu einer zweiten Gateelektrode eines zweiten Transistors; Bilden eines ersten verformten Halbleitermaterials in der ersten Vertiefung unter Anwendung eines ersten epitaktischen Wachstumsprozesses, während die zweite Vertiefung mit einer Wachstumsmaske abgedeckt ist, die ohne einen lithographischen Strukturierungsprozess hergestellt ist; und Bilden eines zweiten verformten Halbleitermaterials in der zweiten Vertiefung unter Anwendung eines zweiten epitaktischen Wachstumsprozesses.
  9. Verfahren nach Anspruch 8, wobei Bilden des ersten und des zweiten verformten Hableitermaterials umfasst: Bilden einer zweiten Wachstumsmaske über der ersten Vertiefung, selektives Wachsen des zweiten Halbleitermaterials in der zweiten Vertiefung, selektives Bilden der ersten Wachstumsmaske auf der Grundlage der zweiten Wachstumsmaske, Einbringen der ersten und der zweiten Wachstumsmaske in eine Ätzumgebung zum selektiven Entfernen der zweiten Wachstumsmaske.
  10. Verfahren nach Anspruch 8, wobei Bilden des ersten und des zweiten verformten Halbleitermaterials umfasst: Wachsen des zweiten Halbleitermaterials in der ersten und der zweiten Vertiefung in einem gemeinsamen epitaktischen Wachstumsprozess, Bilden einer Maskenschicht über dem ersten und dem zweiten Transistor; lithographisches Strukturieren der Maskenschicht, um eine zweite Wachstumsmaske zu bilden, und Entfernen des zweiten Halbleitermaterials aus der ersten Vertiefung.
  11. Verfahren nach Anspruch 10, wobei lithographisches Strukturieren der Maskenschicht umfasst: Ätzen der Maskenschicht und des zweiten verformten Halbleitermaterials auf der Grundlage einer gemeinsamen Lackmaske.
  12. Verfahren nach Anspruch 8, wobei das eine des ersten oder des zweiten verformten Halbleitermaterials über dem anderen des ersten oder des zweiten Halbleitermaterials gebildet wird.
  13. Verfahren nach Anspruch 8, wobei Bilden der zweiten Vertiefung umfasst: Oxidieren eines ersten und eines zweiten Substratbereichs entsprechend der ersten und der zweiten Vertiefung, und selektives Entfernen von Oxid aus dem zweiten oxidierten Bereich, um die zweite Vertiefung zu bilden.
  14. Verfahren nach Anspruch 13, wobei das zweite verformte Halbleitermaterial selektiv gewachsen wird unter Anwendung des ersten oxidierten Bereichs als eine zweite Wachstumsmaske.
  15. Verfahren nach Anspruch 14, das ferner umfasst: Bilden der ersten Wachstumsmaske auf dem zweiten Halbleitermaterial und Bilden der ersten Vertiefung und des ersten Halbleitermaterials auf der Grundlage der ersten Wachstumsmaske.
  16. Verfahren nach Anspruch 15, wobei die erste Wachstumsmaske durch einen Oberflächenmodifizierungsprozess gebildet wird.
  17. Verfahren mit: Bilden einer ersten Vertiefung benachbart zu einer ersten Gateelektrode eines ersten Transistors, wobei die erste Gateelektrode einen ersten Seitenwandabstandshalter aufweist und über einem Substrat mit einer kristallinen Halbleiterschicht ausgebildet ist; Bilden eines ersten verformten Halbleitermaterials in der ersten Vertiefung, während ein zweiter Transistor abgedeckt ist; Bilden einer zweiten Vertiefung benachbart zu einer zweiten Gateelektrode des zweiten Transistors, wobei die zweite Gateelektrode einen zweiten Seitenwandabstandshalter aufweist; Bilden eines zweiten verformten Halbleitermaterials in der zweiten Vertiefung; Entfernen des ersten Seitenwandabstandshalters; und Entfernen des zweiten Seitenwandabstandshalters.
  18. Verfahren nach Anspruch 17, wobei der erste Seitenwandabstandshalter vor dem Bilden der zweiten Vertiefung entfernt wird.
  19. Verfahren nach Anspruch 18, wobei der erste Seitenwandabstandshalter durch Herstellen einer ersten Maskenschicht über dem ersten und dem zweiten Transistor gebildet ist und Strukturieren der erste Maskenschicht zur Herstellung des ersten Seitenwandabstandshalters bei Behaltung der Abdeckung des zweiten Transistors durch die erste Maskenschicht gebildet wird.
  20. Verfahren nach Anspruch 18, wobei der zweite Seitenwandabstandshalter hergestellt wird durch: Bilden einer zweiten Maskenschicht über dem ersten und dem zweiten Transistor und Strukturieren der zweiten Maskenschicht, um den zweiten Abstandshalter zu bilden, während der erste Transistor durch die zweite Maskenschicht bedeckt gehalten wird.
  21. Verfahren nach Anspruch 17, wobei eine Breite des ersten Seitenwandabstandshalters unabhängig von einer Breite des zweiten Seitenwandabstandshalters eingestellt wird.
  22. Verfahren nach Anspruch 17, das ferner Bereitstellen einer vergrabenen isolierenden Schicht unter der Halbleiterschicht umfasst.
  23. Verfahren nach Anspruch 17, wobei das erste oder das zweite verformte Halbleitermaterial eine kompressive Verformung aufweist und wobei das andere des ersten und des zweiten verformten Halbleitermaterials eine Zugverformung aufweist.
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