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Die
vorliegende Erfindung betrifft einen Delta-Sigma-Analog-Digital-Wandler
nach dem Oberbegriff des Anspruchs 1 sowie ein entsprechendes Wandlungsverfahren
nach dem Oberbegriff des Anspruchs 11.
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Ein
derartiger Wandler ist beispielsweise aus der
DE 10 2004 009 611 A1 bekannt.
Bei diesem Stand der Technik ist gemäß einer Ausführungsform ein
Quantisierer vorgesehen, der aus einem Komparator besteht und ein
digitales Quantisiererausgangssignal mit einem Bit Auflösung liefert.
Bei einer alternativen Ausführungsform
weist der Quantisierer mehrere Quantisierungsstufen auf und liefert
ein mehrere Bit umfassendes digitales Ausgangssignal. Der Aufbau
und die Funktion des Quantisierers werden in dieser Veröffentlichung
nicht detaillierter beschrieben.
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Ein
prinzipielles Problem bei herkömmlichen Delta-Sigma-Analog-Digital-Wandlern
(engl. ”delta-sigma
analog digital converter”)
ist der so genannte Offsetfehler des oder der Komparatoren, die
in dem Quantisierer zur Quantisierung des zugeführten Signals verwendet werden.
Ein solcher Offsetfehler eines Komparators kann beispielsweise dazu
führen, dass
bei einem Eingangssignal, welches knapp unterhalb der Komparatorschwelle
liegt, das Komparatorausgangssignal einen Wert annimmt, welches
für überhalb
der Komparatorschwelle liegende Eingangssignale vorgesehen ist.
Auch der umgekehrte Fall ist denkbar. Der Offsetfehler führt also
letztlich dazu, dass der betreffende Komparator unter Umständen die
falsche Entscheidung trifft. Es ist klar, dass dieser Fehler die
Qualität
der Delta-Sigma-Analog-Digital-Wandlung nachteilig beeinflusst.
Besonders gravierend ist dieses Problem, wenn der Quantisierer mehrere
Komparatoren aufweist, um ein Vergleichsergebnis mit mehreren Bit
Auflösung
zu liefern. In diesem Fall besitzt nicht nur der Offsetfehler eines
Komparators als solcher Relevanz für die Wandlungsqualität sondern
auch der Umstand, dass die einzelnen Offsetfehler der Mehrzahl von
Komparatoren sich in nicht definierter Weise voneinander unterscheiden.
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Eine
denkbare Möglichkeit
zur Verbesserung der Wandlerqualität besteht darin, das Gesamtsystem
unempfindlicher gegenüber
Offsetfehlern im Bereich des Quantisierers zu machen. Dies ist jedoch entweder
mit relativ großem
schaltungstechnischen Aufwand verbunden oder besitzt andere Nachteile, wie
z. B. eine Verringerung der Wandlerauflösung durch eine Verringerung
der Auflösung
des Quantisierers. Ein anderer denkbarer Ansatz zur Verbesserung
der Wandlerqualität
besteht darin, den oder die Komparatoren des Quantisierers nach
an sich gängigen
Schaltungskonzepten mit Feldeffekttransistoren zu implementieren,
wobei diese Transistoren jedoch mit einer besonders großen Fläche bzw.
Länge ausgebildet
sind. Dies würde
zwar den Offsetfehler des Komparators verringern, führt jedoch
zu einer nachteiligen Vergrößerung des
Leistungs- bzw. Strombedarfs des Komparators und des vorgeschalteten Schaltungsteils.
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Aus
der
DE 601 13 442
T2 ist ein Delta-Analog-Digital-Wandler bekannt, bei welchem
ein Quantisierer aus drei Komparatoren bebildet ist, denen jeweils
ein Vorverstärker
vorgeschaltet ist. Bei diesem Stand der Technik erfolgt eine Fehlerkompensation zur
Verbesserung der Quantisierungsqualität. Diese Kompensation ist ein ”Nebenprodukt” einer
speziellen Switched-Capacitor-Verstärkung bzw. -Betriebsweise,
die getaktet mit zwei alternierenden Betriebsphasen durchgeführt wird.
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Aus
dem Fachartikel von M. Moyal et al., ”700/900 mW/Channel CMOS Dual
Analog Front-End IC for VDSL with integrated 11.5/14.4 dBm Line
Drivers”,
in: Solid-State Circuits Conference, 2003, Digest of Technical Papers,
Paper 23.6, ISBN 0-7803-7707-9,
ist eine für
einen Quantisierer vorgesehene ”automatische
Offsetkalibrierung” offenbart, ohne
jedoch Einzelheiten dieser Kalibrierung näher zu beschreiben.
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen Delta-Sigma-Analog-Digital-Wandler sowie ein
entsprechendes Wandlungsverfahren der eingangs genannten Art bereitzustellen,
bei welchen trotz einfacher und/oder Strom sparender Gestaltung des
oder der im Quantisierer vorgesehenen Komparatoren gute Leistungseigenschaften
des Wandlers erreicht werden können.
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Diese
Aufgabe wird gemäß der Erfindung durch
einen Wandler nach Anspruch 1 bzw. ein Verfahren nach Anspruch 11
gelöst.
Bei dem erfindungsgemäßen Wandler
ist insbesondere vorgesehen, dass der Wandler ferner eine mit dem
Quantisierer verbundene Kalibriereinrichtung aufweist, die dazu ausgebildet
ist, zu einem vorbestimmten Zeitpunkt einen Offsetfehler des Komparators
zu bestimmen und nachfolgend zu kompensieren.
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Für die Art
und Weise der Kalibrierung gibt es vielfältige Möglichkeiten. Beispielsweise
könnte die
Kalibriereinrichtung zunächst
geeignet vorbestimmte Parameter im Bereich des betreffenden Komparators
messen bzw. ermitteln, um eine aussagekräftige Information bzw. quantitative
Abschätzung des
Offsetfehlers zu gewinnen, die bei der nachfolgenden Kompensation
verwendet wird. Das bei dem erfindungsgemäßen Wandler vorgesehene Kalibrierverfahren
umfasst folgende Schritte:
- – Anlegen eines vorbestimmten
Testsignals an den Eingang des Komparators,
- – Bewerten
der Reaktion des Komparators auf das Testsignal, und
- – nachfolgende
Kompensation des Offsetfehlers auf Basis des Bewertungs ergebnisses.
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Die
gemäß der Erfindung
vorgesehene Offsetkompensation ermöglicht die Realisierung eines Delta-Sigma-Analog-Digital-Wandlers
mit überragenden
Leistungseigenschaften, z. B. mit einem bis zu sehr hohen Frequenzen
reichenden Signalband bei gleichzeitig niedrigem Leistungsbedarf
und hoher Qualität
(z. B. Linearität)
des Ausgangssignals. Insbesondere in diesem Zusammenhang ist eine
Ausführungsform
von Vorteil, bei welcher der Quantisierer mehrere Quantisierungsstufen
aufweist und/oder das digitale Ausgangssignal des Quantisierers
eine Thermometerkodierung besitzt. In einer Ausführungsform weist der Quantisierer
beispielsweise 16 Quantisierungsstufen (entsprechend 4 Bit) auf.
Sowohl für
eine rasche Quantisierung als auch für eine rasche Digital-Analog-Wandlung
in der Rückkopplungsanordnung
ist es von Vorteil, wenn das digitale Ausgangssignal des Quantisierers
eine Thermometerkodierung besitzt.
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Falls
der Quantisierer mehrere Komparatoren enthält, so ist die gemäß der Erfindung
vorgesehene Kalibrierung bevorzugt separat für jeden einzelnen der Komparatoren
vorgesehen. Dies trägt
vorteilhaft dem Umstand Rechnung, dass die Offsetfehler mehrerer
Komparatoren sich in der Praxis mehr oder weniger voneinander unterscheiden.
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In
einer besonders bevorzugten Ausführungsform
ist als Zeitpunkt für
die Bestimmung des Offsetfehlers und dessen nachfolgende Kompensation
ein Betriebsbeginn (z. B. ein so genannter ”start-up”) des Wandlers vorgesehen.
In der Praxis ist eine solche ”einmalige
Kalibrierung” für den nachfolgenden,
unter Umständen
länger
andauernden Wandlerbetrieb völlig
ausreichend, da der Offsetfehler zumeist rein fertigungsbedingter
Art ist und durch während
des Betriebs auftretende Veränderungen wie
Temperaturänderungen
nicht wesentlich beeinflusst wird. Es soll jedoch im Rahmen der
Erfindung nicht ausgeschlossen sein, dass alternativ oder zusätzlich andere
Zeitpunkte für
die Kalibrierung gewählt
werden.
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In
einer bevorzugten Weiterbildung der Erfindung ist vorgesehen, dass
die von der Kalibriereinrichtung durchgeführte Kalibrierung folgende
Schritte umfasst:
- – Anlegen eines der Komparatorschwelle
entsprechenden Testsignals an den Eingang des Komparators,
- – Ermitteln
der Entscheidung des Komparators in Reaktion auf das Testsignal,
- – Verändern des
Testsignals, um dasjenige Testsignalausmaß, nachfolgend als Kompensationssignal
bezeichnet, zu ermitteln, bei welchem der Komparator die gegenteilige
Entscheidung trifft (”umkippt”),
- – Speichern
des Kompensationssignals zumindest so lange, bis eine erneute Kalibrierung
erfolgt oder der Betrieb des Wandlers unterbrochen wird, und
- – Kompensieren
des Offsetfehlers durch zusätzliche
Beaufschlagung des Komparators während des
Wandlerbetriebs mit dem Kompensationssignal.
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Bei
einer modifizierten Kalibiermethode ist vorgesehen, die beiden ersten
vorstehend genannten Schritte durch folgenden Schritt zu ersetzen:
- – Anlegen
eines einer bestimmten Entscheidung des Komparators entsprechenden
Testsignals an den Eingang des Komparators.
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Beide
Methoden liefern gleichermaßen
ein zur Offsetkompensation geeignet bemessenes ”Kompensationssignal”.
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Für die Art
und Weise der Veränderung
des Testsignals zur Ermittlung des Kompensationssignals gibt es
vielfältige
Möglichkeiten.
Prinzipiell denkbar wäre
beispielsweise eine ”sukzessive
Approximation”,
bei welcher das zum Umkippen des Komparators erforderliche Testsignalausmaß (= Kompensationssignal)
in möglichst
rascher Weise ermittelt wird. Eine derart hinsichtlich der Ermittlungsgeschwindigkeit
optimierte Veränderungsmethode
ist jedoch augenscheinlich mit einem gewissen schaltungstechnischen
Aufwand im Bereich der Kalibriereinrichtung verbunden und insbesondere
dann kaum nutzbringend, wenn die Kalibrierung, wie oben bereits
erwähnt,
nur bei einem Betriebsbeginn des Wandlers durchgeführt wird.
Auf Grund der Einfachheit der schaltungstechnischen Realisierung
ist daher in vielen Fällen
eine Ermittlungsmethode bevorzugt, bei welcher das Testsignalausmaß monoton
verändert wird
bis der Komparator umkippt.
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Das
bei der Erfindung verwendete Testsignal kann in besonders einfacher
Weise z. B. digital durch die Kalibriereinrichtung erzeugt bzw.
eingestellt werden. Hierfür
kann beispielsweise ein mit einem Taktsignal beaufschlagter digitaler
Zähler
verwendet werden, dessen Ausgangssignal einen Digital-Analog-Wandler
beaufschlagt, dessen Ausgangssignal dann als das sich monoton verändernde
Testsignal verwendet wird.
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Eine
solche digitale Erzeugung des Testsignals besitzt auch den Vorteil,
dass das ermittelte Kompensationssignal in einfacher Weise auch
in einer digitalen Darstellung gespeichert werden kann, um den gespeicherten
Wert zur Erzeugung des während
des Wandlerbetriebs benötigten
Kompensationssignals zu verwenden.
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Die
Erfindung ist gleichermaßen
für zeitkontinuierlich
(engl. ”continuous
time”)
arbeitende Wandler und für
zeitdiskret (engl. ”time
discrete”)
arbeitende Wandler geeignet. Wesentlich ist lediglich die Verwendung
eines Quantisierers, der einen oder mehrere Komparatoren aufweist.
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In
einer Ausführungsform
ist vorgesehen, dass der Wandler einen voll-differentiellen Aufbau besitzt,
bei welchem das analoge Eingangssignal differentiell zugeführt und
das digitale Ausgangssignal differentiell bereitgestellt wird. Die
Erfindung ist jedoch prinzipiell auch für so genannte ”single ended”-Schaltungskonzepte
geeignet.
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Eine
bevorzugte Fertigungstechnologie für den Delta-Sigma-Analog-Digital-Wandler
ist die CMOS-Technologie. Der Wandler kann insbesondere einen Funktionsblock
einer integrierten Schaltungsanordnung darstellen.
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Falls
der Wandler voll-differentiell aufgebaut ist und zur Ermittlung
des Kompensationssignals ein Testsignal am Eingang des Komparators
einem Testeingangssignal überlagert
wird, so ist es bevorzugt, dass die beiden das Testeingangssignal
definierenden Potentiale dem so genannten Gleichtaktpotential (engl. ”common
mode voltage”)
entsprechen.
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In
an sich bekannter Weise kann dem Quantisierer ein digitaler Digitalprozessor
(DSP) zur Weiterverarbeitung des digitalen Ausgangssignals nachgeschaltet
sein. In diesem Fall kann das digitale Ausgangssignal von einem
zwischen dem Quantisierer und dem digitalen Signalprozessor angeordneten Schaltungsknoten
abgezweigt und der Rückkopplungsanordnung
zugeführt
werden.
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Die
Erfindung wird nachfolgend anhand eines Ausführungsbeispiels mit Bezug auf
die beigefügten
Zeichnungen weiter beschrieben. Es stellen dar:
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1 ein
Blockschaltbild eines Delta-Sigma-Analog-Digital-Wandlers,
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2 ein
Schaltbild eines voll-differentiellen Komparators, wie er im Quantisierer
des in 1 dargestellten Wandlers enthalten ist,
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3 ein
vereinfachtes Blockschaltbild des Komparators von 2 samt
zugeordneter Kalibrierschaltung, und
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4 eine
schaltungstechnische Realisierung von wesentlichen Komponenten der
in 3 dargestellten Anordnung.
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1 veranschaulicht
den Aufbau eine Delta-Sigma-Analog-Digital-Wandlers 10 zur
Umwandlung eines analogen Eingangssignals Vin in ein digitales Ausgangssignal
Vout. Das analoge Eingangssignal Vin wird durch eine Eingangsspannung
und das digitale Ausgangssignal durch ein Ausgangsspannungssignal
dargestellt.
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Der
Wandler 10 umfasst ein analoges Filter 20 zum
Filtern des analogen Eingangssignals Vin, einen durch ein Taktsignal
getakteten 4-Bit-Quantisierer 30 zur Erzeugung des digitalen
Ausgangssignals Vout durch Quantisierung des vom analogen Filter 20 abgegebenen
Signals, und eine Rückkopplungsanordnung 40 zum
Rückkoppeln
von analogen Rückkoppelsignalen
auf Basis des digitalen Ausgangssignals Vout.
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Ganz
allgemein wird bei einem Delta-Sigma-Analog-Digital-Wandler die
integrierte (”Sigma”) Differenz
(”Delta”) zwischen
einem analogen Eingangssignal und einer analogen Darstellung des quantisierten
digitalen Ausgangssignals dem Quantisierer (Analog-Digital-Wandlerstufe)
zugeführt.
Bei einer anderen Ausführung
eines solchen Wandlers, im engeren Sinne auch als ”Delta-Modulator” bezeichnet,
wird die Differenz (”Delta”) zwischen
einem analogen Eingangssignal und dem Integral (”Sigma”) des quantisierten digitalen
Ausgangssignals dem Quantisierer zugeführt. Durch die Rückkopplung
erzeugt der Quantisierer einen Ausgangsbitstrom, dessen Wert im
zeitlichen Mittel dem analogen Eingangssignal folgt. Der zeitkontinuierlich
arbeitende Delta-Sigma-Analog-Digital-Wandler bietet gegenüber den
zeitdiskret arbeitenden Delta-Sigma-Analog-Digital-Wandlern
den Vorteil einer niedrigeren Leistungsaufnahme bzw. bei vorgegebener
Leistungsaufnahme den Vorteil einer höheren Signalbandbreite.
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Das
analoge Filter 20 umfasst im dargestellten Ausführungsbeispiel
mehrere Integratoren 22-1, 22-2 und 22-3 (Integratorkaskade),
die ein Filternetzwerk bilden. Die dargestellte Konfiguration des
Filters 20 ist selbstverständlich nur beispielhaft zu
verstehen und kann in an sich bekannter Weise weitreichend modifiziert
werden.
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Bei
der dargestellten Implementierung sind die Integratoren 22-1, 22-2 und 22-3 des
analogen Filters 20 jeweils durch geeignet extern beschaltete Operationsverstärker OPAMP1,
OPAMP2 und OPAMP3 realisiert. Die externe Beschaltung besteht wie
dargestellt aus geeignet dimensionierten Widerständen R und Kondensatoren C.
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Der
Quantisierer 30 besitzt 16 Quantisierungsstufen und stellt
das Ausgangssignal Vout in einer Thermometerkodierung auf 15 Ausgangsleitungen
dar, die der Einfachheit der Darstellung von 1 halber
lediglich durch eine einzige Leitungsverbindung symbolisiert sind.
Der Quantisierer 30 ist hierfür in an sich bekannter Weise
als Parallelschaltung von 15 Komparatoren (vgl. 2)
mit 15 in einer ”Leiter” angeordneten
Komparatorschwellen aufgebaut. Den Komparatoren wird simultan ein
gemeinsames Taktsignal CLK zugeführt,
durch welches die jeweiligen Vergleiche des gefilterten Eingangssignals mit
den Komparatorschwellen zu zeitdiskreten periodischen Zeitpunkten
durchgeführt
werden, so dass am Ausgang des Quantisierers 30 ein getaktet
bereitgestelltes 4-Bit-Ausgangssignal Vout vorliegt. Die physikalische
Darstellung erfolgt gemäß der Thermometerkodierung
in 15 digitalen Spannungen (symbolisiert durch Vout).
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Ferner
erkennt man in 1 einen digitalen Signalprozessor
(DSP) 60 zur weiteren digitalen Verarbeitung des vom Quantisierer 30 ausgegebenen Bitstroms.
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Die
Rückkopplungsanordnung 40 des
Wandlers 10 wird im Wesentlichen durch die nachfolgend beschriebenen
Schaltungskomponenten 42-1, 42-2, DAC1, DAC2 und
DAC3 gebildet. Diese Komponenten sind in 1 der Einfachheit
der Darstellung halber lediglich jeweils einfach eingezeichnet.
Tatsächlich
sind diese Komponenten entsprechend der Verarbeitung des über 15 Leitungen
entsprechend einer Thermometerkodierung übertragenen Signals in 15-facher
Ausführung
parallel zueinander vorgesehen.
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Ein
erster Rückkopplungspfad
verläuft
von einem Abwzeigungsknoten 50 zum ersten Integrator 22-1 des
analogen Filters 20 und umfasst einen als so genanntes ”Latch” ausgebildeten,
durch das Taktsignal CLK (genauer: die invertierte Version CLK-B des
Taktsignals CLK) getaktet betriebenen digitalen Signalspeicher 42-1,
dem das digitale Ausgangssignal Vout zugeführt wird und dessen Ausgangssignal wiederum
dem Eingang eines Digital-Analog-Wandlers DAC1 eingegeben wird.
Das Ausgangssignal des Digital-Analog-Wandlers
DAC1 wird als voll-differentielles Stromsignal dem Integrator 22-1 zugeführt. Im
Bereich des Integrators 22-1 ist eine Addition der über Einkoppelwiderstände R1 bereitgestellten
und der am Ausgang des Digital-Analog-Wandlers DAC1 bereitgestellten
Ströme
realisiert.
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Das
Latch 42-1 ist ein Register, dessen Ausgangssignal dem
Eingangssignal folgt, wenn das eingegebene Taktsignal CLK-B einen
bestimmten der zwei möglichen
Taktsignalzustände
besitzt (Das Taktsignal dient gewissermaßen als ein ”Erlaubnissignal”). Bei üblicher
Verwendung eines rechteckförmigen
Taktsignals CLK, welches die erste Hälfte einer Taktperiode T einen
logischen Pegel ”1” und die
zweite Hälfte
der Taktperiode einen logischen Pegel ”0” besitzt, ergibt sich am Ausgang
des Signalspeichers 42-1 das um die halbe Taktperiode des
Taktsignals CLK verzögerte
Ausgangssignal Vout. Schaltungstechnisch betrachtet besteht der
in 1 eingezeichnete Signalspeicher 42-1 tatsächlich aus
einer Parallelanordnung von 15 1-Bit-Signalspeichern zur parallelen
Verzögerung
der auf 15 Leitungen dargestellten Signalpegel.
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Das
durch den Signalspeicher 42-1 um eine halbe Taktperiode
verzögerte
Ausgangssignal Vout wird außerdem
dem Eingang eines Digital-Analog-Wandlers DAC2 zugeführt, der
an seinem Ausgang ein voll-differentielles Stromsignal (entsprechend
dem Ergebnis der Digital-Analog-Wandlung) bereitstellt. Außerdem wird
das Ausgangssignal des digitalen Signalspeichers 42-1 dem
Eingang eines zweiten digitalen Signalspeichers 42-2 eingegeben, der
wie der erste Signalspeicher 42-1 aufgebaut ist, jedoch
mit dem nicht-invertierten Taktsignal CLK getaktet betrieben wird.
Der zweite Signalspeicher 42-2 verzögert das ihm zugeführte Signal
wieder um eine halbe Taktperiode des Taktsignals CLK, so dass aufgrund
der Hintereinanderschaltung der als Verzögerungsglieder wirkenden Signalspeicher 42-1 und 42-2 am
Ausgang des zweiten Signalspeichers 42-2 ein insgesamt
um eine ganze Taktperiode T des Taktsignals CLK verzögerte Version
des Ausgangssignals Vout bereitgestellt wird. Dieses Ausgangssignal des
zweiten Signalspeichers 42-2 wird dem Eingang eines Digital-Analog-Wandlers
DAC3 zugeführt,
der (wie der Digital-Analog-Wandler DAC2) ein voll-differentielles
Stromsignal liefert, welches wie das Ausgangssignal des Digital-Analog-Wandlers
DAC2 in den Bereich des Integrators 22-3 eingespeist wird.
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Die
beiden Signalspeicher 42-1, 42-2 und die beiden
Digital-Analog-Wandler DAC2, DAC3 bilden zusammenfassend einen Funktionsblock
der Rückkopplungsanordnung 40 zur
Erzeugung eines dem differenzierten Ausgangssignal Vout des Quantisierers 30 entsprechenden
Rückkoppelsignals.
Die Erzeugung dieses differenzierten Signals beruht bei dem dargestellten
Ausführungsbeispiel
auf der analogen Subtraktion von zwei Signalen, die ausgehend von
dem digitalen Ausgangssignal durch Vorsehen von verschiedenen Verzögerungen
und jeweils einer Digital-Analog-Wandlung bereitgestellt werden.
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Für eine exakte
Einstellung der Komparatorschwellen im Betrieb des Wandlers 10 ist
eine unten detailliert beschriebene Einstell- bzw. Kalibrierschaltung 32 für jeden
Komparator vorgesehen.
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2 veranschaulicht
den Aufbau eines Komparators 34, der aus einer Komparatoreingangsstufe 35 und
einer Komparatorausgangsstufe 36 gebildet ist und in 15-facher
identischer Ausführung
in einer Parallelanordnung im Quantisierer 30 (1) enthalten
ist.
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Wenngleich
das Schaltungskonzept, auf welchem die Funktion des in 2 dargestellten
Komparators 34 beruht, an sich bekannt ist und im Rahmen
der Erfindung auch ohne weiteres modifiziert werden kann, so soll
die Funktion des Komparators 34 kurz erläutert werden.
Bei dem in getakteter Weise von dem Komparator 34 durchgeführten Vergleich eines
differentiellen Eingangssignals mit einem differentiellen Referenzsignal
(Potentiale inp, refp, refn, inn) wird, wie dargestellt, ein Teil
der enthaltenen Transistoren durch Steuersignale RESET (bzw. einer invertierten
Version davon), SW, CLK angesteuert. Der zeitliche Verlauf dieser
digitalen Ansteuersignale ist im unteren Teil von 2 beispielhaft
dargestellt. An dieser Stelle ist auch das sich ergebende Komparatorausgangssignal
out (Differenz der Ausgangspotentiale outp und outn) dargestellt.
Die Potentiale vss und vdd bezeichnen die Versorgungspotentiale
des Komparators 34 bzw. des gesamten Wandlers 10.
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Vor
dem Beginn eines Vergleichsvorganges ist der durch das Rücksetzsignal
RESET angesteuerte Transistor leitend. Die von dem Signal SW angesteuerten
Transistoren sperren.
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Der
Vergleichsvorgang beginnt mit einem Wechsel im Signalzustand des
Signals RESET, durch welchen der davon angesteuerte Transistor in den
sperrenden Zustand gebracht wird und die Eingangsstufe in Abhängigkeit
der Eingangssignale in einen von zwei möglichen stabilen Zuständen ”kippt”. Durch
den darauf folgenden Wechsel im Signalzustand des Signals SW wird
der entsprechende Zustand der Eingangsstufe 35 zur Ausgangsstufe 36 übertragen
und zur Ausgabe von scharf definierten Ausgangspotentialen outp,
outn mittels des ganz rechts in 2 dargestellten
Schaltungsteils herangezogen. Durch diesen Schaltungsteil wird bewirkt, dass
eines der Ausgangspotentiale outp, outn auf das Versorgungspotential
vdd und das andere auf das Versorgungspotential vss ”gezogen” wird.
Unmittelbar vor der Übertragung
des Zustands von der Eingangsstufe 35 auf die Ausgangsstufe 36 wird
letztere durch das Taktsignal CLK in einem vordefinierten Zustand
gehalten.
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Die
in der Eingangsstufe 35 enthaltenen Transistorpaare, welche
durch die Eingangssignale inp, refp, refn, inn angesteuert werden
und jeweils von einem Stromquellentransistor (angesteuert durch
eine Einstellspannung Vb) versorgt werden, sind identisch spezifiziert,
weisen jedoch fertigungsbedingt mehr oder weniger große Toleranzen
in ihren Eigenschaften auf. Daraus resultiert ein mehr oder weniger
großer
Offsetfehler des Komparators 34, welcher unter bestimmten
Umständen
dazu führt, dass das
am Ausgang der Stufe 35 und folglich auch am Ausgang der
Stufe 36 gelieferte Vergleichsergebnis fehlerhaft ist.
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Dieser
Offsetfehler, der für
jeden der insgesamt 15 Komparatoren 34 durchaus verschieden sein
kann, wird durch 15 (jeweils einem der Komparatoren zugeordnete)
Kalibrierschaltungen zu Beginn des Wandlerbetriebs gemessen und
für den
nachfolgenden Betrieb (wenigstens teilweise) kompensiert.
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3 zeigt
nochmals einen der Komparatoren 34 in einem vereinfachten
Blockschaltbild zusammen mit der zugeordneten Kalibrierschaltung 32.
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Der
Kalibriervorgang (Messung und Kompensation des Offsetfehlers) läuft wie
folgt ab: Zunächst
wird, wie dies in 3 symbolisiert ist, ein dem
Gleichtaktpotential des Komparators 34 entsprechendes Testeingangspotential
VCM an sämtliche
Eingangsanschlüsse
des Komparators 34 angelegt. Im dargestellten Ausführungsbeispiel
liegt VCM wenigstens annähernd
in der Mitte zwischen vss und vdd. Das Testsignal VCM wird hierbei
durch eine in der Figur nicht dargestellte Steuereinheit zum vorbestimmten
Zeitpunkt angelegt, um den betreffenden Komparator 34 in
einen ”Kalibrierungsmodus” zu versetzen.
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Auf
Grund der oben erläuterten
Betriebsweise des Komparators 34 wird dieser eine von zwei möglichen
Entscheidungen (Vergleichsergebnisse) treffen und an seinem Ausgang
bereitstellen. Diese Komparatorentscheidung wird durch eine in 3 lediglich
vereinfacht dargestellte Logikschaltung 37 erfasst, welche
auch ein für
den Kalibriermodus repräsentatives
Steuersignal ”TRIM_MODE” von der
Steuereinheit erhält.
Wenn diese Logikschaltung 37 im Kalibriermodus die Komparatorentscheidung
erfasst hat, steuert diese über
ein Signal ”ENABLE” einen
Digitalzähler 38 derart
an, dass ein nachgeschalteter Digital-Analog-Wandler 39 ein
monoton sich veränderndes
Testsignal (Stromsignal) Itrim am Eingang des Komparators 34 einspeist.
Diese Einspeisung ist detaillierter aus der Darstellung von 2 ersichtlich. Es
wird dem über
die Eingangsanschlüsse
inp, inn, refp, refn eingegebenen konstanten Testeingangssignal überlagert.
Ob das Stromsignal Itrim ausgehend vom Wert Null monoton ansteigt
oder abfällt,
wird durch die Logikschaltung 37 derart festgelegt, dass die
Veränderung
dieses Testsignals nach einer gewissen Zeit zum ”Umkippen” des Komparators 34 führt, d.
h. das Komparatorausgangssignal den Zustand wechselt.
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Der
Wechsel des Komparatorausgangszustands wird wieder durch die Logikschaltung 37 erfasst,
welche daraufhin den Digitalzähler 38 stoppt. Der
sodann als Zählerstand
im Digitalzähler 38 bis zum
nächsten
Kalibriervorgang gespeicherte Wert ist ein quantitatives Maß für den Offsetfehler
des Komparators 34 und wird für den nachfolgenden Wandlerbetrieb
zur Erzeugung eines diesen Offsetfehler kompensierenden Kompensationssignals
verwendet. Die nicht dargestellte Steuereinrichtung beendet den
Kalibriermodus (Wechsel des Signals TRIM_MODE) und der normale Betrieb
des Wandlers 10 kann beginnen.
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Vorteilhaft
besitzt bei der in 3 dargestellten Ausführungsform
nicht nur der Digitalzähler 38 eine
doppelte Funktion (während
der Ermittlung des Offsetfehlers und der Speicherung eines geeigneten Testsignalausmaßes). Vielmehr
wird auch der dem Digitalzähler 38 nachgeschaltete
Digital-Analog-Wandler 39 auch bei der nachfolgenden Kompensation
des Offsetfehlers verwendet. Dieser Wandler 39 erzeugt
auf Basis des im Zähler 38 gespeicherten
Zählerstands
das zur im Wesentlichen vollständigen
Kompensation des Offsetfehlers geeignete Kompensationssignal Itrim.
In der Eingangsstufe 35 des Komparators 34 wird
somit während
des normalen Betriebs der Offsetfehler durch das den Eingangssignalen überlagerte
Stromsignal Itrim gerade kompensiert.
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In 4 ist
nochmals der Aufbau des Komparators 34 detaillierter dargestellt
und zusätzlich eine
schaltungstechnische Realisierung des damit verbundenen Digital-Analog-Wandlers 39 eingezeichnet.
Bei dieser Realisierung sind sechs differentielle digitale Eingangssignale
tuni bzw. tunbi (mit i = 0...5) zur Ansteuerung jeweiliger Schalttransistorpaare
vorgesehen, die jeweils durch einen Stromeinstelltransistor beaufschlagt
werden (Einstellpotential vb). Die einzelnen Transistorpaare liefern
bei entsprechender digitaler Ansteuerung einzelne Strombeiträge für den zum
Komparator 34 zu übertragenden
Einstellstrom Itrim. Beim dargestellten Ausführungsbeispiel sind diese einzelnen
Strombeiträge
der Transistorpaare gemäß einer
binären
Kodierung gewichtet (im Verhältnis
1:2:4:8:16:32). Diese Kodierungsart wie auch der Aufbau des Wandlers 39 sind
jedoch nur beispielhaft zu verstehen und können im Rahmen der Erfindung
weit reichend modifiziert werden. Der Ansteuercode wird von dem
in 4 nicht dargestellten Digitalzähler 38 (vgl. 3)
geliefert.
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Bei
dem beschriebenen Ausführungsbeispiel der
Erfindung können
Transistoren mit kleiner Transistorlänge bzw. Transistorfläche zum
Aufbau der Komparatoren 34 verwendet werden. Das Offsetspannungsproblem
wird durch eine Einstell- bzw. Kalibrierschaltung wie der beschriebenen
Schaltung 32 gelöst.
Die aus einer entsprechenden Mehrzahl solcher Schaltungen aufgebaute
Kalibriereinrichtung misst den Offset jedes Komparators und kompensiert diesen.
Die Auflösung
des Quantisierers (Anzahl von Bits) ist daher vorteilhaft nicht
durch das Offsetproblem begrenzt und die Rückkopplungsanordnung 40 wie
auch das analoge Filter 20 können in einer Weise gestaltet
werden, bei welcher der Offsetfehler der Komparatoren nicht mehr
berücksichtigt
zu werden braucht. Anstelle der bei dem Ausführungsbeispiel vorgesehenen
einmaligen Kalibrierung unmittelbar vor Aufnahme des Wandlerbetriebs
kann eine solche Kalibrierung selbstverständlich auch kontinuierlich, etwa
periodisch während
des Wandlerbetriebs erfolgen.