DE19732840A1

DE19732840A1 - Pipeline-Analog-Digital-Wandler

Info

Publication number: DE19732840A1
Application number: DE19732840A
Authority: DE
Inventors: Ha Vu; Ion Opris; Kevin E Brehmer
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1997-01-09
Filing date: 1997-07-30
Publication date: 1998-07-23
Anticipated expiration: 2017-07-31
Also published as: KR19980069864A; KR100261336B1; DE19732840C2; US5710563A

Description

Die Erfindung betrifft einen Pipeline-Analog-Digital-Wandler mit einem Abtast- und Halteschaltkreis zur Verarbeitung eines Eingangs-Analogsignals bei Erzeugung eines analogen Restsignals nach dem Oberbegriff des Anspruchs 1.

Analog-Digital-Wandler (kurz: A/D-Wandler) mit Pipelineaufbau sind gut für niedrigenergetische Hochgeschwindigkeitsanwendungen geeignet. Unter den Hochgeschwindigkeits-Umsetztechniken wie Blitz- bzw. Flashumsetzung, Mehrschrittumset zung, Pipelineumsetzung, Interpolationsumsetzung und zeitunterbrochene, sukzessive Um setzung (Time-Interleaved-Successive-Conversion) bietet die Pipelineumsetzung das beste Zusammenspiel zwischen den Anforderungen nach Minimierung von Schaltkreiskomplexität, Siliciumfläche und Energieverbrauch bei möglichst hoher Umsetzgeschwindigkeit. Die Pipeli nearchitektur ermöglicht hohe Durchsatzraten bei geringem Chipflächenbedarf und ist ko stengünstig realisierbar. Diese Vorteile ergeben sich auch aufgrund des gleichzeitigen Be triebs der verschiedenen Stufen der kaskadenartigen Pipelinearchitektur. Dabei verarbeitet die erste Stufe das letzte eingegangene Abtastsignal, während gleichzeitig die nachfolgenden Stu fen der Kaskade die Restausgaben der jeweils vorherigen Stufe verarbeiten.

Durch eine quasi "überzählige" Bitauflösungsstufe läßt sich eine Pipelinearchitek tur mit einer genügend großen Toleranz auch für Komponenten mit einer nichtidealen Cha rakteristik schaffen. Wenn die Summe der Einzelstufenauflösungen größer ist als die Gesamt auflösung des Ausgangs-Digitalsignals, können die nachteiligen Effekte nichtlinearer Quanti sierung sowie des Zwischenstufenoffsets abgemildert werden, was die Gesamtlinearität deut lich verbessert

Fig. 5 zeigt ein Blockdiagramm eines k-stufigen Pipeline-A/D-Wandlers, dessen Stufen in Reihe geschaltet sind. Jede Stufe 101 bis 101(k) weist einen Abtast-und-Halte- Schaltkreis (S/H-Schaltkreis; S/H: Sample and Hold) 102, einen niedrig auflösenden A/D-Unterwandler (ADC) 103, einen niedrig auflösenden D/A-Wandler (DAC) 104 und einen Subtrahierer 105 auf. Im Betrieb tastet zunächst jede Stufe 101 bis 101(k) des Pipelineumset zers die Ausgabe der vorhergehenden Stufe mit dem S/H-Schaltkreis 102 ab. Die erste Stufe 101 verarbeitet ein analoges Eingangssignal. Das Ergebnis der ersten Stufe 101 wird durch den A/D-Unterwandler 103 in ein Digitalsignal n₁ umgewandelt. Ferner wird das Digitalsignal des D/A-Wandlers 104 in ein analoges Signal rückgewandelt, welches der Subtrahierer von dem Analog-Ausgangssignal des S/H-Schaltkreises 102 subtrahiert. Damit entsteht jeweils das analoge Restsignal für die Verarbeitung durch die nächste Stufe.

Fig. 6 zeigt eine 1,5 Bit-Auflösungsstufe mit einem Verstärker 201, zwei gleich großen Kondensatoren 202 und 203 sowie mit Schaltern 204, 205, 206, 207 und 208. Die beiden Takte Φ1 und Φ2 überlappen sich nicht und steuern jeweils zu verschiedenen Zeiten Schalter 207 bzw. 208 an. Während der Abtastperiode steht Φ1 auf "hoch" bzw. "high", wodurch der invertierende Eingang 209 mit der Erde 213 und der Abtast-und-Halte-Verstär kereingang 211 mit dem Abtastkondensator 202 und dem Integrierkondensator 203 verbun den und die Eingabe 211 von beiden Kondensatoren 202 und 203 abgetastet wird. Während der Verstärkungsperiode steht Φ2 auf hoch, der Integrierkondensator 203 ist mit dem Ver stärkerausgang 212 verbunden und der Abtastkondensator 202 ist entsprechend dem Zustand des digitalen Ausgangscodes XY mit der positiven Referenz 205, der negativen Referenz 206 oder mit Erde verbunden. Dabei werden die Schalter 206, 204 bzw. 205 geschlossen, wenn der digitale Ausgangscode 00, 01 bzw. 10 ist.

Die resultierende Ausgabe besteht aus zwei Teilen: der Mitkopplung des Inte grierkondensators 203 und der Mitkopplung des Ladungstransfers zwischen dem Abtastkon densator 202 und dem Integrierkondensator 203. Dabei reduziert die Mitkopplung die Kondensator-Fehlanpassung der Verstärkung der Zwischenstufe. Dies ist wichtig, da die Ge nauigkeit der Zwischenstufenverstärkung (z. B. Verstärkungsfaktor zwei) die Linearität des A/D-Wandlers beeinflußt bzw. bestimmt. Da die digitale Ausgabe lediglich den Kondensator 202 während der Verstärkungsperiode kodiert, generiert der D/A-Wandler nur drei entspre chende Pegel.

Fig. 7A zeigt das ideale Verhalten der Restspannung für Eingangsspannungen zwischen -V_ref und +V_ref für eine Stufe einer Pipelinearchitektur mit dem Verstärkungsfaktor zwei. Ist der digitale Ausgangscode 00, kann die Restspannung jeder Stufe des 1,5 Bit Pipeline-A/D-Wandlers wie folgt ausgedrückt werden:

V_RES1 = V_IN . (1 + (C_S/C_I)) + V_REF . (C_S/C_I) (1)

wobei

-V_REF < V_IN < -V_REF/4.

Entsprechende Gleichungen ergeben sich für andere Eingabespannungen. So gilt für den digitalen Ausgangscode 01:

V_RES2 = V_IN . (1 + (C_S/C_I)) (2)

wobei

-V_REF/4 < V_IN < +V_REF/4.

Für den digitalen Ausgangscode 10 gilt:

V_RES3 = V_IN . (1 + (C_S/C_I - V_REF . (C_S/C_I) (3)

wobei

+V_REF/4 < V_IN < + V_REF.

An den Übergangsstellen, an welchen sich wenigstens ein Bit des Digitalcodes XY ändert, kann die Veränderung der Restspannung ermittelt werden. Wenn sich z. B. der digitale Ausgangscode von 00 auf 01 ändert, gilt:

ΔV₁ = (V_RES1 - V_RES2)|_{VIN=(-VREF)/4} (4)

Wenn sich der digitale Ausgangscode von 01 auf 10 ändert, gilt:

ΔV₂ = (V_RES2 - V_RES3)|_{VIN = (+VREF)/4} (5).

Bei einem idealen Ansprechen würde keine Kondensator-Fehlanpassung auftreten und folgendes gelten:

C_I = C_S (6).

Einsetzen von (6) in (1), (2) und (3) sowie (4) und (5) ergibt (siehe Fig. 7A):

ΔV₁ = ΔV₂ = V_REF (7).

Bei den Übergangspunkten V_IN = -V_REF/4 und V_IN = +V_REF/4 ist die Eingangsspannungs-Veränderung V_REF/2 - (-V_REF/2) = V_REF.

In der Praxis resultiert aus der Komponenten-Fehlanpassung jedoch ein zu niedri ger Restspannungsanfall, was die Umsetzungsgenauigkeit und die Linearität verschlechtert und zu einem Informationsverlust oder einem Abschneiden von Signalen führen kann. Bei Kondensator-Fehlanpassungen gilt:

C_S = (1 + α).C_I (8)

wobei α der Fehlanpassungsfaktor zwischen den Kondensatoren ist. Damit ergibt sich für die Gleichungen (1), (2) und (3):

V_RES1 = V_IN.(2+α) + V_REF . (1 + α) (9)

für

-V_REF < V_IN < -V_REF/4.

sowie

V_RES2 = V_IN.(2+α) (10)

für

-V_REF/4 < V_IN < +V_REF/4

und

V_RES3 = V_IN . (2+α) -V_REF . (1 + α) (11)

für
+V_REF/4 < V_IN < +V_REF.

Die Restspannungsveränderungen ΔV₁ und ΔV₂ können wie folgt ermittelt wer den:

ΔV₁ = V_RES1 - V_RES2 = V_REF . (1+α) (12)
und

ΔV₂ = V_RES2 - V_RES3 = V_REF . (1+α) (13).

Die Abweichung des Restspannungsabfalles an den Übergangspunkten -V_REF/4 und +V_REF/4 von der idealen Referenzspannung V_REF bewirkt eine differentielle Nichtlinearität und kann bis zu einem nichtmonotonen Verhalten führen.

Fig. 7B zeigt das Verhalten der Restspannung V_RES des Wandlers aus Fig. 6. Die Kondensatorfehlanpassung ist aus dem Versatz zwischen einem idealen Signalverhalten 311 und einem realen Signalverhalten 312 ersichtlich. Bei V_IN = -V_REF/4 und V_IN = +V_REF/4 ist das reale Signal 312 größer als das ideale Signal 311. Dies führt zu einem Verstarkungsfehler und schließlich zur Nichtlinearität. Die Linearität des Pipelinewandlers hängt insbesondere von der Linearität der ersten Stufe ab, welche die wichtigsten Digitalbits erzeugt. Eine große Bitzahl in der ersten Stufe setzt zwar die Genauigkeitsanforderungen an diese Stufe herab, sie erfordert jedoch eine größere Komplexität und eine Geschwindigkeitserniedrigung. Ein 10-Bit-A/D-Wandler mit 20 Millionen Abtastungen pro Sekunde (10-b, 20 Msample/s) mit einer neunstufigen Pipelinearchitektur wird von LEWIS et al. in "A 10-b 20 Msample/s Analog-to-Digital-Converter" IEEE, Journal of Solid State Circuits, vol. 27, Nov. 3, March 1992, pp. 351-58 beschrieben. Der vorgestellte A/D-Wandler bietet keine Möglichkeit zum Ausgleich der Kondensatorfehlanpassung.

Aufgabe der Erfindung ist es, einen Pipeline-Analog-Digital-Wandler mit einem Abtast- und Halteschaltkreis nach dem Oberbegriff des Anspruchs 1 zu schaffen, der Kondensator-Fehlanpassungen verringert, ohne den Aufbau des Wandlers zu komplizieren.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Weitere Ausgestaltungen der Erfindung sind den Unteransprüchen und der nach folgenden Beschreibung zu entnehmen.

Die Erfindung wird anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.

Fig. 1 zeigt einen Pipeline-Analog-Digital-Wandler.

Fig. 2A zeigt einen Zwischenstufen-Verstärker für den Pipeline-Analog-Digital-Wandler aus Fig. 1.

Fig. 2B zeigt eine Schalter-Regellogik für den Zwischenstufen-Verstärker aus Fig. 2A.

Fig. 3 zeigt das Restspannungsverhalten einer Stufe des Pipeline-Analog-Digital-Wandlers aus Fig. 1.

Fig. 4A zeigt einen zweiten Pipeline-Analog-Digital-Wandler, der einen Diffe renzverstärker aufweist.

Fig. 4B zeigt eine Schalter-Regellogik für den Pipeline-Analog-Digital-Wandler aus Fig. 4A.

Fig. 4C zeigt eine Signalperiode des Pipeline-Analog-Digital-Wandlers aus Fig. 4A, bei dem die Abtastphase mittels sequentiellen Schaltens realisiert wird.

Fig. 5 zeigt einen bekannten Pipeline-Analog-Digital-Konverter.

Fig. 6 zeigt eine 1,5-Bit auflösende Stufe für den Pipeline-Analog-Digital-Kon verter aus Fig. 5.

Fig. 7A zeigt das ideale Signalverhalten der Restspannung des Pipeline-Analog- Digital-Konverters aus Fig. 5.

Fig. 7B zeigt einen Vergleich zwischen dem idealen und dem realen Signalverhal ten der Restspannung.

Der Pipeline-Analog-Digital-Wandler der Fig. 1 hat eine erste Stufe (Stufe 1) mit einer Auflösung von 1,5 Bit, der ein zu verarbeitendes bzw. zu quantisierendes analoges Ein gangssignal zugeführt wird. Die Stufe 1 subtrahiert vom Eingangssignal das quantisierte bzw. das danach rückdigitalisierte Signal und verstärkt den verbleibenden Rest des Signals um ei nen Faktor zwei, bevor es der nächsten Stufe (Stufe 2) zur weiteren Verarbeitung zugeführt wird. Dieser Vorgang wird in jeder weiteren Stufe fortgesetzt. Die letzte Stufe setzt das Ein gangssignal bzw. die Restspannung V_RES der vorhergehenden Stufe mit einem 2-Bit-Wandler 403 in ein 2-Bit-Ausgangssignal 404 um. Außer der letzten Stufe ermitteln alle Stufen jeweils den Quantisierungsfehler und geben diesen als V_RES aus bzw. an die nächste Stufe weiter.

Die Restspannungsermittlung wird von einem Zwischenstufenverstärker (Fig. 2A) der Abtast- und Haltelogik 401 aus Fig. 1 ausgeführt. Dabei wird ein A/D-Subwandler 402 eingesetzt, welchem Referenzspannungen +V_REF und -V_REF zugeführt werden. Die Taktphase Φ1 gibt die Abtastperiode und die Taktphase Φ2 die Verstärkungsperiode vor. Die Taktphasen Φ1 und Φ2 überlappen sich nicht. Eine digitale Korrektureinheit 406 beseitigt die Redundanz der einzelnen Stufen (1-9). In der Abtastperiode (Φ1) sind die Schalter S₁, S₄ und S₈ (Fig. 2A) geschlossen. Dadurch wird die erste Seite C_S1 des Kondensators C_S an das Eingabesignal V_IN angeschlos sen, und die zweite Seite C_S2 des Kondensators C_S, welche an einem Knotenpunkt N anliegt, wird mit der Erde GND verbunden. Ferner ist die erste Seite C_I1 des Kondensators C_I mit der Eingangsspannung V_IN verbunden, während die zweite Seite C_I2 am Knotenpunkt N liegt, der mit dem invertierenden Eingangsanschluß I/P_INV des Verstärkers 501 verbunden ist. Damit wird die Eingabespannung V_IN von beiden Kondensatoren C_S und C_I abgetastet. Ein parasitä rer Kondensator C_P zwischen einem nichtinvertierenden Eingangsanschluß I/P_NONINV des Ver stärkers 501 und der Erde GND wirkt ebenfalls auf den Knotenpunkt N ein. Die Verstärker haben ferner eine Eingangs-Offsetspannung V_OS in Form einer Spannungsquelle zwischen dem nichtinvertierenden Eingang I/P_NONINV und der Erde GND.

Während der Verstärkungsphase (Φ2) gibt es entsprechend der Eingangsspan nung V_IN drei Schaltzustände der Kondensatoren C_I und C_S. Für V_IN zwischen -V_REF und -V_REF/4 generiert der A/D-Subwandler 402 einen digitalen Ausgangscode 00, die Schalter S₃ und S₅ werden geschlossen und die übrigen Schalter bleiben geöffnet. Schalter S₃ verbindet die erste Seite C_S1 des Kondensators C_S mit der Ausgangsspannung V_RES des Verstärkers 501, während der Schalter S₅ die erste Seite C_I1 des Kondensators C_I mit einer niedrigen Re ferenzspannung -V_REF verbindet. Die zweite Seite C_S2 und die zweite Seite C_I2 bleiben mit dem Knotenpunkt N verbunden, der wiederum mit dem invertierenden Eingangsanschluß I/P_INV des Verstarkers 501 verbunden ist. Dabei wirkt der Kondensator C_I als Abtastkonden sator und C_S als Integrierkondensator. Die Offsetspannung V_OS zwischen dem nichtinvertie renden Eingang I/P_NONINV des Verstärkers 501 und Erde GND und die parasitäre Kapazität C_P zwischen dem Knotenpunkt N und der Erde GND bleiben dabei bestehen.

Wenn die Eingabespannung V_IN zwischen -V_REF/4 und +V_REF/4 liegt, generiert der A/D-Subwandler 402 einen digitalen Ausgangscode 01, die Schalter S₂ und S₇ schließen sich und die übrigen Schalter bleiben geöffnet. Der Schalter S₂ verbindet die erste Seite C_S1 mit der Erde GND und S₇ verbindet die erste Seite C_I1 mit V_RES. Die zweiten Seiten C_S2 und C_I2 liegen am Knotenpunkt N, der mit I/P_INV verbunden ist. Damit wirkt C_S als Abtastkondensa tor und C_I als Integrierkondensator. Auch hierbei bestehen die Offsetspannung V_OS zwischen dem nichtinvertierenden Eingang I/P_NONINV des Verstärkers 501 und Erde GND und die para sitäre Kapazität C_P zwischen dem Knotenpunkt N und der Erde GND weiter.

Wenn die Eingabespannung V_IN zwischen +V_REF/4 und +V_REF liegt, generiert der A/D-Subwandler 402 einen digitalen Ausgangscode 10, die Schalter S₃ und S₆ schließen sich und die übrigen Schalter bleiben geöffnet. Der Schalter S₃ verbindet die erste Seite C_S1 mit V_RES und S₆ verbindet die erste Seite C_I1 mit V_REF. Die zweiten Seiten C_S2 und C_I2 liegen am Knotenpunkt N, der mit I/P_INV verbunden ist. Damit wirkt C_I als Abtastkondensator und C_S als Integrierkondensator. Auch hierbei bestehen die Offsetspannung V_OS zwischen dem nicht invertierenden Eingang I/P_NONINV des Verstärkers 501 und Erde GND und die parasitäre Ka pazität C_P zwischen dem Knotenpunkt N und der Erde GND weiter.

Die nachfolgende Tabelle gibt die vorstehenden Schaltzustände wieder.

Kondensator-Schaltzustände in der Verstärkungsperiode

Nach Fig. 2B werden während der Verstärkungsperiode Φ2 zwei Inverter 501 und 502, drei UND-Gaffer (AND) 503, 504 und 505 sowie ein ODER-Gatter (OR) 506 ge nutzt, wobei X und Y den digitalen Ausgabecode 405 von jeder Stufe darstellen, wie in Fig. 1 und in der vorstehenden Tabelle gezeigt ist.

Für X=0 und Y=0 ist der Ausgang des ODER-Gatters 503 hoch, während die UND-Gatter 504 und 505 auf tief stehen und die Schalter S₃ und S₅ eingeschaltet werden. Für X=0 und Y=1 ist der Ausgang des UND-Gatters 505 hoch, während die UND-Gatter 503 und 504 auf tief stehen und die Schalter S₂ und S₇ eingeschaltet werden. Für X=1 und Y=1 ist der Ausgang des ODER-Gatters 504 hoch, während die UND-Gatter 503 und 505 auf tief stehen und die Schalter S₃ und S₆ eingeschaltet werden.

Für V_RES und V_IN in Beziehung zu den Kondensatoren C_S, C_I, C_P und C_OS sowie den Verstärkungsfaktor A gilt:

V_RES=V_IN . (1 + C_I/C_S)/(1+(C_S+C_I+C_P)/C_S.A) - K.V_REF.(C_I/C_S)/(1 +(C_S+C_I+C_P)/C_S.A) +V_OS.((C_S+C_I+C_P)/C_S)/(1+(C_S+C_I+C_P)/C_S.A) (14)

für K= -1,0 und -V_REF<V_IN< -V_REF/4 und K=+1,0 für +V_REF/4<V_IN< +V_REF.

Ferner ist

V_RES= V_IN . (1 + C_S/C_I)/(1+(C_S+C_I+C_P)/C_I.A)
-K.V_REF.(C_S/C_I)/(1+(C_S+C_I+C_P)/C_I.A)
+V_OS.((C_S+C_I+C_P)/C_I)/(1+(C_S+C_I+C_P)/C_I.A) (15)

für K=0 für -V_REF/4<V_IN< +V_REF/4.

Der Verstärker 501 der Fig. 2A hat eine Verstärkung A. Ferner sind die Offset spannung V_OS zwischen dem nichtinvertierenden Eingang des Verstärkers 501 und der Erde GND sowie die parasitäre Kapazität C_P zwischen dem Knotenpunkt N und der Erde GND vernachlässigbar. Falls A sehr groß ist und der Kapazitäts-Fehlanpassungskoeffizient mit α bezeichnet wird, gilt:

C_I = C (16)
C_S = C.(1+α) (17).

Dabei C ist ein Kapazitätsfaktor.

Da 1/(1+α) für α<<1 durch (1-α) angenähert werden kann, gilt für die Verände rung der Offsetspannung ΔV₁ (Fig. 3) bei einer Eingangsspannung V_IN = -V_REF/4 und bei ei ner Änderung des digitalen Ausgangscodes (Fig. 1) von 00 auf 01:

ΔV₁ = V_RES1 - V_RES2 ≈ V_REF.(1-α/2) (18).

Analog gilt für die Veränderung der Offsetspannung ΔV₂ (Fig. 3) bei einer Ein gangsspannung V_IN = +V_REF/4 und bei einer Änderung des digitalen Ausgangscodes (Fig. 1) von 01 auf 10:

ΔV₂ = V_RES2 - V_RES3
≈ V_REF.(1-α2) (19).

Aus (18) und (19) ist ersichtlich, daß die Kondensator-Fehlanpassung gegenüber der Lösung nach den Gleichung (12) und (13) um einen Faktor zwei reduziert wird.

Fig. 3 zeigt das Restsignal im Vergleich zum Eingangssignal. Dabei ist der Gra dient 601 des Ausführungsbeispiels im Vergleich zum Gradienten des idealen Signalverhal tens kleiner. Nach Fig. 7B ist der Gradient des Signalverhaltens 312 des eingangs beschriebe nen Wandlers steiler als der Gradient des Idealfalles, falls -V_REF/4<V_IN< +V_REF/4. Demgegen über zeigt die Kurve 601 eine deutliche Reduzierung des Restsignals, falls V_IN = -V_REF/4 oder V_IN = +V_REF/4. Bei den Übergangsstellen 603 und 604 wird im Vergleich zu den Übergangs stellen 313 und 314 nach Fig. 7B die Kondensatorfehlanpassung ungefähr halbiert und die Linearität des A/D-Wandlers verbessert.

Der Differenzverstärker in Fig. 4A hat einen invertierenden und einen nichtinver tierenden Eingang. Ferner werden CMOS-Übertragungsgatter als Schalter eingesetzt. Die Kondensatoren C_Ia, C_Sa, C_Ib und C_Sb werden in Abhängigkeit der Eingangsspannungen V_INp und V_INn während der Verstärkungsperiode Φ2 wiederum in drei verschiedenen Weisen be schaltet. Der Einfachheit halber werden jeweils nur die Primärphasen dargestellt (z. B. Φ2(10) und Φ_S3, welche die NMOS-Abschnitte der Übertragungsgatter T₁ und T₈ sowie T₁₁ betrei ben, obwohl dies auch die jeweils inversen Phasen /Φ2(10) und /ΦS₃ in Hinsicht auf die PMOS-Abschnitte tun).

Steht der Ausgangscode auf 00, so schalten während der Verstärkungsphase die Übertragungsgatter bzw. -schalter T₂, T₇, T₁₂ und T₁₇ ein und die übrigen Schalter bleiben ausgeschaltet. Das Gatter T₂ verbindet die erste Seite C_Ia1 mit der niedrigen Referenzspannung V_REFn, während der Schalter T₇ die erste Seite C_Sa1 mit der Ausgangsspannung V_OUTp des Differenzverstärkers 701 verbindet. Die jeweils zweiten Seiten C_Sa2 und C_Ia2 sind dabei mit einem ersten Knotenpunkt N₁ verbunden, der wiederum an den nichtinvertierenden Eingang In_p des Differenzverstärkers 701 angeschlossen ist. Das Gatter T₁₇ verbindet die erste Seite C_Ib1 mit einer höheren Referenzspannung V_REFp und das Gatter bzw. der Schalter T₁₂ die erste Seite C_Sb1 mit dem Ausgang V_OUTn des Differenzverstärkers 701. Die zweiten Seiten C_Sb2 und C_Ib2 sind mit einem zweiten Knotenpunkt N₂ verbunden, der wiederum an den invertierenden Eingang IN_N des Differenzverstärkers 701 angeschlossen ist.

Steht dagegen der Ausgangscode auf 01, so schalten die Übertragungsgatter T₃, T₉ und T₁₅ ein. Die übrigen Schalter bleiben ausgeschaltet. Das Gatter T₉ verbindet die erste Seite C_Sa1 mit der ersten Seite C_Sb1, während der Schalter T₃ die erste Seite C_Ia1 mit der Ausgangsspannung V_OUTp des Differenzverstärkers 701 verbindet. T₁₅ verbindet die erste Seite C_Ib1 mit der Ausgangsspannung V_OUTn des Differenzverstärkers 701. Die jeweils zweiten Seiten C_Sa2 und C_Ia2 sind dabei mit dem ersten Knotenpunkt N₁ verbunden, der wiederum an den nichtinvertierenden Eingang In_p des Differenzverstärkers 701 angeschlossen ist. Die zweiten Seiten C_Sb2 und C_Ib2 sind mit dem zweiten Knotenpunkt N₂ verbunden, der an den invertierenden Eingang IN_N des Differenzverstärkers 701 angeschlossen ist.

Bei dem Ausgangscode 10 schalten die Übertragungsgatter T₁, T₆, T₁₃ und T₁₆ ein. Die übrigen Schalter bleiben ausgeschaltet. Das Gatter T₆ verbindet die erste Seite C_Sa1 mit der höheren Ausgangsspannung V_OUTp des Differenzverstärkers 701 und das Gatter T₁ verbindet die erste Seite C_Ia1 mit der höheren Referenzspannung V_REFp. Die jeweils zweiten Seiten C_Sa2 und C_Ia2 sind dabei mit dem ersten Knotenpunkt N₁ verbunden, der an den nichtinvertierenden Eingang In_p des Differenzverstärkers 701 angeschlossen ist. Das Gatter T₁₃ verbindet die erste Seite C_Sb1 mit der Ausgangsspannung V_OUTn des Differenzverstärkers 701 und das Gatter T₁₆ die erste Seite C_Ib1 mit einer niedrigeren Referenzspannung V_REFn. Die zweiten Seiten C_Sb2 und C_Ib2 bleiben mit dem zweiten Knotenpunkt N₂ verbunden, der wiederum an den invertierenden Eingang IN_N des Differenzverstärkers 701 angeschlossen ist.

Während der Abtastperiode Φ1 sind die Gatter T₄, T₅, T₈, T₁₀, T₁₁, T₁₄, T₁₈, T₁₉ und T₂₀ eingeschaltet. Zu Beginn der Abtastperiode Φ1 werden alle Übertragungsgatter zur gleichen Zeit eingeschaltet. Am Ende der Abtastperiode werden von den neun Übertragungsgattern T₄, T₅, T₈, T₁₀, T₁₁, T₁₄, T₁₈, T₁₉ und T₂₀ dagegen zunächst T₅, T₁₈, T₁₉ und T₂₀, dann T₁₀ und danach T₄, T₈, T₁₁ und T₁₄ abgeschaltet. Dann beginnt Φ2. Dies sei an folgender Tabelle dargestellt (X = EINSCHALTEN; 0 = AUSSCHALTEN; ↓ = High/Low- Übergang; Φ_S1 + Φ_S2 + Φ_S3: erste Taktphase Φ₁):

Abschaltsequenz beim Ende des Abtastperiode

Während des ersten sequentiellen Schaltens Φ_S1 unterbricht das Gatter T₅ die Verbindung zwischen dem Knotenpunkt N₁ und der Erde V_AGND und das Gatter T₁₈ die Ver bindung zwischen V_OUTp und V_AGND. Das Gatter T₂₀ unterbricht die Verbindung zwischen dem Knotenpunkt N₂ und der Erde V_AGND und das Gatter T₁₉ die Verbindung zwischen V_OUTn und V_AGND. Während des zweiten sequentiellen Schaltens Φ_S2 unterbricht das Gatter T₁₀ die Verbindung zwischen V_OUTp und V_AGND. Während des letzten sequentiellen Schaltens Φ_S3 unterbricht das Gatter T₄ die Verbindung zwischen V_INp und C_Ib1. Während des letzten sequentiellen Schaltens Φ_S3 unterbricht ferner das Gatter T₈ die Verbindung zwischen V_INp und C_Sa1 und das Gatter T₁₁ unterbricht die Verbindung zwischen V_INn und C_sb1.

Fig. 4C veranschaulicht die Zeitfolge des sequentiellen Schaltens der Tabelle 2. Φ_S1 endet bei T_S1, Φ_S2 bei T_S2 und Φ_S3 bei T_S3. Erst nach Φ_S3 beginnt Φ2. Die aus Φ_S1, Φ_S2 und Φ_S3 bestehende Abtastphase Φ und die Verstärkungsphase Φ2 überlappen sich nicht.

Ein besonderer Vorteil des sequentiellen Abschaltens bei Beenden der Abtastperiode ergibt sich aus der Reduzierung des Ladungseinschießens.

Fig. 4B zeigt drei UND-Gatter 701, 702 und 703 sowie fünf Inverter 704, 705, 706, 707 und 708. Bei X=0, Y=0 schalten die UND-Funktion des UND-Gatters 701 und eine Inversion der Ausgabe des UND-Gatters 701 die Gatter T₂, T₇, T₁₂ und T₁₇ ein. Bei dem digitalen Eingangscode X=0 und Y=1 schalten die UND-Funktion des UND-Gatters 703 und eine Inversion der Ausgabe des UND-Gatters 703 die Gatter T₃, T₉ und T₁₅ ein. Bei dem digitalen Eingangscode X=1 und Y=0 schalten die UND-Funktion des UND-Gatters 702 und eine Inversion der Ausgabe des UND-Gatters 702 die Gatter T₁, T₆, T₁₃ und T₁₆ ein:

Schaltersteuerlogik während des Verstärkungstaktes

Zusammenfassend wird die Linearität des Pipeline-A/D-Wandlers deutlich verbessert, da Fehlanpassungen zwischen den Kondensatoren vermieden werden.

Claims

1. Pipeline-Analog-Digital-Wandler mit einem Abtast- und Halteschaltkreis (401) zur Verarbeitung eines Eingangs-Analogsignals (V_In) bei Erzeugung eines analogen Restsignals (V_RES), mit
einem Logikschaltkreis, der aus einem Logiktaktsignal (Φ) und verschiedenen digitalen Signalbits (XY) Steuersignale erzeugt, wobei die digitalen Signalbits (XY) mittels verschiedener Bitmuster ein Eingangs-Analogsignal (V_IN) abbilden, das entsprechend zu Referenzsignalen (±V_REF) digitalisiert wurde,
Referenzsignal-Anschlüssen zum Empfang der Referenzsignale (±V_REF),
einem Eingangssignalanschluß für das Eingangs-Analogsignal (V_IN),
einem Ausgangssignalanschluß für das analoge Ausgangs-Restsignal (V_RES),
einem Abtastsignalanschluß für ein analoges Abtastsignal,
einem ersten Schaltanschluß,
einem zweiten Schaltanschluß,
einem Schaltkreis-Referenzanschluß zum Anschluß einer Schaltungserde (GND),
einem ersten Kondensator (C_S), der zwischen den Abtastsignalanschluß und den ersten Schaltanschluß geschaltet ist,
einem zweiten Kondensator (C_I), der zwischen den Abtastsignalanschluß und den zweiten Schaltanschluß geschaltet ist, und
einem zwischen den Abtastsignalanschluß und den Ausgangssignalanschluß geschalteten Verstärker (501, 701), der aus dem analogen Abtastsignal das analoge Ausgangs-Restsignal (V_RES) erzeugt, gekennzeichnet durch einen Signalführungs- Schaltkreis, der an den Logikschaltkreis angeschlossen ist und zwischen den Abtastsignalanschluß, den ersten Schaltanschluß, den zweiten Schaltanschluß, die Referenzsignal-Anschlüsse, den Eingangssignalanschluß, den Ausgangssignalanschluß und den Schaltkreis-Referenzanschluß geschaltet ist und der entsprechend zu einem Führungs taktsignal und zu den Steuersignalen selektiv den Abtastsignalanschluß mit dem Schaltkreis- Referenzanschluß sowie alternierend den ersten Schaltanschluß mit dem Ein gangssignalanschluß, dem Ausgangssignalanschluß und dem Schaltkreis-Referenzanschluß und ebenfalls alternierend den zweiten Schaltanschluß mit dem Eingangssignalanschluß, dem Ausgangssignalanschluß und einzelnen der Referenzsignalanschlüsse verbindet und der das entsprechende analoge Abtastsignal bereitstellt,
wobei eines der Bitmuster (XY) analoge Referenz-Restsignalwerte eines vorgegebenen Bereiches von Werten des Eingangs-Analogsignals wiedergibt und minimale und maximale analoge Referenz-Restsignalwerte umfaßt, die entsprechend zu den Referenzsignalen definiert sind,
wobei das analoge Ausgangs-Restsignal zwischen einem minimalen und einem maximalen Ausgangs-Restsignalwert liegen kann, und
wobei die minimalen und maximalen analogen Ausgangs-Restsignalwerte jeweils größer bzw. kleiner als die minimalen und maximalen analogen Referenz-Restsignalwerte sind.

2. Pipeline-Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß der Logikschaltkreis Logikgatter (503-506) aufweist, die aus dem Logiktaktsignal (Φ) und den digitalen Signalbits (XY) die Regelsignale erzeugen.

3. Pipeline-Analog-Digital-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Referenzsignalanschlüsse, die Eingangssignalanschlüsse, die Ausgangssignalanschlüsse, der erste Schaltanschluß und der zweite Schaltanschluß Eintaktsignal-Knotenpunkte oder Differenzsignal-Knotenpunkte sind, und daß die Referenzsignale (V_REF), das Eingangs-Analogsignal (V_IN), das Ausgangs-Analogsignal und das analoge Abtastsignal Eintaktsignale oder Differenzsignale sind.

4. Pipeline-Analog-Digital-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß die ersten und zweiten Kondensatoren erste und zweite differenzierende Kondensatorschaltkreise aufweisen.

5. Pipeline-Analog-Digital-Wandler nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Verstärker (501, 701) ein Differenzverstärker ist.

6. Pipeline-Analog-Digital-Wandler nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Signalwegschaltkreis Übertragungsgatter aufweist und daß die Regelsignale Differenzsignale sind.

7. Pipeline-Analog-Digital-Wandler nach einem der vorstehenden Ansprüche, gekennzeichnet durch einen ersten Umschaltkreis, der zwischen den Abtastsignalschaltkreis und den Schaltkreis-Referenzanschluß geschaltet ist und der entsprechend dem wenigstens einen Führungstaktsignal den Abtastsignalanschluß mit dem Schaltkreis-Referenzanschluß verbindet, durch eine Anzahl erster Umschaltkreise, die mit dem Logikschaltkreis verbunden sind und zwischen den ersten Schaltanschluß, den Eingangssignalanschluß und den Aus gangssignalanschluß geschaltet sind, und die entsprechend zu dem wenigstens einen Führungstaktsignal (Φ) und zu einem Teil der Regelsignale alternierend den ersten Schaltanschluß mit dem Eingangssignal-Anschluß und dem Ausgangssignalanschluß verbinden, und durch eine Anzahl zweiter Umschaltkreise, die mit dem Logikschaltkreis verbunden sind und zwischen den zweiten Schaltanschluß, Referenzsignalanschlüsse, den Eingangssignalanschluß und den Ausgangssignalanschluß geschaltet sind und die entsprechend zu dem wenigstens einen Führungstaktsignal und einem anderen Teil der Regelsignale alternierend den zweiten Schaltanschluß mit dem Eingangssignalanschluß, dem Ausgangssignalanschluß und den Referenzsignalanschlüssen verbinden.

8. Pipeline-Analog-Digital-Wandler nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der erste Umschaltkreis Durchlaßgatter (T) aufweist, und daß die Anzahl erster und zweiter Umschaltkreise erste und zweite Übertragungsgatter aufweisen.