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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft ADCs mit einem Register für sukzessive
Approximation (SAR, engl. Successive Approximation Register) und
Verfahren zum Betreiben von SAR-ADCs.
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HINTERGRUND
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Es
gibt eine ständig wachsende Nachfrage nach besseren Analog-Digital-Wandlern.
Wichtige Merkmale von SAR-Analog-Digital-Wandlern (SAR-ADCs) sind
die differentielle Nichtlinearität (DNL, engl. Differential
Non-Linearity) und die integrale Nichtlinearität (INL,
engl. Integral Non-Linearity). Wenn ein kapazitiver Digital-Analog-Wandler
in dem SAR-ADC verwendet wird, verursacht die Kondensatorfehlanpassung
eine DNL. Um die DNL zu verringern, werden die ADCs abgeglichen.
Es gibt verschiedene Quellen für INL. Eine der relevantesten
Quellen ist der Spannungskoeffizient des Abtastkondensators. Weitere
Quellen sind das digitale Rauschen oder das Rauschen von Referenz-
oder Versorgungsspannungen. Es gibt jedoch keine Lösung
zur Verringerung der INL.
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KURZZUSAMMENFASSUNG
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, einen ADC und
Verfahren zum Betreiben von ADCs mit reduzierter integraler Nichtlinearität
bereitzustellen.
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Dementsprechend
wird eine elektronische Vorrichtung zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation bereitgestellt. Die
elektronische Vorrichtung weist eine Steuerstufe mit einem Register
für sukzessive Approximation (SAR) auf, um einen digitalen
Code zu liefern, der ein Umwandlungsergebnis darstellt. Es ist ferner
eine Kompensationsstufe für integrale Nichtlinearität
(INL) vorhanden, die so ausgeführt ist, dass sie in Reaktion
auf den digitalen Code ein INL-Kompensationssignal zur Verringerung einer
integralen Nichtlinearität der Analog-Digital-Wandlung
bereitstellt. Der INL-Kompensationsvorgang in der INL-Kompensationsstufe
beruht auf dem digitalen Code der Analog-Digital-Wandlung. Somit
kann ein entsprechender INL-Fehler der elektronischen Vorrichtung
während der Umwandlung kontinuierlich verringert, d. h. gering
gehalten werden. Das Umwandlungsergebnis ist ein End- oder Zwischenergebnis
der Analog-Digital-Wandlung (d. h. beispielsweise der laufende Ausgabecode,
der das letzte digitale Ausgabewort kontinuierlich approximiert).
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Das
INL-Kompensationssignal kann vorteilhafterweise ein analoges Signal
sein. Durch das Einspeisen eines analogen Kompensationssignals in
die elektronische Vorrichtung zum Kompensieren eines INL-Fehlers
können die INL-Kompensationsschritte kleiner sein als ein
LSB eines ADC. Die Größe des Kompensationssignals
kann vorteilhaft kleiner sein als ein LSB des SAR-ADC. Dadurch wird
die DNL (differentielle Nichtlinearität) der Vorrichtung
verbessert.
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Die
elektronische Vorrichtung, d. h. der Analog-Digital-Wandler in der
elektronischen Vorrichtung, kann ein kapazitiver SAR-ADC sein. Die
elektronische Vorrichtung kann eine erste Vielzahl von Kondensatoren
aufweisen, die als kapazitiver Digital-Analog-Wandler (CDAC) verwendet
werden. Der CDAC kann dann einen zusätzlichen Kompensationskondensator
oder mehrere zusätzliche Kompensationskondensatoren aufweisen, der/die
so gekoppelt ist/sind, dass das INL-Kompensationssignal während
der Umwandlung empfangen wird. Der eine oder die mehreren zusätzliche(n)
Kondensator(en) kann bzw. können auf der negativen Seite
des CDAC oder auf der positiven Seite des CDAC oder auf beiden Seiten
angeordnet sein. Dies hängt davon ab, ob eine asymmetrische
oder volldifferentielle Implementierung verwendet wird. Das Anlegen
des Kompensationssignals über die zusätzlichen
Kompensationskondensatoren stellt eine sehr effiziente Methode der
Kompensation bereit und unterstützt die Abstimmung der
Kondensatoren.
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Die
INL-Kompensationsstufe kann an die SAR-Steuerstufe gekoppelt sein.
Die INL-Kompensationsstufe kann dann so ausgeführt sein,
dass sie einen Code der laufenden Analog-Digital-Wandlung verwendet, um
das Kompensationssignal zu erzeugen. Dies sorgt für eine
kontinuierliche oder allmähliche Verringerung des INL-Fehlers
innerhalb des Analog-Digital-Umwandlungsvorgangs.
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Die
INL-Kompensationsstufe kann so ausgelegt sein, dass sie eine lineare
Approximation (d. h. eine stückweise lineare Approximation)
eines INL-Fehlers des SAR-ADC bereitstellt. Die INL-Kompensationsstufe kann
dann ein Kompensationssignal liefern, das die (stückweise)
lineare Approximation des INL-Fehlers darstellt. Dieses INL-Kompensationssignal
kann dann im CDAC (zum Beispiel unter Verwendung der Kompensationskondensatoren)
addiert oder subtrahiert werden, um den INL-Fehler zu kompensieren.
Die Verwendung einer linearen Approximation anstelle des exakten
Werts des INL-Fehlers vereinfacht den Kompensationsvorgang und die
Kompensationssignal-Erzeugungsschaltungen.
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Die
elektronische Vorrichtung (oder die INL-Kompensationsstufe der elektronischen
Vorrichtung) kann ferner eine INL-Digital-Analog-Umwandlungsstufe
aufweisen, die an einem Ausgang das INL-Kompensationssignal liefert.
Die Verwendung einer Digital-Analog-Umwandlungsstufe ist möglich,
wenn der INL-Fehler eine feststehende Funktion des Eingangssignals
des SAR-ADC ist. Dies ist üblicherweise der Fall bei kapazitiven SAR-ADCs,
bei denen die Kondensatoren Spannungskoeffizienten haben. In dieser
Situation ist die INL hauptsächlich ein Ergebnis des nichtlinearen
Verhaltens der Kondensatoren. Die Erfindung kann somit vorteilhaft bei
kapazitiven SAR-ADCs angewendet werden, um einen Fehler zu kompensieren,
der auf das nichtlineare Verhalten der Kondensatoren zurückzuführen
ist.
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Die
INL-Digital-Analog-Umwandlungsstufe kann einige Schalter aufweisen.
Diese Schalter können direkt von dem digitalen Code angetrieben
werden, der von der SAR-Steuerstufe empfangen wird. Dies ist eine sehr
effiziente Methode zur Erzeugung eines Kompensationssignals. Die
INL-Digital-Analog-Umwandlungsstufe kann ein Digital-Analog-Wandler
mit Widerstandskette sein. Die INL-Funktion (d. h. die Beziehung
zwischen dem Kompensationssignal und dem digitalen Code von der
SAR-Steuerstufe) können dann über eine analoge
Schaltung oder einen digitalen Decoder implementiert werden. Eine
analoge Implementierung ist möglich, da die in dem Digital-Analog-Wandler
mit Widerstandskette verwendeten Widerstände so ausgelegt sein
können, dass sie eine spezifische Eingangs-/Ausgangsfunktion
implementieren. Die Widerstände können ferner
solche Werte haben, dass eine ziemlich lineare Funktion implementiert
wird, und ein spezifisches Eingangs-/Ausgangsverhalten kann durch
eine digitale Implementierung erhalten werden. Dadurch ist es möglich, die
Eingangs-/Ausgangsfunktion mit nur wenigen Masken während
des Herstellungsprozesses einer integrierten Schaltung anzupassen.
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Die
INL-Kompensationsstufe kann einen Referenzsignalgenerator aufweisen.
Der Referenzsignalgenerator kann so ausgeführt sein, dass
ein Referenzsignal bereitgestellt wird, das von der Referenzspannung, zum
Beispiel von der Referenzspannung hoch drei (REF^3) abhängig
ist. Dies ist besonders nützlich, da die INL eine Funktion
der Referenzspannung, insbesondere eine Funktion der Referenzspannung
hoch drei (der dritten Potenz der Referenzspannung) sein kann. Das
von dem Referenzsignalgenerator bereitgestellte Referenzsignal kann
dann in die INL-Digital-Analog-Umwandlungsstufe eingespeist werden,
um ein Kompensationssignal zu liefern, das von der Referenzspannung,
insbesondere von der dritten Potenz der Referenzspannung abhängig
ist.
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Die
elektronische Vorrichtung kann ferner einen interpolierenden Verstärker
aufweisen, der zwischen dem CDAC und der INL-Digital-Analog-Umwandlungsstufe
gekoppelt ist. Dieser interpolierende Verstärker kann so
ausgelegt sein, dass er ein Ausgangssignal der INL-Digital-Analog-Umwandlungsstufe
interpoliert. Das Kompensationssignal kann dann an einem Ausgang
des interpolierenden Verstärkers bereitgestellt werden.
Dies trägt dazu bei, die Anzahl der Komponenten zu verringern,
die in der INL-Digital-Analog-Umwandlungsstufe erforderlich sind.
Wenn der DAC beispielsweise als Digital-Analog-Wandler mit Widerstandskette implementiert
ist, kann die Anzahl der Widerstände reduziert werden.
Eine Ausführungsform eines interpolierenden Verstärkers,
der verwendet werden kann, ist in der
US 6,246,351 B1 beschrieben.
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Die
Erfindung stellt auch ein Verfahren zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation bereit. Dementsprechend
kann ein INL-Kompensationssignal anhand eines digitalen Codes einer
laufenden Analog-Digital-Wandlung bestimmt werden. Dieses INL-Kompensationssignal
kann dann zur Verringerung einer INL der Analog-Digital-Wandlung
verwendet werden. Das INL-Kompensationssignal kann vorteilhaft ein
analoges Signal sein. Weitere Verfahrensschritte können
von den oben genannten Aspekten der Erfindung abgeleitet werden.
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Das
Verfahren und die Vorrichtung können ferner so ausgeführt
sein, dass eine dynamische Fehlerkorrektur während der
Umwandlung durchgeführt wird. Eine Ausführungsform
einer solchen dynamischen Fehlerkorrektur ist in der
US 6,747,589 B2 beschrieben.
Bei einem dynamischen Fehlerkorrekturschritt wird eine Bitentscheidung
dahingehend geprüft, ob der Quantisierungsfehler unter
einem maximal zulässigen Grenzwert liegt oder nicht. Das
Testen und Korrigieren können quasi gleichzeitig durchgeführt
werden, indem selektiv ein oder mehrere zusätzliche Korrekturkondensatoren
(beispielsweise mit der gleichen Größe wie der Kondensator
des getesteten Bits) an den Komparatoreingang gekoppelt werden.
Die beiden zusätzlichen Korrekturkondensatoren können
zwischen den Referenzspannungen geschaltet werden, um eine Spannung,
die einen bestimmten Betrag von LSBs darstellt, zu addieren oder
zu subtrahieren. Die dynamische Fehlerkorrektur sorgt dafür,
dass der Vorgang der sukzessiven Approximation konvergiert.
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Weitere
Aspekte der Erfindung ergeben sich aus der nachfolgenden Beschreibung
bevorzugter Ausführungsformen der Erfindung mit Bezug auf
die beigefügten Zeichnungen. Darin zeigen:
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1 ein
vereinfachtes Schaltbild einer Ausführungsform einer erfindungsgemäßen
elektronischen Vorrichtung;
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2 eine
graphische Darstellung des erforderlichen INL-Kompensationssignals
in Abhängigkeit von dem Eingangssignal gemäß einer
Ausführungsform der Erfindung;
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3 eine
graphische Darstellung eines optimierten INL-Kompensationssignals
in Abhängigkeit von dem Eingangssignal gemäß einer
weiteren Ausführungsform der Erfindung;
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4 ein
vereinfachtes Schaltbild einer Referenzsignal-Erzeugungsstufe gemäß einer
Ausführungsform der Erfindung;
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5 ein
vereinfachtes Schaltbild einer INL-Digital-Analog-Umwandlungsstufe
gemäß einer Ausführungsform der Erfindung;
und
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6 ein
vereinfachtes Schaltbild eines interpolierenden Verstärkers
gemäß einer Ausführungsform der Erfindung.
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1 zeigt
ein vereinfachtes Blockschaltbild einer elektronischen Vorrichtung
für die Analog-Digital-Wandlung unter Verwendung von sukzessiver
Approximation gemäß Aspekten der Erfindung. Die
allgemeine Funktionalität und der allgemeine Betrieb von
digitalen Wandlern mit einem Register für sukzessive Approximation
SAR-ADC sind auf dem Fachgebiet bekannt. SAR-ADCs vergleichen die
analoge Eingangsspannung mit Referenzspannungspegeln, die von einem
Digital-Analog-Wandler (DAC) erzeugt werden können. Bei
der in 1 gezeigten Ausführungsform wird ein
kapazitiver Digital-Analog-Wandler CDAC verwendet. Der CDAC hat
eine positive Seite mit Kondensatoren C1p–CNp und eine
negative Seite mit Kondensatoren C1n–CNn. Die Kondensatoren
C1p und C1n können das höchstwertige Bit (MSB,
engl. Most Significant Bit) auswerten, und die Kondensatoren CNp
und CNn können das niedrigstwertige Bit (LSB, engl. Least
Siginificant Bit) auswerten. Die gemeinsamen Knoten VCP und VCN
jedes der Kondensatoren C1p–CNp und C1n–CNn können durch
Abtast- und Halteschalter SWHp, SWHn an eine Gleichtaktspannung
VCM gekoppelt sein. Die andere Seite jedes der Kondensatoren C1p–CNp
und C1n–CNn kann an eine positive Referenzspannung +REF,
eine negative Referenzspannung –REF oder eine symmetrische
Eingangsspannung INp, INn gekoppelt sein.
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Die
analoge Eingangsspannung kann direkt mit einem oder mehreren der
Kondensatoren C1p–CNp und C1n–CNn abgetastet werden,
indem die Schalter SWHn, SWHp geschlossen (d. h. die Schalter sind
leitend) und INp und INn so an die andere Seite einiger oder aller
Kondensatoren gekoppelt werden, dass eine Ladung, die der Größe
der Kondensatoren entspricht und zur Amplitude der Eingangsspannung
proportional ist, an den Abtastkondensatoren vorhanden ist. Die
abgetastete Ladung wird durch Öffnen der Schalter SWHn, SWHp
eingefroren und schrittweise neu auf die Kondensatoren des CDAC
verteilt. Die Höhe der Eingangsspannung wird im Wesentlichen
bestimmt, indem die anderen Seiten der Kondensatoren selektiv und
nacheinander zwischen den verschiedenen Referenzspannungspegeln
+REF und –REF umgeschaltet werden und der festgestellte
Spannungspegel an den gemeinsamen Knoten VCP, VCN verglichen wird.
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Das
Umschalten der anderen Seite jedes der Vielzahl von Kondensatoren
wird durch zahlreiche Schalter S1n–SNn, S1p–SNp
durchführt, die von Steuersignalen CDACCNTL gesteuert werden,
die in Reaktion auf die Komparatorausgabe ADCOUT bei jedem Schritt
des Umwandlungsvorgangs von der Steuerstufe SAR-CNTL bereitgestellt
werden. Die Kondensatoren mit der größten Kapazität
C1p, C1n können als erste mit einem bestimmten Referenzspannungspegel
verbunden werden (nicht notwendigerweise mit dem gleichen), während
die übrigen Kondensatoren C2p–CNp, C2n–CNn
mit einem anderen Referenzspannungspegel verbunden werden. Die Spannung
an den gemeinsamen Knoten VCP, VCN, die mit einem positiven bzw.
negativen Eingang eines Komparators CMP verbunden sind, wird dann
verglichen, und der Ausgang ADCOUT des Komparators CMP stellt die
Bitwerte des digitalen Ausgabeworts DOUT bitweise dar, angefangen
mit dem höchstwertigen Bit (MSB). Die Kondensatoren C1p–CNp
und C1n–CNn werden entsprechend dem Signal am Ausgang ADCOUT
des Komparators CMP (d. h. entsprechend dem Vergleichsergebnis)
einzeln nacheinander entweder mit dem ersten oder mit dem zweiten
Referenzspannungspegel +REF oder –REF verbunden und verbleiben
während der nachfolgenden Umwandlungsschritte in der Position.
Die Zwischenergebnisse werden in einem Register (Register für
sukzessive Approximation) gespeichert, das sich zusammen mit weiterer
Logik zur Steuerung des Analog-Digital-Umwandlungsvorgangs in einer
Steuerstufe befindet, die als Steuerstufe SAR-CNTL mit einem Register
für sukzessive Approximation bezeichnet wird. Die Steuerstufe
SAR-CNTL kann einen Eingang zum Empfangen eines Taktsignals CLK
und einen Eingang zum Empfangen eines Startsignals START haben,
das angibt, dass eine Umwandlung begonnen werden soll. Die Steuerstufe
SAR-CNTL liefert das digitale Ausgabewort, das den digitalen Wert
der abgetasteten Eingangsspannung am Ausgangsknoten DOUT darstellt.
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Die
SAR-Steuerstufe SAR-CNTL liefert Steuersignale für den
CDAC und die INL-Kompensationsstufe INLCOMP, die zwischen der SAR-Steuerstufe
SAR-CNTL und dem kapazitiven Digital-Analog-Wandler CDAC gekoppelt
ist.
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Die
INL-Kompensationsstufe INLCOMP liefert ein Kompensationssignal VINLCOMP
an die kapazitive Digital-Analog-Umwandlungsstufe CDAC. Das Kompensationssignal
VINLCOMP wird über die Kompensationskondensatoren CINLn,
CINLp und entsprechende Schalter SINLn, SINLp in den CDAC eingespeist.
Die Kompensationskondensatoren CINLn, CINLp können entweder
auf eine Referenzspannung (+REF, –REF, GND, 0 V oder ein
beliebiges anderes festes Potential usw.) oder auf VINLCOMP geschaltet
werden, um eine INL- Fehlerspannung zu kompensieren. Das Kompensationssignal
VINLCOMP kann von dem digitalen Ausgabecode DOUT (dem laufenden
Code, Zwischenergebnis der Umwandlung) der SAR-Steuerstufe SAR-CNTL abgeleitet
werden. DOUT stellt nicht nur das Endergebnis dar, sondern stellt
auch den laufenden Code während der Umwandlung bereit,
d. h. alle Zwischenergebnisse während der sukzessiven Approximation.
Somit kann die INL-Fehlerspannung während der laufenden
Umwandlung (beispielsweise mehrere Male) kompensiert werden. Es
können sehr kleine Kompensationsschritte angewendet werden,
die kleiner sein können als ein LSB. Die Busbreite der
Steuersignale CDACCNTL kann auf jeder Seite für die Schalter
des CDAC einschließlich der Schalter SINLn, SINLp für
die INL-Korrekturkondensatoren CINLn, CINLp N + 1 betragen. Die Steuersignale
für die INL-Korrekturkondensatoren CINLn, CINLp können
auch in der INL-Kompensationsstufe INLCOMP erzeugt werden.
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Die
INL-Kompensationsstufe INLCOMP kann eine INL-Digital-Analog-Umwandlungsstufe
DACINL aufweisen. Ferner können eine Referenzsignal-Erzeugungsstufe
FREF3 und optional auch ein interpolierender Verstärker
INTAMP vorhanden sein.
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Bei
einer Ausführungsform wird die Ladung auf dem Abtastkondensator
gespeichert, die während der Abtastphase mit der Eingangsspannung
linear sein sollte Qs = Cs·VIN.
Die Abtastspannung beträgt aufgrund der linearen (VCl) und quadratischen Koeffizienten (VCqu)Qs = Qs·(1 + VCl·VIN
+ VCqu·VIN2)·VIN.
Die zusätzliche und spannungsabhängige Ladung
erzeugt eine integrale Nichtlinearität.
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Gemäß diesem
Aspekt der Erfindung wird die zusätzliche und spannungsabhängige
Ladung während der Umwandlung kompensiert. Während
der Umwandlungsschritte des Analog-Digital-Wandlers wandelt der digitale
Code in dem SAR den letzten digitalen Code um, der die Eingangsspannung
darstellt. Somit kann der digitale Code in der SAR-Steuerstufe zum
Kompensieren der integralen Nichtlinearität verwendet werden.
Die zusätzliche Ladung QINL = Cs·(VCl·VIN
+ VCqu·VIN2)·VIN
und die entsprechende Fehlerspannung VERR können kompensiert
werden.
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Es
ist möglich, den Fehler in LSB zu schätzen und
den Fehler in dem digitalen Bereich einzustellen. Dies kann jedoch
nur in Schritten von 1 LSB durchgeführt werden, solange
der SAR-ADC nicht intern mit einer höheren Auflösung
konvergiert. Das Einstellen in 1 LSB-Schritten erzeugt Sprünge
bei der Übertragungsfunktion des ADC und deutliche DNL-Fehler.
Es ist mit dieser Lösung ferner schwierig, eine Anpassung
an variierende Referenzspannungen durchzuführen.
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Gemäß einer
Ausführungsform der Erfindung kann die Fehlerspannung VERR
in kleinen Schritten kompensiert werden, so dass die differentielle
Nichtlinearität (DNL) nahezu nicht beeinträchtigt
wird.
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Die
in 1 gezeigte elektronische Vorrichtung kann wie
folgt ausgeführt sein. Die Eingangsspannung kann +/–10
V betragen. Die Abtastkapazität kann bei 80 pF liegen.
Die verbleibenden 10 pF werden während der Abtastung mit
einer negativen Referenzspannung –REF verbunden. Wenn die
Eingangsspannung mit VIN = a·REF mit a aus dem Intervall
[–1, 1] (d. h. {a| –1 ≤ a ≤ +1})
bezeichnet wird, kann die abgetastete Ladung Qsamp,p berechnet
werden mit Qsamp,p =
80 pF(VIN – 0 V) + 10 pF(–REF – 0 V)
= a·80 pF·REF – 10 pF·REF. (1)
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Der
Parameter ”a” kann üblicherweise dem
digitalen Ausgabecode DOUT entsprechen, insbesondere dem laufenden
Code (oder dem Zwischenergebnis) des in
1 gezeigten
SAR-ADC. Während der Umwandlung werden die 10 pF kontinuierlich
mit der positiven Referenz verbunden, um einen Offset für
einen gültigen Arbeitspunkt des Komparators CMP zu erzeugen.
Die 80 pF der Abtastkapazität C
s werden
zwischen der negativen Referenz –REF und der positiven
Referenz REF geschaltet. Am Ende der Analog-Digital-Wandlung und
bei kritischen Codeentscheidungen während der Umwandlung,
bei denen der differentielle Eingang des Komparators null ist, werden 1+a / 2 der
80 pF mit der positiven Referenz und 1-a / 2 mit der negativen Referenz
verbunden. Die Ladungsverteilung Q
crit,p kann
summiert werden auf
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Die
Ladung Q
crit,p wird beibehalten und entspricht
der Abtastladung Q
samp,p (Q
samp,p =
Q
crit,p). Diese Beziehung sorgt dafür,
dass
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Die
vorhergehende Gleichung beschreibt den Offset, der bei der Verwendung
des 10 pF-Kondensators erzeugt wird.
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Die
Kondensatoren verändern ihren Nominalwert Cnom mit
der an sie angelegten Spannung Vcap. Die folgende
Gleichung berücksichtigt diese Beziehung. C = Cnom(1 + VCl·Vcap +
VCqu·V2cap ) (4)
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Wenn
diese Beziehung in den Gleichungen für Q
samp,p und
Q
crit,p berücksichtigt wird, und
wenn angenommen wird, dass V
cap = a REF
ist, werden die beiden folgenden Gleichungen erhalten:
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Die
Ladungen Q*samp,p and Q*crit,p werden
beibehalten (eingefroren) und sind gleich, so dass 0 = –95 pF·VCP + 95 pF·VCl·VCP2 – 95
pF·VCqu·VCP3 +
REF·(–80 pF·2a·VCl·VCP
+ 80 pF·3a·VCquVCP2 + 30 pF – 15pF·2·VCl·VCP + 15 pF·3·VCqu·VCP2)
+ REF2·(80 pF·VCl – 80 pF·VCl·a2 – 95 pF·3·VCqu·VCP) + REF3·(80 pF·a·VCqu – 80 pF·VCqu·a3 + 30 pF·VCqu). (7)
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Für
die vorliegende Ausführungsform kann angenommen werden,
dass positive und negative Seiten des CDAC voll differentiell arbeiten.
Somit kann für die negative Seite die entsprechende Gleichung
aufgestellt werden: 0 = –95
pF·VCN + 95 pF·VCl·VCN2 – 95 pF·VCqu·VCN3 + REF·(80 pF·2a·VCl·VCN – 80 pF·3a·VCquVCN2 + 30 pF – 15
pF·2·VCl·VCN
+ 15pF·3·VCqu·VCN2) + REF2·(80
pF·VCl – 80 pF·VCl·a2 – 95
pF·3·VCqu·VCN)
+ REF3·(–80 pF·a·VCqu + 80 pF·VCqu·a3 + 30 pF·VCqu). (8)
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In
den beiden vorhergehenden Gleichungen führen Ausdrücke
ohne „a” zu einem Offsetfehler. Wenn dieser Offset
an die positive und negative Seite (VCN = VCP bei der kritischen
Entscheidung) angelegt wird, wird der Fehler durch die volldifferentielle
Architektur des CDAC beseitigt. Ferner können aufgrund
der Beziehung VCN = VCP = Vc viele Ausdrücke
der beiden Gleichungen eliminiert werden. Die verbleibende Fehlerspannung
VERR ergibt: VERR = REF·a·(4·VCl·Vc – 6·VCqu·V2c ) + REF3·(–2a·VCqu + VCqu·2a3). (9)
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Der
erste Ausdruck „REF·a” hängt
linear von der Eingangsspannung VIN ab und erzeugt einen Verstärkungsfehler,
der vernachlässigt werden kann. Da jeder Ausdruck mit einem „a” eine
lineare Funktion der Eingangsspannung VIN ist, können diese
Teile der Gleichung nur unbedeutende Verstärkungsfehler
verursachen, die referenzabhängig sind. Lediglich der letzte
Ausdruck in der vorhergehenden Gleichung mit „a3” (d. h. der in die dritte Potenz
erhobene laufende digitale Code) trägt deutlich zur INL
bei. Gemäß einem Aspekt der Erfindung wird nur
dieser Ausdruck für die Kompensation berücksichtigt.
Die Kompensationsspannung VINLCOMP kann dann wie folgt definiert
werden VINLCOMP = (a·REF)3·2VCqu. (10)
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Der
Parameter „a” kann als Zwischenergebnis des SAR-ADC
während der Umwandlung betrachtet werden, d. h. a kann
der laufende digitale Ausgabecode des ADC (d. h. a = Code) sein.
Eine entsprechende graphische Darstellung für die Gleichung
(10) ist in 2 gezeigt. Die graphische Darstellung
zeigt die Kompensationsspannung in LSBs für eine 20-Bit-Auflösung.
Für ein Eingangs signal über den gesamten Bereich von –REF
bis +REF (+/–REF = +/–10 V; VIN = a·REF
mit „a” in dem Intervall [–1, 1]) würde
die Kompensationsspannung VINLCOMP dann von über –60
LSB bis zu +60 LSB reichen. Die Gleichung (10) ist schwierig zu implementieren.
Die Kompensationsspannung VINLCOMP muss sich möglicherweise
an den positiven und negativen Skalenendwerten deutlich ändern.
Das bedeutet, dass die Entscheidungen bezüglich niedrigerer Bits
einen entscheidenden Einfluss auf die Kompensationsspannung haben.
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Bei
einer vorteilhaften Ausführungsform kann eine dynamische
Fehlerkorrektur durchgeführt werden. Ein erster dynamischer
Fehlerkorrekturschritt kann nach Bit 7 und ein zweiter nach Bit
15 angewendet werden. Die dynamischen Fehlerkorrekturschritte haben
jedoch gewöhnlich nur einen begrenzten Korrekturbereich. Wenn
nach Bit 7 und nach Bit 15 ein Korrekturschritt durchgeführt
wird, kann während der zweiten Korrekturdauer ein Maximum
von 6–8 LSBs korrigiert werden. Dies ist viel weniger als
die in 2 gezeigten 60 LSB.
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Gemäß einem
Aspekt der Erfindung wird daher vorgeschlagen, nach der nachfolgenden
Gleichung zu kompensieren. VINLCOMP
= 2·REF3·VCqu·(a3 – a) (11)
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Diese
Gleichung beruht auf folgende Überlegungen. Die Steigung
der Gleichung (10) ist die erste Ableitung von VINLCOMP nach a:
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Wenn
jedoch die Korrekturspannung auf
VINLCOMP
= REF3·(–2a·VCqu + VCqu·2a3) = 2·REF3·VCqu·(a3 – a) (14)begrenzt
ist, kann abgeleitet werden, dass
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Diese
Beziehung ist in 3 gezeigt. 3 zeigt
das optimierte INL-Kompensationssignal in LSBs. Der Paramter „a” reicht
entsprechend einem Eingangssignal über den gesamten Bereich
von –REF bis +REF von –1 bis zu +1.
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4 zeigt
ein vereinfachtes Schaltbild eines Referenzspannungsgenerators FREF3
zur Erzeugung einer Funktion einer Referenzspannung REF gemäß Aspekten
der Erfindung. Bei dieser Ausführungsform wird ein Strom
erzeugt, der von der Referenzspannung hoch drei (von der in die
dritte Potenz erhobenen Referenzspannung) abhängig ist.
Die Verwendung einer Schaltungsanordnung, die gemäß diesem
Aspekt der Erfindung in die zweite Potenz oder in dritte Potenz
erhobene Referenzspannungen implementiert, sorgt dafür, dass
die erfindungsgemäße elektronische Vorrichtung
mit jeder Referenzspannung arbeitet.
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Diese
Ausführungsform beruht auf der Tatsache, dass der Kollektorstrom
durch einen Bipolartransistor eine Exponentialfunktion der Basis-Emitter-Spannung
ist. Die Auflösung der Gleichung für die Basis-Emitter-Spannung
V
BE ergibt
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Vth ist die thermische Spannung (Vth = kT / e), die mit der Boltzmannkonstante k,
der Temperatur T und der einzigen Ladung e in Verbindung steht.
Der Parameter I0 hängt von dem
Verfahren, der Temperatur und der Kollektor-Emitter-Spannung ab.
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Die
Idee besteht darin, einen Strom I
REF zu
erzeugen, der zur externen Referenzspannung proportional ist (I
REF~REF). Dieser Strom wird dann mit einem
internen Referenzstrom IB verglichen, der mit einer internen Referenzspannung
von 2,5 V in Beziehung steht und als I
2.5V (hier
IB = I
2.5V) bezeichnet wird:
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Die
dritte Potenz dieses Verhältnisses ergibt
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Eine ähnliche
Funktion wird mit der Schaltungsanordnung aus 2 realisiert.
Sie wird mit der folgenden Gleichung analysiert. VBE,Q1 – VBE,Q2 + VBE,Q3 – VBE,Q4 + VBE,Q5 – VBE,Q6 = 0 (20a) VBE,Q6 = VBE,Q1 – VBE,Q2 + VBE,Q3 – VBE,Q4 + VBE,Q5 (20b)
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Q1, Q3 und Q5 werden mit IREF,
Q2 und Q4 mit I2.5V gespeist. Die Gleichung (20b) entspricht
somit VBE,Q6 =
3·VBE,REF – 2·VBE,2.5V. (21)
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Der
Ausgangsstrom IR3 beträgt somit
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Das
bedeutet, dass der Ausgangsstrom der Referenzerzeugungsstufe gemäß dieser
Ausführungsform proportional zur dritten Potenz des Referenzstroms
ist. Somit ist der Ausgangsstrom proportional zur dritten Potenz
der Referenzspannung REF. Der Verstärker OP in 4 erzeugt
die Emitter- und Basisspannungen anhand der Kollektorspannungen
von Q1 und Q2. Ein Offsetfehler der Verstärkers OP führt
zu einer modifizierten Kollektorspannung, die wiederum einen unbedeutenden
Einfluss auf I0 hat.
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5 zeigt
ein vereinfachtes Schaltbild eines Digital-Analog-Wandlers mit Widerstandskette,
der als INL-Digital-Analog-Umwandlungsstufe DACINL, in 1 gezeigt,
verwendet werden kann. Die INL-Digital-Analog-Umwandlungsstufe DACINL
kann, wie in 1 gezeigt, den digitalen Ausgabecode
DOUT von der SAR-Steuerstufe SAR-CNTL empfangen. Dieser Code kann
optional in einer Verarbeitungseinheit DACCODE verarbeitet werden
(d. h. um eine Funktion zu implementieren), oder er kann mit einer
geringen Anpassung (d. h. linearer Durchsatz) in die Schalter S1
bis S20 eingespeist werden. Eine Kette von Widerständen
R1 bis R16 ist so gekoppelt, dass ein Referenzstrom IR3 von dem
Referenzgenerator FREF3 empfangen wird. Sie ist auch an GND gekoppelt.
Bei einer vorteilhaften Ausführungsform kann eine Offsetspannung
erzeugt und in den Pin (in denjenigen, der mit GND gekoppelt ist)
eingespeist werden, statt GND zu verwenden, so dass sich der Verstärker
AMP in einem geeigneten Arbeitspunkt befindet. Die Schalter S1 bis
S20 verbinden die Zwischenknoten zwischen zwei aufeinander folgenden
Widerständen der Widerstandskette R1 bis R16 mit dem positiven Eingangsknoten
des Verstärkers AMP (Operationsverstärker). Der
Operationsverstärker AMP ist als Spannungsfolger gekoppelt.
Am Ausgang des Verstärkers AMP wird das Kompensationssignal
VINLCOMP bereitgestellt. Es wird ein spezifischer Spannungspegel
des Ausgangssignals VINLCOMP in Reaktion auf einen digitalen Code
DOUT oder DACCNTL erzeugt, wenn eine Verarbeitungseinheit DACCODE
verwendet wird, um eine Übertragungsfunktion zu implementieren.
Die Größe der Widerstände R1 bis R16
kann variiert werden, um eine spezifische Übertragungsfunktion
des Eingangssignals DOUT zum Ausgangssignal VINLCOMP zu implementieren.
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Bei
einer Ausführungsform der Erfindung kann die resistive
Digital-Analog-Umwandlungsstufe DACINL eine Auflösung von
10 Bit haben, und es können 128 Widerstände mit
der gleichen Größe verwendet werden, um die Funktion
zu bilden. Die ersten sieben Bits des ADC-Umwandlungsergebnisses
in der SAR-Steuerstufe können zur Steuerung der Schalter
der Kette DAC verwendet werden. Der Ausgang des Verstärkers
AMP kann dann an INL-Korrekturkondensatoren CINLp, CINLn gekoppelt
werden.
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6 zeigt
ein vereinfachtes Schaltbild eines interpolierenden Verstärkers
INTAMP, der bei der Ausführungsform aus
1 verwendet
werden kann. Die Grundidee besteht darin, die Spannung an jedem
Widerstand R1 bis R7 der Widerstandskette mit differentiellen Verstärkern
A1 bis A8 und einem Ausgangsverstärker AOUT zu interpolieren.
6 zeigt
ein Beispiel für den Widerstand R4. Es wird jedoch angenommen, dass
jeder der anderen Widerstände R1, R2, R3, R5, R6, R7 und
R8 entsprechende Schalter SD und SU hat, die nicht gezeigt sind.
Ein erster Eingang der Verstärker A1 bis A8 kann entweder über
den Schalter SU und entsprechende Schalter S1A bis S8A an den Knoten
N1 oder über den Schalter SD und entsprechende Schalter
S1B bis S8B an den Knoten N2 gekoppelt sein. Der Ausgang des Ausgangsverstärkers
AOUT wird auf den anderen Eingang der differentiellen Verstärker
A1 bis A8 rückgekoppelt. Die Schalter S1A bis S8A und S1B bis
S8B können durch die niedrigstwertigen Bits des digitalen
Codes DOUT (Kompensationssteuerungscode von SAR-ADC, wie in
1 gezeigt)
gesteuert werden. Das Ausgangssignal des Verstärkers AOUT
ist dann das in
1 gezeigte Kompensationssignal
VINLCOMP. Durch das Interpolieren der Spannung an der Widerstandskette
R1 bis R8 wird die Anzahl der in der Kette verwendeten Widerstände
verringert. Ein wie in
5 gezeigter Reihenwiderstand
kann dann mit weniger Widerständen implementiert werden.
Ein Beispiel für einen interpolierenden Verstärker
ist auch in der
US
6,246,351 B1 offenbart.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - US 6246351
B1 [0012, 0059]
- - US 6747589 B2 [0014]