-
Die
Erfindung betrifft eine DLL-Schaltung zum Bereitstellen eines Ausgangssignals,
das bezüglich
eines periodischen Eingangssignals um eine gewünschte Phasenverschiebung verschoben
ist.
-
Geregelte
Verzögerungselemente
in Form von DLL-Schaltungen (Delay Locked Loop) werden bei integrierten
Schaltungen dazu verwendet, aus einem gegebenen periodischen Eingangssignal
ein Ausgangssignal mit einer festen Phasenbeziehung abzuleiten.
Die Phasenverschiebung zwischen dem Ausgangssignal und dem periodischen
Eingangssignal wird dabei in Bruchteilen der Periodendauer oder auch
in Grad angegeben. Die Phasenbeziehung soll unabhängig von
der Frequenz des periodischen Eingangssignals sowie unabhängig von äußeren Einflüssen wie Änderungen
der Prozessparameter, Betriebsspannungs- und Temperaturänderungen
(PVT: Process/Voltage/Temperature) und dergleichen konstant gehalten
werden. Eine herkömmliche DLL-Schaltung umfasst
beispielsweise eine Anzahl von Verzögerungselementen, die in Reihe
zu einer Verzögerungskette
verschaltet sind. Die Verzögerungselemente
weisen identische Signalverzögerungen
auf, die über
ein geeignetes Steuersignal einstellbar sind. Das Steuersignal wird
aus der Phasendifferenz zwischen periodischen Eingangssignal am Eingang
der Verzögerungskette
und dem Signal am Ausgang der Verzögerungskette ermittelt. Diese
Regelschleife ist so ausgebildet, dass durch Verstellen der Verzögerung der
einzelnen Verzögerungselemente
die Phasendifferenz zwischen dem Eingangssignal und dem Signal am
Ausgang der Verzögerungskette
immer einem festen Wert, z. B. 180° entspricht. Dies kann in einem
gewissen Rahmen unabhängig
von der Frequenz und den Einflüssen
von Prozessparametern, der Betriebsspannung und der Temperatur immer
erreicht werden.
-
An
den Ausgängen
der einzelnen Verzögerungselemente
der Verzögerungskette
stehen Signale mit unterschiedlichem Phasenversatz zur Verfügung, die
für die
Weiterverarbeitung in der nachfolgenden Schaltung ausgekoppelt werden
können.
Der Entwurf von einstellbaren Verzögerungselementen, insbesondere
hinsichtlich ihrer Linearität,
ihres Einstellbereiches und ihrer Auflösung der Verzögerungszeit,
abhängig
von dem Steuersignal sehr aufwändig. Ebenso
müssen
bei einer solchen Regelschleife der Phasendetektor und ein eventuell
vorgesehener Schleifenfilter hohen Anforderungen genügen, da
bereits bei einer kleinen Änderung
der Steuergröße ein Vielfaches
der Auflösung
in der Phasendifferenz zwischen dem Eingangssignal und dem Signal
am Ausgang der Verzögerungskette
bewirkt wird. Auch die inhärente
Verzögerung
zwischen Änderung
des Steuersignals und der entsprechenden Reaktion am Ausgang der
Verzögerungskette
müssen
bei der Regelcharakteristik berücksichtigt
werden.
-
Es
ist Aufgabe der vorliegenden Erfindung eine DLL-Schaltung zum Bereitstellen
eines Ausgangssignals mit einer gewünschten Phasenverschiebung
zur Verfügung
zu stellen, die mit einem geringen Aufwand aufgebaut werden kann.
-
Diese
Aufgabe wird durch die DLL-Schaltung nach Anspruch 1 gelöst. Weitere
vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
-
Gemäß einem
ersten Aspekt der vorliegenden Erfindung ist eine DLL-Schaltung
zum Bereitstellen eines Ausgangssignals vorgesehen, das bezüglich eines
periodischen Eingangssignals um eine gewünschte Phasenverschiebung verschoben
ist. Die DLL-Schaltung
weist eine Anzahl von Verzögerungselementen
mit jeweils gleicher Verzögerungszeit
auf, die in Reihe zu einer Verzögerungskette
verschaltet sind. An das erste Verzögerungselement der Verzögerungskette
ist das periodische Eingangssignal angelegt. Die DLL-Schaltung weist
weiterhin eine Detektionseinheit auf, die mit Ausgängen zumindest
eines Teils der Verzögerungselemente
der Verzögerungskette
verbunden ist und vorgesehen ist, um festzustellen, bis zu welchem
Verzögerungselement eine
bestimmte Flanke des periodischen Signals nach einem vorgegebenen
Phasenfortschritt des periodischen Signals gelangt ist und um eine
entsprechende Steuerinformation zu generieren, die angibt, an welchem
der Verzögerungselemente
die bestimmte Flanke des periodischen Signals zuletzt bestimmt wurde.
Es ist ferner eine Auswahlschaltung vorgesehen, die abhängig von
der Steuerinformation und abhängig
von der gewünschten
Phasenverschiebung eines der Verzögerungselemente auswählt und das
im Signal am Ausgang des ausgewählten
Verzögerungselementes
als das Ausgangssignal der DLL-Schaltung ausgibt.
-
Die
erfindungsgemäße DLL-Schaltung
hat den Vorteil, dass auf einfache Weise eine bestimmte Phasenverschiebung
realisiert werden kann. Insbesondere werden Verzögerungselemente mit festgelegter
Verzögerungszeit
verwendet, so dass auf das Vorsehen einstellbarer Verzögerungselemente
verzichtet werden kann. Die Anpassung der Verzögerung an die Frequenz des
Eingangssignals zur Einstellung der Phasenverschiebung und die Kompensation
der Einflüsse
der Prozessparameter, Betriebsspannungsänderungen und Temperaturänderungen werden über eine
Variation des für
den Abgriff des Ausgangssignals ausgewählten Verzögerungselementes realisiert.
Anstatt eine feste Anzahl von einstellbaren Verzögerungselementen vorzusehen,
wird die Verzögerungskette
mit einer Anzahl von festgelegten Verzögerungselementen vorgesehen
und das Verzögerungselement
in der Verzögerungskette
bestimmt, an dem ein vorgegebener Phasenfortschritt vorliegt. Es
wird eine entsprechende Steuerinformation generiert, die dieses
Verzögerungselement
der Verzögerungskette
bezeichnet und mithilfe einer Auswahlschaltung ein Ausgang eines
der Verzögerungselemente
abhängig
von der ermittelten Steuerinformation und abhängig von der gewünschten
Phasenverschiebung des periodischen Eingangssignals ausgewählt.
-
Es
kann eine im Wesentlichen zu der Verzögerungskette baugleiche weitere
Verzögerungskette mit
einer zugeordneten weiteren Auswahlschaltung vorgesehen sein, um
abhängig
von der Steuerinformation und abhängig von einer gewünschten
weiteren Phasenverschiebung eines der Verzögerungselemente in der weiteren
Verzögerungskette
auszuwählen
und das Signal an einem Ausgang des ausgewählten Verzögerungselementes der weiteren
Verzögerungskette
als ein weiteres Ausgangssignal auszugeben. Auf diese Weise kann
eine bereits ermittelte Steuerinformation dazu verwendet werden,
verschiedene Phasenverschiebungen von mehreren Eingangssignalen
gleicher Frequenz vorzunehmen. Weiterhin kann eine Phasenverschiebung
eines weiteren Eingangssignals mit einer unterschiedlichen Frequenz
realisiert werden, wenn die Beziehung zwischen der Frequenz des
periodischen Eingangssignals, das zur Ermittlung der Steuerinformation
dient, und des weiteren periodischen Eingangssignals bekannt ist.
Weiterhin kann auch bei einer vorbestimmten Frequenz des periodischen
Eingangssignals und abhängig
von der Steuerinformation eine bestimmte Signalverzögerung für z. B.
ein nicht-periodisches Signal an der weiteren Verzögerungskette
eingestellt werden.
-
Gemäß einer
bevorzugten Ausführungsform weist
die Detektionseinheit mehrere D-Flip-Flop-Schaltungen auf, die jeweils
mit dem Ausgang von verschiedenen der Verzögerungselemente der Verzögerungskette
verbunden sind, wobei an die Takteingänge der D-Flip-Flop-Schaltungen das
mit dem vorgegebene Phasenfortschritt beaufschlagte periodische
Eingangssignal angelegt wird, um entsprechend der dem vorgegebenen
Phasenfortschritt verzögerten
Flanke des Eingangssignals das Signal am Ausgang der jeweiligen
Verzögerungselemente
in die entsprechende D-Flip-Flop-Schaltung
zu übernehmen.
Die Auswerteschaltung ist so vorgesehen, dass die Steuerinformation
abhängig
von den Speicherwerten der D-Flip-Flop-Schaltungen generiert wird.
Dies stellt eine besonders einfache Realisierung der Detektionseinheit
dar.
-
Vorzugsweise
kann die Detektionseinheit vorgesehen sein, um an den Takteingang
der D-Flip-Flop-Schaltungen das periodische Signal anzulegen, um
einen Phasenfortschritt von 360° vorzugeben.
Alternativ kann die Detektionseinheit vorgesehen sein, um an den
Takteingang der D-Flip-Flop-Schaltungen das invertierte periodische Signal
anzulegen, um einen Phasenfortschritt von 180° vorzugeben.
-
In
der praktischen Realisierung sind die D-Flip-Flop-Schaltungen vorzugsweise
so angeordnet, dass das mit dem vorgegebenen Phasenfortschritt beaufschlagte
periodische Eingangssignal im Wesentlichen gleichzeitig an den Takteingängen anliegt.
-
Gemäß einer
bevorzugten Ausführungsform der
DLL-Schaltung ist die Auswahlschaltung so gestaltet, dass das Verzögerungselement
aus der Reihe der Verzögerungselement
an einer vorbestimmten Position ausgewählt wird und das Signal am
Ausgang des ausgewählten
Verzögerungselementes
als das Ausgangssignal ausgegeben wird. Die Position des Verzögerungselementes
wird durch die gewünschte
Phasenverschiebung geteilt durch die Einzelverschiebung eines der
Verzögerungselemente bestimmt,
wobei die Einzelphasenverschiebung von der Steuerinformation und
dem vorbestimmten Phasenfortschritt ermittelt wird.
-
Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist eine Taktverdopplungsschaltung
mit einer solchen DLL-Schaltung
vorgesehen. Die Taktverdopplungsschaltung weist eine DLL-Schaltung
auf, bei der die Auswahlschaltung so eingestellt ist, das die gewünschte Phasenverschiebung
90° beträgt. Die
Verdopplungsschaltung weist weiterhin ein exklusiv ODER-Gatter auf,
dass das periodische Signal und das um 90° phasenverschobene periodische
Signal miteinander verknüpft,
um an einem Ausgang des exklusiv ODER-Gatters ein Ausgangssignal
mit verdoppelter Taktfrequenz zu erhalten.
-
Bevorzugte
Ausführungsformen
der Erfindung werden nachfolgend anhand der beigefügten Zeichnungen
näher erläutert. Es
zeigen:
-
1 ein
Schaltbild einer DLL-Schaltung gemäß einer ersten Ausführungsform
der Erfindung;
-
2 ein
Signalzeitdiagramm der einzelnen Signale der DLL-Schaltung nach 1;
-
3 eine
DLL-Schaltung mit zwei Verzögerungsketten
zum Einstellen von zwei Phasenverschiebungen bzw. Zeitverzögerungen
gemäß einer weiteren
Ausführungsform
der Erfindung;
-
4 eine
DLL-Schaltung zum Bereitstellen eines Ausgangssignals, dessen Phasenverschiebung
bezüglich
des Eingangssignals einstellbar ist; und
-
5 eine
Taktverdopplungsschaltung gemäß einer
weiteren Ausführungsform
der Erfindung.
-
In 1 ist
eine DLL-Schaltung gemäß der ersten
Ausführungsform
der Erfindung als Blockschaltbild dargestellt. Die DLL-Schaltung
weist eine Verzögerungskette 1 auf,
die (im vorliegenden Ausführungsbeispiel
8) in Reihe geschaltete Verzögerungselemente 2 aufweist.
Die Verzögerungselemente 2 sind
vorzugsweise baugleich ausgebildet und weisen somit vorbestimmte
nahezu identische Signalverzögerungen
auf. Die Signalverzögerung
ist so gewählt,
dass sie deutlich kleiner ist, als die Periodendauer eines anliegenden
periodischen Eingangssignals REFCLK. Das periodische Eingangssignal
ist im dargestellten Ausführungsbeispiel
ein Referenztaktsignal, das beispielsweise an eine integrierte Schaltung,
in der die DLL-Schaltung
verwendet wird, angelegt wird. Die Verzögerungselemente 2 und
die Verzögerungskette 1 können beispielsweise
jeweils zwei hintereinander geschaltete Inverterschaltungen permanent
durchgeschaltete Transmissionsgatter oder ähnliche übliche Elemente aufweisen,
die eine Signalverzögerung
bewirken. Bei Ausführung
in einer integrierten Bauweise ist im Wesentlichen bei einer Baugleichen
Ausführung
der Verzögerungs elemente sichergestellt,
dass diese die gleiche Signalverzögerung bewirken.
-
Es
ist weiterhin eine Detektoreinheit 3 vorgesehen, die Eingänge aufweist,
die mit Ausgängen von
einigen der Verzögerungselemente 2 verbunden sind.
Welche Ausgänge
der Verzögerungselemente mit
der Detektoreinheit 3 verbunden werden, hängt im Wesentlichen
von der gewünschten
Auflösung
der Detektoreinheit ab. Es kann auch vorgesehen sein, Ausgänge jedes
der Verzögerungselemente 2 mit
einer entsprechenden Detektoreinheit 3 zu verbinden. Im
vorliegenden Beispiel ist nur der Ausgang jedes zweiten Verzögerungselementes 2 mit
der Detektoreinheit 3 verbunden.
-
Die
Detektoreinheit 3 weist für jeden entsprechenden Eingang
ein D-Flip-Flop 4 auf, wobei der Ausgang des jeweiligen
Verzögerungselementes 2 mit
einem Dateneingang D des zugehörigen D-Flip-Flops 4 verbunden
ist. Die D-Flip-Flops 4 werden beginnend mit dem in 1 am
weitesten links angeordneten D-Flip-Flop
als erstes bis viertes D-Flip-Flop bezeichnet. Die D-Flip-Flops 4 weisen weiterhin
jeweils einen Takteingang auf, an den ein gemeinsames Referenzsignal
angelegt wird. Das Referenzsignal wird von dem periodischen Eingangssignal
abgeleitet und weist einen festdefinierten Phasenfortschritt bezüglich des
Eingangssignals auf. Im vorliegenden Beispiel ist bei einem periodischen
Eingangssignal mit einem Tastverhältnis von 1:1 mithilfe eines
Inverters 5 ein Phasenfortschritt von 180° realisiert.
Es ist alternativ auch möglich,
den Inverter 5 wegzulassen und das periodische Eingangssignal
an die Takteingänge
der D-Flip-Flops 4 anzulegen, um einen Phasenfortschritt
von 360° zu realisieren.
Auch das Anlegen eines Signals an die Takteingänge der D-Flip-Flops, das einen
davon abweichenden Phasenfortschritt bzgl. des Eingangssignals aufweist,
ist z. B. bei einem abweichenden Tastverhältnisses des Eingangssignals
denkbar.
-
Jedes
der D-Flip-Flops weist vorzugsweise einen invertierenden Q und einen nicht invertierenden
Ausgang Q auf. Die Ausgänge
der D-Flip-Flops sind mit einer entsprechenden Anzahl von UND-Gattern 6 verbunden,
die so verschaltet sind, dass sie nach der Übernahme der an den Ausgängen der
entsprechenden Verzögerungselementen 2 anliegenden Signale
bei einer steigenden Flanke am Takteingang die in den D-Flip-Flops
gespeicherten Werte empfangen und nur dasjenige UND-Gatter 6 eine
logische „1" ausgibt, das in
der Reihe der den Verzögerungselementen 2 zugeordneten
D-Flip-Flops 4 als letztes erkannt hat, dass eine Signalflanke
des periodischen Eingangssignals das entsprechende Verzögerungselement 2 erreicht
hat. Im Wesentlichen überprüfen die
UND-Gatter 6 im vorliegenden Beispiel, dass das zugehörige D-Flip-Flop
eine logische „1" speichert, dass
vorhergehende D-Flip-Flop ebenfalls eine logische „1" speichert und das
nachfolgende D-Flip-Flop eine logische „0" speichert und dadurch angegeben wird,
dass die entsprechende Flanke des periodischen Eingangssignals das
dem nachfolgenden D-Flip-Flop zugeordnete Verzögerungselement 2 noch
nicht erreicht hat. Das erste UND-Gatter 6, das dem ersten
D-Flip-Flop 4 zugeordnet ist, weist dagegen nur zwei Eingänge auf,
die mit dem nicht-invertierenden Ausgang des ersten D-Flip-Flops
und dem invertierenden Ausgang des zweiten D-Flip-Flops 4 verbunden
sind. Das vierte und letzte UND-Gatter 6, das
dem vierten und letzten D-Flip-Flop 4 zugeordnet ist, ist
mit seinen Eingängen
den nicht-invertierenden Ausgängen
des dritten und vierten D-Flip-Flops 4 angeschlossen.
-
Ausgänge der
UND-Gatter 6 entsprechen Auswahlsignalen und geben als
eine Steuerinformation an, bis zu welchem Verzögerungselement 2 eine entsprechende
Flanke des periodischen Eingangssignals in der Verzögerungskette 1 gelangt
ist. Die Auswahlsignale sind mit SEL zuzüglich der Nummer des Verzögerungselementes,
in dem die entsprechende Flanke zuletzt erkannt worden ist, gekennzeichnet.
Z. B. bedeutet eine logische „1" des Auswahlsignals
SEL4, dass eine entsprechende Flanke des periodischen Eingangssignals
bereits an dem vierten Verzögerungselement 2 und
noch nicht an dem sechsten Verzögerungselement 2 erkannt
wurde. Im dargestellten Beispiel ist der Übersichtlichkeit halber nur
die Erzeugung der Auswahlsignale nach dem zweiten, dem vierten,
dem sechsten und dem achten Verzögerungselement 2 dargestellt
und daraus die Auswahlsignale SEL2, SEL4, SEL6 und SEL8 erzeugt.
Da die DLL-Schaltung,
die in 1 gezeigt ist, dazu dient, ein Ausgangssignal
mit einer Phasenverschiebung von 90° bezüglich des periodischen Eingangssignals
zu erzeugen, werden die Auswahlsignale dazu genutzt, bestimmte Ausgänge von
Verzögerungselementen 2 an
den Ausgang der DLL-Schaltung anzulegen. Dazu weist die Auswahleinheit 7 schaltbare
Ausgangstreiber 8 auf, die mithilfe des Auswahlsignals
hochohmig oder durchgeschaltet (geschlossen) werden können. Da
nur eines der Auswahlsignale SEL eine logische „1" aufweist, während die anderen Auswahlsignale
eine logische „0" ausgeben, ist nur
einer der Ausgangstreiber 8 durchgeschaltet, während die übrigen gesperrt
sind.
-
Bei
einem durch den Inverter 5 vorgegebenen Phasenfortschritt
von 180° kann
eine gewünschte
Phasenverschiebung zwischen dem Ausgangssignal und dem periodischen
Eingangssignal von 90° dadurch
erreicht werden, dass der Ausgang desjenigen Verzögerungselementes 2 mit
dem Ausgang der DLL-Schaltung verbunden wird, dessen Positionsnummer
in der Verzögerungskette 1 bezüglich der Positionsnummer
des Verzögerungselementes,
das die entsprechende Flanke des periodischen Eingangssignals zuletzt
detektiert hat, halbiert wird. Würde
beispielsweise die entsprechende Flanke des periodischen Eingangssignals
zuletzt an dem sechsten Verzögerungselement 2 detektiert,
so geben die Auswahlsignale SEL2, SEL4 und SEL8 eine logische „0" und das Auswahlsignal
SEL6 eine logische „1" aus. Die vier vorgesehenen
Ausgangstreiber sind mit den Ausgängen des ersten bis vierten
Verzögerungselementes
der Verzögerungskette
verbunden, so dass durch das Auswahlsignal SEL6 nur derjenige Ausgangstreiber 8 durchgeschaltet
wird, der mit dem Ausgang des dritten Verzögerungselementes 2 verbunden
ist, dessen Ausgang das propagierende Eingangssignal nach etwa der
Hälfte
der Zeitdauer für den
Phasenfortschritt von 180° anliegt.
-
Dieser
Fall ist auch in dem Signal-Zeit-Diagramm der 2 dargestellt.
Zum Zeitpunkt T1 erkennt man eine steigende Flanke des periodischen Eingangssignals,
die durch die Verzögerungskette 1 propagiert.
Die Ausgangssignale an den Ausgängen der
Verzögerungselemente 2 sind
als Signale SIG1 bis SIG8 dargestellt. Die Signale SIG2, SIG4, SIG6 und
SIG8 sind an die Dateneingänge
des ersten bis vierten Flip-Flops 4 angelegt. Zum Zeitpunkt
T2 liegt eine fallende Flanke des periodischen Eingangssignals am
Eingang der DLL-Schaltung an, die invertiert durch den Inverter 5 als
steigende Flanke an die Takteingänge
der D-Flip-Flops 4 angelegt wird. Eine steigende Flanke
an den Takteingängen
der D-Flip-Flops 4 bewirkt, dass das jeweils an den Dateneingängen anliegende
Ausgangssignal des jeweiligen Verzögerungselementes 2 in
das D-Flip-Flop 4 übernommen wird.
Nach dem Zeitpunkt T2 sind also in dem ersten, zweiten und dritten
D-Flip-Flop eine logische „1" und in dem vierten
D-Flip-Flop eine logische „0" gespeichert. D.
h., dass die steigende Flanke des Eingangssignals vom Zeitpunkt
T1 zumindest bis zum Ausgang des sechsten Verzögerungselementes 2 propagiert
ist, den Ausgang des achten Verzögerungselementes 2 jedoch
nicht erreicht hat. Mithilfe der UND-Gatter 6 wird nun
eine Steuerinformation generiert, die durch Auswahlsignale SEL2,
SEL4, SEL6 und SEL8 gebildet wird. Es wird nur dasjenige Auswahlsignal
auf eine logische „1" gesetzt, dass dem D-Flip-Flop
bzw. Verzögerungselement 2 entspricht, dass
zuletzt die entsprechende Flanke (steigende Flanke zum Zeitpunkt
T1 des periodischen Eingangssignals) detektiert hat, wobei das nachfolgende D-Flip-Flop 4 diese
Flanke nicht mehr detektiert hat. Das Auswahlsignal SEL6 bewirkt
nun das Abgreifen des Ausgangssignals des dritten Verzögerungselementes
(= 6:2), so dass das periodische Eingangssignal mit einer Verzögerung,
d. h. mit einer Phasenverschiebung an den Ausgang der DLL-Schaltung angelegt
wird, die der Hälfte
des vor bestimmten Phasenfortschritts entspricht, die in dem gezeigten
Beispiel aufgrund des vorgesehenen Inverters 5 180° beträgt.
-
In 3 ist
eine weitere Ausführungsform der
erfindungsgemäßen DLL-Schaltung
gezeigt. Die Ausführungsform
der 3 enthält
im Wesentlichen die gleiche DLL-Schaltung, wie sie in 1 dargestellt
ist. Gleiche Bezugszeichen bezeichnen daher Elemente gleicher oder
vergleichbarer Funktionen. Die in den UND-Gatter 6 generieren
Auswahlsignale SEL2, SEL4, SEL6 und SEL8 werden parallel weiteren
Auswahlschaltern 9 zugeführt, die Ausgangssignale von
weiteren Verzögerungselementen 10 einer weiteren
Verzögerungskette 11 abhängig von
dem jeweiligen Auswahlsignal SEL2, SEL4, SEL6, SEL8 an einen zweiten
Ausgang A2 weiterleiten. Am Eingang der zweiten Verzögerungskette 11 liegt
ein Signal DQS an, das um die gleiche Zeitdauer verzögert werden
soll, wie das periodische Eingangssignal REFCLK. Ist das zweite
Eingangssignal DQS ein periodisches Signal mit der gleichen Periodendauer,
wie das erste Eingangssignal REFCLK, so wird am zweiten Ausgang
A2 ein periodisches Signal ausgegeben, das die gleiche Phasenverschiebung
aufweist, wie das erste Ausgangssignal am einen Ausgang A1 des Teils
der der DLL-Schaltung der 1 entspricht.
Ist das zweite Eingangssignal kein periodisches Signal, so wird
es zeitlich um eine Zeitdauer verzögert, die von der Phasenverschiebung
des ersten Eingangsignals und deren Periodendauer abhängt. Bei
einer in Grad angegebenen Phasenverschiebung entspricht die zeitliche
Verzögerung
des zweiten Eingangssignals Phasenverschiebung durch 360° Periodendauer.
Beispielsweise kann das erste Eingangssignal für die erste Verzögerungskette
ein Taktsignal sein, dass um eine bestimmte Phasenverschiebung verschoben werden
soll, und das zweite Eingangssignal ein Datensignal sein, dass eine
der Phasenverschiebung entsprechende Zeitverzögerung erfahren soll, um mit dem
Taktsignal z. B. in ein Latch übernommen
werden zu können.
Selbstverständlich
ist es auch möglich
die Auswahlschalter in anderer Weise mit den Ausgängen der
weite ren Verzögerungselemente 10 zu
verbinden, so dass ein anderes Verhältnis zwischen den Phasenverschiebungen
des ersten und zweiten Ausgangssignals A1, A2 erreicht wird. Z.
B. kann das Auswahlsignal SEL6 an einen weiteren Auswahlschalter 9 angelegt
sein, der mit dem zweiten weiteren Verzögerungselement 10 verbunden
ist, um als zweites Ausgangssignal bei einem identischen Eingangssignal
ein um 60° phasenverschobenes
Signal zu erhalten.
-
4 zeigt
eine weitere Ausführungsform der
erfindungsgemäßen DLL-Schaltung.
Die DLL-Schaltung weist eine Anzahl von Verzögerungselementen 20 auf,
die in Reihe geschaltet sind und eine Verzögerungskette 21 bilden.
Am Eingang der Verzögerungskette 21 liegt
ein periodisches Eingangssignal E an, das am Ausgang als periodisches Ausgangssignal
mit einer Phasenverschiebung bezüglich
des Eingangssignals E am Eingang der DLL-Schaltung ausgegeben wird,
wobei die Phasenverschiebung durch ein Phasenverschiebungssignal PV
vorgegeben wird.
-
Bei
diesem Ausführungsbeispiel
ist jeder der Ausgänge
der Verzögerungselemente 20 mit
einem Dateneingang eines entsprechenden zugeordneten D-Flip-Flops 2 einer
Detektionseinheit 23 verbunden. Die D-Flip-Flops 22 weisen
wie oben beschrieben einen Takteingang auf, an den das invertierte
Eingangssignal angelegt wird, so dass – ein Tastverhältnis von
50:50 des Eingangssignals vorausgesetzt – das D-Flip-Flop bei einer
Phasenverschiebung von 180° bzgl.
des Eingangssignals getriggert wird und das an dem Ausgang des jeweiligen
Verzögerungselementes 20 anliegendes
Signal in das entsprechende D-Flip-Flop 22 übernommen wird. Ausgänge der D-Flip-Flops 22 sind
mit einer Auswahlschaltung 24 verbunden, die in 4 der
Einfachheit halber als Block dargestellt ist. Die Auswahlschaltung 24 ist
im Wesentlichen so gestaltet, dass erkannt wird, bis zu welchem
Verzögerungselement 20 eine
bestimmte Flanke des Eingangssignals in der Verzögerungskette 21 nach
einem Phasenfortschritt von 180° propagiert
ist. Damit erkennt die Auswahlschaltung, wie weit das Eingangssignal
in der Verzögerungskette 21 beim
Phasenfortschritt von 180° gelangt
ist.
-
Die
Auswahlschaltung 24 ist über Steuerleitungen mit Auswahlschaltern 25 verbunden.
Es ist für jeder
der Verzögerungselemente 20 ein
Auswahlschalter 25 vorgesehen. Einer der Auswahlschalter 25 wird
durchgeschaltet, um den Ausgang eines der Verzögerungselemente 20 an
die Ausgangsleitung 26 anzulegen, so dass das an dem entsprechenden Verzögerungselement 20 anliegende
Signal an den Ausgang ausgegeben wird. Die Verzögerungen der Verzögerungselemente 20 sind
im Wesentlichen gleich. Wenn beispielsweise eine bestimmte Flanke des
periodischen Eingangssignals bis zu dem 10. Verzögerungselement
nicht jedoch bis zum 11. gelangt ist, heißt das,
dass die Gesamtverzögerung
der zehn Verzögerungselemente
etwa einem Phasenfortschritt von 180° entspricht. D. h. eines der
Verzögerungselemente
bewirkt einen Phasenverzug von 18°.
-
Die
Auswahlschaltung 24 erhält
als Eingangssignal einen Phasenverzögerungswert PV, der angibt,
um welche Phasenverschiebung das periodische Eingangssignal verschoben
werden soll. Ist eine Phasenverschiebung von 90° erwünscht, so bestimmt die Auswahlschaltung 24,
dass der Ausgang des fünften
Verzögerungselementes 20 auf
die Ausgangsleitung 26 angelegt wird. Das fünfte Verzögerungselement
ergibt sich daraus, dass die fünffache Phasenverschiebung
von 18° (5 × 18° = 90°) bezüglich des
Eingangssignals als Ausgangssignal A ausgegeben werden soll. Soll
eine Phasenverschiebung von beispielsweise 270° ausgegeben werden, so entspricht
dies dem Ausgang des fünfzehnten
Verzögerungselementes 20 usw.
Die Auswahlschaltung 24 ist so gestaltet, dass nur jeweils
eines der Ausgänge
der Verzögerungselemente 20 an
die Ausgangsleitung A angelegt wird, um ein Gegeneinandertreiben
von verschiedenen logischen Pegeln zu vermeiden. Allgemein ergibt
sich die Nummer des Verzögerungselementes 20,
dessen Ausgang auf die Ausgangsleitung 26 durchgeschaltet
wird, gemäß folgender
Berechnungsformel: Nummer des Verzögerungselementes
= gewünschte Phasenverschiebung/bestimmter
Phasenfortschritt (180°)/Nummer
des zuletzt durch die bestimmte Flanke erreichten Verzögerungselementes
-
Die
Ausführungsform
der 4 ermöglicht es,
abhängig
von einem vorgegebenen Phasenverschiebungswert die Phasenverschiebung
eines Ausgangssignals am Ausgang A bzgl. eines periodischen Eingangssignals
E nahezu beliebig einzustellen.
-
Die
Merkmale der verschiedenen Ausführungsformen
der dargestellten DLL-Schaltungen können, sofern sie sich nicht
technisch ausschließen, beliebig
miteinander ausgetauscht und ergänzt
werden, ohne den Bereich der Erfindung zu verlassen.
-
In 5 ist
eine Taktverdopplungsschaltung gemäß einem weiteren Aspekt der
vorliegenden Erfindung dargestellt. Die Taktverdopplungsschaltung weist
eine DLL-Schaltung auf, die eine 90° Phasenverschiebung bewirkt,
wie sie beispielsweise in 1 dargestellt
ist. Der Ausgang der DLL-Schaltung 30 ist mit einem ersten
Eingang Exklusiv-ODER-Gatters 31 verbunden, an dessen zweiten Eingang
das periodische Eingangssignal angelegt ist. Am Ausgang des Exklusiv-ODER-Gatters 31 kann
ein periodisches Ausgangssignal abgegriffen werden, das die doppelte
Frequenz des periodischen Eingangssignals aufweist. Vorzugsweise
sollte das periodische Eingangssignal ein Tastverhältnis von 50:50
aufweisen, so dass auch ein Tastverhältnis von 50:50 bei dem Ausgangssignal
mit der doppelten Frequenz erreicht werden kann.
-
Die
DLL-Schaltung bzw. die mit der DLL-Schaltung aufgebaute Taktverdopplungsschaltung
haben den Vorteil, dass sie mit einem geringeren Schaltungsaufwand,
wie bisherige Schaltungen aufgebaut werden können und dass insbesondere
an die dafür
verwendeten elektronischen Bauelemente geringere Anforderungen gestellt
werden.
-
- 1
- Verzögerungskette
- 2
- Verzögerungselement
- 3
- Detektionseinheit
- 4
- D-Flip-Flop
- 5
- Inverter
- 6
- UND-Gatter
- 7
- Auswahlschaltung
- 8
- Auswahlschalter
- 9
- weiterer
Auswahlschalter
- 10
- weiteres
Verzögerungselement
- 11
- weitere
Verzögerungskette
- 20
- Verzögerungselement
- 21
- Verzögerungskette
- 22
- D-Flip-Flop
- 23
- Detektionseinheit
- 24
- Auswahlschaltung
- 25
- Auswahlschalter
- 26
- Ausgangsleitung
- 30
- DLL-Schaltung
- 31
- Exklusiv-ODER-Gatter